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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6783710
(24)【登録日】2020年10月26日
(45)【発行日】2020年11月11日
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20201102BHJP
H01L 29/788 20060101ALI20201102BHJP
H01L 29/792 20060101ALI20201102BHJP
H01L 27/11568 20170101ALI20201102BHJP
【ＦＩ】
H01L29/78 371
H01L27/11568
【請求項の数】18
【全頁数】27
(21)【出願番号】特願2017-122001(P2017-122001)
(22)【出願日】2017年6月22日
(65)【公開番号】特開2019-9209(P2019-9209A)
(43)【公開日】2019年1月17日
【審査請求日】2019年11月8日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール特許業務法人
(72)【発明者】
【氏名】吉冨 敦司
(72)【発明者】
【氏名】川嶋 祥之
【審査官】
小山 満
(56)【参考文献】
【文献】
特開２００６−０４１３５４（ＪＰ，Ａ）
【文献】
特開２００７−０８１３２９（ＪＰ，Ａ）
【文献】
特開２００８−２６３１６２（ＪＰ，Ａ）
【文献】
特開２０１７−０５９７９６（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２７／１１５６８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の一部であって、前記半導体基板の主面から突出し、前記主面に沿って第１方向に延在する突起半導体層と、
電荷蓄積膜を含む絶縁膜を介して前記突起半導体層の上面および側面に隣接し、前記第１方向と交差する第２方向に延在するゲート電極と、
前記突起半導体層の前記第１方向において、前記ゲート電極を挟むように形成されたソース領域およびドレイン領域と、備え、
前記ゲート電極は、前記絶縁膜を介して前記突起半導体層の側面に隣接する第１ゲート電極と、前記絶縁膜を介して前記突起半導体層の上面に隣接する第２ゲート電極と、を有し、
前記第１ゲート電極と前記第２ゲート電極は異なる電極材料からなり、
前記第１ゲート電極と前記第２ゲート電極との境界面は、前記突起半導体層の上面よりも前記主面側であり、
前記第２ゲート電極の電極材料の仕事関数は、前記第１ゲート電極の電極材料の仕事関数より高い半導体装置。
前記半導体基板の一部であって、前記半導体基板の主面から突出し、前記主面に沿って第１方向に延在する突起半導体層と、
電荷蓄積膜を含む絶縁膜を介して前記突起半導体層の上面および側面に隣接し、前記第１方向と交差する第２方向に延在するゲート電極と、
前記突起半導体層の前記第１方向において、前記ゲート電極を挟むように形成されたソース領域およびドレイン領域と、備え、
前記ゲート電極は、前記絶縁膜を介して前記突起半導体層の側面に隣接する第１ゲート電極と、前記絶縁膜を介して前記突起半導体層の上面に隣接する第２ゲート電極と、を有し、
前記第１ゲート電極と前記第２ゲート電極は異なる電極材料からなり、
前記第１ゲート電極と前記第２ゲート電極との境界面は、前記突起半導体層の上面よりも前記主面側であり、
前記第２ゲート電極の電極材料の仕事関数は、前記第１ゲート電極の電極材料の仕事関数より高い半導体装置。
【請求項2】
請求項１に記載の半導体装置であって、
前記第１ゲート電極の電極材料はポリシリコンであり、
前記第２ゲート電極の電極材料はＡＬ，Ｔｉ，Ｔａ，Ｒｕ，Ｗおよびこれらの元素を含む合金材料のいずれかである半導体装置。
前記第１ゲート電極の電極材料はポリシリコンであり、
前記第２ゲート電極の電極材料はＡＬ，Ｔｉ，Ｔａ，Ｒｕ，Ｗおよびこれらの元素を含む合金材料のいずれかである半導体装置。
【請求項3】
請求項２に記載の半導体装置であって、
前記第１ゲート電極と前記第２ゲート電極の間にバリアメタルを有する半導体装置。
前記第１ゲート電極と前記第２ゲート電極の間にバリアメタルを有する半導体装置。
【請求項4】
請求項１に記載の半導体装置であって、
前記第１ゲート電極の電極材料はポリシリコンであり、
前記第２ゲート電極の電極材料はメタルシリサイドである半導体装置。
前記第１ゲート電極の電極材料はポリシリコンであり、
前記第２ゲート電極の電極材料はメタルシリサイドである半導体装置。
【請求項5】
請求項４に記載の半導体装置であって、
前記第１ゲート電極と前記第２ゲート電極の間にシリコン酸化膜を有する半導体装置。
前記第１ゲート電極と前記第２ゲート電極の間にシリコン酸化膜を有する半導体装置。
【請求項6】
請求項１に記載の半導体装置であって、
前記第１ゲート電極および前記第２ゲート電極の電極材料はＡＬ，Ｔｉ，Ｔａ，Ｒｕ，Ｗおよびこれらの元素を含む合金材料のいずれかであり、
前記第２ゲート電極の電極材料の仕事関数は、前記第１ゲート電極の電極材料の仕事関数より高い半導体装置。
前記第１ゲート電極および前記第２ゲート電極の電極材料はＡＬ，Ｔｉ，Ｔａ，Ｒｕ，Ｗおよびこれらの元素を含む合金材料のいずれかであり、
前記第２ゲート電極の電極材料の仕事関数は、前記第１ゲート電極の電極材料の仕事関数より高い半導体装置。
【請求項7】
請求項２に記載の半導体装置であって、
前記第１ゲート電極と前記第２ゲート電極の間に、ＴａＮまたはＴｉＮからなる仕事関数調整膜を有する半導体装置。
前記第１ゲート電極と前記第２ゲート電極の間に、ＴａＮまたはＴｉＮからなる仕事関数調整膜を有する半導体装置。
【請求項8】
請求項７に記載の半導体装置であって、
前記第１ゲート電極と前記仕事関数調整膜の間、および前記第２ゲート電極と前記仕事関数調整膜の間にそれぞれバリアメタルを有する半導体装置。
前記第１ゲート電極と前記仕事関数調整膜の間、および前記第２ゲート電極と前記仕事関数調整膜の間にそれぞれバリアメタルを有する半導体装置。
【請求項9】
半導体基板と、
前記半導体基板の一部であって、前記半導体基板の主面から突出し、前記主面に沿って第１方向に延在する突起半導体層と、
電荷蓄積膜を含む第１絶縁膜を介して前記突起半導体層の上面および側面に隣接し、前記第１方向と交差する第２方向に延在するメモリゲート電極と、
前記第１絶縁膜を介して前記メモリゲート電極に隣接し、なおかつ第２絶縁膜を介して前記突起半導体層の上面および側面に隣接し、前記第２方向に延在するコントロールゲート電極と、
前記突起半導体層の前記第１方向において、前記メモリゲート電極および前記コントロールゲート電極を挟むように形成されたソース領域およびドレイン領域と、備え、
前記メモリゲート電極は、前記第１絶縁膜を介して前記突起半導体層の側面に隣接する第１ゲート電極と、前記第１絶縁膜を介して前記突起半導体層の上面に隣接する第２ゲート電極と、を有し、
前記第１ゲート電極と前記第２ゲート電極は異なる電極材料からなり、
前記第１ゲート電極と前記第２ゲート電極との境界面は、前記突起半導体層の上面よりも前記主面側であり、
前記第２ゲート電極の電極材料の仕事関数は、前記第１ゲート電極の電極材料の仕事関数より高い半導体装置。
前記半導体基板の一部であって、前記半導体基板の主面から突出し、前記主面に沿って第１方向に延在する突起半導体層と、
電荷蓄積膜を含む第１絶縁膜を介して前記突起半導体層の上面および側面に隣接し、前記第１方向と交差する第２方向に延在するメモリゲート電極と、
前記第１絶縁膜を介して前記メモリゲート電極に隣接し、なおかつ第２絶縁膜を介して前記突起半導体層の上面および側面に隣接し、前記第２方向に延在するコントロールゲート電極と、
前記突起半導体層の前記第１方向において、前記メモリゲート電極および前記コントロールゲート電極を挟むように形成されたソース領域およびドレイン領域と、備え、
前記メモリゲート電極は、前記第１絶縁膜を介して前記突起半導体層の側面に隣接する第１ゲート電極と、前記第１絶縁膜を介して前記突起半導体層の上面に隣接する第２ゲート電極と、を有し、
前記第１ゲート電極と前記第２ゲート電極は異なる電極材料からなり、
前記第１ゲート電極と前記第２ゲート電極との境界面は、前記突起半導体層の上面よりも前記主面側であり、
前記第２ゲート電極の電極材料の仕事関数は、前記第１ゲート電極の電極材料の仕事関数より高い半導体装置。
【請求項10】
請求項９に記載の半導体装置であって、
前記第１ゲート電極の電極材料はポリシリコンであり、
前記第２ゲート電極の電極材料はＡＬ，Ｔｉ，Ｔａ，Ｒｕ，Ｗおよびこれらの元素を含む合金材料のいずれかである半導体装置。
前記第１ゲート電極の電極材料はポリシリコンであり、
前記第２ゲート電極の電極材料はＡＬ，Ｔｉ，Ｔａ，Ｒｕ，Ｗおよびこれらの元素を含む合金材料のいずれかである半導体装置。
【請求項11】
請求項１０に記載の半導体装置であって、
前記第１ゲート電極と前記第２ゲート電極の間にバリアメタルを有する半導体装置。
前記第１ゲート電極と前記第２ゲート電極の間にバリアメタルを有する半導体装置。
【請求項12】
請求項９に記載の半導体装置であって、
前記第１ゲート電極の電極材料はポリシリコンであり、
前記第２ゲート電極の電極材料はメタルシリサイドである半導体装置。
前記第１ゲート電極の電極材料はポリシリコンであり、
前記第２ゲート電極の電極材料はメタルシリサイドである半導体装置。
【請求項13】
請求項１２に記載の半導体装置であって、
前記第１ゲート電極と前記第２ゲート電極の間にシリコン酸化膜を有する半導体装置。
前記第１ゲート電極と前記第２ゲート電極の間にシリコン酸化膜を有する半導体装置。
【請求項14】
請求項９に記載の半導体装置であって、
前記第１ゲート電極および前記第２ゲート電極の電極材料はＡＬ，Ｔｉ，Ｔａ，Ｒｕ，Ｗおよびこれらの元素を含む合金材料のいずれかであり、
前記第２ゲート電極の電極材料の仕事関数は、前記第１ゲート電極の電極材料の仕事関数より高い半導体装置。
前記第１ゲート電極および前記第２ゲート電極の電極材料はＡＬ，Ｔｉ，Ｔａ，Ｒｕ，Ｗおよびこれらの元素を含む合金材料のいずれかであり、
前記第２ゲート電極の電極材料の仕事関数は、前記第１ゲート電極の電極材料の仕事関数より高い半導体装置。
【請求項15】
請求項１０に記載の半導体装置であって、
前記第１ゲート電極と前記第２ゲート電極の間に、ＴａＮまたはＴｉＮからなる仕事関数調整膜を有する半導体装置。
前記第１ゲート電極と前記第２ゲート電極の間に、ＴａＮまたはＴｉＮからなる仕事関数調整膜を有する半導体装置。
【請求項16】
請求項１５に記載の半導体装置であって、
前記第１ゲート電極と前記仕事関数調整膜の間、および前記第２ゲート電極と前記仕事関数調整膜の間にそれぞれバリアメタルを有する半導体装置。
前記第１ゲート電極と前記仕事関数調整膜の間、および前記第２ゲート電極と前記仕事関数調整膜の間にそれぞれバリアメタルを有する半導体装置。
【請求項17】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面に、フォトリソグラフィーによりフィンを形成する工程、
（ｂ）前記フィンの上面および側面を覆うように、前記半導体基板の主面上に下層から順にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜を成膜する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面上にポリシリコン膜を成膜する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板にドライエッチング処理を施し、前記ポリシリコン膜を前記フィンの上面よりも下側になるまでエッチングする工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上にメタル膜を成膜する工程。
（ａ）半導体基板の主面に、フォトリソグラフィーによりフィンを形成する工程、
（ｂ）前記フィンの上面および側面を覆うように、前記半導体基板の主面上に下層から順にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜を成膜する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面上にポリシリコン膜を成膜する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板にドライエッチング処理を施し、前記ポリシリコン膜を前記フィンの上面よりも下側になるまでエッチングする工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上にメタル膜を成膜する工程。
【請求項18】
請求項１７に記載の半導体装置の製造方法であって、
前記（ａ）工程と前記（ｂ）工程の間に、
（ｆ）前記フィンの上面および側面を覆うように、前記半導体基板の主面上にポリシリコン膜を成膜する工程、
（ｇ）前記（ｆ）工程の後、フォトリソグラフィーにより前記ポリシリコン膜を加工し、コントロールゲート電極を形成する工程、
をさらに有する半導体装置の製造方法。
前記（ａ）工程と前記（ｂ）工程の間に、
（ｆ）前記フィンの上面および側面を覆うように、前記半導体基板の主面上にポリシリコン膜を成膜する工程、
（ｇ）前記（ｆ）工程の後、フォトリソグラフィーにより前記ポリシリコン膜を加工し、コントロールゲート電極を形成する工程、
をさらに有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の構造とその製造方法に係り、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
微細化に伴い発生する短チャネル効果抑制等を目的として、基板平面から上方に突出した突起半導体層を有し、この突起半導体層の少なくとも基板平面にほぼ垂直な両平面（両側面）にチャネル領域を形成する電界効果トランジスタ（以下、フィン型電界効果トランジスタといい、ＦｉｎＦＥＴと略する。）が提案されている。
【0003】
ＦｉｎＦＥＴは、２次元の基板上に３次元の構造を立ち上げた形になっており、基板面積が同じであればプレーナー型トランジスタよりも電流駆動能力が大きくなる。ゲートがチャネルを包み込む構造になっているため、ゲートのチャネル制御性が高く、デバイスがオフ状態の時のリーク電流が大幅に削減される。従って、動作速度が速く、低消費電力で、なおかつ微細化が可能な電界効果トランジスタを実現することができる。
【0004】
また、電気的に書込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く採用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート絶縁膜に電荷を蓄積する領域を設け、それによる閾値電圧の不揮発的変化を利用して情報を記憶する。一方、ＭＩＳＦＥＴのチャネル電流値から閾値電圧を判定することで、読出しを行う。電荷の蓄積は、周囲を絶縁膜で囲まれた浮遊ゲート電極や、絶縁膜中のトラップ準位を用いて実現する。
【0005】
このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。このスプリットゲート型ＭＯＮＯＳは、SiN膜に電荷をトラップすることによる高い電荷保持特性(信頼性)と、制御ゲート(コントロールゲート)に薄膜ゲート酸化膜を用いていることにより、高速、低消費読み出しが実現可能であることが特徴である。
【0006】
本発明者は、上記のような不揮発性メモリセルを有する半導体装置の研究開発に従事しており、スプリットゲート型Ｆｉｎ−ＭＯＮＯＳデバイスを開発している。
【0007】
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、ＦｉｎＦＥＴにより構成されたスプリットゲート型のＭＯＮＯＳメモリが開示されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２００６−４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
ＦｉｎＦＥＴにより構成されるメモリセルでは、基板上に突出する突起半導体層（以下、フィンとも呼ぶ）の特有の形状に起因して、フィン上部のラウンド部（角部）に電界が集中するため、データ書き換え時の印加電圧による電荷保持膜（ＯＮＯ膜）の劣化が懸念され、書き換え劣化やデータ保持特性の悪化に繋がる可能性がある。
【0010】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本開示の一実施の形態によれば、ＦｉｎＦＥＴにより構成されるＭＯＮＯＳメモリにおいて、メモリセルを構成するメモリゲート電極が上下で仕事関数の異なる電極材料を用いて構成され、その境界面はフィンの上面よりも下に位置する。
【発明の効果】
【0012】
前記一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【0013】
【図1】本発明の一実施形態に係る半導体チップのレイアウト構成を示す概略図である。
【図2】本発明の一実施形態に係る半導体装置の一部を示す平面図である。
【図3】本発明の一実施形態に係る半導体装置の一部を示す斜視図である。
【図6】スプリットゲート型ＭＯＮＯＳメモリの書込み／消去動作を概念的に示す図である。
【図7】フィン型ＭＯＮＯＳメモリの電界シミュレーション結果を示す図である。
【図8】本発明の一実施形態（実施例１）に係る半導体装置の一部を示す断面図である。
【図9】本発明の一実施形態（実施例２）に係る半導体装置の一部を示す断面図である。
【図10】本発明の一実施形態（実施例３）に係る半導体装置の一部を示す断面図である。
【図11】メタルゲート電極材料の仕事関数を示す図である。
【図12】本発明の一実施形態に係る半導体装置のフィン構造を示す図である。
【図13】本発明の一実施形態（実施例１）に係る半導体装置の製造過程を示す断面図である。
【図29】本発明の一実施形態（実施例１）に係る半導体装置の作用を概念的に示す図である。
【図30】本発明の一実施形態（実施例２）に係る半導体装置の製造過程を示す断面図である。
【図39】本発明の一実施形態（実施例４）に係る半導体装置の一部を示す断面図である。
【発明を実施するための形態】
【0014】
以下、図面を用いて実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【実施例1】
【0015】
図１から図８、および図１１，図１２を参照して、実施例１の不揮発性メモリを有する半導体装置について説明する。図１は、本実施例の半導体チップＣＨＰのレイアウトを示す概略図である。半導体チップＣＨＰは、図１に示すように、ＣＰＵ（Central Processing Unit）ＣＣ１、ＲＡＭ（Random Access Memory）ＣＣ２、アナログ回路ＣＣ３を有している。また、半導体チップＣＨＰは、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）ＣＣ４、フラッシュメモリＣＣ５および半導体チップＣＨＰの周辺部に配置されたＩ／Ｏ（Input/Output）回路ＣＣ６を有し、半導体装置を構成している。
【0016】
ＣＰＵＣＣ１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算および制御などを行う。
【0017】
ＲＡＭＣＣ２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出すこと、および、記憶情報を新たに書き込むことができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
【0018】
アナログ回路ＣＣ３は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【0019】
ＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５は、書込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタまたはＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタなどから構成される。
【0020】
ＥＥＰＲＯＭＣＣ４とフラッシュメモリＣＣ５の相違点は、ＥＥＰＲＯＭＣＣ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリＣＣ５は、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリＣＣ５には、ＣＰＵＣＣ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭＣＣ４には、書き換え頻度の高い各種情報が記憶されている。ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路などを有している。
【0021】
Ｉ／Ｏ回路ＣＣ６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器への情報の出力、または、半導体チップＣＨＰの外部に接続された機器から半導体チップ内への情報の入力などを行なうための回路である。
【0022】
本実施例の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、ＣＰＵＣＣ１、ＲＡＭＣＣ２、アナログ回路ＣＣ３、Ｉ／Ｏ回路ＣＣ６、および、ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
【0023】
図２は、本実施例における半導体装置のメモリセルアレイを示す平面図である。メモリセルアレイに複数形成されるメモリセルＭＣは、例えば図１のフラッシュメモリＣＣ５に形成されている。以下では、メモリセルが形成されている領域をメモリセル領域と呼ぶ。メモリセル領域には、Ｘ方向に延在する複数のフィンＦＩが、Ｙ方向に所定の間隔で配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、Ｘ方向はＹ方向に対して交差（直交）している。
【0024】
図１２に、フィン構造を示す。フィンＦＩは、半導体基板ＳＢの主面から選択的に突出した略直方体の突起形状を有している。フィンＦＩは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域（半導体層）である。半導体基板ＳＢを平面視した際、隣り合うフィンＦＩ同士の間は、絶縁膜からなる素子分離膜ＥＩで埋まっており、フィンＦＩの周囲は、素子分離膜ＥＩで囲まれている。この素子分離膜ＥＩには、例えば、ＳＴＩ（Shallow Trench Isolation）を用いる。フィンＦＩは、メモリセルＭＣを形成するための活性領域（半導体層）である。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。
【0025】
フィンＦＩの下端部分は、図１２に示すように、半導体基板ＳＢの主面を覆う素子分離膜ＥＩで囲まれている。ただし、フィンＦＩの一部は、素子分離膜ＥＩよりも上に突出している。つまり、隣り合うフィン同士の間の全ての領域が素子分離膜ＥＩにより埋め込まれているわけではない。
【0026】
複数のフィンＦＩ上には、図２に示すように、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。また、フィンＦＩの上面には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
【0027】
ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤおよびソース領域ＭＳから構成される不揮発性記憶素子である。以下では、１つのメモリセルＭＣを構成するソース領域ＭＳおよびドレイン領域ＭＤを、ソース・ドレイン領域と呼ぶ場合がある。
【0028】
Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、Ｙ方向に延在するドレイン領域ＭＤを軸として、Ｘ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、Ｙ方向に延在するソース領域ＭＳを軸として、Ｘ方向に線対称となっている。
【0029】
各フィンＦＩには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのドレイン領域ＭＤは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたコンタクトプラグ（ビア）ＣＰを介して、Ｘ方向に延在する配線ＭＷからなるソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する配線ＭＷからなるビット線ＢＬに電気的に接続されている。
【0030】
フィンＦＩは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、略直方体の突起半導体層である。なお、フィンＦＩは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＩのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、図５に示すように、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＩのそれぞれの断面形状は、略直方体であるか、または台形である。ここでは、フィンＦＩのそれぞれの側面は、半導体基板ＳＢの主面に対して斜めに傾斜している。
【0031】
また、図２に示すように、半導体基板ＳＢを平面視した場合、フィンＦＩが延在する方向が各フィンの長辺方向であり、当該長辺方向に直交する方向が各フィンの短辺方向である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＩは、長さ、幅、および高さを有する突起半導体層であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【0032】
図３は、本実施例の半導体装置の斜視図である。図３では、メモリセル領域の構造が分かり易いように、素子分離膜ＥＩおよび各素子の上の層間絶縁膜および配線と、制御ゲート電極ＣＧ上のキャップ絶縁膜と、メモリゲート電極ＭＧ上のキャップ絶縁膜を省略している。メモリセル領域のフィンＦＩの上部にはメモリセルＭＣが形成されている。図３に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＩと交差し、フィンＦＩを跨ぐようにＹ方向に延在している。
【0033】
図４は、図２のＡ−Ａ’線における断面図である。また、図５は、図２のＢ−Ｂ’線における断面図である。なお、１つのフィンＦＩ上には複数の素子が並んで形成されているが、図３および図４では、フィンＦＩ上にメモリセルＭＣを１つのみ示している。
【0034】
図４に示すように、制御ゲート電極ＣＧの上面は絶縁膜ＩＦ４により覆われ、メモリゲート電極ＭＧの上面は絶縁膜ＩＦ５により覆われている。絶縁膜ＩＦ４，ＩＦ５のそれぞれは、例えばシリコン窒化膜からなる。制御ゲート電極ＣＧは、例えばポリシリコン膜からなり、当該ポリシリコン膜内には、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されている。メモリゲート電極ＭＧは、例えばポリシリコン膜からなる。本実施例の主な特徴は、メモリゲート電極ＭＧの構造とその電極材料にあり、当該特徴については後述する。
【0035】
図３および図４に示すように、メモリセル領域のソース・ドレイン領域を構成する拡散領域Ｄ１が形成されたフィンＦＩの上面および側面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。シリサイド層Ｓ１は、フィンＦＩの上面および側面に沿って延在する層からなる。
【0036】
図３から図５に示すように、フィンＦＩのそれぞれの側面の下部は、半導体基板ＳＢの主面上に形成された素子分離膜ＥＩで囲まれている。つまり、各フィン同士の間は、素子分離膜ＥＩで分離されている。図４に示すように、フィンＦＩ内には、フィンＦＩの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷが形成されている。
【0037】
フィンＦＩの上面上および側面上には、ゲート絶縁膜ＧＩを介して制御ゲート電極ＣＧが形成されており、フィンＦＩの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、ＯＮＯ膜ＯＮが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、ＯＮＯ膜ＯＮで電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦＩの上面との間には、ＯＮＯ膜ＯＮが介在している。ＯＮＯ膜ＯＮはメモリゲート電極ＭＧの側面および底面を覆うように連続的に形成されている。このため、ＯＮＯ膜ＯＮは、図４に示すようなゲート長方向に沿う断面においてＬ字型の断面形状を有する。
【0038】
ゲート絶縁膜ＧＩは、シリコンからなる半導体基板ＳＢの突起半導体層であるフィンＦＩの主面および側面を熱酸化して形成した熱酸化膜（シリコン酸化膜）であり、その膜厚は例えば２ｎｍである。また、ＯＮＯ膜ＯＮは、シリコンからなる半導体基板ＳＢの突起半導体層であるフィンＦＩの主面および側面を熱酸化した熱酸化膜（シリコン酸化膜）からなるシリコン酸化膜ＯＸ１と、シリコン酸化膜ＯＸ１上に形成されたシリコン窒化膜ＮＦと、シリコン窒化膜ＮＦ上に形成されたシリコン酸化膜ＯＸ２とからなる。シリコン窒化膜ＮＦは、メモリセルＭＣの電荷蓄積部（電荷蓄積層）である。ここで、シリコン酸化膜ＯＸ１は例えば４ｎｍの膜厚を有し、シリコン窒化膜ＮＦは例えば７ｎｍの膜厚を有し、シリコン酸化膜ＯＸ２は例えば９ｎｍの膜厚を有する。
【0039】
つまり、ＯＮＯ膜ＯＮは、フィンＦＩの上面側および制御ゲート電極ＣＧの側面側から順に（下層から順に）積層されたシリコン酸化膜ＯＸ１、シリコン窒化膜ＮＦおよびシリコン酸化膜ＯＸ２からなる積層構造を有する。ＯＮＯ膜ＯＮの膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩの膜厚よりも大きい。シリコン酸化膜ＯＸ２は、シリコン酸窒化膜により形成してもよい。
【0040】
フィンＦＩの短辺方向（Ｙ方向）において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩを介して、フィンＦＩの上面、側面および素子分離膜ＥＩの上面に沿って延在している。同様に、フィンＦＩの短辺方向において、メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮを介して、フィンＦＩの主面、側面および素子分離膜ＥＩの上面に沿って延在している。
【0041】
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＩ、ＯＮＯ膜ＯＮ、絶縁膜ＩＦ４およびＩＦ５を含むパターンの側面は、サイドウォール（サイドウォールスペーサ）ＳＷにより覆われている。サイドウォールＳＷは、例えばシリコン窒化膜およびシリコン酸化膜の積層構造からなる。シリサイド層Ｓ１は、制御ゲート電極ＣＧを含む当該パターンおよび上記サイドウォールＳＷから露出するフィンＦＩの表面を覆っている。
【0042】
図４に示すように、制御ゲート電極ＣＧを含む当該パターンの直下のフィンＦＩの上面を挟むように、一対のソース・ドレイン領域がフィンＦＩの上面に形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸおよびｎ＋型半導体領域である拡散領域Ｄ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸに比べて不純物濃度が高く、形成深さが深い。ソース領域およびドレイン領域のそれぞれにおいてエクステンション領域ＥＸおよび拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸは、拡散領域Ｄ１よりも上記パターンの直下のフィンＦＩの上面、つまりチャネル領域側に位置している。
【0043】
ドレイン領域ＭＤは、制御ゲート電極ＣＧの直下のフィンＦＩに隣接し、ソース領域ＭＳは、メモリゲート電極ＭＧの直下のフィンＦＩに隣接している。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンを平面視において挟むソース・ドレイン領域のうち、ドレイン領域ＭＤは制御ゲート電極ＣＧ側に位置し、ソース領域ＭＳはメモリゲート電極ＭＧ側に位置する。言い換えれば、平面視において、ドレイン領域ＭＤは制御ゲート電極ＣＧに隣接し、ソース領域ＭＳはメモリゲート電極ＭＧに隣接する。
【0044】
このように、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図２に示すソース領域ＭＳに相当し、当該ドレイン領域は、図２に示すドレイン領域ＭＤに相当する。
【0045】
図４に示すように、フィンＦＩ上および素子分離膜ＥＩ上には、例えばシリコン酸化膜からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、フィンＦＩ、素子分離膜ＥＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域ＭＳ，ＭＤ、絶縁膜ＩＦ４、ＩＦ５、サイドウォールＳＷおよびシリサイド層Ｓ１のそれぞれを覆っている。層間絶縁膜ＩＬの上面は、平坦化されている。
【0046】
層間絶縁膜ＩＬ上には複数の配線ＭＷが形成され、配線ＭＷは、層間絶縁膜ＩＬを貫通するコンタクトホール内に設けられたコンタクトプラグＣＰを介して、メモリセルＭＣのソース領域および上記ドレイン領域に電気的に接続されている。コンタクトプラグＣＰの底面は、シリサイド層Ｓ１の上面に直接接しており、コンタクトプラグＣＰはシリサイド層Ｓ１を介してソース・ドレイン領域に電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるコンタクトプラグＣＰと、半導体からなるフィンＦＩ内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【0047】
なお、制御ゲート電極ＣＧの給電領域（図示しない）では、制御ゲート電極ＣＧ上の絶縁膜ＩＦ４が除去され、制御ゲート電極ＣＧの上面にシリサイド層を介してコンタクトプラグＣＰが接続されている。また、メモリゲート電極ＭＧの給電領域（図示しない）では、メモリゲート電極ＭＧ上の絶縁膜ＩＦ５が除去され、メモリゲート電極ＭＧの上面にシリサイド層を介してコンタクトプラグＣＰが接続されている。
【0048】
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域およびソース領域を有する不揮発性記憶素子である。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣは制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣのチャネル長に相当する。制御トランジスタおよびメモリトランジスタは、フィンＦＩの表面をチャネルとして有するＦｉｎＦＥＴである。
【0049】
図５に示すように、本実施の形態のメモリゲート電極ＭＧは、ゲート幅方向（図２のＹ方向）において、フィンＦＩの側面（側壁）および上面を、ＯＮＯ（Oxide Nitride Oxide）膜ＯＮを介して覆っている。つまり、メモリゲート電極ＭＧは、フィンＦＩの上面上および側面上にＯＮＯ膜ＯＮを介して形成されている。言い換えれば、半導体基板ＳＢの主面に沿うＹ方向において、フィンＦＩの側面はメモリゲート電極ＭＧと隣り合っており、半導体基板ＳＢの主面に対して垂直な方向において、フィンＦＩの上面とメモリゲート電極ＭＧとは隣り合っている。
【0050】
ここで、上述したスプリットゲート型Ｆｉｎ−ＭＯＮＯＳデバイスの問題点について、図６および図７を参照して詳述する。図６は、スプリットゲート型ＭＯＮＯＳメモリの書込み／消去動作を概念的に示している。なお、図６では説明が分かり易いように、従来のプレーナー型のＭＯＮＯＳメモリの例を示す。
【0051】
従来のスプリットゲート型ＭＯＮＯＳメモリでは、データの書込み時には、例えば、ドレイン電極（Drain）に０．３Ｖ，ソース電極（Source）に５Ｖの電圧をそれぞれ印加し、制御ゲート電極（CG）に１Ｖ，メモリゲート電極（MG）に１０Ｖの電圧をそれぞれ印加する。これにより、ソース電極（Source）−ドレイン電極（Drain）間にチャネルが形成される。この際、制御ゲート電極（CG）とメモリゲート電極（MG）間の電位差から生じる電界によりチャネルの電子にエネルギーを与えることによって加速し、ソース電極（Source）のサイドから電荷蓄積膜であるＯＮＯ膜のシリコン窒化膜中に電子を注入する。いわゆる、ＳＳＩ（Source-Side-Injection）書込みと呼ばれるデータ書込み方式である。
【0052】
一方、データ消去時には、例えば、ドレイン電極（Drain）に１．５Ｖ，ソース電極（Source）に７Ｖの電圧をそれぞれ印加し、制御ゲート電極（CG）に０Ｖ，メモリゲート電極（MG）に−７Ｖの電圧をそれぞれ印加する。これにより、ＯＮＯ膜のシリコン窒化膜中に正孔を注入する。いわゆる、ＢＴＢＴ（Band-to-Band-Tunneling）消去と呼ばれるデータ消去方式である。
【0053】
図７は、上記のＳＳＩ書込み／ＢＴＢＴ消去をフィン型ＭＯＮＯＳ構造に適用した場合の電界シミュレーション結果（ＭＧバイアス印加時）を示している。図７に示すように、電界が強くなる箇所は、フィン（Ｆｉｎ）上部のＯＮＯ膜の下層側（bottom側）のシリコン酸化膜（図中の１）、およびフィン（Ｆｉｎ）下部のＯＮＯ膜の上層側（top側）のシリコン酸化膜（図中の２）であることが分かる。これらの箇所は、いずれもフィン（Ｆｉｎ）の角部（ラウンド部）やメモリゲート電極ＭＧ（またはＯＮＯ膜）の角部に該当し、形状的な特異点となっている。
【0054】
特に、フィン（Ｆｉｎ）上部の角部（ラウンド部）での電界集中は、データ書き換え時の電圧により電荷保持膜であるＯＮＯ膜の劣化が懸念され、書き換え劣化やデータ保持特性の悪化（リテンション特性の低下）に繋がる可能性がある。
【0055】
そこで、本実施例の不揮発性メモリを有する半導体装置では、図８に示すように、メモリゲート電極ＭＧを、ＯＮＯ膜ＯＮを介してフィンＦＩの側面に隣接するメモリゲート電極ＭＧ１と、ＯＮＯ膜ＯＮを介してフィンＦＩの上面に隣接するメモリゲート電極ＭＧ２とで構成される上下２層構造としている。そして、メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２との境界面は、フィンＦＩの上面よりも下（半導体基板ＳＢの主面側）に位置するように形成されている。より具体的には、フィンＦＩ上面の直線部分およびコーナー領域（角部）よりも下側（半導体基板ＳＢの主面側）に位置するように形成されている。
【0056】
また、メモリゲート電極ＭＧ１およびメモリゲート電極ＭＧ２の電極材料は、互いに異なる電極材料で形成されている。フィン（Ｆｉｎ）上部の電界集中を緩和するため、メモリゲート電極ＭＧ２の電極材料には、メモリゲート電極ＭＧ１の電極材料よりも閾値電圧（Ｖｔｈ）が高い電極材料を用いる。言い換えると、メモリゲート電極ＭＧ２の電極材料には、メモリゲート電極ＭＧ１の電極材料よりも仕事関数の高い電極材料を用いる。
【0057】
図１１に、主要なメタルゲート電極材料の仕事関数を示す。メモリゲート電極ＭＧ１およびメモリゲート電極ＭＧ２の電極材料の組み合せには、従来のポリシリコンに加えて、これらの電極材料から選択して採用する。図８に示す本実施例のメモリゲート電極ＭＧでは、フィンＦＩの下部側のメモリゲート電極ＭＧ１をｎ型ポリシリコンで形成し、フィンＦＩの上部側のメモリゲート電極ＭＧ２をメタルゲート電極材料で形成する例を示している。
【0058】
なお、これらのメタルゲート電極材料には、配線工程などの他の半導体製造プロセスとの親和性を考慮して、アルミニウム（ＡＬ），チタン（Ｔｉ），タンタル（Ｔａ），ルテニウム（Ｒｕ），タングステン（Ｗ）およびこれらの合金材料から選択して用いるのがより好適である。
【0059】
また、メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２の境界面、すなわち、フィンＦＩの上部におけるＯＮＯ膜ＯＮとメモリゲート電極ＭＧ２との間に、例えば、窒化チタン（ＴｉＮ）からなるバリアメタルを設け、下地保護膜やメモリゲート電極ＭＧ２のメタルゲート電極材料の拡散防止膜としても良い。この場合、バリアメタル膜の膜厚とメタルゲート電極材料（メモリゲート電極ＭＧ２）の膜厚を変えることで、メモリゲート電極ＭＧ２の仕事関数（すなわち、閾値電圧）を調整することができる。
【0060】
次に、図１３から図２８を参照して、本実施例の半導体装置の製造方法について説明する。なお、各図の左側には図１２におけるフィンＦＩの長手方向（Ｌ方向）の断面を示し、右側にはフィンＦＩの短手方向（Ｗ方向）の断面を示す。
【0061】
先ず、図１３に示すように、半導体基板ＳＢの主面に、フォトリソグラフィーによりフィンＦＩを形成し、隣接するフィンＦＩの間を埋めるように素子分離ＥＩを形成する。フィンＦＩを形成するフォトリソグラフィーでは、半導体基板ＳＢの主面上にレジスト膜や絶縁膜材料（ハードマスク）を用いてマスクパターンを形成した後、ドライエッチングを施して半導体基板ＳＢを所望の寸法パターンに加工する。その後、素子分離ＥＩとなるＳＴＩ酸化膜（Shallow Trench Isolation）をフィンＦＩ間に埋め込み、ＣＭＰ（Chemical Mechanical Polish）、ウェットエッチングによりＳＴＩ酸化膜の高さを調整することでフィン構造を形成する。
【0062】
なお、フィンＦＩの幅（或いはフィンＦＩ間の幅）が露光装置の最小解像寸法よりも小さい場合、ダミーパターンを用いたスペーサリソグラフィーを用いる。スペーサリソグラフィーでは、先ずダミーパターンを形成し、それに別の材料で側壁パターンを作り込む。次にダミーパターンを除去すると、側壁パターンは元のダミーパターンの外周部に残る。その際、側壁パターンの線幅はリソグラフィーでなく、堆積した側壁パターンの膜厚に依存して決定され、線幅が均一なパターンが形成される。これをマスクとして半導体基板ＳＢをドライエッチング加工すれば露光装置の最小解像寸法よりも線幅が細くかつ均一なフィンＦＩを形成することができる。
【0063】
次に、図１４に示すように、半導体基板ＳＢの主面上にポリシリコン膜ＰＳ１を成膜し、フォトリソグラフィー（レジストパターニングおよびドライエッチング）により制御ゲート電極（コントロールゲート電極）ＣＧを形成する。
【0064】
次に、図１５に示すように、フィンＦＩの上面および側面を覆うように、半導体基板ＳＢの主面上に下層から順にシリコン酸化膜ＯＸ１、シリコン窒化膜ＮＦ、シリコン酸化膜ＯＸ２の積層膜（ＯＮＯ膜ＯＮ）を成膜する。このＯＮＯ膜ＯＮは、ＭＯＮＯＳの電荷保持膜（電荷蓄積膜）として使用される。
【0065】
続いて、図１６に示すように、メモリゲート電極ＭＧ１となるポリシリコン膜ＰＳ２を半導体基板ＳＢの主面上に成膜する。
【0066】
次に、図１７に示すように、ポリシリコン膜ＰＳ２をドライエッチングにより除去する。この際、エッチングされたポリシリコン膜ＰＳ２の上部が、フィンＦＩの上部（Top部分）よりも下側（半導体基板ＳＢの主面側）に位置するようにエッチング条件を調整する。
【0067】
次に、図１８に示すように、２層目のポリシリコン膜ＰＳ３を半導体基板ＳＢの主面上に成膜する。この際、１層目のポリシリコン膜ＰＳ２と２層目のポリシリコン膜ＰＳ３の不純物濃度を変える。この目的は、図２４の説明で後述するウェットエッチングにより２層目のポリシリコン膜ＰＳ３を除去する際、２層目のポリシリコン膜ＰＳ３に対して１層目のポリシリコン膜ＰＳ２に選択比をもたせることで１層目のポリシリコン膜ＰＳ２が除去されないようにするためである。
【0068】
続いて、図１９に示すように、２層目のポリシリコン膜ＰＳ３をドライエッチングにより加工し、制御ゲート電極ＣＧとなるポリシリコン膜ＰＳ１の両側面にサイドウォール形状のＭＧパターン（メモリゲート電極ＭＧパターン）を形成する。
【0069】
次に、図２０に示すように、一方の（片側の）サイドウォール形状のＭＧパターン上に選択的にレジストをパターニングし、ドライエッチングにより他方の（レジストパターンで覆わない方の）ＭＧパターンを除去し、その後、半導体基板ＳＢ上およびポリシリコン膜ＰＳ１上に露出しているＯＮＯ膜ＯＮを除去する。
【0070】
次に、図２１に示すように、例えばシリコン酸化膜ＯＸ３からなる絶縁膜を半導体基板ＳＢの主面上に成膜し、異方性ドライエッチングにより制御ゲート電極ＣＧとなるポリシリコン膜ＰＳ１の側面およびＭＧパターン（ＰＳ３）の側面にサイドウォールを形成する。
【0071】
続いて、図２２に示すように、層間絶縁膜ＩＬとなるＰ−ＴＥＯＳ膜などのシリコン酸化膜を半導体基板ＳＢの主面上に成膜する。
【0072】
次に、図２３に示すように、層間絶縁膜ＩＬをＣＭＰにより研磨し、２層目のポリシリコン膜ＰＳ３を露出させる。
【0073】
次に、２層目のポリシリコン膜ＰＳ３を、例えばアンモニア水（ＮＨ３水）などの薬品を用いてウェットエッチングにより除去する。
【0074】
続いて、図２５に示すように、半導体基板ＳＢの主面上に下層から順に、バリアメタルＢＭ、メモリゲート電極ＭＧ２用メタル膜Ｍ１を成膜する。この際、２層目のポリシリコン膜ＰＳ３を除去した部分がバリアメタルＢＭおよびメモリゲート電極ＭＧで埋まるようにする。このバリアメタルＢＭは、下地保護膜やメモリゲート電極ＭＧ２用メタル膜にアルミニウムなどを用いる場合の拡散防止膜として機能すると共に、バリアメタルＢＭの膜厚とメモリゲート電極ＭＧ２用メタル膜Ｍ１の膜厚比を変えることで、仕事関数（閾値電圧Ｖｔｈ）を調整する仕事関数調整膜としても機能する。従って、バリアメタルＢＭ、メモリゲート電極ＭＧ２用メタル膜Ｍ１に、図１１に示すメタルゲート電極材料の中からなるべく仕事関数の大きい材料を選択して使用し、バリアメタルＢＭの膜厚とメモリゲート電極ＭＧ２用メタル膜Ｍ１の膜厚比を調整することで、メモリゲート電極ＭＧ２の閾値電圧Ｖｔｈを高くすることができる。
【0075】
なお、仕事関数の値は、５ｅＶ以上であることが望ましい。また、メモリゲート電極ＭＧ２用メタル膜Ｍ１の下にＨｉｇｈ−ｋ膜を形成することにより、メモリゲート電極ＭＧ２の閾値電圧Ｖｔｈをより高くすることが可能である。
【0076】
次に、図２６に示すように、メタルＣＭＰにより不要な箇所のメタル膜Ｍ１を除去することで、メモリゲート電極ＭＧ２の上部がメタルゲート化された構造が形成される。
【0077】
最後に、図２７に示すように、半導体基板ＳＢの主面上に層間絶縁膜ＩＬを成膜して、図８に示す本実施例のメモリゲート電極ＭＧが完成する。
【0078】
なお、図１３から図２７では、制御ゲート電極ＣＧをポリシリコンで形成する例を示しているが、図２８に示すように、制御ゲート電極ＣＧをバリアメタルＢＭ２およびメタル膜Ｍ２からなるメタルゲート構造としてもよい。
【0079】
図２９を参照して、本実施例の作用効果を説明する。本実施例の不揮発性メモリを有する半導体装置では、上述したように、メモリゲート電極ＭＧをＯＮＯ膜を介してフィンの側面に隣接するメモリゲート電極ＭＧ１（第１ゲート電極）と、ＯＮＯ膜を介してフィンの上面に隣接するメモリゲート電極ＭＧ２（第２ゲート電極）の上下２層構造としている。メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２の電極材料は、互いに異なる電極材料で形成する。本実施例では、メモリゲート電極ＭＧ１を閾値電圧Ｖｔｈが比較的低いポリシリコンで形成し、メモリゲート電極ＭＧ２を閾値電圧が比較的高いメタル膜で形成している。そして、メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２の境界面をフィンの上面よりも下側（半導体基板ＳＢの主面側）に位置するように構成する。
【0080】
これにより、メモリゲート電極ＭＧ２はＭＯＮＯＳ動作に寄与せず、メモリゲート電極ＭＧ１のみＭＯＮＯＳ動作に寄与する。その結果、電界の集中する箇所（フィンの上部近傍）をメモリ動作時に使用しない領域とすることができ、書き換えによるＯＮＯ膜の劣化を抑制することができる。
【実施例2】
【0081】
図９および図３０から図３８を参照して、実施例２の不揮発性メモリを有する半導体装置とその製造方法について説明する。本実施例は実施例１の変形例であり、図９は実施例１の図８に相当する。本実施例の半導体装置は、実施例１（図８）のメモリゲート電極ＭＧ２が金属材料で形成されたメタルゲート電極であるのに対し、上部のメモリゲート電極ＭＧ３がポリシリコンを金属元素でシリサイド化されたメタルシリサイドである点において、実施例１と異なっている。その他の構成は、実施例１と同様である。
【0082】
図９に示すように、メモリゲート電極ＭＧをＯＮＯ膜ＯＮを介してフィンＦＩの側面に隣接するメモリゲート電極ＭＧ１（第１ゲート電極）と、ＯＮＯ膜ＯＮを介してフィンＦＩの上面に隣接するメモリゲート電極ＭＧ２（第２ゲート電極）の上下２層構造としている。メモリゲート電極ＭＧ１を閾値電圧Ｖｔｈが比較的低いポリシリコンで形成し、メモリゲート電極ＭＧ３を閾値電圧が比較的高いメタルシリサイド膜で形成している。そして、メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ３の境界面をフィンＦＩの上面よりも下側（半導体基板ＳＢの主面側）に位置するように構成する。
【0083】
これにより、メモリゲート電極ＭＧ３はＭＯＮＯＳ動作に寄与せず、メモリゲート電極ＭＧ１のみＭＯＮＯＳ動作に寄与する。その結果、電界の集中する箇所（フィンの上部近傍）をメモリ動作時に使用しない領域とすることができ、書き換えによるＯＮＯ膜の劣化を抑制することができる。
【0084】
図３０から図３８を用いて、本実施例の半導体装置の製造方法を説明する。なお、本実施例の製造方法は、実施例１の図１３から図１７まで（１層目のポリシリコン膜ＰＳ２のドライエッチング工程まで）は同じプロセスであるため、実施例１の図１７以降の図との違いを中心に説明する。
【0085】
先ず、図３０（実施例１の図１７に相当）に示すように、１層目のポリシリコン膜ＰＳ２をドライエッチングにより除去する。この際、エッチングされた１層目のポリシリコン膜ＰＳ２の上部が、フィンＦＩの上部（Top部分）よりも下側（半導体基板ＳＢの主面側）に位置するようにエッチング条件を調整する。
【0086】
続いて、図３１に示すように、膜厚の薄いシリコン酸化膜ＯＸ４を成膜した後、２層目のポリシリコン膜ＰＳ３を半導体基板ＳＢの主面上に成膜する。薄いシリコン酸化膜ＯＸ４を形成する目的は、後述する工程で２層目のポリシリコン膜ＰＳ３をシリサイド化する際に１層目のポリシリコン膜ＰＳ２がシリサイド化されないようにするためである。
【0087】
次に、図３２に示すように、２層目のポリシリコン膜ＰＳ３をドライエッチングにより加工し、制御ゲート電極ＣＧとなるポリシリコン膜ＰＳ１の両側面にサイドウォール形状のＭＧパターン（メモリゲート電極ＭＧパターン）を形成する。
【0088】
次に、図３３に示すように、一方の（片側の）サイドウォール形状のＭＧパターン上に選択的にレジストをパターニングし、ドライエッチングにより他方の（レジストパターンで覆わない方の）ＭＧパターンを除去し、その後、半導体基板ＳＢ上およびポリシリコン膜ＰＳ１上に露出しているＯＮＯ膜ＯＮを除去する。
【0089】
続いて、図３４に示すように、例えばシリコン酸化膜ＯＸ３からなる絶縁膜を半導体基板ＳＢの主面上に成膜し、異方性ドライエッチングにより制御ゲート電極ＣＧとなるポリシリコン膜ＰＳ１の側面およびＭＧパターン（ＰＳ３）の側面にサイドウォールを形成する。
【0090】
次に、図３５に示すように、層間絶縁膜ＩＬとなるＰ−ＴＥＯＳ膜などのシリコン酸化膜を半導体基板ＳＢの主面上に成膜する。
【0091】
次に、図３６に示すように、酸化膜ＣＭＰにより層間絶縁膜ＩＬを研磨除去する。この際、２層目のポリシリコン膜ＰＳ３の高さがフィンＦＩの上部（Top部分）から高くなり過ぎないようにする。これは、次の工程（図３７）で２層目のポリシリコン膜ＰＳ３をフルシリサイド化する際に、フィンＦＩの上部（Top部分）がシリサイドで覆われるようにするためである。
【0092】
続いて、図３７に示すように、ポリシリコン膜ＰＳ１およびポリシリコン膜ＰＳ３のシリサイド化を行う。このシリサイド化には、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），チタン（Ｔｉ），コバルト（Ｃｏ），ニッケル（Ｎｉ）などの金属元素を採用する。
【0093】
最後に、図３８に示すように、半導体基板ＳＢの主面上に層間絶縁膜ＩＬを成膜して、図９に示す本実施例のメモリゲート電極ＭＧが完成する。
【実施例3】
【0094】
図１０を参照して、実施例３の不揮発性メモリを有する半導体装置について説明する。本実施例は実施例１の変形例であり、図１０は実施例１の図８に相当する。本実施例の半導体装置は、実施例１（図８）のメモリゲート電極ＭＧが、ポリシリコン膜で形成されたメモリゲート電極ＭＧ１と金属材料で形成されたメモリゲート電極ＭＧ２の上下２層構造であるのに対し、下側のメモリゲート電極ＭＧ１と上側のメモリゲート電極ＭＧ４を互いに仕事関数の異なる電極材料で形成している点において、実施例１と異なっている。その他の構成は、実施例１と同様である。
【0095】
図１０に示すように、メモリゲート電極ＭＧをＯＮＯ膜ＯＮを介してフィンＦＩの側面に隣接するメモリゲート電極ＭＧ１（第１ゲート電極）と、ＯＮＯ膜ＯＮを介してフィンＦＩの上面に隣接するメモリゲート電極ＭＧ４（第２ゲート電極）の上下２層構造としている。メモリゲート電極ＭＧ１を仕事関数が比較的低いゲート電極材料で形成し、メモリゲート電極ＭＧ４を仕事関数が比較的高いゲート電極材料で形成している。そして、メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ４の境界面をフィンＦＩの上面よりも下側（半導体基板ＳＢの主面側）に位置するように構成する。
【0096】
メモリゲート電極ＭＧ１およびメモリゲート電極ＭＧ４のゲート電極材料としては、ポリシリコンやメタルゲート電極材料を選択する。メモリゲート電極ＭＧ１およびメモリゲート電極ＭＧ４の両方をポリシリコンで形成する場合、それぞれの不純物濃度を変えることで、両者の仕事関数（閾値電圧Ｖｔｈ）を調整する。また、メモリゲート電極ＭＧ１およびメモリゲート電極ＭＧ４の両方をメタルゲート電極材料で形成する場合、図１１に示すゲート電極材料から所望の仕事関数のメタルゲート電極材料を選択することで、両者の仕事関数（閾値電圧Ｖｔｈ）を調整する。
【0097】
これにより、メモリゲート電極ＭＧ４はＭＯＮＯＳ動作に寄与せず、メモリゲート電極ＭＧ１のみＭＯＮＯＳ動作に寄与する。その結果、電界の集中する箇所（フィンの上部近傍）をメモリ動作時に使用しない領域とすることができ、書き換えによるＯＮＯ膜の劣化を抑制することができる。
【0098】
なお、本実施例では、メモリゲート電極ＭＧ１およびメモリゲート電極ＭＧ４に使用するゲート電極材料（ポリシリコンまたはメタルゲート電極材料)を選択するため、フィンＦＩに沿った方向の閾値電圧Ｖｔｈの制御が可能である。
【実施例4】
【0099】
図３９を参照して、実施例４の不揮発性メモリを有する半導体装置について説明する。本実施例は実施例１の変形例であり、図３９は実施例１の図８に相当する。本実施例の半導体装置は、実施例１（図８）のメモリゲート電極ＭＧが、ポリシリコン膜で形成されたメモリゲート電極ＭＧ１と金属材料で形成されたメモリゲート電極ＭＧ２の上下２層構造であるのに対し、メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２の間に仕事関数調整用のバリアメタルＢＭ２を有している点において、実施例１と異なっている。その他の構成は、実施例１と同様である。
【0100】
図３９に示すように、メモリゲート電極ＭＧをＯＮＯ膜ＯＮを介してフィンＦＩの側面に隣接するメモリゲート電極ＭＧ１（第１ゲート電極）と、ＯＮＯ膜ＯＮを介してフィンＦＩの上面に隣接するメモリゲート電極ＭＧ２（第２ゲート電極）の上下２層構造としている。メモリゲート電極ＭＧ１を閾値電圧Ｖｔｈが比較的低いポリシリコンで形成し、メモリゲート電極ＭＧ２を閾値電圧が比較的高いメタル膜で形成している。さらに、メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２の間に仕事関数調整用のバリアメタルＢＭ２が形成されている。このバリアメタルＢＭ２は、例えば窒化タンタル膜（ＴａＮ）や窒化チタン膜（ＴｉＮ）を用いて形成する。
【0101】
なお、仕事関数調整用のバリアメタルＢＭ２、メモリゲート電極ＭＧ２の材料としては、配線工程などの他の半導体製造プロセスとの親和性を考慮して、アルミニウム（ＡＬ），チタン（Ｔｉ），タンタル（Ｔａ），ルテニウム（Ｒｕ），タングステン（Ｗ）およびこれらの合金材料から選択して用いるのがより好適である。
【0102】
そして、バリアメタルＢＭ２とメモリゲート電極ＭＧ１の境界面をフィンＦＩの上面よりも下側（半導体基板ＳＢの主面側）に位置するように構成する。
【0103】
これにより、メモリゲート電極ＭＧ２はＭＯＮＯＳ動作に寄与せず、メモリゲート電極ＭＧ１のみＭＯＮＯＳ動作に寄与する。その結果、電界の集中する箇所（フィンの上部近傍）をメモリ動作時に使用しない領域とすることができ、書き換えによるＯＮＯ膜の劣化を抑制することができる。
【0104】
なお、フィンＦＩの上部において、ＯＮＯ膜ＯＮの保護膜としてＯＮＯ膜ＯＮとバリアメタルＢＭ２との間に、例えば窒化チタン膜（ＴｉＮ）からなるバリアメタルを形成し、なおかつ、下地保護膜やメモリゲート電極ＭＧ２のメタルゲート電極材料の拡散防止膜としてバリアメタルＢＭ２とメモリゲート電極ＭＧ２との間に、例えば窒化チタン膜（ＴｉＮ）からなるバリアメタルを設けても良い。この場合、バリアメタルＢＭ２、上記の２層の窒化チタン膜（ＴｉＮ）からなるバリアメタル、メタルゲート電極材料（メモリゲート電極ＭＧ２）の材料や膜厚を変えることで、メモリゲート電極ＭＧ２の仕事関数（すなわち、閾値電圧）を調整することができる。
【0105】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0106】
ＣＨＰ…半導体チップＣＣ１…ＣＰＵ
ＣＣ２…ＲＡＭ
ＣＣ３…アナログ回路
ＣＣ４…ＥＥＰＲＯＭ
ＣＣ５…フラッシュメモリ
ＣＣ６…Ｉ／Ｏ回路
ＭＣ…メモリセル
ＦＩ…フィン
ＳＢ…半導体基板
ＥＩ…素子分離
ＣＧ…制御ゲート電極（コントロールゲート電極）
ＭＧ，ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４…メモリゲート電極
ＭＤ…ドレイン領域
ＭＳ…ソース領域
ＣＰ…コンタクトプラグ（ビア）
ＭＷ…配線
ＳＬ…ソース線
ＢＬ…ビット線
ＩＦ４，ＩＦ５…絶縁膜
Ｄ１…拡散領域
Ｓ１…シリサイド層
ＧＩ…ゲート絶縁膜
ＯＮ…ＯＮＯ膜（Oxide Nitride Oxide膜）
ＯＸ１，ＯＸ２，ＯＸ３，ＯＸ４…シリコン酸化膜
ＮＦ…シリコン窒化膜
ＳＷ…サイドウォール（サイドウォールスペーサ）
ＥＸ…エクステンション領域
ＩＬ…層間絶縁膜
ＰＳ１，ＰＳ２，ＰＳ３…ポリシリコン膜
ＢＭ，ＢＭ２…バリアメタル
Ｍ１…（メモリゲート電極ＭＧ２用）メタル膜
Ｍ２…（制御ゲート電極ＣＧ用）メタル膜