特許第6783802号(P6783802)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6783802
(24)【登録日】2020年10月26日
(45)【発行日】2020年11月11日
(54)【発明の名称】変圧器フィードバックを備えたドライバ
(51)【国際特許分類】
   H03F 3/45 20060101AFI20201102BHJP
   H03F 1/02 20060101ALI20201102BHJP
   H03K 17/691 20060101ALI20201102BHJP
【FI】
   H03F3/45 220
   H03F1/02
   H03K17/691
【請求項の数】20
【全頁数】11
(21)【出願番号】特願2017-563065(P2017-563065)
(86)(22)【出願日】2016年6月6日
(65)【公表番号】特表2018-516514(P2018-516514A)
(43)【公表日】2018年6月21日
(86)【国際出願番号】US2016036028
(87)【国際公開番号】WO2016197111
(87)【国際公開日】20161208
【審査請求日】2019年5月31日
(31)【優先権主張番号】14/876,175
(32)【優先日】2015年10月6日
(33)【優先権主張国】US
(31)【優先権主張番号】62/171,486
(32)【優先日】2015年6月5日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】トンモイ シャンカール ムケルジー
【審査官】 渡井 高広
(56)【参考文献】
【文献】 米国特許出願公開第2015/0091642(US,A1)
【文献】 特開2005−080090(JP,A)
【文献】 特開2001−257578(JP,A)
【文献】 特開2000−40925(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03F 3/45
H03F 1/02
H03K 17/691
(57)【特許請求の範囲】
【請求項1】
ドライバ回路であって、
差動対として配される第1及び第2のトランジスタを含む入力駆動段であって、前記差動対が、差動入力信号を受信し、前記差動入力信号を増幅するように構成される、前記入力駆動段と、
エミッタフォロアとして機能する第3及び第4のトランジスタを含む出力駆動段であって、前記第3及び第4のトランジスタが、増幅された差動入力信号を前記入力駆動段から受信し、前記増幅された差動入力信号を増幅するように構成される、前記出力駆動段と、
前記第1及び第2のトランジスタに電気的に結合される第1のコイルと、前記第3及び第4のトランジスタに電気的に結合される第2のコイルとを含む変圧器であって、前記出力駆動段から前記入力駆動段に電流を搬送するように構成される、前記変圧器と、
を含む、ドライバ回路。
【請求項2】
請求項1に記載のドライバ回路であって、
前記入力駆動段が電流モード増幅器として動作し、前記出力駆動段が電圧モード増幅器として動作する、ドライバ回路。
【請求項3】
請求項1に記載のドライバ回路であって、
前記第1及び第2のトランジスタが、バイポーラトランジスタである、ドライバ回路。
【請求項4】
請求項3に記載のドライバ回路であって、
前記第3及び第4のトランジスタが、バイポーラトランジスタである、ドライバ回路。
【請求項5】
請求項4に記載のドライバ回路であって、
前記第1のコイルが、前記第1及び第2のトランジスタの各々のコレクタ端子に電気的に結合され、前記第2のコイルが、前記第3及び第4のトランジスタの各々のコレクタ端子に電気的に結合される、ドライバ回路。
【請求項6】
請求項5に記載のドライバ回路であって、
前記エミッタフォロワの活性化が、前記出力駆動段から前記入力駆動段への電流の搬送を開始する、ドライバ回路。
【請求項7】
請求項4に記載のドライバ回路であって、
前記出力駆動段が、
差動出力端子であって、前記差動出力端子の1つが、前記第3及び第4のトランジスタの各々のエミッタ端子に接続される、前記差動出力端子と、
電界効果トランジスタ(FET)であって、前記FETの各々のドレイン端子が、抵抗器を介して前記出力端子の各々に結合される、前記FETと、
を更に含む、ドライバ回路。
【請求項8】
請求項1に記載のドライバ回路であって、
前記第1及び第2のコイルの各々のセンタータップに電源が接続される、ドライバ回路。
【請求項9】
請求項1に記載のドライバ回路であって、
前記出力駆動段から前記入力駆動段に搬送される前記電流が、前記入力駆動段における電流と前記出力駆動段の利得と前記変圧器の巻線比との関数である、ドライバ回路。
【請求項10】
ドライバ回路であって、
差動入力信号を受信するように差動増幅器として接続されるトランジスタと、
エミッタフォロワとして前記差動増幅器に接続されるトランジスタと、
前記エミッタフォロワのコレクタ端子から前記差動増幅器に電流を搬送するように構成される変圧器と、
を含み、
前記変圧器の第1のコイルが、前記エミッタフォロワの各エミッタフォロワのコレクタ端子に接続され、前記変圧器の第2のコイルが、前記差動増幅器の前記トランジスタの各トランジスタのコレクタ端子に電気的に結合される、ドライバ回路。
【請求項11】
請求項10に記載のドライバ回路であって、
前記エミッタフォロワの各エミッタフォロワのベース端子が、前記差動増幅器の前記トランジスタの各トランジスタのコレクタ端子に接続される、ドライバ回路。
【請求項12】
請求項10に記載のドライバ回路であって、
前記差動増幅器の前記コレクタ端子における信号による前記エミッタフォロワの活性化が、前記変圧器の第2のコイルにおいて電流フローを誘導する、ドライバ回路。
【請求項13】
請求項12に記載のドライバ回路であって、
前記変圧器の前記第2のコイルにおいて誘導される電流フローが、前記エミッタフォロワにおける電流と前記変圧器の巻線比との関数である、ドライバ回路。
【請求項14】
請求項10に記載のドライバ回路であって、
前記変圧器の前記第1のコイルと第2のコイルとの各々がセンタータップを含み、各センタータップに電源が接続される、ドライバ回路。
【請求項15】
請求項10に記載のドライバ回路であって、
差動出力端子であって、前記差動出力端子の各々が前記エミッタフォロワの1つのエミッタフォロワのエミッタ端子に接続される、前記差動出力端子と、
抵抗器であって、前記抵抗器の各抵抗器の第1の端子が前記差動出力端子の1つに接続される、前記抵抗器と、
出力トランジスタであって、前記出力トランジスタの各出力トランジスタの端子が前記抵抗器の1つの抵抗器の第2の端子に接続される、前記出力トランジスタと、
を更に含む、ドライバ回路。
【請求項16】
請求項15に記載のドライバ回路であって、
前記出力トランジスタの各出力トランジスタの制御端子が、前記差動出力端子の1つに接続される、ドライバ回路。
【請求項17】
ドライバ回路であって、
差動増幅器として接続されるトランジスタを含む差動プリドライバと、
ドライバであって、
エミッタフォロワとして前記差動プリドライバに接続されるトランジスタであって、前記エミッタフォロワの各エミッタフォロワ上のベース端子が、前記差動増幅器の前記トランジスタの各トランジスタのコレクタ端子に接続される、前記トランジスタと、
前記エミッタフォロワのエミッタ端子に接続されるドライバ回路出力端子と、
を含む、前記ドライバと、
前記ドライバから前記プリドライバに正のフィードバック電流を提供するために前記差動プリドライバと前記ドライバとに接続される変圧器と、
を含み、
前記変圧器の第1のコイルが、前記エミッタフォロワの各エミッタフォロワのコレクタ端子に接続され、前記変圧器の第2のコイルが、前記差動増幅器の前記トランジスタの各トランジスタのコレクタ端子に電気的に結合され、
前記変圧器の前記第1のコイルと第2のコイルとの各々が、前記プリドライバと前記ドライバとへの電源の接続のためのセンタータップを含む、ドライバ回路。
【請求項18】
請求項17に記載のドライバ回路であって、
前記差動増幅器の前記トランジスタの前記コレクタ端子における信号による前記エミッタフォロワの活性化が、前記プリドライバにおいて正のフィードバック電流のフローを誘導する、ドライバ回路。
【請求項19】
請求項18に記載のドライバ回路であって、
前記プリドライバにおいて誘導される前記正のフィードバック電流が、前記エミッタフォロワにおける電流と前記変圧器の巻線比との関数である、ドライバ回路。
【請求項20】
請求項18に記載のドライバ回路であって、
抵抗器であって、前記抵抗器の各抵抗器の第1の端子が前記ドライバ回路出力端子の1つに接続される、前記抵抗器と、
金属酸化物半導体電界効果トランジスタ(FET)であって、前記金属酸化物半導体FETの各金属酸化物半導体FETのドレイン端子が前記抵抗器の1つの抵抗器の第2の端子に接続され、前記金属酸化物半導体FETの各金属酸化物半導体FETのゲート端子が前記駆動回路出力端子の1つに接続される、前記金属酸化物半導体FETと、
を更に含む、前記ドライバ。
【発明の詳細な説明】
【技術分野】
【0001】
高速デジタル通信は、ケーブルを介して、又はレシーバ回路による処理のための信号を提供するための他の有線応用例において、回路基板構成要素間でデジタル信号を伝達するためにドライバ回路要素に依存する。典型的に、差動ドライバは、電流モード又は電圧モード出力段のいずれかを有し、典型的な50オームワイヤラインにおいて又は他の応用例において信号を駆動するために用いられ得る。典型的な電流モードドライバは、電力供給と電流源との間に接続されるトランジスタの対を含み、トランジスタゲートは、差動入力信号を受信し、コレクタは差動電流出力を駆動し、差動電流出力は、多くの有線応用例のためのシンプルな抵抗器など、受動又は能動ネットワークによって電圧に変換され得る。電流モードドライバは、典型的に、良好な高調波応答及びラインインピーダンスマッチングを有するが、これらの回路は概して高電力消費を被る。電圧モードドライバは、シンプルなエミッタフォロワ構成として構築され得、電流モードドライバと比較して低減された電力消費を提供するが、一層劣った高調波応答及びラインインピーダンスマッチングを有し得る。データレートが増大し続けるにつれて、有線差動信号ドライバに更なる改善が必要である。
【発明の概要】
【0002】
変圧器を介するフィードバックを含むドライバ回路の記載される例において、ドライバ回路は、入力駆動段、出力駆動段、及び変圧器を含む。入力駆動段は、差動入力信号を受信するように及び差動入力信号を増幅するように構成される。出力駆動段は、入力駆動段に結合され、増幅された差動入力信号を入力駆動段から受信するように、及び、増幅された差動入力信号を更に増幅するように構成される。変圧器は、出力駆動段から入力駆動段に電流を搬送するように構成される。
【0003】
別の実装において、ドライバ回路が、トランジスタ及び変圧器を含む。トランジスタは、差動入力信号を受信するように差動増幅器として接続され、トランジスタは、エミッタフォロワとして差動増幅器に接続される。変圧器は、エミッタフォロワのコレクタ端子から差動増幅器に電流を搬送するように構成される。変圧器の第1のコイルが、各エミッタフォロワのコレクタ端子に接続され、変圧器の第2のコイルが、差動増幅器の各トランジスタのコレクタ端子に結合される。
【0004】
更なる実装において、ドライバ回路が、差動プリドライバ及びドライバを含む。差動プリドライバは、差動増幅器として接続されるトランジスタを含む。ドライバは、エミッタフォロワとして差動プリドライバに接続されるトランジスタ及びドライバ回路出力端子を含む。各エミッタフォロワのベース端子が、差動増幅器の各トランジスタのコレクタ端子に接続される。ドライバ回路出力端子は、エミッタフォロワのエミッタ端子に接続される。ドライバからプリドライバへ正のフィードバック電流を提供するため、変圧器が差動プリドライバ及びドライバに接続される。変圧器の第1のコイルが、各エミッタフォロワのコレクタ端子に接続され、変圧器の第2のコイルが、差動増幅器の各トランジスタのコレクタ端子に結合される。変圧器の第1のコイル及び第2のコイルの各々は、プリドライバ及びドライバへの電源の接続のためセンタータップを含む。
【図面の簡単な説明】
【0005】
図1】種々の実施例に従った回路における信号搬送構成要素のブロック図を示す。
【0006】
図2】種々の実施例に従ったドライバ回路の概略図を示す。
【0007】
図3】種々の実施例に従ったドライバ回路の概略図を示す。
【0008】
図4】種々の実施例に従ったドライバ回路の概略図を示す。
【発明を実施するための形態】
【0009】
第1のデバイスが第2のデバイスに結合する場合、その接続は、直接的な電気的接続を介し得、又は他のデバイス及び接続を経由する間接的電気的接続を介し得る。また、XがYに基づく場合、Xは、Y及び任意の数のその他の要因に基づき得る。
【0010】
信号を一つの場所から別の場所へ搬送するために種々の電子的システムにおいてドライバ回路が用いられる。例えば、集積回路の内部又は外部に配置されるレシーバ回路に搬送するために充分な電流及び/又は電圧信号を増幅するため又はその他の方式で提供するために、ドライバ回路が集積回路上に含まれ得る。ドライバ回路は、しばしば、集積回路により消費される電流のかなりの部分を消費する。従って、シグナルインテグリティを維持する一方でドライバエネルギー消費を低減するための手法が望ましい。
【0011】
例示の実施例において、ドライバ回路は、駆動特性を維持又は従来のドライバ実装に対して改善したまま、全体的なエネルギー消費を低減する。ドライバ回路の実施例は、ドライバ回路の入力及び出力段を結合する変圧器を介して正のフィードバックを印加する。正のフィードバックは、出力段における電流フローに応答して、入力段における電流フローを誘導する。その結果、ドライバの実施例は、等価の又は改善された性能を提供する一方で、エネルギー消費を従来のドライバに対して著しく(例えば、最大40%まで)低減し得る。
【0012】
図1は、種々の実施例に従った信号搬送構成要素を含むシステム100のブロック図を示す。システム100は、信号源104、ドライバ回路102、レシーバ回路106、及び信号送信先108を含む。幾つかの実施例において、ドライバ回路102は信号源104に含まれ得、及び/又は、レシーバ回路106は信号送信先108に含まれ得る。信号源104は、信号110を生成する任意の回路であり得る。例えば、信号源104は、信号送信先108により印加されるべきクロック信号を生成するクロック生成器であり得、又は、信号送信先108により印加されるべきデータを生成するデータ源であり得る。信号110は差動信号であり得、差動信号は信号の対を含み、信号の各々は他方の信号の反転である。
【0013】
ドライバ回路102は、信号110を受信し、信号112としてレシーバ回路106に伝送するため信号110をコンディショニングする。信号112も差動信号であり得る。ドライバ回路102により適用されるコンディショニングは、電圧及び/又は電流の増幅、及びインピーダンスマッチングを含み得る。ドライバ回路102は、等価の性能を提供する従来のドライバに対してエネルギー消費を有利に低減する変圧器結合の正のフィードバックを含む。
【0014】
レシーバ回路106は、ドライバ回路102により送信された信号112を検出し、受信した信号112をコンディショニングし、受信した信号を信号送信先108に提供する。レシーバ回路106は、幾つかの実施例において、差動信号を検出するように及び差動信号をシングルエンド信号に変換するように配され得る。ドライバ回路102及びレシーバ回路106は、同じ集積回路上、又は異なる集積回路上又はディスクリート回路内に形成され得る。
【0015】
図2は、種々の実施例に従ったドライバ回路102の概略図を示す。ドライバ回路102は、入力駆動段202及び出力駆動段204を含む。入力駆動段202は出力駆動段204を駆動する。また、入力駆動段202及び出力駆動段204は、それぞれ、プリドライバ及びドライバと称され得る。入力駆動段202は、トランジスタQ1及びQ2、抵抗器R1及びR2、及び電流源I1を含む。トランジスタQ1及びQ2は、差動増幅器を形成するように接続及び配置される。差動入力信号110の2つの位相は、トランジスタQ1及びQ2のベース端子を駆動する。トランジスタQ1及びQ2のエミッタ端子は、電流源I1に結合される。電流源I1、及びトランジスタQ1及びQ2を介する電流フローは、I_PRE_DRVと称され得る。
【0016】
入力駆動段202の出力が、トランジスタQ1及びQ2のコレクタから取り出され、出力駆動段204に印加される。出力駆動段204は、トランジスタQ3及びQ4、抵抗器R3及びR4、電界効果トランジスタ(FET)M1及びM2、及び電流源I2を含む。トランジスタQ1及びQ2の出力は、出力駆動段204への入力としてトランジスタQ3及びQ4のベースに印加される。トランジスタQ3及びQ4は、エミッタフォロワとして配置及び接続される。ドライバ回路102の出力端子OUTN及びOUTPが、トランジスタQ3及びQ4のエミッタにおいて提供される。トランジスタQ1、Q2、Q3、及びQ4は、NPNバイポーラ接合トランジスタであり得る。
【0017】
FET M1及びM2は、トランジスタQ3及びQ4のエミッタに結合される。より具体的には、FET M1及びM2のドレイン端子は、抵抗器R3及びR4を介してトランジスタQ3及びQ4のエミッタにそれぞれ結合される。抵抗器R3及びR4は、ドライバ回路102により駆動される負荷インピーダンス(例えば、レシーバ回路106の入力インピーダンス)に対してインピーダンスマッチングを提供する。FET M1及びM2のゲート端子は、トランジスタQ4及びQ3のエミッタにそれぞれ接続され、それにより駆動される。FET M1及びM2は、NチャネルFETであり得る。
【0018】
FET M1及びM2のソース端子は、電流源I2に結合される。電流源I2、トランジスタQ3及びQ4、及びFET M1及びM2を介する電流フローは、I_DRVと称され得る。
【0019】
また、出力駆動段204は、変圧器T1を介して入力駆動段202に結合される。変圧器T1は、巻線又はコイルC1及びC2を含む。コイルC1は、変圧器T1の一次コイルであり得、コイルC2は、変圧器T1の二次コイルであり得る。コイルC2は、出力駆動段204においてトランジスタQ3及びQ4のコレクタ端子を電気的に接続する。コイルC1は、入力駆動段202において抵抗器R1及びR2を電気的に接続する。コイルC1及びC2の各々は、入力駆動段202及び出力駆動段204に電力供給する電力供給電圧(例えば、Vcc)に接続されるセンタータップを含む。変圧器T1の種々のパラメータが、ドライバ回路102の特定のパラメータに基づいて選択され得る。例えば、出力駆動段204における電流が、入力段202における電流より実質的に高い場合、コイルC1における巻き数の数は、コイルC2における巻き数の数に対して低減され得る。逆に、出力段204における電流が、入力段202における電流に対して高くない場合、コイルC1における巻き数の数は増大され得る。
【0020】
幾つかの実装(例えば、ライン駆動実装)において、出力駆動段204は一層大きな負荷(例えば、50オーム負荷)を駆動することを必要とするので、出力駆動段204を流れる電流(即ち、Idrv)は、入力駆動段202を流れる電流(即ち、I_pre_drv)より4〜5倍大きくし得る。ドライバ回路102は、変圧器T1を介して入力駆動段202にフィードバックを提供するために出力駆動段204を流れる比較的大きい電流を用いる。入力駆動段202のQ1又はQ2から受信した信号を介する、トランジスタQ3及びQ4のいずれかのアクティベーションが、電流をコイルC2に流す。コイルC2を流れる電流は、コイルC1における対応する電流フローを誘導する。従って、トランジスタQ3又はQ4のアクティベーションが、変圧器T1を介する入力駆動段202における正のフィードバックをつくる。正のフィードバックは、入力駆動段202のオペレーションを速める。変圧器を介して入力駆動段202にフィードバックされた電流は、入力駆動段202における寄生容量を補償し、ドライバ回路102の出力に負荷をかけない。
【0021】
ドライバ回路102は、入力駆動段202と出力駆動段204との間にフィードフォワード経路を含まない。入力駆動段202からの変圧器T1を介するフィードフォワード経路は、エミッタフォロワトランジスタQ3及びQ4のコレクタにより遮断される。フィードフォワード経路が遮断されているので、入力駆動段は、コイルC1の影響のみを認知し、付加的な負荷は搬送されない。
【0022】
コイルC1内を見ると、入力駆動段202は、I_pre_drv+I_drv×kの電流を認知し、ここで、kは変圧器T1の巻線比である。I_drv=M×I_pre_drv(例えば、ここで、Mは、4〜6)であるので、コイルC1における有効電流は、I_pre_drv×(M×k+1)である。従って、ドライバ回路102の実施例において、コイルC1のサイズは、シンプルなピーキングインダクタを用いるドライバに対して、1/(M×k+1)低減され得る。
【0023】
また、変圧器T1は、ピーキングのためのシンプルなインダクタの利用に対して電磁放射を著しく低減する。ドライバ回路102の実施例は、入力駆動段202に印加されるフィードバック電流及び/又はピーキングパラメータを制御するために、変圧器T1の巻き数の数及び/又は巻線比を変え得る。
【0024】
ドライバ102は、変圧器T1を介するフィードバックの利点を保ったまま、任意の数の方式で改変され得る。図3は、種々の実施例に従ったドライバ回路302の概略図を示す。ドライバ回路302はドライバ回路102に類似する。ドライバ回路302は、入力駆動段202及び出力駆動段304を含む。入力駆動段202は出力駆動段304を駆動する。入力駆動段202は、トランジスタQ1及びQ2、抵抗器R1及びR2、及び電流源I1を含む。トランジスタQ1及びQ2は、差動増幅器を形成するように接続及び配置される。差動入力信号110の2つの位相は、トランジスタQ1及びQ2のベース端子を駆動する。トランジスタQ1及びQ2のエミッタ端子は、電流源I1に結合される。
【0025】
入力駆動段202の出力が、トランジスタQ1及びQ2のコレクタから取り出され、出力駆動段304に印加される。出力駆動段204は、トランジスタ
Q3及びQ4、抵抗器R3及びR4、電界効果トランジスタ(FET)M1及びM2、及び電流源I2を含む。トランジスタQ1及びQ2の出力は、出力駆動段204への入力としてトランジスタQ3及びQ4のベースに印加される。トランジスタQ3及びQ4は、エミッタフォロワとして配置及び接続される。トランジスタQ3及びQ4のエミッタにおいて、ドライバ回路102の出力端子OUTN及びOUTPが提供される。トランジスタQ1、Q2、Q3、及びQ4は、NPNバイポーラ接合トランジスタであり得る。
【0026】
FET M1及びM2は、トランジスタQ3及びQ4のエミッタに結合される。より具体的には、FET M1及びM2のドレイン端子は、抵抗器R3及びR4を介してトランジスタQ3及びQ4のエミッタにそれぞれ結合される。抵抗器R3及びR4は、ドライバ回路102により駆動される負荷インピーダンス(例えば、レシーバ回路106の入力インピーダンス)に対してインピーダンスマッチングを提供する。FET M1及びM2のゲート端子は、トランジスタQ4及びQ3のエミッタにそれぞれ接続され、それにより駆動される。FET M1及びM2のソース端子は、それぞれ、電流源I3及びI4に結合される。FET M1及びM2は、NチャネルFETであり得る。幾つかの実施例において、FET M1及びM2は、異なるタイプのトランジスタ(例えば、バイポーラ接合トランジスタ)で置換され得る。
【0027】
出力駆動段304は、変圧器T1を介して入力駆動段202に結合される。変圧器T1は、巻線又はコイルC1及びC2を含む。コイルC1は変圧器T1の一次コイルであり得、コイルC2は変圧器T1の二次コイルであり得る。コイルC2は、出力駆動段304におけるトランジスタQ3及びQ4のコレクタ端子を電気的に接続する。コイルC1は、入力駆動段202における抵抗器R1及びR2を電気的に接続する。コイルC1及びC2の各々は、入力駆動段202及び出力駆動段304に電力供給する電力供給電圧(例えば、Vcc)に接続されるセンタータップを含む。
【0028】
出力駆動段304は、FET M1及びM2のドレインに結合されるRCインピーダンス回路306を含む。インピーダンス回路306は、FET M1及びM2のドレインに結合される抵抗器R5と、FET M1及びM2のドレインに抵抗器R5と並列に結合される静電容量C1とを含む。幾つかの実装において、静電容量C1及び抵抗器R5は、ドライバ回路302により駆動される回路の寄生容量を完全に又は少なくとも部分的に相殺するようなサイズとされる。例えば、ドライバ回路302の或る実施例は、ドライバ回路302により駆動される回路の寄生容量と同じ規模である静電容量C1を含む。そのため、出力駆動段304におけるFET M1及びM2のクロスカップリングに起因して、インピーダンス回路306は、出力駆動段304の出力端子から出力ネットワーク内を見る負のインピーダンスとして現れる。従って、パッド及び配路静電容量CPは、インピーダンス回路306により少なくとも部分的に相殺され得、それにより、レシーバ回路106に提供されているデータのエッジレート(立ち上がり時間、立ち下がり時間)に対する制約が少なくとも部分的に緩和される。また、回路306の構成要素R5及びC1は、最小コストで、及びドライバ回路302の電力消費に対する著しい影響なく、ドライバ回路302の集積回路実装に導入され得る。
【0029】
ドライバ回路102は、本開示の範囲内で種々の付加的な方式で改変され得る。このような実装は、概して、出力段のエミッタフォロワに結合される入力段における差動入力増幅器と、出力段から入力段に電流を提供するフィードバック変圧器とを含み得る。例えば、集積回路内の信号を駆動するためのドライバ回路102の或る実装が、FET M1及びM2を含まない可能性があり、代わりに、入力駆動段202、エミッタフォロワトランジスタQ3及びQ4、及びフィードバック変圧器T1を含み得る。
【0030】
図4は、種々の実施例に従ったドライバ回路402の概略図を示す。ドライバ402は、図1に示すようなドライバ102に類似するが、改変された出力駆動段404を含み、改変された出力駆動段404は、MOSFET M1及びM2を駆動するためにエミッタフォロワとして配されるトランジスタQ5及びQ6を付加する。トランジスタQ5は、概してトランジスタQ3と並列であり、トランジスタQ6は、概してトランジスタQ4と並列である。トランジスタQ5のコレクタは、変圧器T1のコイルC2に及びトランジスタQ3のコレクタに結合される。トランジスタQ5のベースは、トランジスタQ1のコレクタに及びトランジスタQ3のベースに結合される。トランジスタQ5のエミッタは、電流源I5に及びMOSFET M2のゲートに結合される。MOSFET M2は、トランジスタQ5のエミッタにより駆動される。
【0031】
トランジスタQ6のコレクタは、T1の変圧器コイルC2に及びトランジスタQ4のコレクタに結合される。トランジスタQ6のベースは、トランジスタQ2のコレクタに及びトランジスタQ4のベースに結合される。トランジスタQ6のエミッタは、電流源I6に及びMOSFET M1のゲートに結合される。MOSFET M1は、トランジスタQ6のエミッタにより駆動される。MOSFET M1及びM2を駆動するためにトランジスタQ3及びQ4を用いるのではなく、MOSFET M1及びM2を駆動するためにトランジスタQ5及びQ6を用いることにより、ドライバ402は、出力信号112に対して、改善された駆動応答(例えば、低減された容量性ローディング)を提供し得る。
【0032】
MOSFET駆動トランジスタQ5及びQ6は、ドライバ回路の種々の実施例において実装され得る。例えば、図3に示したドライバ302は、MOSFET駆動トランジスタQ5及びQ6を含むように改変され得る。
【0033】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
図1
図2
図3
図4