特許 6784201 ＭＩＳ型半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6784201

(24)【登録日】2020年10月27日

(45)【発行日】2020年11月11日

(54)【発明の名称】ＭＩＳ型半導体装置とその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20201102BHJP

   H01L 29/78 20060101ALI20201102BHJP

   H01L 21/338 20060101ALI20201102BHJP

   H01L 29/778 20060101ALI20201102BHJP

   H01L 29/812 20060101ALI20201102BHJP

   H01L 21/316 20060101ALI20201102BHJP

   H01L 21/318 20060101ALI20201102BHJP

【ＦＩ】

   H01L29/78 301G

   H01L29/78 301B

   H01L29/80 H

   H01L21/316 Y

   H01L21/318 C

   H01L21/318 B

【請求項の数】6

【全頁数】18

(21)【出願番号】特願2017-49473(P2017-49473)

(22)【出願日】2017年3月15日

(65)【公開番号】特開2018-152527(P2018-152527A)

(43)【公開日】2018年9月27日

【審査請求日】2019年4月26日

(73)【特許権者】

【識別番号】000241463

【氏名又は名称】豊田合成株式会社

(74)【代理人】

【識別番号】100087723

【弁理士】

【氏名又は名称】藤谷 修

(74)【代理人】

【識別番号】100165962

【弁理士】

【氏名又は名称】一色 昭則

(74)【代理人】

【識別番号】100206357

【弁理士】

【氏名又は名称】角谷 智広

(72)【発明者】

【氏名】水上 清隆

(72)【発明者】

【氏名】岡 徹

(72)【発明者】

【氏名】西井 潤弥

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２０１６−０５１７７５（ＪＰ，Ａ）

【文献】 特開２０００−０５８８３２（ＪＰ，Ａ）

【文献】 特開２０１２−００９８４１（ＪＰ，Ａ）

【文献】 特開２０１３−１３５０５５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／３１６

Ｈ０１Ｌ ２１／３１８

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に位置するゲート絶縁膜と、
を有し、
前記ゲート絶縁膜は、
第１の絶縁膜を有し、
前記第１の絶縁膜は、
微結晶のＺｒＯx Ｎy 膜であり、
前記第１の絶縁膜は、
Ａｒ原子を含有し、
前記ＺｒＯx Ｎy 膜におけるＡｒ原子の含有量は、
０．５ａｔｍ％以上２ａｔｍ％以下であること
を特徴とするＭＩＳ型半導体装置。

【請求項2】

半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に位置するゲート絶縁膜と、
を有し、
前記ゲート絶縁膜は、
第１の絶縁膜を有し、
前記第１の絶縁膜は、
微結晶のＺｒＯx Ｎy 膜であり、
前記第１の絶縁膜は、
Ａｒ原子を含有し、
前記第１の絶縁膜は、
第１のＺｒＯx Ｎy 膜と第２のＺｒＯx Ｎy 膜とを有し、
前記第１のＺｒＯx Ｎy 膜は、
前記半導体層と前記第２のＺｒＯx Ｎy 膜との間に位置し、
前記第１のＺｒＯx Ｎy 膜における前記第２のＺｒＯx Ｎy 膜側のＡｒ原子の濃度は、
前記第２のＺｒＯx Ｎy 膜のＡｒ原子の濃度よりも高いこと
を特徴とするＭＩＳ型半導体装置。

【請求項3】

請求項２に記載のＭＩＳ型半導体装置において、
前記第１のＺｒＯx Ｎy 膜における前記第２のＺｒＯx Ｎy 膜側のＮ原子の濃度は、
前記第２のＺｒＯx Ｎy 膜のＮ原子の濃度よりも低いこと
を特徴とするＭＩＳ型半導体装置。

【請求項4】

請求項２または請求項３に記載のＭＩＳ型半導体装置において、
前記ゲート絶縁膜は、
前記半導体層と前記第１の絶縁膜との間に第２の絶縁膜を有し、
前記第１のＺｒＯx Ｎy 膜における前記第２のＺｒＯx Ｎy 膜側のＡｒ原子の濃度は、
前記第１のＺｒＯx Ｎy 膜における前記第２の絶縁膜側のＡｒ原子の濃度よりも高いこと
を特徴とするＭＩＳ型半導体装置。

【請求項5】

請求項１から請求項４までのいずれか１項に記載のＭＩＳ型半導体装置において、
前記ゲート絶縁膜は、
前記半導体層と前記第１の絶縁膜との間に第２の絶縁膜を有し、
前記第２の絶縁膜は、
ＳｉＯ₂ と、ＳｉＮｘと、Ａｌ₂ Ｏ₃ と、ＨｆＯ₂ と、ＺｒＯ₂ と、ＡｌＮとのうち少なくとも１種類の膜を有すること
を特徴とするＭＩＳ型半導体装置。

【請求項6】

半導体層の上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
を有し、
前記ゲート絶縁膜形成工程では、
スパッタリング法を用いることによりＡｒガスを含むガスを供給しつつ微結晶のＺｒＯx Ｎy 膜を１０ｎｍ／ｍｉｎ以下の成膜速度で形成し、
前記微結晶の前記ＺｒＯx Ｎy 膜の内部にＡｒ原子を含有させ、
前記ＺｒＯx Ｎy 膜におけるＡｒ原子の含有量を０．５ａｔｍ％以上２ａｔｍ％以下とすること
を特徴とするＭＩＳ型半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書の技術分野は、ゲート絶縁膜を有するＭＩＳ型半導体装置とその製造方法に関する。

【背景技術】

【0002】

近年、半導体装置の微細化が進んでおり、トランジスタのゲート絶縁膜の薄膜化が求められている。しかし、従来用いられているＳｉＯ₂ は、薄くするとリーク電流が増大する。そこで、ＳｉＯ₂ に替えて高誘電率材料が用いられている。高誘電率材料としては、ＨｆＯ₂ 、ＺｒＯ₂ 、ＴｉＯ₂ 、ＨｆＯx Ｎy 、ＺｒＯx Ｎy 、などが挙げられる。特にゲート絶縁膜としてＺｒＯx Ｎy を用いたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置が特許文献１〜５に示されている。

【0003】

特許文献１には、半導体基板とゲート絶縁膜とゲート電極とを有する半導体装置に、ゲート絶縁膜としてＺｒ₂ ＯＮ₂ や、ＺｒＯ_2-2xＮ_4x/₃（ただしｘは３／８＜ｘ＜３／４）を用いたものが開示されている。また、ゲート絶縁膜は結晶または多結晶であることが示されている。また、Ｚｒ₂ ＯＮ₂ からなるゲート絶縁膜は、Ｚｒ₂ ＯＮ₂ セラミックターゲットを用いたスパッタリングにより形成することが記載されている。スパッタガスにはアルゴンを用いるとともに、基板温度は６００〜８００℃、スパッタガス圧は０．５〜０．２Ｐａとすることが記載されている。

【0004】

特許文献２には、窒素を含むＺｒＯ₂ からなるゲート絶縁膜を有するＭＩＳ型半導体装置が開示されている。また、チャネル側のゲート絶縁膜の窒素濃度をゲート電極側のゲート絶縁膜の窒素濃度よりも高くするとともに、ゲート絶縁膜のチャネル側の窒素濃度を１０²⁰〜１０²¹／ｃｍ³ とするものが開示されている。また、ゲート絶縁膜は、室温から８００℃、０．１ｍＰａ〜１ｋＰａにおいてアルゴンガスで希釈した窒素ガスと酸素ガスの混合ガス中でスパッタリング法により形成することが記載されている。また、ゲート絶縁膜が結晶、多結晶、アモルファスのいずれの状態であるかについては特に記載されていない。

【0005】

特許文献３には、半導体基板上に、化学的酸化物層、高誘電体層、下部金属層、捕捉金属層、上部金属層、多結晶半導体層を順に積層したＭＩＳ型半導体装置が開示されている。半導体基板にはＳｉやＩＩＩ−Ｖ族半導体を用いることができる旨が記載されている。また、高誘電体層には、ＺｒＯx Ｎy （０．５≦ｘ≦３、０≦ｙ≦２）を用いることができる旨が記載されている。高誘電体層が結晶、多結晶、アモルファスのいずれの状態であるかについては特に記載されていない。また、高誘電体層はＣＶＤ法やＡＬＤ法などによって形成することができると記載があるが、スパッタリング法による形成については特に記載がない。

【0006】

特許文献４には、ゲート絶縁膜としてＺｒＯx Ｎy を用いるＭＩＳＦＥＴが開示されている。特許文献４では、Ｚｒをターゲットとするとともにアルゴンに酸素と窒素を混合した混合ガスの雰囲気中でスパッタリングすることによりゲート絶縁膜が成膜される。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００５−４４８３５

【特許文献2】特開２００５−２１７１５９

【特許文献3】特開２０１１−３８９９

【特許文献4】ＵＳ ２００３／０２０５７７２ Ａ１

【特許文献5】特開２０１３−１３５０５５

【発明の概要】

【発明が解決しようとする課題】

【0008】

特許文献５では、ゲート絶縁膜としてＺｒＯx Ｎy を用いるＭＩＳ型パワーデバイスが開示されている。この場合には、酸素組成比ｘと窒素組成比ｙによってはゲート印加電圧が大きいと閾値電圧が変動することが開示されている。パワーデバイスを安定に動作させるためには、大きなゲート印加電圧に対して閾値電圧の変動を抑制することが重要である。

【0009】

そこで本明細書の技術は、次の課題を解決するためのものである。その課題とは、大きなゲート印加電圧に対して閾値電圧の変動を抑制することのできるＭＩＳ型半導体装置とその製造方法を提供することである。

【課題を解決するための手段】

【0010】

第１の態様におけるＭＩＳ型半導体装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に位置するゲート絶縁膜と、を有する。ゲート絶縁膜は、第１の絶縁膜を有する。第１の絶縁膜は、微結晶のＺｒＯx Ｎy 膜である。第１の絶縁膜は、Ａｒ原子を含有する。ＺｒＯx Ｎy 膜におけるＡｒ原子の含有量は、０．５ａｔｍ％以上２ａｔｍ％以下である。

【0011】

このＭＩＳ型半導体装置においては、微結晶のＺｒＯx Ｎy 膜は、Ａｒ原子を含有する。ＺｒＯx Ｎy 膜が微結晶であるため、Ａｒ原子を含有することができる。この微結晶に含まれるＡｒ原子が、閾値電圧の変動を打ち消していると考えられる。

【0012】

第２の態様におけるＭＩＳ型半導体装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に位置するゲート絶縁膜と、を有する。ゲート絶縁膜は、第１の絶縁膜を有する。第１の絶縁膜は、微結晶のＺｒＯx Ｎy 膜である。第１の絶縁膜は、Ａｒ原子を含有する。第１の絶縁膜は、第１のＺｒＯx Ｎy 膜と第２のＺｒＯx Ｎy 膜とを有する。第１のＺｒＯx Ｎy 膜は、半導体層と第２のＺｒＯx Ｎy 膜との間に位置する。第１のＺｒＯx Ｎy 膜における第２のＺｒＯx Ｎy 膜側のＡｒ原子の濃度は、第２のＺｒＯx Ｎy 膜のＡｒ原子の濃度よりも高い。

【0013】

第３の態様におけるＭＩＳ型半導体装置においては、第１のＺｒＯx Ｎy 膜における第２のＺｒＯx Ｎy 膜側のＮ原子の濃度は、第２のＺｒＯx Ｎy 膜のＮ原子の濃度よりも低い。第４の態様におけるＭＩＳ型半導体装置においては、ゲート絶縁膜は、半導体層と第１の絶縁膜との間に第２の絶縁膜を有する。第１のＺｒＯx Ｎy 膜における第２のＺｒＯx Ｎy 膜側のＡｒ原子の濃度は、第１のＺｒＯx Ｎy 膜における第２の絶縁膜側のＡｒ原子の濃度よりも高い。第５の態様におけるＭＩＳ型半導体装置においては、ゲート絶縁膜は、半導体層と第１の絶縁膜との間に第２の絶縁膜を有する。第２の絶縁膜は、ＳｉＯ₂ と、ＳｉＮｘと、Ａｌ₂ Ｏ₃ と、ＨｆＯ₂ と、ＺｒＯ₂ と、ＡｌＮとのうち少なくとも１種類の膜を有する。

【0014】

第６の態様におけるＭＩＳ型半導体装置の製造方法は、半導体層の上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、を有する。ゲート絶縁膜形成工程では、スパッタリング法を用いることによりＡｒガスを含むガスを供給しつつ微結晶のＺｒＯx Ｎy 膜を１０ｎｍ／ｍｉｎ以下の成膜速度で形成する。その際に、微結晶のＺｒＯx Ｎy 膜の内部にＡｒ原子を含有させ、ＺｒＯx Ｎy 膜におけるＡｒ原子の含有量を０．５ａｔｍ％以上２ａｔｍ％以下とする。

【発明の効果】

【0015】

本明細書の技術は、大きなゲート印加電圧に対して閾値電圧の変動を抑制することのできるＭＩＳ型半導体装置とその製造方法を提供することができる。

【図面の簡単な説明】

【0016】

【図1】実施例１のＭＩＳ型半導体装置の概略構成を示す断面図である。

【図2】実施例１のＭＩＳ型半導体装置の製造方法を説明するための図である。

【図3】実施例１の変形例におけるＭＩＳ型半導体装置の概略構成を示す断面図（その１）である。

【図4】実施例１の変形例におけるＭＩＳ型半導体装置の概略構成を示す断面図（その２）である。

【図5】実験におけるＭＩＳ型半導体装置のエネルギー分散型Ｘ線分析によるマッピング画像である。

【図6】実験におけるＭＩＳ型半導体装置のエネルギー分散型Ｘ線分析による元素スペクトル（その１）である。

【図7】実験におけるＭＩＳ型半導体装置のエネルギー分散型Ｘ線分析による元素スペクトル（その２）である。

【図8】実施例のＭＩＳ型半導体装置のＣ−Ｖ特性を示すグラフである。

【図9】比較例のＭＩＳ型半導体装置のＣ−Ｖ特性を示すグラフである。

【図10】実施例２のＭＩＳＨＦＥＴの概略構成を示す図である。

【図11】実施例２のＭＩＳＨＦＥＴの製造方法を説明するための図である。

【図12】実施例３の縦型ＭＩＳＦＥＴの概略構成を示す図である。

【図13】実施例３の変形例における縦型ＭＩＳＦＥＴの概略構成を示す図である。

【発明を実施するための形態】

【0017】

以下、本明細書の技術の具体的な実施例について図を参照に説明するが、本明細書の技術は実施例に限定されるものではない。

【実施例1】

【0018】

１．ＭＩＳ型半導体装置のゲート電極部分
図１は、実施例１のＭＩＳ型半導体装置Ｊ１のゲート電極部分の構成を示す断面図である。図１においてソース電極およびドレイン電極は、省略されている。ＭＩＳ型半導体装置Ｊ１は、半導体層１０と、ゲート絶縁膜１１と、ゲート電極１２と、を有する。ゲート絶縁膜１１は、半導体層１０とゲート電極１２との間に位置している。ゲート絶縁膜１１は、微結晶のＺｒＯx Ｎy 膜を有する。微結晶のＺｒＯx Ｎy 膜は、第１の絶縁膜である。また、後述するように、微結晶のＺｒＯx Ｎy 膜は、Ａｒ原子を含有する。

【0019】

半導体層１０は、ｎ型Ｓｉ基板である。Ｓｉ以外にもIII 族窒化物半導体層、ＩＩＩ−Ｖ族半導体層、ＩＩ−ＶＩ族化合物半導体層、ＳｉＣ層などを用いることができる。III 族窒化物半導体層は、たとえばＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮなどの層である。また、ＩＩＩ−Ｖ族半導体層は、たとえば、ＧａＡｓ、ＧａＰ、ＧａＩｎＰなどの層である。また、ＩＩ−ＶＩ族化合物半導体層は、たとえばＺｎＯなどの層である。また、半導体層１０の伝導型はｎ型でなくともよく、ｐ型でも真性でもよい。また、半導体層１０は単層でなくてもよく、複数の層によって構成されていてもよい。たとえば、材料、伝導型、組成比、不純物濃度などが異なる層が積層された構成であってもよい。また、半導体層１０は半導体基板そのものであってもよいし、半導体基板や絶縁基板上に積層された層であってもよい。半導体層１０の厚みは、例えば、３００μｍ以上１０００μｍ以下である。もちろん、これ以外の厚みであってもよい。

【0020】

ゲート絶縁膜１１は、前述のように微結晶のＺｒＯx Ｎy を有する。図１では、ゲート絶縁膜１１は半導体層１０に接触している。ゲート絶縁膜１１（ＺｒＯx Ｎy ）の厚みは、例えば、５０ｎｍ以上１００ｎｍ以下である。もちろん、これ以外の厚みであってもよい。ゲート絶縁膜１１の酸素組成比ｘに対する窒素組成比ｙの比ｙ／ｘは、１≦ｙ／ｘ≦４を満たすとよい。また、酸素組成比ｘは、０．２≦ｘ＜０．５を満たすとよい。閾値電圧の変動を抑制することができるからである。

【0021】

ゲート電極１２の材質は、例えば、Ａｌ、ポリシリコン、Ｗである。ゲート電極１２に印加するゲート印加電圧は、５Ｖ以上である。また、１０Ｖ以上であってもよい。図１では、ゲート電極１２は、ゲート絶縁膜１１に接触している。しかし、ゲート絶縁膜１１とゲート電極１２との間に他の絶縁膜や金属膜を有していてもよい。

【0022】

２．ゲート絶縁膜のＡｒ原子
ゲート絶縁膜１１は、前述のように、微結晶のＺｒＯx Ｎy 膜を有する。ＺｒＯx Ｎy 膜が微結晶であるため、ＺｒＯx Ｎy 膜は微小な結晶粒の集合体である。そのため、ＺｒＯx Ｎy 膜は結晶粒界を有する。そのため、成膜時においてＺｒＯx Ｎy 膜の結晶粒界にＡｒ原子が混入する余地があると考えられる。実際に、実施例１における微結晶のＺｒＯx Ｎy 膜は、Ａｒ原子を含有する。ゲート絶縁膜１１のＡｒ原子の含有量は、０．５ａｔｍ％以上２ａｔｍ％以下である。

【0023】

Ａｒ原子は、不活性な単原子分子である。そのため、Ａｒ原子の有する電子は、ＺｒＯx Ｎy 膜の結晶粒界においてＺｒ原子等とほとんど結合しないか、非常に緩く結合していると考えられる。したがって、Ａｒ原子は、ゲート絶縁膜１１における誘電体の分極とは独立して、比較的自由に分極できると考えられる。したがって、Ａｒ原子は、ＺｒＯx Ｎy 膜の分極とは逆向きに分極し、電界をキャンセルしていると考えられる。

【0024】

後述するように、ゲート絶縁膜１１がＡｒ原子を含有している場合には、ＭＩＳ型半導体装置における閾値電圧の変動は抑制される。ゲート絶縁膜１１がＡｒ原子を含有していない場合には、ＭＩＳ型半導体装置における閾値電圧の変動はある程度大きい。

【0025】

３．ＭＩＳ型半導体装置の製造方法
次に、ＭＩＳ型半導体装置Ｊ１の製造方法について説明する。

【0026】

３−１．半導体層準備工程
まず、ｎ型のＳｉ基板である半導体層１０を準備する。半導体層１０の表面をアセトン、ＩＰＡ（イソプロピルアルコール）、超純水を順に用いて洗浄し、半導体層１０の表面の油分を除去する。その後、半導体層１０をバッファードフッ酸に浸漬させて、半導体層１０表面の自然酸化膜を除去する（図２（ａ））。

【0027】

３−２．ゲート絶縁膜形成工程
次に、清浄された半導体層１０上に、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ、電子サイクロトロン共鳴）スパッタリング法によってＺｒＯx Ｎy からなるゲート絶縁膜１１を形成する（図２（ｂ））。このように、ゲート絶縁膜形成工程では、スパッタリング法を用いる。そして、Ａｒガスを含むガスを供給しつつ微結晶のＺｒＯx Ｎy 膜を１０ｎｍ／ｍｉｎ以下の成膜速度で形成し、微結晶のＺｒＯx Ｎy 膜の内部にＡｒ原子を含有させる。成膜速度は、１ｎｍ／ｍｉｎ以上５ｎｍ／ｍｉｎ以下であるとなおよい。微結晶のＺｒＯx Ｎy 膜を低い成膜速度で成膜しているため、微結晶の結晶粒界等にＡｒ原子が入り込むことができると考えられる。

【0028】

具体的には、アルゴンガスに窒素と酸素を混合した混合ガスの雰囲気中でスパッタリングする。金属ターゲットはＺｒである。基板温度は室温である。圧力は０．０７Ｐａ以上０．２Ｐａ以下である。ＲＦパワーは、３００Ｗ以上７００Ｗ以下である。マイクロ波パワーは３００Ｗ以上７００Ｗ以下である。アルゴンガスの流量は１５ｓｃｃｍ以上５０ｓｃｃｍ以下である。酸素ガスの流量は０．１ｓｃｃｍ以上３．０ｓｃｃｍ以下である。窒素ガスの流量は３ｓｃｃｍ以上２０ｓｃｃｍ以下である。これらの数値範囲は例示である。そのため、これらの数値範囲以外の数値を用いてもよい。

【0029】

また、ＥＣＲスパッタリング法以外にも、マグネトロンスパッタリングなどを用いることができる。ただし、ＥＣＲスパッタリング法は、他のスパッタリング法に比べて低温、高圧力でゲート絶縁膜１１を成膜することができる。ＺｒＯx Ｎy の酸素組成比ｘ、窒素組成比ｙについては、酸素ガスおよび窒素ガスの流量比により制御できる。

【0030】

３−３．熱処理工程
次に、ゲート絶縁膜１１を熱処理する。ゲート絶縁膜１１を成膜後ゲート電極１２を形成する前にこの熱処理を実施する。熱処理温度は３００℃以上７００℃以下である。熱処理時間は５分以上９０分以下である。雰囲気は窒素雰囲気である。窒素雰囲気とは９９％以上の窒素を含む雰囲気をいう。熱処理の雰囲気は、窒素雰囲気の他、Ａｒ雰囲気と、Ｈ₂ とＮ₂ との混合ガス雰囲気と、これらの混合ガス雰囲気であってもよい。

【0031】

３−４．ゲート電極形成工程
次に、ゲート絶縁膜１１の上にゲート電極１２を形成する。より具体的には、ゲート絶縁膜１１上にフォトリソグラフィによって所定の領域以外の領域にレジスト膜を形成する。次に、所定の領域およびレジスト膜上に蒸着等によって電極膜を形成する。次にリフトオフによってレジスト膜とその上の電極膜の一部とを除去するとともに所定の領域にのみ電極膜を残す。これにより、ゲート絶縁膜１１上の所定の領域にのみゲート電極１２が形成される。以上により図１に示すＭＩＳ型半導体装置Ｊ１が製造される。

【0032】

４．本実施例の効果
本実施形態のＭＩＳ型半導体装置Ｊ１は、ＺｒＯx Ｎy 膜からなるゲート絶縁膜１１を有する。ＺｒＯx Ｎy 膜は、Ａｒ原子を含有している。そのため、ＺｒＯx Ｎy 膜中のＡｒ原子が閾値電圧の変動を抑制している。また、上記の製造方法により製造されたゲート絶縁膜１１は、高い熱的安定性を備えている。したがって、ＭＩＳ型半導体装置Ｊ１の閾値電圧は、温度変化によってもほとんど変動しない。

【0033】

５．変形例
本明細書のＭＩＳ型半導体装置は、実施例１に示した構造に限るものではなく、半導体層上にゲート絶縁膜、ゲート電極が順に形成された構造であれば任意の構造であってよい。

【0034】

５−１．第２の絶縁膜
図３は、実施例１の変形例におけるＭＩＳ型半導体装置Ｊ２のゲート電極部分の構成を示す断面図（その１）である。ゲート絶縁膜１１は、第２の絶縁膜１１ａと第１の絶縁膜１１ｂとを有する。つまり、第２の絶縁膜１１ａは、半導体層１０と第１の絶縁膜１１ｂとの間に位置している。第２の絶縁膜１１ａは、ＳｉＯ₂ と、ＳｉｘＮｙと、Ａｌ₂ Ｏ₃ と、ＨｆＯ₂ と、ＺｒＯ₂ と、ＡｌＮとのうち少なくとも１種類の膜を有する。つまり、ＳｉＯ₂ と、ＳｉｘＮｙと、Ａｌ₂ Ｏ₃ と、ＨｆＯ₂ と、ＺｒＯ₂ と、ＡｌＮとのうちのいずれかの単層であってもよいし、これらの複数層であってもよい。なお、ゲート絶縁膜１１は、微結晶で形成される。そのため、ゲート絶縁膜１１と半導体層１０とを格子整合させる必要はない。

【0035】

５−２．複数層のＺｒＯx Ｎy 膜
また、実施例１のＭＩＳ型半導体装置Ｊ１では、ゲート絶縁膜１１を単層としているが、酸素組成比ｘ、窒素組成比ｙの異なる複数の層で構成されていてもよい。

【0036】

図４は、実施例１の変形例におけるＭＩＳ型半導体装置Ｊ３のゲート電極部分の構成を示す断面図（その２）である。ゲート絶縁膜１１は、第２の絶縁膜１１ａと第１の絶縁膜１１ｂとを有する。第２の絶縁膜１１ａは、半導体層１０と第１の絶縁膜１１ｂとの間に位置している。第２の絶縁膜１１ａの材質は、図３と同様である。第１の絶縁膜１１ｂは、ＺｒＯ_U Ｎ_V 膜１１ｂ１とＺｒＯx Ｎy 膜１１ｂ２とを有する。ここで、ｕ＞０、ｖ＞０、ｘ＞ｕ、ｙ＞ｖである。

【0037】

図４に示す場合に、ＺｒＯ_U Ｎ_V 膜１１ｂ１における第２の絶縁膜１１ａの側では、酸素原子の濃度が高い。ＺｒＯ_U Ｎ_V 膜１１ｂ１におけるＺｒＯx Ｎy 膜１１ｂ２の側では、Ａｒ原子の濃度が高い。

【0038】

５−３．半導体層形成工程
半導体層準備工程の代わりに、基板の上に半導体層を形成する半導体層形成工程を実施してもよい。

【0039】

５−４．組み合わせ
また、上記の変形例を自由に組み合わせてもよい。

【0040】

６．実験
６−１．サンプルの作製
ＧａＮ層の上に第２の絶縁膜１１ａとしてＳｉＯ₂ を成膜した。ＳｉＯ₂ の上にＺｒＯ_U Ｎ_V 膜１１ｂ１とＺｒＯx Ｎy 膜１１ｂ２とを順に成膜した。ＺｒＯ_U Ｎ_V 膜１１ｂ１とＺｒＯx Ｎy 膜１１ｂ２とは、いずれも微結晶である。ＺｒＯ_U Ｎ_V 膜１１ｂ１およびＺｒＯx Ｎy 膜１１ｂ２の成膜の際には、ＥＣＲスパッタリング法を実施した。

【0041】

ターゲットはＺｒであった。基板温度は室温であった。スパッタリング装置の内圧は０．０７〜０．２Ｐａの範囲で調整した。ＲＦパワーは５００Ｗであった。マイクロ波パワーは５００Ｗであった。スパッタリング装置には、Ａｒと、Ｏ₂ と、Ｎ₂ と、を含むガスを供給した。アルゴンガス、窒素ガス、酸素ガスの流量は、実施例１の数値で調整した。ＺｒＯ_U Ｎ_V 膜１１ｂ１の膜厚は５ｎｍであった。ＺｒＯx Ｎy 膜１１ｂ２の膜厚は約７５ｎｍであった。ＺｒＯ_U Ｎ_V 膜１１ｂ１およびＺｒＯx Ｎy 膜１１ｂ２の成膜速度は、４ｎｍ／ｍｉｎであった。そして、ＺｒＯx Ｎy 膜１１ｂ２の上にゲート電極１２を形成した。

【0042】

６−２．ＺｒＯx Ｎy 膜中のＡｒ原子
図５は、実験におけるＭＩＳ型半導体装置のエネルギー分散型Ｘ線分析によるマッピング画像である。図５に示すように、ＺｒＯ_U Ｎ_V 膜１１ｂ１およびＺｒＯx Ｎy 膜１１ｂ２は、Ａｒ原子を含有する。なお、ＺｒＯ_U Ｎ_V 膜１１ｂ１における第２の絶縁膜１１ａの側では、酸素原子の濃度が高くＡｒ原子の濃度が低い。ＺｒＯ_U Ｎ_V 膜１１ｂ１におけるＺｒＯx Ｎy 膜１１ｂ２の側では、Ａｒ原子の濃度が高く酸素原子の濃度が低い。このように、酸素原子の濃度が高い領域では、Ａｒ原子の濃度が低い。

【0043】

図６は、実験におけるＭＩＳ型半導体装置のエネルギー分散型Ｘ線分析による元素スペクトル（その１）である。図６は、ＺｒＯx Ｎy 膜１１ｂ２の位置における元素スペクトルである。ＺｒＯx Ｎy 膜１１ｂ２の内部では、Ａｒ原子の組成比が１ａｔｍ％であった。

【0044】

図７は、実験におけるＭＩＳ型半導体装置のエネルギー分散型Ｘ線分析による元素スペクトル（その２）である。図７は、ＺｒＯ_U Ｎ_V 膜１１ｂ１におけるＺｒＯx Ｎy 膜１１ｂ２の側の位置における元素スペクトルである。ＺｒＯ_U Ｎ_V 膜１１ｂ１におけるＺｒＯx Ｎy 膜１１ｂ２の側の位置では、Ａｒ原子の組成比が１．５ａｔｍ％であった。

【0045】

このように、第１の絶縁膜１１ｂは、０．５ａｔｍ％以上２ａｔｍ％以下のＡｒ原子を含有している。

【0046】

６−３．閾値電圧の変動
図８は、実施例のＭＩＳ型半導体装置のＣ−Ｖ特性を示すグラフである。閾値電圧の変動は、０．１Ｖ程度である。したがって、実施例のＭＩＳ型半導体装置における閾値電圧の変動は十分に小さい。

【0047】

図９は、比較例のＭＩＳ型半導体装置のＣ−Ｖ特性を示すグラフである。比較例のＭＩＳ型半導体装置における閾値電圧の変動量は、実施例のＭＩＳ型半導体装置における閾値電圧の変動量に比べて十分に大きい。

【0048】

このように、実施例のＭＩＳ型半導体装置では、閾値電圧の変動量が十分に小さい。つまり、閾値電圧の変動が抑制されたＭＩＳ型半導体装置が実現されている。

【実施例2】

【0049】

図１０は、実施例２のＭＩＳＨＦＥＴ１００の構成を示した図である。ＭＩＳＨＦＥＴ１００は、Ｓｉからなる基板１０１と、基板１０１上にＡｌＮからなるバッファ層１０２を介して位置するノンドープのＧａＮからなる第１キャリア走行層１０３を有している。

【0050】

また、第１キャリア走行層１０３上の互いに離間した２つの領域上に、２つに分離して形成されたノンドープのＧａＮからなる第２キャリア走行層１０４と、２つの分離した第２キャリア走行層１０４上にそれぞれ位置するＡｌＧａＮからなるキャリア供給層１０５を有していて、第２キャリア走行層１０４とキャリア供給層１０５はヘテロ接合している。第２キャリア走行層１０４とキャリア供給層１０５は、選択的に再成長させて形成した層である。

【0051】

また、２つの分離したキャリア供給層１０５のうち、一方のキャリア供給層１０５上に形成されたソース電極１０６と、他方のキャリア供給層１０５上に形成されたドレイン電極１０７と、を有している。ソース電極１０６およびドレイン電極１０７はＴｉ／Ａｌ（キャリア供給層１０５側からＴｉ、Ａｌの順）からなる。

【0052】

また、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域に挟まれ第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３と、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１と、キャリア供給層１０５との上に、微結晶のＺｒＯx Ｎy からなる絶縁膜１０８を有している。

【0053】

また、この絶縁膜１０８を介して、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３と、２つの側端面１１１との上に形成されたゲート電極１０９を有している。ゲート電極１０９は、Ｎｉ／Ａｕ（絶縁膜１０８側からＮｉ、Ａｕの順）からなる。このゲート電極１０９は、側端面１１１近傍のキャリア供給層１０５上にも、絶縁膜１０８を介して延伸していて、ソース電極１０６側とドレイン電極１０７側それぞれに０．５μｍ延伸している。このように延伸させることで、ゲート電極１０９に正の電圧を印加した際に、側端面１１１近傍により多くの電子を蓄積することができ、その延伸されたゲート電極１０９の下部にあたる領域の２ＤＥＧの濃度をより高めることができる。そのため、オン抵抗をより低減することができる。

【0054】

第１キャリア走行層１０３の厚さは２μｍ、第２キャリア走行層１０４の厚さは１００ｎｍ、キャリア供給層１０５の厚さは２５ｎｍである。また、絶縁膜１０８の厚さは４０ｎｍである。また、ソース電極１０６とゲート電極１０９との間隔は１．５μｍ、ゲート電極１０９とドレイン電極１０７との距離は６．５μｍである。ＭＩＳＨＦＥＴ１００は、ゲート電極１０９はソース電極１０６よりに位置した非対称な構成となっている。このようにゲート電極１０９をドレイン電極１０７よりもソース電極１０６に近い位置とすることで、耐圧性の向上を図っている。

【0055】

基板１０１には、Ｓｉ以外に、サファイア、ＳｉＣ、ＺｎＯ、スピネル、ＧａＮなどの従来よりIII 族窒化物半導体の成長基板として知られる任意の材料の基板を用いてもよい。

【0056】

バッファ層１０２には、ＡｌＮのほか、ＧａＮを用いてもよく、ＡｌＮ／ＧａＮなどの複数の層であってもよい。また、第１キャリア走行層１０３は、任意の組成比のIII 族窒化物半導体でよいが、結晶性等の点からＧａＮが望ましい。また、第１キャリア走行層１０３はｎ型不純物などがドープされていてもよく、複数の層で構成されていてもよい。また、バッファ層１０２を形成せず、直接基板１０１上に第１キャリア走行層１０３が形成されていてもよい。

【0057】

第２キャリア走行層１０４はＧａＮ、キャリア供給層１０５はＡｌＧａＮである。キャリア供給層１０５のバンドギャップが第２キャリア走行層１０４よりも大きくなるようにIII 族窒化物半導体の組成比が選択されていれば、第２キャリア走行層１０４およびキャリア供給層１０５は任意のIII 族窒化物半導体でよい。たとえば、第２キャリア走行層１０４としてＩｎＧａＮを用い、キャリア供給層１０５としてＧａＮないしＡｌＧａＮを用いてもよい。また、キャリア供給層１０５は、Ｓｉなどの不純物がドープされたｎ型としてもよい。また、キャリア供給層１０５上にキャップ層を設けた構造としてもよい。また、第２キャリア走行層１０４は、第１キャリア走行層１０３と同一組成であってもよいし、異なる組成比のIII 族窒化物半導体材料であってもよい。

【0058】

第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合により、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側には、２ＤＥＧが形成される（図１０の点線で示した部分）。第２キャリア走行層１０４とキャリア供給層１０５は、ゲート電極１０９によって互いに離間された２つの領域に形成されている。そのため、２ＤＥＧもまた、キャリア供給層１０５上にソース電極１０６が形成されている側（ソース−ゲート側）と、キャリア供給層１０５上にドレイン電極１０７が形成されている側（ゲート−ドレイン側）の２つの領域に分離して形成される。

【0059】

ソース電極１０６およびドレイン電極１０７は、トンネル効果によってキャリア供給層１０５を介して第２キャリア走行層１０４にオーミックコンタクトをとる。ソース電極１０６およびドレイン電極１０７の材料として、Ｔｉ／Ａｌ以外にも、Ｔｉ／Ａｕなどを用いることができる。なお、ショットキーコンタクトをとる材料であってもよいが、オン抵抗の低減を図るためには望ましくない。また、良好なオーミックコンタクトを得るために、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５、第２キャリア走行層１０４の領域に、高濃度にＳｉをドープしたり、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５の厚さを薄くしてもよい。

【0060】

絶縁膜１０８は、ゲート絶縁膜と保護膜とを兼ねたものである。ゲート絶縁膜は、絶縁膜１０８のうち、第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５と、ゲート電極１０９との間に挟まれて位置する領域１０８ａである。もちろん、ゲート絶縁膜と保護膜とを兼ねずともよく、ゲート絶縁膜部分が微結晶のＺｒＯx Ｎy であれば、保護膜部分については別の材料としてもよい。

【0061】

保護膜部分を別材料とする場合、ＳｉＯ₂ 、ＳｉＮx 、Ａｌ₂ Ｏ₃ 、ＨｆＯ₂ 、ＺｒＯ₂ 、ＡｌＮなどを用いることができる。また、絶縁膜１０８は単層であるが、絶縁膜１０８の全部または一部を、複数の層で構成してもよい。

【0062】

ゲート電極１０９は、Ｎｉ／Ａｕの他にも、Ｔｉ／Ａｌ、Ｗやポリシリコンなどを用いてもよい。

【0063】

実施例２のＭＩＳＨＦＥＴ１００の動作について説明する。ＭＩＳＨＦＥＴ１００は、ゲート電極１０９にバイアス電圧が印加されていない状態では、２ＤＥＧがソース−ゲート側と、ゲート−ドレイン側に分離され、電気的に接続されていない。したがって、ソース−ドレイン間に電流は流れず、オフ状態となっている。つまり、ＭＩＳＨＦＥＴ１００はノーマリオフ特性を有している。一方、ゲート電極１０９に閾値電圧以上のバイアス電圧が印加されると、絶縁膜１０８を介してゲート電極１０９と接している領域、すなわち、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３表面近傍、第２キャリア走行層１０４およびキャリア供給層１０５の向かい合う側端面１１１近傍に電子が蓄積され、この蓄積された電子を介してソース−ゲート側の２ＤＥＧとゲート−ドレイン側の２ＤＥＧが電気的に接続される。その結果、ソース−ドレイン間に電流が流れ、オン状態となる。

【0064】

また、このＭＩＳＨＦＥＴ１００では、第２キャリア走行層１０４は、第１キャリア走行層１０３上に選択的に再成長された層であるから、第１キャリア走行層１０３と第２キャリア走行層１０４との界面に再成長に伴う不純物が混入している。しかし、第２キャリア走行層１０４中の再成長に伴う不純物は、第１キャリア走行層１０３から離れるにしたがって減少している。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０においては、選択的な再成長に伴う不純物はほとんど見られない。また、キャリア供給層１０５は、第２キャリア走行層１０４を再成長させたのちに、第２キャリア走行層１０４に連続して選択的に再成長させた層である。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０の平坦性は、直接第１キャリア走行層１０３上にキャリア供給層１０５を再成長させた場合の第１キャリア走行層１０３とキャリア供給層１０５とのヘテロ接合界面よりも高くなっている。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側に形成される２ＤＥＧの移動度を低下させてしまうことがない。したがって、実施例２のＭＩＳＨＦＥＴ１００は、ノーマリオフでありながら、オン抵抗の低い構造となっている。

【0065】

なお、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面における、再成長に伴って混入した不純物を十分に低減し、平坦性を高めるためには、第２キャリア走行層１０４の厚さを５０ｎｍ以上とすることが望ましい。

【0066】

また、ＭＩＳＨＦＥＴ１００では、第１キャリア走行層１０３上に形成された絶縁膜１０８の上端が、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０よりも低い位置（第１キャリア走行層１０３により近い位置）となるように、絶縁膜１０８の厚さを第２キャリア走行層１０４の厚さよりも薄くしている。これにより、ゲート電極１０９に正の電圧を印加した際に、２つの側端面１１１近傍に、より多くの電子を蓄積することができる。その結果、オン抵抗がさらに低減された構造となっている。

【0067】

また、ＭＩＳＨＦＥＴ１００では、ゲート絶縁膜（絶縁膜１０８のうち、第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５とゲート電極１０９との間に位置する領域１０８ａ）として、微結晶のＺｒＯx Ｎy を用いている。そのため、ＭＩＳＨＦＥＴ１００を５Ｖ以上のゲート印加電圧とした場合であっても、閾値が変動せず、安定した動作をさせることができる。

【0068】

次に、実施例２のＭＩＳＨＦＥＴ１００の製造工程について、図を参照に説明する。まず、Ｓｉからなる基板１０１上に、ＡｌＮからなるバッファ層１０２をＭＯＣＶＤ法によって形成する。そして、バッファ層１０２上にノンドープＧａＮからなる第１キャリア走行層１０３をＭＯＣＶＤ法によって形成する（図１１（ａ））。キャリアガスには水素と窒素、窒素源にはアンモニア、Ｇａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）、を用いる。

【0069】

次に、第１キャリア走行層１０３上の所定の領域に、ＣＶＤ法によってＳｉＯ₂ からなるマスク１１３を形成する。マスク１１３を挟んで２つの離間した領域にはマスク１１３を形成せず第１キャリア走行層１０３表面を露出させる（図１１（ｂ））。マスク１１３は、III 族窒化物半導体の成長を阻害する材料であれば何でもよく、ＳｉＯ₂ のほか、Ｓｉ₃ Ｎ₄ 、Ａｌ₂ Ｏ₃ 、ＨｆＯ₂ 、ＺｒＯ₂ などの絶縁膜などを用いることができる。

【0070】

次に、第１キャリア走行層１０３上に、ＭＯＣＶＤ法によってノンドープＧａＮからなる第２キャリア走行層１０４を再成長させる。ここで、マスク１１３の上には結晶成長が阻害されてＧａＮが成長しない。そのため、マスク１１３の形成されていない２つの離間した領域上にのみ、第２キャリア走行層１０４が選択的に再成長する（図１１（ｃ））。この再成長時において、第１キャリア走行層１０３と第２キャリア走行層１０４との界面の平坦性は悪化し、不純物が混入してしまう。しかし、第２キャリア走行層１０４が成長するにしたがって、第２キャリア走行層１０４表面の平坦性は回復していき、再成長に伴う不純物の混入も減少していく。

【0071】

第２キャリア走行層１０４を所定の厚さまで成長させた後、続けてＡｌ_0.25Ｇａ_0.75Ｎからなるキャリア供給層１０５をＭＯＣＶＤ法によって成長させる。ここにおいても、マスク１１３上では結晶成長が阻害される。そのため、２つの第２キャリア走行層１０４の上にのみ、キャリア供給層１０５が選択的に成長する。キャリア供給層１０５の形成時において、第２キャリア走行層１０４の平坦性は回復し、不純物の混入が減少しているため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性は高く、またその界面近傍における再成長に伴う不純物はほとんど見られない。マスク１１３は、キャリア供給層１０５を所定の厚さまで成長させたのちに除去する（図１１（ｄ））。

【0072】

次に、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３と、２つの領域の第２キャリア走行層１０４およびキャリア供給層１０５が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１と、キャリア供給層１０５との上に、微結晶状のＺｒＯx Ｎy からなる絶縁膜１０８を形成する（図１１（ｅ））。絶縁膜１０８は、ゲート絶縁膜とキャリア供給層１０５の保護膜とを兼ねるものであり、これにより製造工程数の削減を図っている。

【0073】

ここで、絶縁膜１０８の形成には、ＥＣＲスパッタリング法を用いる。アルゴンガスに窒素と酸素を混合した混合ガス中で、Ｚｒの金属ターゲットを用いて、基板温度は室温とし、圧力は０．０７〜０．２Ｐａとし、ＲＦパワーは５００Ｗ、マイクロ波パワーは５００Ｗとする。また、アルゴンガスの流量は１５〜３０ｓｃｃｍ、酸素ガスの流量は０．１〜３．０ｓｃｃｍ、窒素ガスの流量は４．３〜１７ｓｃｃｍとする。絶縁膜１０８の酸素組成比、窒素組成比は酸素ガス流量と窒素ガス流量によって制御可能である。この条件により、微結晶のＺｒＯx Ｎy からなる絶縁膜１０８を形成することができる。

【0074】

次に、絶縁膜１０８の成膜が完了した後に、絶縁膜１０８の表面が露出した状態で、窒素雰囲気において、４００℃、３０分、熱処理を行った。望ましい温度範囲及び時間範囲は実施例１と同じである。

【0075】

次に、ソース電極１０６、ドレイン電極１０７を形成する領域の絶縁膜１０８を除去してキャリア供給層１０５を露出させ、その露出したキャリア供給層１０５上に蒸着とリフトオフによってソース電極１０６、ドレイン電極１０７を形成する。また、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３と、２つの側端面１１１と、その側端面１１１近傍のキャリア供給層１０５との位置と対応する絶縁膜１０８の上に、蒸着とリフトオフによってゲート電極１０９を形成する。以上によって図１０に示すＭＩＳＨＦＥＴ１００が製造される。

【0076】

このＭＩＳＨＦＥＴ１００の製造方法によれば、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性が高く、その界面近傍における再成長に伴う不純物はほとんど見られないため、ノーマリオフ特性を有しつつオン抵抗を低くすることができる。また、微結晶のＺｒＯx Ｎy からなる絶縁膜１０８を形成することができるため、ＭＩＳＨＦＥＴ１００を５Ｖ以上のゲート印加電圧とした場合であっても、閾値が変動せず、安定した動作をさせることができる。

【0077】

なお、上記ＭＩＳＨＦＥＴ１００の製造方法において、選択成長に用いたマスク１１３は、キャリア供給層１０５の形成後に除去しているが、マスク１１３として、微結晶のＺｒＯx Ｎy を用い、これを除去せずにゲート絶縁膜としてそのまま利用してもよい。

【実施例3】

【0078】

図１２は、縦型ＭＩＳトランジスタを構成を示した断面図である。本実施例は、ＧａＮを用いたトレンチ型ＭＩＳＦＥＴである。ｎ型ＧａＮ基板１上にｎ- 層２、ｐ型層３、およびｎ+ 層４をＭＯＣＶＤ法により結晶成長させる。ｎ型層のドナーとなるドーパントはＳｉ、ｐ型層のアクセプタとなるドーパントはＭｇを用いることができる。Ｃｌ系ガスを用いたドライエッチングによりゲート部のトレンチ（凹部）１５およびｐコンタクト領域となるリセス領域（凹部）２０を形成する。トレンチおよびリセス領域の側面の形状は垂直でなくてもよく、斜めの形状でもよい。

【0079】

その後、ＺｒＯx Ｎy よりなるゲート絶縁膜９をＥＣＲスパッタリングにより４０ｎｍの厚さに形成し、窒素雰囲気中で４００℃３０分の熱処理を行う。ゲート絶縁膜９の酸素ガス流量、窒素ガス流量などの製造条件は、実施例１、２に記載された条件が適用できる。

【0080】

ｎ+ 層４に接続するようにソース電極５を形成した後、ｐ型層３接続するようにボディ電極５５を形成し、コンタクト抵抗低減のための熱処理を行う。熱処理に関しては別々に行ってもよい。すなわち、ソース電極５を形成した後にソース電極５のための熱処理を行い、その後にボディ電極５５を形成しボディ電極５５のための熱処理を行ってもよいし、その逆で形成してもよい。その後、ゲート電極７を形成する。最後にｎ型ＧａＮ基板１上の裏面にドレイン電極６を形成し、コンタクト抵抗低減のための熱処理を行う。

【0081】

ソース電極５はＡｌ／Ｔｉ（Ｔｉがｎ+ 層側）、ボディ電極５５はＡｕ／Ｐｄ、ドレイン電極６はＡｌ／Ｔｉ（Ｔｉがｎ型基板１側）、ゲート電極７はＡｌ／ＴｉＮ（ＴｉＮがゲート絶縁膜９側）とする。

【0082】

なお、図１２に示す実施例３の縦型ＭＩＳトランジスタにおいて、トレンチ１５を構成するｎ- 層２、ｎ- 層２のトレンチ１５に露出した面およびｐ型層３の上面にＳｉＯ₂ よりなるゲート絶縁膜８をＡＬＤ法により形成し、続けて、ゲート絶縁膜８の上に本明細書の技術におけるＺｒＯx Ｎy のゲート絶縁膜９をＥＣＲスパッタリング法により形成しても良い（図１３）。すなわち、図１３に示すように、ゲート絶縁膜を、半導体層側からＺｒＯx Ｎy とは異なる組成のゲート絶縁膜８とＺｒＯx Ｎy からなるゲート絶縁膜９との２層構造としても良い。この場合も、ゲート絶縁膜９の表面が露出した状態で、窒素雰囲気中において４００℃３０分の熱処理を行う。望ましい温度範囲及び時間範囲は実施例１、２と同じである。

【0083】

ゲート絶縁膜８には、ＳｉＯ₂ の他、ＳｉＮ、ＳｉＯＮ、Ａｌ₂ Ｏ₃ を用いることができる。その他、ゲート絶縁膜８として、半導体層側からＡｌ₂ Ｏ₃ とＳｉＯ₂ との２重層、ＡｌＯＮとＳｉＮの２重層、その他の層の３層以上としても良い。

【0084】

上記実施例では、ＧａＮを用いて説明したがＳｉ、ＧａＡｓ、ＩｎＰ、ＳｉＣなど他の半導体材料を用いたトランジスタであっても良い。また、実施例３では、縦型トレンチＭＩＳトランジスタとしたが、本明細書の技術は、縦型のプレーナＭＩＳＦＥＴとすることができる。また、本願発明は、横型のＭＩＳＦＥＴ、ＭＩＳＨＦＥＴ、ＩＧＢＴなど、絶縁ゲート構造を有する半導体装置であれば、全ての半導体装置に適用可能である。

【産業上の利用可能性】

【0085】

本明細書の技術のＭＩＳ型半導体装置は、ＭＩＳＦＥＴ、ＭＩＳＨＦＥＴ、ＩＧＢＴなどのパワーデバイスに適している。

【符号の説明】

【0086】

Ｊ１、Ｊ２、Ｊ３：ＭＩＳ型半導体装置
１０：半導体層
１１：ゲート絶縁膜
１１ａ：第２の絶縁膜
１１ｂ：第１の絶縁膜
１１ｂ１：ＺｒＯ_U Ｎ_V 膜
１１ｂ２：ＺｒＯx Ｎy 膜
１２：ゲート電極
１００：ＭＩＳＨＦＥＴ
１０１：基板
１０２：バッファ層
１０３：第１キャリア走行層
１０４：第２キャリア走行層
１０５：キャリア供給層
１０６：ソース電極
１０７：ドレイン電極
１０８：絶縁膜
１０９：ゲート電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】