特許 6784921 スイッチング素子とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6784921

(24)【登録日】2020年10月28日

(45)【発行日】2020年11月18日

(54)【発明の名称】スイッチング素子とその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20201109BHJP

   H01L 29/12 20060101ALI20201109BHJP

   H01L 21/336 20060101ALI20201109BHJP

【ＦＩ】

   H01L29/78 652S

   H01L29/78 652T

   H01L29/78 653A

   H01L29/78 652J

   H01L29/78 658A

【請求項の数】5

【全頁数】20

(21)【出願番号】特願2017-28107(P2017-28107)

(22)【出願日】2017年2月17日

(65)【公開番号】特開2018-133528(P2018-133528A)

(43)【公開日】2018年8月23日

【審査請求日】2019年8月1日

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110000110

【氏名又は名称】特許業務法人快友国際特許事務所

(72)【発明者】

【氏名】辻村 理俊

(72)【発明者】

【氏名】朽木 克博

(72)【発明者】

【氏名】青井 佐智子

(72)【発明者】

【氏名】浦上 泰

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特開２００８−２８８４５９（ＪＰ，Ａ）

【文献】 国際公開第２０１３／１６１５６８（ＷＯ，Ａ１）

【文献】 特開２０１４−２４１４３５（ＪＰ，Ａ）

【文献】 特開２００９−２５９９６８（ＪＰ，Ａ）

【文献】 特開２００５−１５０２４６（ＪＰ，Ａ）

【文献】 特開２０１２−１９９５１５（ＪＰ，Ａ）

【文献】 特開２００５−３３３０６８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

スイッチング素子であって、
半導体基板と、
前記半導体基板の上面に設けられた第１トレンチと、
前記半導体基板の前記上面に設けられており、前記第１トレンチから間隔を開けて配置されている第２トレンチと、
前記第１トレンチの内面を覆う第１ゲート絶縁層と、
前記第２トレンチの内面を覆う第２ゲート絶縁層と、
前記第１トレンチ内に配置されており、前記第１ゲート絶縁層によって前記半導体基板から絶縁されている第１ゲート電極と、
前記第２トレンチ内に配置されており、前記第２ゲート絶縁層によって前記半導体基板から絶縁されている第２ゲート電極と、
前記第１ゲート電極の上面と前記第２ゲート電極の上面と前記半導体基板の前記上面を覆う層間絶縁層と、
前記層間絶縁層上に配置されている第１電極と、
第２電極、
を有しており、
前記半導体基板の前記上面において、前記第１トレンチと前記第２トレンチの間に、幅広部と、前記幅広部よりも前記第１トレンチと前記第２トレンチの間の間隔が狭い幅狭部とが交互に配置されており、
前記層間絶縁層が、前記幅広部上にコンタクトホールを有し、
前記第１電極が、前記コンタクトホール内で前記半導体基板に接しており、
前記半導体基板が、
前記幅広部から前記幅狭部まで伸びており、前記幅狭部内で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記幅広部内で前記コンタクトホール内の前記第１電極に接している上部ｎ型領域と、
前記幅広部内で前記コンタクトホール内の前記第１電極に接しているｐ型のボディコンタクト領域と、
前記幅広部から前記幅狭部まで伸びており、前記幅狭部内の前記上部ｎ型領域の下側で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記ボディコンタクト領域に接続されており、前記ボディコンタクト領域よりもｐ型不純物濃度が低いｐ型のボディ領域と、
前記幅広部から前記幅狭部まで伸びており、前記幅狭部内の前記ボディ領域の下側で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記第２電極に接している下部ｎ型領域と、
前記第１トレンチの底面で前記第１ゲート絶縁層に接している第１底部ｐ型領域と、
前記第２トレンチの底面で前記第２ゲート絶縁層に接している第２底部ｐ型領域と、
前記幅広部内で前記第１トレンチの側面に沿って伸びており、前記ボディ領域と前記第１底部ｐ型領域の間を接続している第１接続ｐ型領域と、
前記幅広部内で前記第２トレンチの側面に沿って伸びており、前記ボディ領域と前記第２底部ｐ型領域の間を接続している第２接続ｐ型領域、
を有する、
ことを特徴とするスイッチング素子。

【請求項2】

前記半導体基板がＳｉＣ基板であり、
前記第１ゲート絶縁層に接する範囲及び前記第２ゲート絶縁層に接する範囲において、前記上部ｎ型領域と前記下部ｎ型領域の間の前記ボディ領域の厚みが１μｍ以下であることを特徴とする請求項１のスイッチング素子。

【請求項3】

スイッチング素子の製造方法であって、
半導体基板の上面に、第１トレンチと、前記第１トレンチから間隔を開けて配置されている第２トレンチを形成する工程と、
前記第１トレンチと前記第２トレンチの長手方向に沿ってエッチング領域と非エッチング領域とが交互に現れるように前記エッチング領域を設定し、前記エッチング領域内の前記第１トレンチと前記第２トレンチの側面をエッチングすることによって、前記エッチング領域内の前記第１トレンチと前記第２トレンチの幅を拡大する工程であって、前記エッチング領域内の前記第１トレンチと前記第２トレンチの間に、前記非エッチング領域内の前記第１トレンチと前記第２トレンチの間に位置する幅広部よりも前記第１トレンチと前記第２トレンチの間の間隔が狭い幅狭部を形成する工程、
を有しており、
製造される前記スイッチング素子が、
前記第１トレンチの内面を覆う第１ゲート絶縁層と、
前記第２トレンチの内面を覆う第２ゲート絶縁層と、
前記第１トレンチ内に配置されており、前記第１ゲート絶縁層によって前記半導体基板から絶縁されている第１ゲート電極と、
前記第２トレンチ内に配置されており、前記第２ゲート絶縁層によって前記半導体基板から絶縁されている第２ゲート電極と、
前記第１ゲート電極の上面と前記第２ゲート電極の上面と前記半導体基板の上面を覆い、前記幅広部上にコンタクトホールを有する層間絶縁層と、
前記層間絶縁層上に配置されており、前記コンタクトホール内で前記半導体基板に接する第１電極と、
第２電極、
を有しており、
製造される前記スイッチング素子の前記半導体基板が、
前記幅広部から前記幅狭部まで伸びており、前記幅狭部内で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記幅広部内で前記コンタクトホール内の前記第１電極に接している上部ｎ型領域と、
前記幅広部内で前記コンタクトホール内の前記第１電極に接しているｐ型のボディコンタクト領域と、
前記幅狭部内の前記上部ｎ型領域の下側で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記ボディコンタクト領域に接続されており、前記ボディコンタクト領域よりもｐ型不純物濃度が低いｐ型のボディ領域と、
前記幅狭部内の前記ボディ領域の下側で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記第２電極に接している下部ｎ型領域、
を有する、
ことを特徴とする製造方法。

【請求項4】

前記エッチング領域内の前記第１トレンチと前記第２トレンチの幅を拡大する前記工程よりも前に、前記第１トレンチと前記第２トレンチの側面にｐ型不純物を注入することによって、前記第１トレンチの側面に沿って伸びている第１接続ｐ型領域と前記第２トレンチの側面に沿って伸びている第２接続ｐ型領域を形成する工程と、
前記第１トレンチと前記第２トレンチの底面にｐ型不純物を注入することによって、前記第１トレンチの底面に露出する第１底部ｐ型領域と前記第２トレンチの底面に露出する第２底部ｐ型領域を形成する工程、
をさらに有しており、
前記エッチング領域内の前記第１トレンチと前記第２トレンチの幅を拡大する前記工程では、前記エッチング領域内の前記第１接続ｐ型領域と前記第２接続ｐ型領域をエッチングにより除去し、
製造される前記スイッチング素子において、
前記ボディ領域と前記下部ｎ型領域が、前記幅広部から前記幅狭部まで伸びており、
前記第１接続ｐ型領域が、前記幅広部内で前記ボディ領域と前記第１底部ｐ型領域の間を接続しており、
前記第２接続ｐ型領域が、前記幅広部内で前記ボディ領域と前記第２底部ｐ型領域の間を接続している、
ことを特徴とする請求項３の製造方法。

【請求項5】

前記半導体基板がＳｉＣ基板であり、
製造される前記スイッチング素子において、
前記第１ゲート絶縁層に接する範囲及び前記第２ゲート絶縁層に接する範囲において、前記上部ｎ型領域と前記下部ｎ型領域の間の前記ボディ領域の厚みが１μｍ以下であることを特徴とする請求項３または４の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、スイッチング素子とその製造方法に関する。

【0002】

特許文献１には、スイッチング素子（より詳細には、ＭＯＳＦＥＴ）が開示されている。このスイッチング素子では、半導体基板の上面に、複数のトレンチが設けられている。各トレンチ内に、ゲート絶縁層とゲート電極が配置されている。２つのトレンチの間の半導体層に、ｎ型の上部ｎ型領域（ソース領域）と、ｐ型のボディ領域と、ｎ型の下部ｎ型領域（ドリフト領域）が設けられている。２つのトレンチの間の間隔は、チャネルが形成されるときにボディ領域が完全に空乏化されるように、狭くなっている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１−０２３６７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一般に、ゲート型のスイッチング素子では、チャネルが形成されている状態において、ゲート絶縁層からボディ領域に空乏層が広がる。さらに、チャネルが形成されている状態において、ｐ型のボディ領域を挟む一対のｎ型領域（上部ｎ型領域と下部ｎ型領域）からもボディ領域に空乏層が広がる。一対のｎ型領域からボディ領域に伸びる空乏層内に存在する固定電荷（アクセプタイオン）の影響によって、チャネルの形成され易さが変化する。一対のｎ型領域から伸びる空乏層の影響が大きいほど、チャネルが形成され易くなり、スイッチング素子のゲート閾値（チャネルを形成するために必要な最小限のゲート電圧）が低くなる。また、チャネル長が長いと、ゲート絶縁層から伸びる空乏層の影響に対して一対のｎ型領域から伸びる空乏層の影響が相対的に低くなるので、ゲート閾値が高くなる。逆に、チャネル長が短いと、ゲート絶縁層から伸びる空乏層の影響に対して一対のｎ型領域から伸びる空乏層の影響が相対的に高くなるので、ゲート閾値が低くなる。このように、チャネル長によって、ゲート閾値が変化する。このため、スイッチング素子の量産時にチャネル長にばらつきが生じると、ゲート閾値にもばらつきが生じる。特に、チャネル長を所定値よりも短くすると、ゲート閾値のばらつきが極めて大きくなる（いわゆる、短チャネル効果）。

【0005】

上述したように、特許文献１のスイッチング素子では、２つのトレンチの間の間隔が狭くなっている。このため、チャネルが形成されるときに、各ゲート絶縁層からボディ領域に伸びる空乏層によって、ボディ領域全体が空乏化される。このようにボディ領域全体を空乏化させることで、一対のｎ型領域からボディ領域に広がる空乏層の影響を抑制することができる。したがって、特許文献１の構造によれば、チャネル長のばらつきによるゲート閾値のばらつきを抑制することができる。

【0006】

しかしながら、２つのトレンチの間の間隔を狭くすると、２つのトレンチの間の半導体層に接続するためのコンタクトホールを形成することが難しくなる。つまり、トレンチの間の間隔が狭いと、コンタクトホール自体の幅を狭くする必要があり、コンタクトホールの形状精度が悪くなる。また、狭い間隔に正確にコンタクトホールを形成することが難しく、コンタクトホールの位置ずれが生じる場合もある。このため、適切にコンタクトホールを形成することが難しい。例えば、コンタクトホールの位置ずれによって、半導体基板とゲート電極が短絡するおそれがある。

【0007】

特許文献１のスイッチング素子では、複数のトレンチが設けられている範囲の外部にコンタクトホールが設けられており、そのコンタクトホール内で上部ｎ型領域（ソース領域）とボディ領域が電極に接続されている。なお、ボディ領域は、ボディコンタクト領域（高濃度のｐ型領域）を介して電極に接続されている。この構成によれば、広いコンタクトホールを設けることができるので、適切にコンタクトホールを形成することができる。しかしながら、この構造では、トレンチの間に位置する半導体領域（上部ｎ型領域及びボディ領域）からコンタクトホールまでの距離が長くなる。トレンチの間に位置する上部ｎ型領域からコンタクトホールまでの距離が長いと、オン抵抗が高くなるという問題が生じる。また、トレンチの間に位置するボディ領域からコンタクトホールまでの距離が長いと、ボディ領域の下部のドリフト領域でアバランシェ効果により電荷が発生したときに、電荷がコンタクトホールへ流れ難い。その結果、ドリフト領域でアバランシェ効果による過電流が生じやすく、アバランシェ耐量が低いという問題が生じる。

【0008】

したがって、本明細書では、スイッチング素子において、トレンチの間の間隔を狭くすることでゲート閾値のばらつきを抑制することが可能であるとともに、トレンチの間に位置する半導体層に対して好適にコンタクトすることが可能な技術を提供する。

【課題を解決するための手段】

【0009】

本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられた第１トレンチと、前記半導体基板の前記上面に設けられているとともに前記第１トレンチから間隔を開けて配置されている第２トレンチと、前記第１トレンチの内面を覆う第１ゲート絶縁層と、前記第２トレンチの内面を覆う第２ゲート絶縁層と、前記第１トレンチ内に配置されているとともに前記第１ゲート絶縁層によって前記半導体基板から絶縁されている第１ゲート電極と、前記第２トレンチ内に配置されているとともに前記第２ゲート絶縁層によって前記半導体基板から絶縁されている第２ゲート電極と、前記第１ゲート電極の上面と前記第２ゲート電極の上面と前記半導体基板の前記上面を覆う層間絶縁層と、前記層間絶縁層上に配置されている第１電極と、第２電極を有している。前記半導体基板の前記上面において、前記第１トレンチと前記第２トレンチの間に、幅広部と、前記幅広部よりも前記第１トレンチと前記第２トレンチの間の間隔が狭い幅狭部とが交互に配置されている。前記層間絶縁層が、前記幅広部上にコンタクトホールを有している。前記第１電極が、前記コンタクトホール内で前記半導体基板に接している。前記半導体基板が、上部ｎ型領域と、ボディコンタクト領域と、ボディ領域と、下部ｎ型領域を有している。前記上部ｎ型領域は、前記幅広部から前記幅狭部まで伸びており、前記幅狭部内で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記幅広部内で前記コンタクトホール内の前記第１電極に接している。前記ボディコンタクト領域は、前記幅広部内で前記コンタクトホール内の前記第１電極に接しているｐ型領域である。前記ボディ領域は、前記幅狭部内の前記上部ｎ型領域の下側で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記ボディコンタクト領域に接続されており、前記ボディコンタクト領域よりもｐ型不純物濃度が低いｐ型領域である。前記下部ｎ型領域は、前記幅狭部内の前記ボディ領域の下側で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記第２電極に接している。

【0010】

このスイッチング素子では、第１トレンチと第２トレンチの間に、幅広部と幅狭部が配置されている。幅狭部内に上部ｎ型領域、ボディ領域及び下部ｎ型領域が設けられている。第１ゲート電極と第２ゲート電極の電位を高くすると、幅狭部内のボディ領域にチャネルが形成される。すると、チャネルによって上部ｎ型領域と下部ｎ型領域が接続されて、スイッチング素子がオンする。幅狭部では、第１トレンチと第２トレンチの間の間隔（すなわち、ボディ領域の横方向の幅）が狭いので、上部ｎ型領域及び下部ｎ型領域からボディ領域に伸びる空乏層の影響が小さい。したがって、このスイッチング素子の量産時に、スイッチング素子の間でチャネル長にばらつきが生じても、スイッチング素子の間でゲート閾値にばらつきが生じ難い。また、このスイッチング素子では、各幅広部に上部ｎ型領域とボディコンタクト領域が設けられている。幅広部内の上部ｎ型領域とボディコンタクト領域は、コンタクトホール内の第１電極に接している。幅広部の幅が広いので、コンタクトホールのサイズを大きくすることができる。したがって、幅広部において、第１電極がボディコンタクト領域とソース領域に対して好適にコンタクトすることができる。また、このスイッチング素子では、幅広部と幅狭部が交互に設けられている。このため、各幅狭部内の上部ｎ型領域及びボディ領域に対して近い位置にコンタクトホールが設けられている。したがって、オン抵抗やアバランシェ耐量の問題が抑制される。

【図面の簡単な説明】

【0011】

【図1】スイッチング素子１０の平面図。

【図2】図１のＩＩ−ＩＩ線における断面図。

【図3】図１のＩＩＩ−ＩＩＩ線における断面図。

【図4】実施形態における空乏層の分布を示す説明図。

【図5】比較例における空乏層の分布を示す説明図。

【図6】実施形態の製造方法の説明図。

【図7】実施形態の製造方法の説明図。

【図8】実施形態の製造方法の説明図。

【図9】実施形態の製造方法の説明図。

【図10】実施形態の製造方法の説明図。

【図11】実施形態の製造方法の説明図。

【図12】実施形態の製造方法の説明図。

【図13】実施形態の製造方法の説明図。

【図14】実施形態の製造方法の説明図。

【図15】実施形態の製造方法の説明図。

【図16】実施形態の製造方法の説明図。

【図17】実施形態の製造方法の説明図。

【発明を実施するための形態】

【0012】

図１〜３に示す実施形態のスイッチング素子１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。スイッチング素子１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）を主材料とするＳｉＣ基板である。

【0013】

半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、上面１２ａにおいてｙ方向に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。各トレンチ２２は、ｘ方向における幅が狭い部分２２ａと、ｘ方向における幅が広い部分２２ｂを有している。各トレンチ２２において、幅が狭い部分２２ａと幅が広い部分２２ｂとがｙ方向に沿って交互に配置されている。図２に示すように、幅が狭い部分２２ａでは、トレンチ２２の上端から下端までトレンチ２２の幅が狭い。図３に示すように、幅が広い部分２２ｂでは、トレンチ２２の上端から下端までトレンチ２２の幅が広い。図１に示すように、トレンチ２２の間で、幅が狭い部分２２ａ同士のｙ方向の位置が略一致しており、幅が広い部分２２ｂ同士のｙ方向の位置が略一致している。このため、各トレンチ２２の幅が狭い部分２２ａ同士の間の間隔が広く、各トレンチ２２の幅が広い部分２２ｂ同士の間の間隔が狭い。以下では、隣接するトレンチ２２の間の間隔が広い部分（トレンチ２２の幅が狭い部分２２ａに挟まれた部分）の半導体層を、幅広部２０ａという。また、以下では、隣接するトレンチ２２の間の間隔が狭い部分（トレンチ２２の幅が広い部分２２ｂに挟まれた部分）の半導体層を、幅狭部２０ｂという。各トレンチ２２の間において、複数の幅広部２０ａと複数の幅狭部２０ｂが、ｙ方向（すなわち、各トレンチ２２の長手方向）に沿って交互に配置されている。

【0014】

図２、３に示すように、各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁層２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底部に設けられている。底部絶縁層２４ａは、トレンチ２２の底面と、その底面近傍のトレンチ２２の側面を覆っている。側面絶縁層２４ｂは、底部絶縁層２４ａよりも上側のトレンチ２２の側面を覆っている。底部絶縁層２４ａの厚みは、側面絶縁層２４ｂの厚みよりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２から絶縁されている。側面絶縁層２４ｂの厚みは、位置によらず略一定である。このため、ゲート電極２６の幅は、トレンチ２２の幅が広い部分２２ｂ内で、トレンチ２２の幅が狭い部分２２ａ内よりも広い。

【0015】

図２、３に示すように、半導体基板１２の上面１２ａには、層間絶縁層２８が配置されている。層間絶縁層２８は、各ゲート電極２６の上面を覆っている。また、層間絶縁層２８は、幅狭部２０ｂ内の半導体基板１２の上面１２ａ全体を覆っている。幅広部２０ａ上の層間絶縁層２８には、コンタクトホール２８ａが設けられている。幅狭部２０ｂ上の層間絶縁層２８には、コンタクトホール２８ａが設けられていない。

【0016】

図２、３に示すように、層間絶縁層２８上に上部電極７０が配置されている。上部電極７０は、層間絶縁層２８によって各ゲート電極２６から絶縁されている。上部電極７０は、コンタクトホール２８ａ内で半導体基板１２の上面１２ａに接している。

【0017】

半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。

【0018】

図１〜３に示すように、半導体基板１２の内部には、複数のソース領域３０、複数のボディコンタクト領域３１、複数のボディ領域３２、ドリフト領域３３、ドレイン領域３４、複数の底部ｐ型領域３６及び複数の接続ｐ型領域３８が設けられている。

【0019】

ソース領域３０、ボディコンタクト領域３１、ボディ領域３２及び接続ｐ型領域３８は、トレンチ２２の間の各半導体層に設けられている。トレンチ２２の間の各半導体層の構造は互いに等しいので、以下では、トレンチ２２の間の１つの半導体層について、ソース領域３０、ボディコンタクト領域３１、ボディ領域３２及び接続ｐ型領域３８の構造を説明する。

【0020】

図１に示すように、幅広部２０ａ内に、一対の接続ｐ型領域３８が配置されている。接続ｐ型領域３８は、幅狭部２０ｂ内には配置されていない。図２に示すように、接続ｐ型領域３８は、幅広部２０ａの両側のトレンチ２２の側面に沿ってｚ方向に伸びている。各接続ｐ型領域３８は、トレンチ２２の上端から下端まで伸びている。各接続ｐ型領域３８は、側面絶縁層２４ｂと底部絶縁層２４ａに接している。

【0021】

ソース領域３０は、ｎ型不純物濃度が高いｎ型領域である。図１に示すように、ソース領域３０は、半導体基板１２の上面１２ａに露出する範囲に配置されている。ソース領域３０は、上面１２ａに露出する範囲において、幅広部２０ａと幅狭部２０ｂに跨って分布している。図３に示すように、ソース領域３０は、幅狭部２０ｂ内で、幅狭部２０ｂの両側の側面絶縁層２４ｂに接している。図２に示すようにソース領域３０は、幅広部２０ａ内で、コンタクトホール２８ａ内の上部電極７０に接している。ソース領域３０は、上部電極７０にオーミック接触している。

【0022】

ボディコンタクト領域３１は、ｐ型不純物濃度が高いｐ型領域である。図１に示すように、ボディコンタクト領域３１は、半導体基板１２の上面１２ａに露出する範囲に配置されている。ボディコンタクト領域３１は、幅広部２０ａ内に配置されている。上面１２ａにおいて、ボディコンタクト領域３１は、ソース領域３０に囲まれている。図２に示すように、ボディコンタクト領域３１は、幅広部２０ａ内で、コンタクトホール２８ａ内の上部電極７０に接している。ボディコンタクト領域３１は、上部電極７０にオーミック接触している。

【0023】

ボディ領域３２は、ボディコンタクト領域３１よりもｐ型不純物濃度が低いｐ型領域である。図２、３に示すように、ボディ領域３２は、幅広部２０ａと幅狭部２０ｂに跨って分布している。幅狭部２０ｂ内では、ボディ領域３２は、ソース領域３０の下側に配置されている。幅狭部２０ｂ内では、ボディ領域３２は、ソース領域３０の下側で、幅狭部２０ｂの両側の側面絶縁層２４ｂに接している。幅広部２０ａ内では、ボディ領域３２は、ボディコンタクト領域３１とソース領域３０の下側に配置されている。幅広部２０ａ内において、ボディ領域３２は、各接続ｐ型領域３８に接している。

【0024】

次に、ボディ領域３２よりも下側の半導体層について説明する。図２、３に示すように、各底部ｐ型領域３６は、対応するトレンチ２２の底面に臨む範囲に配置されている。各底部ｐ型領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。各底部ｐ型領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部ｐ型領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。各底部ｐ型領域３６は、その上部の接続ｐ型領域３８を介して、ボディ領域３２に接続されている。

【0025】

ドリフト領域３３は、ソース領域３０よりもｎ型不純物濃度が低いｎ型領域である。図２、３に示すように、ドリフト領域３３は、幅広部２０ａと幅狭部２０ｂに跨って分布している。また、ドリフト領域３３は、各トレンチ２２の間の領域から各トレンチ２２の下端よりも下側の領域まで分布している。ドリフト領域３３は、幅広部２０ａ及び幅狭部２０ｂにおいて、ボディ領域３２の下側に配置されている。ドリフト領域３３は、ボディ領域３２によって、ソース領域３０から分離されている。幅狭部２０ｂ内のドリフト領域３３は、ボディ領域３２の下側で、幅狭部２０ｂの両側の側面絶縁層２４ｂに接している。幅広部２０ａ内のドリフト領域３３は、ボディ領域３２の下側で、各接続ｐ型領域３８に接している。また、ドリフト領域３３は、各底部ｐ型領域３６に接している。

【0026】

ドレイン領域３４は、ドリフト領域３３よりもｎ型不純物濃度が高いｎ型領域である。図２、３に示すように、ドレイン領域３４は、ドリフト領域３３の下側に配置されている。ドレイン領域３４は、半導体基板１２の下面１２ｂに露出する範囲に配置されている。ドレイン領域３４は、下部電極７２にオーミック接触している。

【0027】

次に、スイッチング素子１０の動作について説明する。スイッチング素子１０の使用時には、スイッチング素子１０と負荷（例えば、モータ）と電源が直列に接続される。スイッチング素子１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。スイッチング素子１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、幅狭部２０ｂ内で側面絶縁層２４ｂに接する範囲のボディ領域３２にチャネル（反転層）が形成され、スイッチング素子１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消失し、スイッチング素子１０がオフする。以下、スイッチング素子１０の動作について、詳細に説明する。

【0028】

スイッチング素子１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位が上昇する過程において、ドレイン領域３４及びドリフト領域３３の電位が上昇する。ドリフト領域３３の電位が上昇すると、ドリフト領域３３と底部ｐ型領域３６の間の容量結合によって、底部ｐ型領域３６の電位が上昇しようとする。しかしながら、ドリフト領域３３の電位が上昇する過程において、底部ｐ型領域３６から、接続ｐ型領域３８、ボディ領域３２及びボディコンタクト領域３１を介して、コンタクトホール２８ａ内の上部電極７０へホールが流れる。したがって、底部ｐ型領域３６の電位はボディ領域３２の電位と略同電位に維持される。したがって、ドリフト領域３３の電位が上昇すると、ボディ領域３２、接続ｐ型領域３８及び底部ｐ型領域３６により構成されるｐ型領域とドリフト領域３３との界面のｐｎ接合に逆電圧が印加される。このため、このｐ型領域からドリフト領域３３に空乏層が広がる。底部ｐ型領域３６からドリフト領域３３に空乏層が広がることで、ゲート電極２６の下端近傍のゲート絶縁層２４に高い電界が印加されることが抑制される。

【0029】

スイッチング素子１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、幅狭部２０ｂ内でゲート絶縁層２４に接する範囲のボディ領域３２にチャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３３が接続される。すると、ドリフト領域３３の電位が低下する。すると、ボディ領域３２からドリフト領域３３に広がっていた空乏層が収縮する。このため、電子が、コンタクトホール２８ａ内の上部電極７０から、ソース領域３０、チャネル、ドリフト領域３３及びドレイン領域３４を介して下部電極７２へ流れる。また、ドリフト領域３３の電位が低下すると、ドリフト領域３３と底部ｐ型領域３６の間の容量結合によって、底部ｐ型領域３６の電位が低下しようとする。しかしながら、ドリフト領域３３の電位が低下する過程において、コンタクトホール２８ａ内の上部電極７０から、ボディコンタクト領域３１、ボディ領域３２及び接続ｐ型領域３８を介して底部ｐ型領域３６へホールが流れる。したがって、底部ｐ型領域３６の電位はボディ領域３２の電位と略同電位に維持される。したがって、ドリフト領域３３の電位が低下すると、底部ｐ型領域３６とドリフト領域３３の間の電位差が小さくなり、底部ｐ型領域３６からドリフト領域３３に広がっていた空乏層が収縮する。このため、ドリフト領域３３内の電子が流れることが可能な領域が広くなる。したがって、ドリフト領域３３の抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。このため、ドリフト領域３３で生じる損失が抑制される。

【0030】

以上に説明したように、スイッチング素子１０では、底部ｐ型領域３６が接続ｐ型領域３８によってボディ領域３２に接続されているので、底部ｐ型領域３６からドリフト領域３３に広がっていた空乏層が、スイッチング素子１０がターンオンした後に短時間で収縮する。したがって、スイッチング素子１０は、オンした直後におけるオン抵抗が低い。

【0031】

また、スイッチング素子１０では、各トレンチ２２の間に、幅広部２０ａと幅狭部２０ｂが交互に配置されており、各幅広部２０ａの上部にコンタクトホール２８ａが設けられている。このため、各幅狭部２０ｂ内のソース領域３０からコンタクトホール２８ａまでの各電流経路が短く、したがって、これらの各電流経路の抵抗が小さい。これによって、スイッチング素子１０のオン抵抗が低減されている。

【0032】

また、スイッチング素子１０のオフ状態において、ボディ領域３２の下部のドリフト領域３３内に電界が集中し、ドリフト領域３３内でアバランシェ効果によってホールが発生する場合がある。スイッチング素子１０では、各幅狭部２０ｂ内のボディ領域３２からコンタクトホール２８ａまでの各電流経路が短く、したがって、これらの各電流経路の抵抗が小さい。このため、ドリフト領域３３内でアバランシェ効果によって発生したホールが、ボディ領域３２とボディコンタクト領域３１を介してコンタクトホール２８ａへ流れ易い。このため、アバランシェ効果によって発生したホールがドリフト領域３３内に滞留し難く、ドリフト領域３３内でアバランシェ効果による過電流が生じ難い。したがって、このスイッチング素子１０は、高いアバランシェ耐量を有する。

【0033】

また、スイッチング素子１０では、幅狭部２０ｂ内のボディ領域３２のｘ方向の幅が狭い。このため、スイッチング素子１０がオンするときに、幅狭部２０ｂ内のボディ領域３２の全体が空乏化される。このため、スイッチング素子１０のゲート閾値が安定し易い。以下、図４、５を用いて詳細に説明する。図４は、実施形態のスイッチング素子１０のオン状態における空乏層の分布を示している。図４に示すように、オン状態において、幅狭部２０ｂ内の側面絶縁層２４ｂ近傍のボディ領域３２にチャネル１００が形成される。また、チャネル１００に隣接する範囲に、側面絶縁層２４ｂから伸びる空乏層１０２、１０４が広がっている。また、ソース領域３０からボディ領域３２へ空乏層１０６が広がっており、ドリフト領域３３からボディ領域３２へ空乏層１０８が広がっている。両側の側面絶縁層２４ｂから伸びる空乏層１０２、１０４はボディ領域３２の中央で繋がっており、このため、ボディ領域３２の全域が空乏化されている。このため、ソース領域３０及びドリフト領域３３からの空乏層１０６、１０８の伸びが抑制される。特に、トレンチ２２の間の間隔が狭いことで、ドリフト領域３３とボディ領域３２の界面のｐｎ接合に印加される電界が抑制されるので、ドリフト領域３３からボディ領域３２への空乏層１０８の伸びが抑制される。

【0034】

これに対し、図５は、比較例として、トレンチ２２の間の間隔が広い場合（すなわち、ボディ領域３２のｘ方向の幅が広い場合）を示している。図５では、側面絶縁層２４ｂから伸びる空乏層１０２、１０４が繋がっておらず、ボディ領域３２の中央に非空乏化領域１１０が存在している。この場合、ソース領域３０及びドリフト領域３３からボディ領域３２に空乏層１０６、１０８が広く伸びる。図５のようにソース領域３０及びドリフト領域３３からボディ領域３２に伸びる空乏層１０６、１０８の幅が広いと、これらの空乏層１０６、１０８内の固定電荷（アクセプタイオン）からの電界がスイッチング素子１０のゲート閾値に大きく影響する。すなわち、チャネル長（側面絶縁層２４ｂに接する範囲内のボディ領域３２の厚み（すなわち、ソース領域３０とドリフト領域３３の間の距離））が短いと、空乏層１０６、１０８の範囲が空乏層１０２、１０４の範囲に対して相対的に大きくなり、ゲート閾値が低くなる。反対に、チャネル長が長いと、空乏層１０６、１０８の範囲が空乏層１０２、１０４の範囲に対して相対的に小さくなり、ゲート閾値が高くなる。このため、図５の構成では、チャネル長がばらついたときに、ゲート閾値もばらつく。特に、ＳｉＣ基板においては、チャネル長が１μｍ以下の場合に短チャネル効果が顕著に生じ、ゲート閾値のばらつきが大きくなる。

【0035】

これに対し、図４に示す本実施形態の構成では、ボディ領域３２の全域が空乏化されることで、ソース領域３０及びドリフト領域３３からの空乏層１０６、１０８の影響が抑制される。したがって、チャネル長がばらついても、ゲート閾値にばらつきが生じ難い。特に、チャネル長が１μｍ以下の場合にも、ゲート閾値のばらつきを抑制することができる。また、チャネル長を１μｍ以下とすることで、スイッチング素子１０のオン抵抗を効果的に低減することができる。

【0036】

次に、実施形態のスイッチング素子１０の製造方法について説明する。スイッチング素子１０は、ドレイン領域３４と同程度のｎ型不純物濃度を有するｎ型の半導体基板１２（加工前の半導体基板１２）から製造される。図６〜１７は、スイッチング素子１０の製造過程における断面を示している。なお、図６〜１７において、左側の断面は図２に相当する範囲の断面を示しており、右側の断面は図３に相当する範囲の断面を示している。以下では、図２に相当する範囲（幅広部２０ａを形成すべき範囲）を第１範囲１１１といい、図３に相当する範囲（幅狭部２０ｂを形成すべき範囲）を第２範囲１１２という。

【0037】

まず、エピタキシャル成長、イオン注入等によって、図６に示すように、ドレイン領域３４上に、ドリフト領域３３、ボディ領域３２、ソース領域３０及びボディコンタクト領域３１を形成する。なお、ボディコンタクト領域３１は、第１範囲１１１内にのみ形成する。次に、図７に示すように、半導体基板１２の上面１２ａ上に開口２００ａを有するマスク２００を形成し、開口２００ａ内の上面１２ａをエッチングする。これによって、トレンチ２２を形成する。なお、この段階では、第１範囲１１１内と第２範囲１１２内とで、トレンチ２２の幅は略等しい。

【0038】

次に、図８に示すように、上面１２ａに対して傾斜した方向に沿って、トレンチ２２の側面にｐ型不純物を注入する。これによって、接続ｐ型領域３８を形成する。ここでは、半導体基板１２を、２００℃〜５００℃に加熱しながらｐ型不純物を注入する。また、ここでは、ｐ型不純物を注入する方向を変更することで、トレンチ２２の両側の側面に接続ｐ型領域３８を形成する。この段階では、第１範囲１１１と第２範囲１１２の両方に接続ｐ型領域３８が形成される。

【0039】

次に、図９に示すように、マスク２００の表面とトレンチ２２の内部を覆うマスク２１０を形成する。次に、図１０に示すように、第２範囲１１２内のトレンチ２２の内部のマスク２１０をエッチングにより除去する。第１範囲１１１の全域は、マスク２１０に覆われた状態に維持される。また、第２範囲１１２のマスク２００の上面は、マスク２１０に覆われた状態に維持される。

【0040】

次に、図１１に示すように、等方性エッチングによって、第２範囲１１２内のトレンチ２２の内面をエッチングする。これによって、第２範囲１１２内の接続ｐ型領域３８を除去する。また、これによって、第２範囲１１２内のトレンチ２２の幅を拡大する。その結果、第２範囲１１２内に、トレンチ２２の間の間隔が狭い幅狭部２０ｂが形成される。第１範囲１１１内の半導体基板１２は、マスク２１０に覆われているので、エッチングされない。このため、第１範囲１１１内では第２範囲１１２内よりも、トレンチ２２の間の間隔が広い。すなわち、第１範囲１１１内のトレンチ２２の間の領域が、幅広部２０ａとなる。その結果、図１に示すように、トレンチ２２の間に幅広部２０ａと幅狭部２０ｂがｙ方向に沿って交互に配置された構造が形成される。

【0041】

次に、図１２に示すように、マスク２１０とマスク２００をエッチングにより除去する。次に、図１３に示すように、半導体基板１２の上面１２ａとトレンチ２２の内面に、保護酸化膜２２０を成長させる。次に、図１４に示すように、各トレンチ２２の底面にｐ型不純物を注入することによって、底部ｐ型領域３６を形成する。次に、図１５に示すように、保護酸化膜２２０を除去し、トレンチ２２内にゲート絶縁層２４とゲート電極２６を形成する。

【0042】

次に、図１６に示すように、半導体基板１２の上面１２ａ上に、層間絶縁層２８を形成する。層間絶縁層２８は、上面１２ａの全域とゲート電極２６の上面の全域を覆うように形成される。次に、図１７に示すように、層間絶縁層２８の一部をエッチングすることによって、コンタクトホール２８ａを形成する。ここでは、幅広部２０ａを覆う部分の層間絶縁層２８にコンタクトホール２８ａを形成する。幅広部２０ａの幅が広いので、幅広部２０ａ上に比較的サイズが大きいコンタクトホール２８ａを形成することができる。したがって、コンタクトホール２８ａを高い形状精度で形成することができる。また、幅広部２０ａの幅が広いので、コンタクトホール２８ａとゲート電極２６との間のクリアランスを比較的広く設けることができる。したがって、コンタクトホール２８ａの位置ずれが生じても、コンタクトホール２８ａがゲート電極２６上に配置されることを防止することができる。このように、幅広部２０ａの幅が広いので、コンタクトホール２８ａを好適に形成することができる。

【0043】

その後、コンタクトホール２８ａ内でボディコンタクト領域３１及びソース領域３０に接するように、上部電極７０を形成する。次に、半導体基板１２の下面１２ｂに、下部電極７２を形成する。以上の工程によって、図１〜３に示すスイッチング素子１０が完成する。

【0044】

以上に説明したように、実施形態の製造方法では、幅広部２０ａにコンタクトホール２８ａを形成するので、コンタクトホール２８ａを安定して形成することができる。

【0045】

また、この製造方法では、トレンチ２２の側面全域にｐ型不純物を注入して接続ｐ型領域３８を形成し、その後、接続ｐ型領域３８を部分的にエッチングすることで、トレンチ２２の側面の一部に接続ｐ型領域３８が存在する構造を形成する。別の方法として、トレンチ２２の側面の一部にｐ型不純物を注入することでこの構造を得ることもできるが、この場合、トレンチ２２の側面を部分的に覆うマスクが必要となる。このようにトレンチ２２の側面を部分的に覆うようにパターニングされたマスクは、一般に、レジスト樹脂により形成される。レジスト樹脂をマスクとして用いる場合には、半導体基板１２を加熱しながらイオン注入を行うことができない。したがって、この場合には、接続ｐ型領域中に高密度に結晶欠陥が形成される。このように形成された結晶欠陥は、ＳｉＣ基板においては、回復させることが難しい。これに対し、上記の実施形態では、トレンチ２２の側面にｐ型不純物を注入するときにレジスト樹脂のマスクを用いないので、半導体基板１２を加熱しながらイオン注入を実施することができる。したがって、結晶欠陥密度が低い接続ｐ型領域３８を形成することができる。このため、この方法によれば、リーク電流が少ないスイッチング素子１０を製造することができる。

【0046】

また、この製造方法では、トレンチ２２の側面をエッチングすることでトレンチ２２の幅を広げ、幅を広げた部分がチャネル領域（チャネルが形成される領域）となる。トレンチ２２の側面をエッチングすると、そのエッチングした部分で側面の凹凸が低減される。このため、チャネルが形成されたときに、チャネルの電子移動度が高くなる。このため、この方法によれば、よりオン抵抗が低いスイッチング素子１０を製造することができる。

【0047】

なお、上述した実施形態では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に本明細書に開示の技術を適用してもよい。例えば、上述したスイッチング素子１０において、下部電極７２に対して接触する部分にｐ型のコレクタ領域を設けることで、ＩＧＢＴを得ることができる。

【0048】

また、上述した実施形態では、チャネルが形成されるときに幅狭部２０ｂ内のボディ領域３２全体が空乏化されるように、幅狭部２０ｂの幅が設定されていた。しかしながら、チャネルが形成されるときに、幅狭部２０ｂ内のボディ領域３２の一部に非空乏化領域が残存してもよい。このような構成でも、幅狭部２０ｂの幅が狭いことで、ゲート閾値のばらつきを抑制することができる。但し、チャネルが形成されるときに幅狭部２０ｂ内のボディ領域３２全体が空乏化される方が、ゲート閾値のばらつきをより効果的に抑制することができる。

【0049】

また、上述した実施形態では、トレンチ２２の幅が変化することで、幅広部２０ａと幅狭部２０ｂが設けられていた。しかしながら、トレンチ２２が折れ曲がることで、幅広部２０ａと幅狭部２０ｂが設けられていてもよい。

【0050】

また、上述した実施形態では、ボディ領域３２が幅狭部２０ｂから幅広部２０ａまで伸びており、幅広部２０ａ内でボディ領域３２がボディコンタクト領域３１に接続されていた。しかしながら、別の態様でボディ領域３２がボディコンタクト領域３１に接続されていてもよい。例えば、ボディコンタクト領域３１が幅広部２０ａから幅狭部２０ｂまで伸びており、幅狭部２０ｂ内でボディ領域３２がボディコンタクト領域３１に接続されていてもよい。この場合、ボディ領域３２が幅広部２０ｂまで伸びていなくてもよい。

【0051】

上述した実施形態の構成要素と、請求項の構成要素との関係について説明する。実施形態のボディ領域３２を挟む一対のトレンチの一方は、請求項の第１トレンチの一例である。また、そのトレンチの内部及び周辺に設けられているゲート絶縁層、ゲート電極、底部ｐ型領域及び接続ｐ型領域は、請求項の第１ゲート絶縁層、第１ゲート電極、第１底部ｐ型領域及び第１接続ｐ型領域の一例である。実施形態のボディ領域３２を挟む一対のトレンチの他方は、請求項の第２トレンチの一例である。また、そのトレンチの内部及び周辺に設けられているゲート絶縁層、ゲート電極、底部ｐ型領域及び接続ｐ型領域は、請求項の第２ゲート絶縁層、第２ゲート電極、第２底部ｐ型領域及び第２接続ｐ型領域の一例である。実施形態の上部電極は、請求項の第１電極の一例である。実施形態の下部電極は、請求項の第２電極の一例である。実施形態のソース領域は、請求項の上部ｎ型領域の一例である。実施形態のドリフト領域及びドレイン領域は、請求項の下部ｎ型領域の一例である。

【0052】

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

【0053】

本明細書が開示する一例のスイッチング素子では、ボディ領域と下部ｎ型領域が、幅広部から幅狭部まで伸びていてもよい。半導体基板が、第１トレンチの底面で第１ゲート絶縁層に接している第１底部ｐ型領域と、第２トレンチの底面で第２ゲート絶縁層に接している第２底部ｐ型領域と、幅広部内で第１トレンチの側面に沿って伸びているとともにボディ領域と第１底部ｐ型領域の間を接続している第１接続ｐ型領域と、幅広部内で第２トレンチの側面に沿って伸びているとともにボディ領域と第２底部ｐ型領域の間を接続している第２接続ｐ型領域をさらに有していてもよい。

【0054】

この構造によれば、スイッチング素子がオフするときに、各底部ｐ型領域から下部ｎ型領域に伸びる空乏層によって、各トレンチの底部で各ゲート絶縁層に印加される電界が緩和される。また、スイッチング素子がオンするときに、各接続ｐ型領域を介して各底部ｐ型領域に電荷が供給されることで、各底部ｐ型領域から下部ｎ型領域に伸びていた空乏層が短時間で収縮する。したがって、下部ｎ型領域の電流経路が広く、スイッチング素子のオン抵抗が低くなる。

【0055】

本明細書が開示する一例のスイッチング素子では、半導体基板がＳｉＣ基板であり、第１ゲート絶縁層に接する範囲及び第２ゲート絶縁層に接する範囲において、上部ｎ型領域と下部ｎ型領域の間のボディ領域の厚みが１μｍ以下であってもよい。

【0056】

上記ボディ領域の厚みは、チャネル長に相当する。一般に、ＳｉＣ基板では、チャネル長が１μｍ以下になると、短チャネル効果が顕著に現れ、ゲート閾値のばらつきが極めて大きくなる。しかしながら、本明細書に開示の構造では、チャネル長を１μｍ以下としてもゲート閾値のばらつきが抑制される。また、このようにチャネル長を短くすることで、スイッチング素子のオン抵抗を低減できる。

【0057】

また、本明細書では、スイッチング素子の製造方法を提供する。本明細書が開示する製造方法は、トレンチ形成工程と幅拡大工程を有する。前記トレンチ形成工程では、半導体基板の上面に、第１トレンチと、前記第１トレンチから間隔を開けて配置されている第２トレンチを形成する。前記幅拡大工程では、前記第１トレンチと前記第２トレンチの長手方向に沿ってエッチング領域と非エッチング領域とが交互に現れるように前記エッチング領域を設定し、前記エッチング領域内の前記第１トレンチと前記第２トレンチの側面をエッチングすることによって、前記エッチング領域内の前記第１トレンチと前記第２トレンチの幅を拡大する。前記幅拡大工程では、前記エッチング領域内の前記第１トレンチと前記第２トレンチの間に、前記非エッチング領域内の前記第１トレンチと前記第２トレンチの間に位置する幅広部よりも前記第１トレンチと前記第２トレンチの間の間隔が狭い幅狭部を形成する。前記製造方法により製造される前記スイッチング素子が、前記第１トレンチの内面を覆う第１ゲート絶縁層と、前記第２トレンチの内面を覆う第２ゲート絶縁層と、前記第１トレンチ内に配置されているとともに前記第１ゲート絶縁層によって前記半導体基板から絶縁されている第１ゲート電極と、前記第２トレンチ内に配置されているとともに前記第２ゲート絶縁層によって前記半導体基板から絶縁されている第２ゲート電極と、前記第１ゲート電極の上面と前記第２ゲート電極の上面と前記半導体基板の上面を覆うとともに前記幅広部上にコンタクトホールを有する層間絶縁層と、前記層間絶縁層上に配置されているとともに前記コンタクトホール内で前記半導体基板に接する第１電極と、第２電極を有している。製造される前記スイッチング素子の前記半導体基板が、上部ｎ型領域、ボディコンタクト領域、ボディ領域及び下部ｎ型領域を有している。前記上部ｎ型領域は、前記幅広部から前記幅狭部まで伸びており、前記幅狭部内で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記幅広部内で前記コンタクトホール内の前記第１電極に接している。前記ボディコンタクト領域は、前記幅広部内で前記コンタクトホール内の前記第１電極に接しているｐ型領域である。前記ボディ領域は、前記幅狭部内の前記上部ｎ型領域の下側で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記ボディコンタクト領域に接続されており、前記ボディコンタクト領域よりもｐ型不純物濃度が低いｐ型領域である。前記下部ｎ型領域は、前記幅狭部内の前記ボディ領域の下側で前記第１ゲート絶縁層と前記第２ゲート絶縁層に接しており、前記第２電極に接している。

【0058】

この製造方法によれば、製造されるスイッチング素子の間でゲート閾値のばらつきを抑制することができるとともに、各幅広部にコンタクトホールを好適に形成することができる。

【0059】

本明細書が開示する一例の製造方法は、前記エッチング領域内の前記第１トレンチと前記第２トレンチの幅を拡大する前記工程よりも前に、前記第１トレンチと前記第２トレンチの側面にｐ型不純物を注入することによって、前記第１トレンチの側面に沿って伸びている第１接続ｐ型領域と前記第２トレンチの側面に沿って伸びている第２接続ｐ型領域を形成する工程と、前記第１トレンチと前記第２トレンチの底面にｐ型不純物を注入することによって、前記第１トレンチの底面に露出する第１底部ｐ型領域と前記第２トレンチの底面に露出する第２底部ｐ型領域を形成する工程をさらに有していてもよい。前記エッチング領域内の前記第１トレンチと前記第２トレンチの幅を拡大する前記工程では、前記エッチング領域内の前記第１接続ｐ型領域と前記第２接続ｐ型領域をエッチングにより除去してもよい。製造される前記スイッチング素子において、前記ボディ領域と前記下部ｎ型領域が前記幅広部から前記幅狭部まで伸びており、前記第１接続ｐ型領域が前記幅広部内で前記ボディ領域と前記第１底部ｐ型領域の間を接続しており、前記第２接続ｐ型領域が前記幅広部内で前記ボディ領域と前記第２底部ｐ型領域の間を接続していてもよい。

【0060】

この製造方法では、各トレンチの側面にｐ型不純物を注入して形成した各接続ｐ型領域を、その後にエッチング領域内において除去し、非エッチング領域内に残存させる。このようにして、各トレンチの側面に部分的に各接続ｐ型領域を設けることができる。この方法では、トレンチの側面にｐ型不純物を注入するときにトレンチの側面を覆うマスクが不要であるので、マスクの耐熱性に制限されることなく、高温での不純物注入を行うことができる。このため、各接続ｐ型領域に結晶欠陥が生じ難い。したがって、各接続領域を介して漏れ電流が生じることを抑制することができる。また、エッチング領域内において、トレンチの幅を拡大する工程と接続ｐ型領域を除去する工程を同時に行うことができるので、効率的にスイッチング素子を製造することができる。

【0061】

本明細書が開示する一例の製造方法では、前記半導体基板がＳｉＣ基板であってもよい。また、製造される前記スイッチング素子において、前記第１ゲート絶縁層に接する範囲及び前記第２ゲート絶縁層に接する範囲において、前記上部ｎ型領域と前記下部ｎ型領域の間の前記ボディ領域の厚みが１μｍ以下であってもよい。

【0062】

この製造方法によれば、短チャネル効果によるゲート閾値のばらつきを抑制しながら、スイッチング素子のオン抵抗を低減することができる。

【0063】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0064】

１０ ：スイッチング素子
１２ ：半導体基板
２０ａ ：幅広部
２０ｂ ：幅狭部
２２ ：トレンチ
２４ ：ゲート絶縁層
２６ ：ゲート電極
２８ ：層間絶縁層
２８ａ ：コンタクトホール
３０ ：ソース領域
３１ ：ボディコンタクト領域
３２ ：ボディ領域
３３ ：ドリフト領域
３４ ：ドレイン領域
３６ ：底部ｐ型領域
３８ ：接続ｐ型領域
７０ ：上部電極
７２ ：下部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】