特許第6785649号(P6785649)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6785649
(24)【登録日】2020年10月29日
(45)【発行日】2020年11月18日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H04B 3/32 20060101AFI20201109BHJP
   H01L 25/065 20060101ALI20201109BHJP
   H01L 25/07 20060101ALI20201109BHJP
   H01L 25/18 20060101ALI20201109BHJP
   H01L 23/12 20060101ALI20201109BHJP
   H04L 25/03 20060101ALI20201109BHJP
   H03K 19/0175 20060101ALI20201109BHJP
【FI】
   H04B3/32
   H01L25/08 H
   H01L23/12 N
   H01L23/12 Q
   H04L25/03
   H03K19/0175 290
【請求項の数】13
【全頁数】36
(21)【出願番号】特願2016-254120(P2016-254120)
(22)【出願日】2016年12月27日
(65)【公開番号】特開2018-107704(P2018-107704A)
(43)【公開日】2018年7月5日
【審査請求日】2019年5月20日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】及川 隆一
(72)【発明者】
【氏名】白井 航
【審査官】 鴨川 学
(56)【参考文献】
【文献】 特開2004−281960(JP,A)
【文献】 特開2001−111408(JP,A)
【文献】 特開2005−191172(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H04B 3/32
H01L 23/12
H01L 25/065
H01L 25/07
H01L 25/18
H03K 19/0175
H04L 25/03
(57)【特許請求の範囲】
【請求項1】
有機材料を誘電体としたインターポーザまたは配線基板に配置され、第1端部と第2端部とを備えた第1信号配線と、
前記インターポーザまたは前記配線基板に配置され、それぞれ第1端部と第2端部を備え、信号を伝達する複数の第2信号配線と、
前記第1信号配線の第1端部に接続された出力端子を有し、前記出力端子におけるインピーダンスが、前記第1端部に伝達された波形に対して逆相方向の反射波を発生するように設定され、前記出力端子に周期的にデータを出力する第1出力回路と、
前記第1信号配線の第2端部に接続された入力端子を有し、前記入力端子におけるインピーダンスが、前記第2端部に伝達された波形に対して同相方向の反射波を発生するように設定された第1入力回路と、
前記複数の第2信号配線の前記第1端部に接続され、前記複数の第2信号配線に、前記第1信号配線におけるデータと同方向に、信号を出力する複数の第2出力回路と、
前記複数の第2信号配線の前記第2端部に接続され、前記複数の第2信号配線における信号を入力する複数の第2入力回路と、
を備え、
前記第1信号配線における前記第1端部と前記第2端部との間の平均遅延が、前記データの周期の半分に対して2以上の整数分の1となるように、前記第1信号配線が設定され、
前記複数の第2信号配線において、信号の遅延が最大となる第2信号配線における信号の遅延の最大値と、信号の遅延が最小となる第2信号配線における信号の遅延の最小値の差が、前記平均遅延の2倍を超えないように設定されている、半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記複数の第2信号配線は、前記第1信号配線と平行するように、前記インターポーザまたは前記配線基板に配置されている、半導体装置。
【請求項3】
請求項2に記載の半導体装置において、
前記半導体装置は、前記第1信号配線および前記複数の第2信号配線と平行するように、前記インターポーザまたは前記配線基板に配置され、所定の電圧が供給された電圧配線を備える、半導体装置。
【請求項4】
請求項3に記載の半導体装置において、
前記第1出力回路は、終端抵抗を介さずに前記出力端子に接続された出力回路部を備え、前記第1入力回路は、終端抵抗が接続されていない前記入力端子に接続された入力回路部を備える、半導体装置。
【請求項5】
請求項3に記載の半導体装置において、
前記第1出力回路は、出力回路部と、前記出力回路部と前記出力端子との間に接続された選択部とを備え、
前記選択部は、前記出力回路部の出力端子と前記第1出力回路の前記出力端子との間を、終端抵抗および信号配線のうちのいずれか一つで接続する、半導体装置。
【請求項6】
請求項4または5に記載の半導体装置において、
前記半導体装置は、前記出力回路部に供給する電源電圧を形成する電圧レギュレータ回路を備えている、半導体装置。
【請求項7】
有機材料を誘電体としたインターポーザまたは配線基板に配置され、それぞれ、クロック信号を伝達するクロック信号配線と、前記クロック信号に同期して信号を伝達する複数の信号配線とを有する、複数の配線束と、
前記複数の配線束のうちの一の配線束は、
第1端部と第2端部とを備えた第1信号配線と、
前記第1信号配線と平行するように配置された第2信号配線および第3信号配線と、
を備え、
前記第1信号配線の第1端部に接続された出力端子を有し、前記出力端子におけるインピーダンスが、前記第1端部に伝達された波形に対して逆相方向の反射波を発生するように設定され、前記出力端子に周期的にデータを出力する出力回路と、
前記第1信号配線の第2端部に接続された入力端子を有し、前記入力端子におけるインピーダンスが、前記第2端部に伝達された波形に対して同相方向の反射波を発生するように設定された入力回路と、
を備え、
前記第1信号配線における前記第1端部と前記第2端部との間の平均遅延が、前記データの周期の半分に対して2以上の整数分の1となるように、前記第1信号配線が設定され、
前記第2信号配線における信号遅延と前記第3信号配線における信号遅延との差が、前記平均遅延の2倍を超えないように、前記第2信号配線および第3信号配線が設定されている、半導体装置。
【請求項8】
請求項7に記載の半導体装置において、
前記一の配線束が有する前記複数の信号配線のうち、前記第1信号配線、前記第2信号配線および前記第3信号配線を除く信号配線は、前記第2信号配線の信号遅延と前記第3信号配線信号遅延との間の信号遅延を有するように設定されている、半導体装置。
【請求項9】
請求項8に記載の半導体装置において、
前記複数の配線束のそれぞれにおいて、前記複数の信号配線は、前記クロック信号配線と平行するように配置され、
前記複数の配線束のそれぞれは、前記クロック信号配線と平行に配置され、所定の電圧が供給された電圧配線を備える、半導体装置。
【請求項10】
請求項9に記載の半導体装置において、
前記出力回路は、終端抵抗を介さずに前記出力端子に接続された出力回路部を備え、前記入力回路は、終端抵抗が接続されていない前記入力端子に接続された入力回路部を備える、半導体装置。
【請求項11】
請求項9に記載の半導体装置において、
前記出力回路は、出力回路部と、前記出力回路部と前記出力端子との間に接続された選択部とを備え、
前記選択部は、前記出力回路部の出力端子と前記出力回路の前記出力端子との間を、終端抵抗および信号配線のうちのいずれか一つで接続する、半導体装置。
【請求項12】
請求項10または11に記載の半導体装置において、
前記半導体装置は、前記出力回路部に供給する電源電圧を形成する電圧レギュレータ回路を備えている、半導体装置。
【請求項13】
請求項8に記載の半導体装置において、
前記第2信号配線信号遅延と前記第3信号配線信号遅延との差が、前記平均遅延の半分を超えないように、前記第2信号配線および第3信号配線が設定されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば有機材料を誘電体として用いたインターポーザまたは配線基板に配置された複数の配線を備える半導体装置に関する。
【背景技術】
【0002】
インターポーザ上に複数の半導体チップを搭載し、1個のパッケージに封止して、半導体装置として提供することが知られている。このような半導体装置の一例が、所謂、SIP(System In Package)あるいはMCM(Multi−Chip Module)である。
【0003】
一方、半導体装置の高速化および高集積化の要求は、近年ますます強くなっている。この要求に応じるために、例えばメモリ用半導体チップ(メモリ用チップ)を3次元的(3−D)に積み重ね、同じインターポーザに論理用半導体チップを搭載し、3−Dメモリ用チップと論理用半導体チップ(論理用チップ)との間をインターポーザに配置された多数の配線によって並列的に接続することが考えられている。3次元的に積み重ねられた半導体チップと2次元的に配置された半導体チップ間が接続されるため、このような半導体装置は、2.5次元(2.5−D)半導体装置とも称される。
【0004】
特許文献1には、高速信号伝送配線の実装構造が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2001−111408号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
高速化を図るために、3−Dメモリ用チップと論理用チップを並列的に接続する信号配線(以下、バス配線とも称する)の数(または本数)は、例えば1Kbit(1024bit)にも達する。すなわち、チップ間を接続するバス配線の幅(バス幅)が1Kbitと言うような広い幅となってきている。このようにバス幅を広くすることにより、1信号配線当たりのデータ転送速度が2Gbpsであれば、3−Dメモリ用チップと論理用チップとの間の合計のデータ転送速度は2Tbpsにも達するため、高速化を図ることが可能である。バス幅を広くするには、それぞれのチップ(ダイ)を別々のパッケージに封止し、パッケージの外部において外部配線を用いて接続するよりも、同じインターポーザにそれぞれのチップを搭載し、外部配線よりも配線幅の細いインターポーザの配線を用いて接続することが有効である。
【0007】
インターポーザは、例えばシリコンウェハによって形成することができる。この場合、インターポーザに配置される配線は、例えば周知の半導体製造技術を用いて、シリコンウェハに形成した配線層により形成することができる。例えばシリコンウェハの配線層に対してエッチング処理等を行うことにより、高密度の配線を形成することが可能となる。現在実用に供されているシリコンインターポーザは、例えば厚さが50〜100μm程度(以下、μmはumとも称する)のシリコンウェハを用いて形成されている。このようなシリコンインターポーザに3−Dメモリ用チップと論理用チップを搭載し、シリコンインターポーザに配置(形成)された高密度配線によって接続することにより、広いバス幅を実現することが可能となる。この場合、シリコンインターポーザは、低密度の配線が形成された支持パッケージ基板に搭載され、シリコンインターポーザの主面と裏面との間を電気的に接続するTSV(Through Silicon Via)によって、例えば搭載されたチップの端子と支持パッケージ基板の配線との間が接続されることになる。
【0008】
シリコンインターポーザは、半導体製造技術を用いて形成されるため、配線厚を非常に薄く、配線幅を細くすることが可能である。一例を述べると、平面視で見たとき、配線幅は0.5〜2.0umで、配線厚は1.0um程度にすることが可能である。また、シリコンウェハに多層の配線層を形成することにより、シリコンインターポーザに、3次元的に配線を配置することが可能である。すなわち、断面視で見たとき、インターポーザには、シリコンを誘電体として挟んで、シリコンの上下に配線が配置されていることになる。この場合、上下の配線間の距離、すなわち隣接した配線間距離は、例えば0.5um程度にすることが可能である。
【0009】
チップ間を接続するバス配線は、シリコンインターポーザにおいて3次元的に配置された配線によって構成される。この場合、3次元的に配置されたバス配線と平行し、バス配線間に挟まれるように、複数の電圧配線が配置される。この電圧配線には例えば接地電圧のような所定の電圧が供給され、電圧配線はバス配線間で信号が干渉(クロストーク)するのを防ぐためのシールド配線として用いられる。シリコンインターポーザでは、配線密度を高くすることが可能であるため、シールド配線とバス配線との距離を短くすることが可能となり、シールド配線によってクロストークを有効に低減することができる。また、配線の断面積が小さいため、単位長さあたりの電気抵抗が大きくなる。そのため、バス配線自体が、チップ間を接続する直列終端抵抗として作用することになる。その結果、チップ間を伝達する信号波形は鈍るが、信号の反射波を低減することが可能となり、良好な信号を伝達することが可能となる。
【0010】
一方、単位長さあたりの電気抵抗が大きいため、比較的高速な信号を伝達するバス配線として用いる場合には、短い配線長にすることが要求され、バス配線をレイアウトする際に制限が生じることになる。シリコンインターポーザは、半導体製造技術によって、1個のシリコンウェハに多数個形成したあと、シリコンウェハを切断することにより、取得される。半導体製造技術を用いて形成するため、シリコンインターポーザが形成されたシリコンウェハの単価が高くなり、シリコンインターポーザの単価も高くなってしまう。
【0011】
そこで、本発明者らは、シリコンの代わりに樹脂のような有機材料によって形成されたインターポーザ(以下、有機インターポーザとも称する)を用い、有機インターポーザに配置されている配線を信号配線(バス配線)として用いることを検討した。すなわち、有機インターポーザに3−Dメモリ用チップと論理用チップを搭載し、有機インターポーザに配置されている配線をバス配線として、チップ間を接続することを検討した。この場合、シリコンの代わりに、有機材料がバス配線間に挟まれた誘電体として機能することになる。有機インターポーザは、例えば有機(樹脂)材料に配線を形成し、配線が形成された有機材料の層を複数層積み重ねて、大きな有機パネルを形成する。この場合、1個の有機パネルには多数の有機インターポーザが形成され、有機パネルを切断することによって多数の有機インターポーザが取得されることになる。
【0012】
大きな有機パネルが、安価な有機材料の積み重ねによって形成することができるため、シリコンウェハに比べて安価となる。その結果、有機インターポーザもシリコンインターポーザに比べて安価になる。一方、有機インターポーザの場合、シリコンインターポーザのように配線幅を細くし、配線厚を薄くするように形成することが難しいため、配線密度はシリコンインターポーザに比べて低下する。配線の断面積が大きくなるため、単位長さあたりの電気抵抗を小さくすることが可能となり、シリコンインターポーザに比べて、格段に長い配線長の配線を用いても、高速な信号を伝達することが可能となる。その結果、バス配線のレイアウトの制限を緩和することが可能となる。
【0013】
しかしながら、有機インターポーザに配置された配線をバス配線として用いる場合、配線密度が低いため、シールド配線とバス配線との間の距離が長くなる。また、電気抵抗が小さいため、信号波形の変化が急峻になる。その結果、バス信号間のクロストークが大きくなると言う課題が生じる。
【0014】
特許文献1には、伝送用配線を往復する反射波に起因する時間的な揺らぎを抑えて、ジッタを低減する技術が記載されている。すなわち、特許文献1は、1個の配線における信号波形を良好に保つ技術を記載しているだけで、複数のバス配線間のおける信号干渉は記載されていない。また、有機インターポーザについても、全く開示されていない。
【0015】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0016】
一実施の形態に係わる半導体装置は、有機インターポーザまたは有機配線基板に配置され、第1端部と第2端部とを備えた第1信号配線と、有機インターポーザまたは有機配線基板に配置され、信号を伝達する第2信号配線と、第1信号配線の第1端部に接続された出力端子を有する第1出力回路と、第1信号配線の第2端部に接続された入力端子を有する第1入力回路と、第2信号配線に接続され、第2信号配線に信号を出力する第2出力回路と、第2信号配線に接続され、第2信号配線における信号を入力する第2入力回路とを備えている。ここで、第1出力回路は、出力端子におけるインピーダンスが、第1端部に伝達された波形に対して逆相方向の反射波を発生するように設定され、出力端子に周期的にデータを出力する。また、第1入力回路は、入力端子におけるインピーダンスが、第2端部に伝達された波形に対して同相方向の反射波を発生するように設定されている。さらに、第1信号配線における第1端部と第2端部との間の動的信号遅延時間の平均が、データの周期の半分に対して2以上の整数分の1となるように、第1信号配線が設定される。また、第2信号配線における動的信号遅延時間の最大値と最小値の差が、前記平均遅延の2倍を超えないように設定される。ここで、動的とは、1つの信号配線における信号の時間変動(ジッタ)を含むことを意味しており、あとで述べる静的とは、1つの信号配線における信号の時間変動を含まないことを意味している。
【0017】
また、他の一実施の形態に係わる半導体装置は、有機インターポーザまたは有機配線基板に配置され、それぞれ、クロック信号を伝達するクロック信号配線と、クロック信号に同期して信号を伝達する複数の信号配線とを有する、複数の配線束とを備えている。ここで、複数の配線束のうちの一の配線束は、第1端部と第2端部とを備えた第1信号配線と、第1信号配線と平行するように配置された第2信号配線および第3信号配線とを備えている。また、半導体装置は、第1信号配線の第1端部に接続された出力端子を有し、出力端子におけるインピーダンスが、第1端部に伝達された波形に対して逆相方向の反射波を発生するように設定され、出力端子に周期的にデータを出力する出力回路と、第1信号配線の第2端部に接続された入力端子を有し、入力端子におけるインピーダンスが、第2端部に伝達された波形に対して同相方向の反射波を発生するように設定された入力回路とを備えている。さらに、第1信号配線における第1端部と第2端部との間の平均遅延が、データの周期の半分に対して2以上の整数分の1となるように、第1信号配線が設定され、第2信号配線における信号遅延と第3信号配線における信号遅延との差が、平均遅延の2倍を超えないように、第2信号配線および第3信号配線が設定される。
【発明の効果】
【0018】
一実施の形態によれば、配線間隔の拡大あるいは配線密度の低下を抑制しながら、クロストークによる影響を抑制することが可能な安価な半導体装置を提供することができる。
【図面の簡単な説明】
【0019】
図1】(A)および(B)は、実施の形態1に係わるデータ送信の基本構成を説明する図である。
図2】(A)〜(C)は、実施の形態1に係わるデータ送信を説明するための説明図である。
図3】(A)および(B)は、実施の形態1に係わる入力回路および出力回路の構成を示す回路図である。
図4】バス配線の構成を示すブロック図である。
図5】(A)〜(C)は、クロストークによる影響を説明するための図である。
図6】実施の形態1に係わるアイパターンを示す図である。
図7】実施の形態1に係わる半導体装置の構造を示す断面図である。
図8】実施の形態1に係わる有機インターポーザの構造を示す断面図である。
図9】(A)および(B)は、バス配線部の構造を示す断面図である。
図10】実施の形態1に係わるバス配線部の構造を示す断面図である。
図11】(A)〜(C)は、実施の形態1に係わるアイパターンを示す図である。
図12】実施の形態1に係わるバス配線部の構成を示すブロック図である。
図13】実施の形態1に係わるバス配線束の構成を示すブロック図である。
図14】(A)〜(C)は、実施の形態1の変形例に係わるデータ送信を説明するための図である。
図15】(A)〜(C)は、実施の形態1に係わる信号配線の配線長を示す図である。
図16】(A)〜(C)は、実施の形態1に係わる信号配線の配線長を示す図である。
図17】実施の形態2に係わる出力回路の構成を示す回路図である。
図18】実施の形態2に係わる入力回路の構成を示す回路図である。
【発明を実施するための形態】
【0020】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【0021】
(実施の形態1)
<データ送信の基本構成>
まず、実施の形態1に係わる半導体装置に内蔵されるデータ送信の基本構成を説明する。ここで説明するデータ送信の基本構成を適用した半導体装置は、後で例を用いて説明する。
【0022】
図1は、実施の形態1に係わるデータ送信の基本構成を説明する図である。図1(A)は、データ送信の構成を示す模式的なブロック図である。図1(A)において、LLは、一対の端部LN1、LN2(以下、LN1は第1端部とも称し、LN2は第2端部とも称する)を備えた信号配線(第1信号配線)を示し、OBFは出力回路(第1出力回路)を示し、IBFは入力回路(第1入力回路)を示している。特に制限されないが、出力回路OBFは出力バッファ回路であり、入力回路IBFは入力バッファ回路である。実施の形態1に係わる信号配線LLは、有機インターポーザに配置された配線によって構成されており、出力回路OFBおよび入力回路IBFは、有機インターポーザに搭載されたチップに形成されている。
【0023】
出力回路OBFは出力端子ON1を備え、出力端子ON1は、信号配線LLの第1端部LN1に電気的に接続され、入力回路IBFは入力端子IN1を備え、入力端子IN1は信号配線LLの第2端部LN2に電気的に接続されている。
【0024】
出力回路OBFには、入力データinが供給され、この入力データinに応じた信号波形を、第1端部IN1に供給する。第1端部IN1に供給された信号波形は、信号配線LLを伝播して、第2端部LN2に到達する。入力回路IBFは、信号配線LLの第2端部LN2における信号波形を受信し、受信した信号波形に応じた出力データoutを形成し、出力する。
【0025】
実施の形態1においては、出力回路OBFには周期的なデータが入力データinとして供給される。この入力データinは例えば2値データであり、2値データの論理値が“1”のとき、所定の期間、論理値“1”に対応した電圧が、入力データinとして出力回路OBFに供給される。同様に、2値データの論理値が“0”のとき、所定の期間、論理値“0”に対応した電圧が、入力データinとして出力回路OBFに供給される。論理値に対応した電圧となっている上記所定の期間が、入力データinの1周期に相当する。そのため、入力データinの論理値が、例えば“1”、“1”(または“0”、“0”)と時系列的に連続した場合、出力回路OBFには、入力データinの2周期に渡って、論理値“1”(“0”)に対応する電圧が供給されることになる。一方、論理値が、“1”、“0”(または“0”、“1”)と変化した場合、出力回路OBFには、論理値“1”(“0”)に対応する電圧が1周期の期間供給され、次のタイミングでは、論理値“0”(“1”)に対応する電圧が1周期の期間供給されることになる。
【0026】
出力回路OBFはこの周期的な入力データinに応じた信号波形を出力端子ON1から第1端部LN1へ供給する。そのため、第1端部LN1に供給される信号波形の周期も、入力データinの周期と同じになる。図1(B)は、出力回路OBFの出力端子ON1から第1端部LN1へ供給される信号波形SOを示す波形図である。図1(B)において、横軸は時間を示し、縦軸は電圧を示している。
【0027】
図1(B)では、例として、時刻t0−t7の間に、論理値“1、0、1,0、0、1、1”が入力データinとして供給された場合の信号波形SOが描かれている。出力回路OBFは出力バッファ回路によって構成されているため、出力回路OBFの出力端子ON1から出力される出力データは、入力データinと同じ論理値となる。図1(B)では、出力データが論理値“1”の期間、出力端子ON1における信号波形SOの電圧はVdとなり、出力データが論理値“0”の期間、出力端子ON1における信号波形SOの電圧はVsとなる。そのため、入力データinの論理値が、上記したように変化すると、出力端子ON1における電圧は、図1(B)に実線で示すように変化することになる。図1(B)において、UIは、出力端子ON1に出力されるデータ(出力データ)の論理値の期間を示しており、出力回路OBFから出力されるデータの1周期を示している。
【0028】
このように、出力端子ON1から信号配線LLの第1端部LN1へ、データの周期UIの期間、出力する出力データの論理値に対応した電圧が供給される。出力回路OBFは、入力データinに従った出力データを時系列的に、第1端部LN1へ供給するため、第1端部LN1には、入力データinの論理値に応じた電圧の信号波形SOが供給されることになる。この信号波形SOが、信号配線LLを伝播して、第2端部LN2に到達する。
【0029】
入力回路IN1は、第2端部LN2に到達した信号波形SOに対応した出力データoutを形成する。この場合、入力端子IN1が接続されていない状態で、第2端部LN2から信号配線LLを見たときのインピーダンス(第2端部LN2のインピーダンス)と、第2端部LN2が接続されていない状態で、入力端子IN1から入力回路IBFを見たときのインピーダンス(入力端子IN1のインピーダンス)とが整合していないと、インピーダンス不整合となり、第2端部LN2において反射波が発生する。
【0030】
<反射波および再反射波>
第2端部LN2のインピーダンスと入力端子IN1のインピーダンスが整合していれば、信号配線LLの第2端部LN2に到達した信号波形SOに基づいた反射波は発生せず、信号波形SOは入力回路IBF内へ伝播することになる。一方、第2端部LN2のインピーダンスと入力端子IN1のインピーダンスとが不整合の場合、信号配線LLにおいて第2端LN2から第1端部LN1へ向かう反射波が発生することになる。
【0031】
この場合、入力端子IN1のインピーダンスが第2端部LN2のインピーダンスに比べて大きいと、第2端部LN2に到達した信号波形SOと同相方向の位相を有する反射波が発生する。原理的には、入力端部IN1のインピーダンスが高くなるのに従って、反射波の位相は、第2端部LN2に到達した信号波形SOの位相に近づき、入力端部IN1のインピーダンスが無限大に近づくと、第2端部LN2に到達した信号波形SOと同相の反射波が発生する。
【0032】
これに対して、入力端子IN1のインピーダンスが第2端部LN2のインピーダンスに比べて小さいと、第2端部LN2に到達した信号波形SOと逆相方向の位相を有する反射波が発生する。すなわち、入力端子IN1のインピーダンスが小さくなるのに従って、反射波の位相は、第2端部LN2に到達した信号波形SOに対して正反対の位相に近づき、入力端子IN1のインピーダンスが0に近づくと、第2端部LN2に到達した信号波形SOに対して正反対(逆相)の位相を有する反射波となる。
【0033】
第2端部LN2で発生した反射波は、信号配線LLを伝播して、第1端部LN1に到達する。このとき、出力端子ON1に接続されていない状態で、第1端部LN1から信号配線LLを見たときのインピーダンス(第1端部LN1のインピーダンス)と、第1端部LN1が接続されていない状態で、出力端子ON1から出力回路OBFを見たときのインピーダンス(出力端子ON1のインピーダンス)が不整合であれば、再度反射波が発生することになる。すなわち、第1端部LN1のインピーダンスと出力端子ON1のインピーダンスが不整合であれば、第1端部LN1に到達した反射波に基づいた反射波が発生することになる。本明細書では、反射波と反射波に基づいた反射波とを区別するために、反射波に基づいた反射波を再反射波とも称する。
【0034】
第1端部LN1で発生した再反射波は、信号配線LLにおいて、第2端部LN2へ向かって伝播することになる。伝播する再反射波の位相は、上記した反射波の位相と同様に、第1端部LN1と出力端子ON1とのインピーダンスの大小によって定まる。すなわち、出力端子ON1のインピーダンスが第1端部LN1のインピーダンスに比べて大きければ、再反射波の位相は、反射波と同位相方向になり、出力端子ON1のインピーダンスが無限大に近づけば、原理的には反射波と同位相に再反射波が発生することになる。反対に、出力端子ON1のインピーダンスが第1端部LN1のインピーダンスに比べて小さければ、再反射波の位相は、反射波と逆位相方向になり、出力端子ON1のインピーダンスが0に近づけば、原理的には反射波に対して逆位相を有する再反射波が発生することになる。
【0035】
第2端部LN2と入力端子IN1との間でインピーダンスが不整合となっていると、信号配線LLを伝播して第2端部LN2に到達した再反射波に基づいて、さらに反射波(再々反射波)が発生することになる。すなわち、第1端部LN1と第2端部LN2との間で、反射が繰り返され、多重反射することになる。信号配線LLには、損失が存在するため、信号配線LLを伝播する信号波、反射波、再反射波および再々反射波等は、減衰することになる。反射を繰り返すことにより発生する反射波(再々反射波等)は、減衰が大きくなるため、本明細書では再反射波までを例として説明をする。
【0036】
また、信号配線LLは、例えばその断面積、配線長、材質および配置等で定まる寄生抵抗成分、寄生容量成分および寄生インダクタ成分を有する。そのため、信号配線LLは、これらの成分によって定まる信号遅延時間τを有することになる。例えば、第1端部LN1に供給された信号波形SOは、信号配線LLの有する信号遅延時間τだけ遅れて、第2端部LN2に到達することになる。同様に、第2端部LN2で発生した反射波は、信号配線LLの信号遅延時間τだけ遅れて第1端部LN1に到達することになり、第1端部LN1で発生した再反射波も、信号遅延時間τだけ遅れて第2端部LN2に到達することになる。
【0037】
<入力回路および出力回路の構成>
この実施の形態1においては、出力回路OBFの出力端子ON1のインピーダンスが、第1端部LN1に比べて小さくなるように設定される。一方、入力回路IBFの入力端子IN1のインピーダンスは、第2端部LN2に比べて大きくなるように設定される。通常は、反射波および再反射波の発生を防ぐために、入力回路IBFおよび出力回路OBFに、インピーダンスの整合を図るための終端抵抗を設けることが行われる。これに対して、実施の形態1に係わる入力回路IBFおよび出力回路OBFは、終端抵抗を有していない。図3を参照にして、入力回路IBFおよび出力回路OBFの構成を説明する。図3は、実施の形態1に係わる入力回路および出力回路の構成を示す回路図である。ここで、図3(A)は出力回路OBFの構成を示し、図3(B)は入力回路IBFの構成を示している。
【0038】
出力回路OBFは、入力データinに従った信号波形を形成する出力回路部OBFPを備えている。出力回路部OBFPは、複数のPチャンネル型トランジスタ(以下、P型トランジスタとも称する)と複数のNチャンネル型トランジスタ(以下、N型トランジスタとも称する)によって構成されているが、図3(A)には、出力回路部OBFPの出力端子ONN1に接続されたP型トランジスタTP0とN型トランジスタTN0のみが示されている。P型トランジスタTP0とN型トランジスタTN0は、それぞれのソース・ドレイン経路が、電圧Vdと電圧Vsとの間に直列的に接続されている。また、それぞれのゲートが共通に接続され、図示しない前段から入力信号が供給される。このP型トランジスタTP0とN型トランジスタTN0によってCMOS型のインバータ回路が構成されている。
【0039】
CMOS型インバータ回路の出力は、出力端子ONN1に接続されている。また、出力端子ONN1と電圧VdおよびVsとの間には、保護用のダイオードD1、D2が接続されている。これにより、図示しない前段からの入力データinに従った信号がCOMS型インバータ回路に供給され、COMS型インバータ回路の出力が出力端子ONN1に供給されることになる。通常であれば、出力回路OBFの出力端子ON1と出力回路部OBFPの出力端子ONN1との間に、破線で示す終端抵抗(直列終端抵抗)RZ1が直列的に接続される。この終端抵抗RZ1を直列接続することによって、P型トランジスタTP0またはN型トランジスタTN0がオン状態となったとき、電圧Vdまたは電圧Vsと出力端子ON1との間に直列の終端抵抗RZ1が介在するようになり、出力端子ON1のインピーダンスを大きくすることが可能となる。インピーダンスを大きくすることにより、インピーダンスの整合を図ることが可能となる。
【0040】
これに対して、この実施の形態1においては、出力回路部OBFPの出力端子ONN1と出力回路OBFの出力端子ON1との間には、終端抵抗RZ1が接続されていない。これにより、P型トランジスタTP0またはN型トランジスタTN0がオン状態となったとき、出力端子ON1のインピーダンスが小さくなるようにされている。
【0041】
また、入力回路IBFは、出力データoutを形成する入力回路部IBFPを備えている。入力回路部IBFPも、複数のP型トランジスタおよびN型トランジスタによって構成されているが、図3(B)には、入力回路部IBFPの入力端子INN1に接続されたP型トランジスタTP1とN型トランジスタTN1のみが描かれている。このP型トランジスタTP1およびN型トランジスタTN1は、CMOS型のインバータ回路を構成するように、それぞれのソース・ドレイン経路は、電圧VdとVsとの間に接続され、それぞれのゲートは、入力端子INN1に接続されている。また、入力回路部IFBPは、入力端子INN1と電圧Vd、Vsとの間に接続された保護用のダイオード素子D3、D4を備えている。
【0042】
入力回路部IBFPの入力端子INN1と入力回路IBFの入力端子IN1との間は電気的に接続されている。通常であれば、図3(B)において、破線で示した終端抵抗(並列終端抵抗)RZ2が、入力端子IN1、INN1と例えば電圧Vsとの間に接続されている。この場合、N型トランジスタTN1と終端抵抗RZ2とが並列接続されることになるため、入力端子IN1のインピーダンスを小さくすることが可能となり、インピーダンスの整合を図ることが可能となる。
【0043】
これに対して、実施の形態1においては、終端抵抗RZ2は、入力端子IN1、INN2と電圧Vs(Vd)間に接続されない。これにより、入力端子IN1のインピーダンスを大きくすることができる。
【0044】
なお、出力端子ON1および入力端子IN1のインピーダンスを所望の値に設定するために、保護用のダイオード素子D1〜D4は取り除いてもよい。
【0045】
<データ送信の基本的原理>
図2は、実施の形態1に係わるデータ送信を説明するための説明図である。ここで、図2(A)は、図1(A)に示した出力回路OBFの出力端子ON1から第1端部LN1に供給される信号波形を示している。図2(A)において、横軸は時間を示し、縦軸は電圧を示している。図1(B)に示すように、第1端部LN1には、連続した論理値に対応した信号波形SOが供給されるが、説明を容易にするために、図2(A)には、1つの論理値に対応した信号波形SOiのみが描かれている。
【0046】
図2(B)は、第2端部LN2における信号波形の合成を説明するための図である。図2(A)と図2(B)との間に示した矢印2−1および2−2は、図2(B)の上側に示した信号波形SIPiと下側に示した信号波形SIRiが、信号波形SOiに基づいていることを示している。また、図2(B)において、信号波形SIPiとSIRiとの間に描かれている符合2−12は、信号波形SIPiとSIRiとを合成することを示している。
【0047】
図2(C)は、第2端部LN2で合成された信号波形を説明するための図である。図2(B)と図2(C)との間に示した符合2−3は、合成2−12によって、図2(C)に示す信号波形が形成されることを示している。なお、図2(B)および(C)においても、横軸は時間を示し、縦軸は電圧を示している。
【0048】
図1および図2を用いて、実施の形態1に係わるデータ送信の基本的原理を説明する。
【0049】
実施の形態1では、信号配線LLにおける信号の遅延時間(信号遅延時間)τ、すなわち第1端部LN1と第2端部LN2との間を伝播する信号遅延時間が、信号配線LLに供給されるデータの周期UIの半分を2以上の整数(整数変数)n分の1で割った値に設定される。信号遅延時間τとデータの周期UIとの関係を数式で示すと、式(1)のようになる。
【0050】
【数1】
【0051】
ここで、nは、2以上の整数である。信号波形SOiが、図1(A)に示すように、信号配線LLを往復SSLすると考えた場合、往復の信号遅延時間2τは、周期UI/整数nとなる。
【0052】
例えば、整数nが2の場合、信号遅延時間τは、UI/(2×2)となり、信号遅延時間τは、データの周期UIの約4分の1に設定される。ここでは、信号配線LLの配線長、すなわち第1端部LN1と第2端部LN2との間の長さを調整して、信号配線LLにおける信号遅延時間τを、データの周期UIの約4分の1となるように設定した場合を例として説明する。信号波形SOiが往復すると考えた場合には、往復の信号遅延時間2τは、データの周期UIの約2分の1となるように設定される。
【0053】
図2(B)の信号波形SIPiは、信号配線LLを伝播して第2端部LN2に到達した信号波形SOiの波形を示している。図2(A)に示すように、信号波形SOiは、電圧Vsから電圧Vdへ変化し、データの周期UIの期間だけ電圧Vdに維持され、その後電圧Vsへ向けて変化する波形である。図1の例に従えば、信号波形SOiは、論理値“1”に相当する信号波形である。信号配線LLには損出が存在するため、信号波形SOiが信号配線LLを伝播し、第2端部LN2に到達するときには、信号波形SOiの振幅は小さくなっている。そのため、図2(B)では、信号波形SIPiは、電圧Vsよりも高い電圧と電圧Vdよりも低い電圧との間で変化している。また、信号波形SIPiは、信号波形SOiの変化に比べて、信号配線LLの信号遅延時間τだけ遅延して変化することになる。
【0054】
図2(B)において、実線で示した信号波形SIRi1は第2端部LN2に到達した信号波形SIPiに基づいた反射波を示し、破線で示した信号波形SIRi2は第2端部LN2に到達した再反射波を示している。反射波(信号波形SIRi1)は、入力端子IN1のインピーダンスが大きく設定されているため、信号波形SIPiと同相(同相方向)の位相を有し、信号波形SIPiと実質的に同時に発生する。
【0055】
反射波(信号波形SIRi1)は、信号配線LLにおいて第2端部LN2から第1端部LN1へ向かって伝播し、信号遅延時間τ後に第1端部LN1に到達する。このとき、出力端子ON1のインピーダンスは小さく設定されているため、インピーダンス不整合によって発生する再反射波の位相は、反射波(信号波形SIRi1)の位相とは逆方向の位相となる。この再反射波は、信号配線LLにおいて第1端部LN1から第2端部LN2へ向かって伝播し、信号遅延時間τ後に第2端部LN2に到達する。第2端部LN2で発生した反射波(SIRi1)が、信号配線LLを往復して、再反射波(SIRi2)として第2端部LN2に到達するまでの時間は、2倍の信号遅延時間2τ(信号配線LLの往復信号遅延時間)となる。このとき、第2端部LN2に到達する再反射波SIRi2の位相は、反射波SIRi1の位相に対して逆方向の位相となる。すなわち、第2端部LN2において合成される再反射波SIRi2は、反射波SIRi1に対して信号遅延時間2τだけ遅延し、反射波に対して逆位相の電圧を有することになる。
【0056】
図2(B)では、再反射波(SIRi2)は、反射波(SIRi1)が電圧Vd側へ変化した後、信号遅延時間2τだけ遅延して、電圧Vsよりも負側の電圧へ変化する。また、反射波(SIRi1)が電圧Vs側へ変化した後、信号遅延時間2τだけ経過して、再反射波(SIRi2)は、電圧Vdに向けて変化することになる。第2端部LN2においては、反射波(SIRi1)と再反射波(SIRi2)とが合成されて、合成の反射波である信号波形SIRiが発生することになる。概略的に述べると、図2(B)において、斜線で埋めた期間P1においては、反射波(SIRi1)の電圧と再反射波(SIRi2)の電圧が重畳され、信号波形SIRiの電圧は電圧Vd側に上昇する。同様に、斜線で埋めた期間P3においても、反射波(SIRi1)の電圧と再反射波(SIRi2)の電圧が重畳されるが、信号波形SIRiの電圧は電圧Vs側に下降することになる。一方、期間P1とP3の間の期間P2においては、反射波(SIRi1)の電圧と再反射波(SIRi2)の電圧が互いに相殺され、信号波形SIRiの電圧は電圧Vsに近い値となる。
【0057】
第2端部LN2においては、図2(B)に示した信号波形SIPiと信号波形(合成反射波)SIRiとが合成されることになる。この合成により、図2(C)に示すように期間P1においては、電圧Vd側に変化し、電圧Vd側の電圧を維持する信号波形SIPiと、同じく電圧Vd側に変化し、電圧Vd側の電圧を維持する信号波形SIRiとが重畳され、第2端部LN2における信号波形SIiの電圧は、電圧Vdよりも高い電圧へ変化し、高い電圧を維持することになる。また、期間P3においては、電圧Vs側へ変化し、電圧Vs側の電圧を維持する信号波形SIPiと、電圧Vs側よりも低い電圧を維持し、電圧Vs側に向かう信号波形SIRiとが重畳され、第2端部LN2における信号波形SIiの電圧は、電圧Vsよりも低くなる。さらに、期間P1と期間P3との間の期間では、信号波形SIRiが電圧Vsに近い電圧となっているため、信号波形SIiの電圧は、信号波形SIPiの電圧に近い電圧(Vd側の電圧)となる。すなわち、第2端部LN2において、信号波形が変化するとき、期間P1およびP3において角状の電圧変化が発生する。
【0058】
信号配線LLに隣接して、平行するように他の信号配線(図示しない)が、有機インターポーザに配置され、この他の信号配線(第2信号配線)に図示しない入力回路(第2入力回路)および出力回路(第2出力回路)が接続され、第2信号配線を介して信号の送受信が行われる場合を考える。すなわち、第2出力回路から信号が第2信号配線に出力され、第2信号配線を伝播した信号が第1入力回路に入力される場合を考える。この場合、期間P1または期間P3において、第2信号配線からのクロストークによりノイズが、信号配線LLに伝播して、第2端部LN2における信号波形SIiの電圧が変化しても、誤った論理値(例では論理値“0”)と判定されるのを防ぐことが可能となる。
【0059】
例えば、期間P1(信号遅延時間2τ)において、信号配線LLに隣接した第2信号配線から寄生容量を介して、電圧Vdから電圧Vsへ向かうようなクロストークノイズが伝播された場合、このクロストークノイズによって、第2端部LN2における信号波形SIiの電圧が、電圧Vs側に変化することになる。しかしながら、期間P1において、信号波形SIiの電圧は、電圧Vdよりも高くなっているため、クロストークノイズによって信号波形SIiの電圧が下げられても、信号波形SIiを電圧Vdに近い値に維持することが可能となり、入力回路IBFが誤った論理値として判定するのを防ぐことが可能である。
【0060】
同様に、期間P3においては、隣接する第2信号配線から、電圧Vsから電圧Vdへ向かうようなクロストークノイズが伝播された場合には、信号波形SIiの電圧は、電圧Vd側に変化するが、この期間P3では、信号波形SIiの電圧は電圧Vsよりも低くなっているため、信号波形SIiを電圧Vsに近い値に維持することが可能となり、入力回路IBFが誤った論理値として判定するのを防ぐことが可能となる。
【0061】
言い換えるならば、第1信号と第2信号の静的遅延時間が等しいとした場合に,隣接する第2信号配線における動的信号遅延時間の最大値と最小値との間の差が、信号遅延時間2τ以下であれば、隣接する第2信号配線における信号の変化に基づくクロストークによる影響を低減することが可能となり、誤った論理値として判定されるのを防ぐことが可能となる。すなわち、第2信号配線における信号の立ち上がり/立下り時刻が、信号遅延時間2τの区間内になるように、例えば第2信号配線の配線長、第2出力回路および第2入力回路の構成を設定することにより、クロストークによる影響を低減することが可能となる。
【0062】
また、期間P1およびP3においては、第2端部LN2における信号波形SIiの電圧変化量を大きくすることが可能であるため、信号配線LLにおける信号波形の鈍りを改善することが可能となる。すなわち、信号波形Siiが、電圧Vdへ上昇(rise)する時間および電圧Vsへ下降(fall)する時間を改善することが可能である。
【0063】
実施の形態1においては、信号配線LLは有機インターポーザに配置された配線により構成されている。有機インターポーザは、その配線抵抗が小さいため、上記したように第1端部と第2端部間で多重反射を発生させることにより、反射波および再反射波の電圧を第2端部LN2で利用して、クロストークによる影響を低減することが可能である。この実施の形態1においては、反射波および再反射波を利用するために、信号配線LLにおける信号遅延時間、出力回路OBFの出力インピーダンス(出力端子ON1のインピーダンス)および入力回路IBFの入力インピーダンス(入力端子IN1のインピーダンス)が、上記したように設定されている。通常であれば、図3で述べたように、インピーダンス整合を図るために、出力回路OBFおよび入力回路IBFには、終端抵抗RZ1、RZ2が接続される。しかしながら、この実施の形態1においては、終端抵抗RZ1、RZ2が接続されない。そのため、終端抵抗RZ1、RZ2で消費される消費電力の低減を図ることが可能となり、半導体装置の省電力化も図ることが可能となる。
【0064】
<同時スイッチング出力(SSO:Simultaneous Switching Output)>
信号配線LLに隣接して配置された信号配線(第2信号配線)との間のクロストークを例にして説明したが、複数の信号配線が平行して、延在するように配置され、それぞれの信号配線に供給される信号が、実質的に同時に変化する場合(同時スイッチング出力)に、この実施の形態1は有効である。
【0065】
同時スイッチング出力の一例として、先に述べた3−Dメモリ用チップと論理用チップを並列的に接続するバス配線がある。図4は、バス配線の構成を示すブロック図である。バス配線は、互いに平行して、延在するように有機インターポーザに配置されている。上記したように例えば1Kbitのバス配線が、有機インターポーザに配置されているが、図4には、このバス配線のうち6個のバス配線がLL1〜LL6として例示されている。バス配線LL1〜LL6のそれぞれが、図1(A)で示した信号配線LLに相当し、第1端部LN1と第2端部LN2を有している。なお、図4では、符合LN1およびLN2は、バス配線LL3にのみ付されている。
【0066】
図4において、OBF1〜OBF6は、出力回路を示し、それぞれが図1(A)に示した出力回路OBFに相当し、出力回路OBF1〜OBF6の出力端子(図1のON1に相当)が、対応するバス配線LL1〜LL6の第1端部LN1に接続されている。また、IBF1〜IBF6は、入力回路を示し、それぞれが図1(A)の入力回路IBFに相当し、入力回路IBF1〜IBF6の入力端子(図1のIN1に相当)が、対応するバス配線LL1〜LL6の第2端部LN2に接続されている。
【0067】
有機インターポーザに搭載された2個のチップのうち、1個のチップに入力回路IBF1〜IBF6が内蔵され、別のチップに出力回路OBF1〜OBF6が内蔵されている。バス配線LL1〜LL6は、有機インターポーザに配置され、バス配線LL1〜LL6によって2個のチップ間が電気的に、並列に接続されている。
【0068】
出力回路OBF1〜OBF6は、実質的に同時に、バス配線LL1〜LL6に供給する信号波形を変化させる。バス配線LL1〜LL6のそれぞれに供給される信号波形が、実質的に同時に変化しても、例えばバス配線LL1〜LL6の配線長の相違等によって、入力回路IBF1〜IBF6のそれぞれに到達する信号波形の信号遅延時間が異なることがある。信号遅延時間が異なると、例えば1個のバス配線に注目したとき、注目バス配線を伝播する信号に比べて、時間的に先または/および後に変化する信号波形が複数存在することになり、複数回クロストークが発生し、注目バス配線に、複数回に渡ってクロストークノイズが伝播することになる。例えば、バス配線LL1〜LL6間で互いに信号遅延時間が異なっていると仮定した場合、注目バス配線をバス配線LL3とすると、バス配線LL1、LL2およびLL4〜LL5から、注目バス配線LL3へ複数回のクロストークノイズが伝播されることになる。
【0069】
<逆相クロストークによる影響>
図5は、クロストークによる影響を説明するための図である。図5(A)は、図4に示したバス配線LL1〜LL6のうち、バス配線LL1〜LL5を伝播する信号波形を示し、図5(B)は、注目バス配線LL3の第2端部LN2における信号波形を示している。図5(C)は、注目バス配線LL3の第2端部LN2(入力回路IBF2の入力端子)におけるアイパターンを示している。なお、図5(A)〜(C)において、横軸は時間を示し、縦軸は電圧を示している。
【0070】
図5(A)において、上側の信号波形は、バス配線LL1、LL2、LL4およびLL5における信号波形を示し、下側の信号波形は、注目バス配線LL3における信号波形を示している。図5(A)の下側に示した注目バス配線LL3における信号波形は、クロストークによる影響を受けていない場合の信号波形である。図5(A)および(B)では、出力回路OBF1〜OBF5は、同時スイッチング出力で、バス配線LL1〜LL5へ信号波形を出力している。このとき、出力回路OBF1、OBF2、OBF4およびOBF5は、互いに同相の信号をバス配線LL1、LL2、LL4およびLL5に供給し、出力回路OBF3は、出力回路OBF1、OBF2、PBF4およびOBF5が出力する信号とは逆相の信号を注目バス配線LL3へ供給する場合を示している。この場合、逆相のクロストークノイズが、バス配線LL1、LL2、LL4およびLL5から、バス配線LL3へ与えられることになる。
【0071】
すなわち、注目バス配線LL3における信号波形SL3が、電圧Vsから電圧Vdへ変化するとき、バス配線LL1、LL2、LL4およびLL5における信号波形SL1、SL2、SL4およびSL5は、電圧Vdから電圧Vsへ変化し、注目バス配線LL3における信号波形SL3の電圧変化を抑制する方向のノイズが発生することになる。同様に、注目バス配線LL3における信号波形SL3が、電圧Vdから電圧Vsへ変化するとき、バス配線LL1、LL2、LL4およびLL5における信号波形SL1、SL2、SL4およびSL5は、電圧Vsから電圧Vdへ変化し、注目バス配線LL3における信号波形SL3の電圧変化を抑制する方向のノイズが発生することになる。
【0072】
図5(A)において、矢印5−1はクロストークを示している。この場合、信号波形L1、SL2、SL4およびSL5の電圧変化がクロストークノイズとなるため、矢印5−1で示したクロストークは、信号波形SL1、SL2、SL4およびSL5の電圧変化を微分した波形(微分波形)にほぼ相当する。
【0073】
バス配線LL1〜LL5における信号遅延時間が異なると、バス配線LL1、LL2、LL4およびLL5のそれぞれにおける信号波形の変化により、複数回クロストークノイズが発生し、生じたクロストークノイズによって、注目バス配線LL3における信号波形は変形(矢印5−2)し、図5(B)に示すような信号波形になる。すなわち、注目バス配線LL3の第2端部LN2においては、信号波形SL3が電圧Vdに向かって変化するときに、信号波形SL1、SL2、SL3およびSL4の電圧Vsへ向かう変化によって生じるクロストークノイズSL1E、SL2E、SL4EおよびSL5Eによって、変化が抑制される。これにより、信号波形SL3が電圧Vdに向かって変化するとき、初期の期間PP1では、信号波形SL3は電圧Vdよりも低い電圧となる。
【0074】
図5(B)では省略されているが、信号波形SL3が、電圧VdからVsに向けて変化するときにも、クロストークノイズSL1E、SL2E、SL4EおよびSL5Eによって、変化が抑制されることになる。
【0075】
初期の期間PP1において、第2端部LN2における信号波形SL3の電圧変化が抑制されるため、図5(C)に示すように、アイパターンはEY1の領域において電圧が低くなっており、図5(A)に示した信号波形SL3のような長方形にはなっていない。このEY1の領域おいて、入力回路IBF3が信号波形SL3の電圧を判定すると、誤った論理値として判定することが考えられ、誤動作となる。
【0076】
<逆相クロストークによる影響の低減>
図2において説明したように、実施の形態1においては、多重反射を用いることにより、信号配線LL(注目バス配線LL3)の第2端部LN2における電圧が、期間P1においては電圧Vdを超えるようにされ、期間P3においては電圧Vsよりも低くなる。そのため、図2に示した期間P1が、図5に示した期間PP1と同じか長く、重なるようにすれば、クロストークノイズSL1E、SL2E、SL4EおよびSL5Eによりバス配線LL3の第2端部LN2の電圧が抑制されても、この第2端部LN2の電圧を電圧Vdに近づけることが可能となり、誤動作の発生を防ぐことが可能となる。同様に、クロストークノイズSL1E、SL2E、SL4EおよびSL5Eによって、バス配線LL3の第2端部LN2の電圧が電圧Vsへ変化するのを抑制している期間と、図2(C)に示した期間P3とが重なるようにすることで、バス配線LL3の第2端部LN2における電圧を電圧Vsに近づけることが可能となる。
【0077】
この実施の形態1においては、複数のバス配線のそれぞれが有する信号遅延時間のうち、最も大きな信号遅延時間(最大値)と最も小さな信号遅延時間(最小値)との差Δtが、信号配線LL(注目バス配線LL3、第1信号配線)の信号遅延τに対して半分になるように、バス配線が設定される。図5(A)を参照して説明すると、最大値の信号遅延時間を有するのはバス配線(第2信号配線または第3信号配線)LL5であり、最小値の信号遅延時間を有するのはバス配線LL1(第3信号配線または第2信号配線)であり、信号波形SL1の電圧が変化するタイミングと、信号波形SL5が変化するタイミングとの間の時間差が、上記した差Δtに相当することになる。信号遅延時間の最大値と最小値との間の差Δtと、信号遅延時間τとの関係を数式で表すと、式(2)となる。
【0078】
【数2】
【0079】
すなわち、信号遅延時間差Δtが、注目バス配線LL3の信号遅延時間τの2倍(2τ)を超えないように設定する。望ましくは、次式(3)のように、信号遅延時間差Δtは、信号遅延時間τの半分(τ/2)である。この実施の形態1は、主に式(3)に示した望ましい状態を説明する。
【0080】
【数3】
【0081】
バス配線LL1〜LL6のそれぞれが同じ断面積を有している場合、それぞれの信号遅延時間は、物理的な配線長によって定めることができる。バス配線の配線長と信号遅延時間との関係は、式(4)によって表される。
【0082】
【数4】
【0083】
ここで、Lは配線長を示し、tpdは信号遅延時間を示し、cは真空中の光速度を示し、εは配線周辺の絶縁膜の比誘電率を示し、μは配線周辺の絶縁膜の比透磁率を示している。信号遅延時間τを表す式(1)を信号遅延時間tpdとして式(4)に代入すると、信号配線LL(バス配線LL3)の配線長Lは、式(5)によって求められる。
【0084】
【数5】
【0085】
望ましくは、信号遅延時間差Δtは、信号遅延時間τの半分であるため、隣接して配置される複数のバス配線のうち、最大値の信号遅延時間となるバス配線の配線長Ln,maxと、最小値の信号遅延時間となるバス配線の配線長Ln,minとの間の配線長差(Ln,max−Ln,min)が、式(6)のように、信号遅延時間τを有する注目バス配線の半分(L/2)を超えないように、それぞれのバス配線の配線長を設定する。
【0086】
【数6】
【0087】
すなわち、隣接して配置される複数のバス配線は、配線長Ln,minを有する最小配線長のバス配線と、配線長Ln,maxを有する最大配線長のバス配線との間の配線長を有するように設定される。
【0088】
図5を例にして述べると、最大配線長のバス配線がLL5となり、最小配線長のバス配線はLL1となる。残りのバス配線LL2、LL4およびLL6のそれぞれは、バス配線LL1とバス配線LL5との間の配線長を有するように設定される。また、バス配線LL3の配線長Lは、式(5)によって定まることになる。なお、このバス配線LL3もバス配線LL1とLL5の間の配線長を有している。
【0089】
図6は、実施の形態1に係わるアイパターンを示す図である。図6は、上記したようにして、最大配線長のバス配線と最小配線長のバス配線との間の信号遅延時間差Δtが、注目バス配線LL3の信号遅延時間τの半分を超えないように、複数のバス配線の配線長を設定した場合のバス配線LL3の第2端部LN2における信号変化を求めて作成したアイパターンである。同図においても、横軸は時間を示し、縦軸は電圧を示している。図2で説明したように多重反射によって、第2端部LN2における信号波形の電圧は、信号波形が変化するとき、電圧Vdを超えるように、または電圧Vsよりも低くなるように変化する。簡単に述べるならば、バス配線LL3を伝播する信号波形が変化するとき、電圧Vdを超える角または電圧Vsよりも低くなる角が発生する。この角の領域(P1、P3)において、他のバス配線からのクロストークノイズがバス配線LL3に与えられることになる。そのため、図6のアイパターンは、図5(C)に示したような領域EY1を有しておらず、図5(A)に示した信号波形SL3と同様な長方形となっている。
【0090】
バス配線LL1〜LL6として、有機インターポーザに配置された配線を用いているため、バス配線での損失はシリコンインターポーザの配線に比べて少ないが、多重反射を用いているため、バス配線の第2端部LN2における信号波形の電圧振幅は小さくなっている。しかしながら、アイパターンが長方形となっているため、図6に示すように、アイパターンは、基準電圧Vrefを境にして、高い電圧方向に電位差ΔVの範囲で安定して開いており、また低い電圧方向に電位差ΔHの範囲で安定して開いている。そのため、入力回路IBFは、基準電圧Vrefと第2端部LN2の電圧とを任意のタイミングで比較し、伝達された信号波形の論理値を判定することが可能となる。すなわち、タイミング余裕を確保することが可能となる。
【0091】
<半導体装置の構造>
次に、実施の形態1に係わる半導体装置の構造を説明する。ここでは、有機インターポーザに搭載された3−Dメモリ用チップと論理用チップとを備えた半導体装置を例として説明する。図7は実施の形態1に係わる半導体装置の構造を示す断面図である。図7には、プリント基板PRT−Bに搭載された状態の半導体装置SLSが描かれている。このような半導体装置は、所謂ネットワークメモリあるいはLPDDR5等の高速メモリを搭載したモジュールに使われる。
【0092】
半導体装置SLSは、特に制限されないが、BGA(Ball Grid Arry)パッケージに封止されている。すなわち、半導体装置SLSは、BGA基板BGA−Sの主面に搭載された複数の有機インターポーザと、それぞれの有機インターポーザの主面に搭載された複数の半導体チップ(ダイ)を備えている。図面が複雑になるのを避けるために、図7にはBGA基板BGA−Sに搭載された1個の有機インターポーザOMIと、この有機インターポーザOMIの主面に搭載された3−Dメモリチップ3DMDおよび論理用チップ1LDのみが描かれている。
【0093】
3−Dメモリチップ3DMDは、3次元的に積層された5個のメモリチップMCH0〜MCH4とメモリチップMCH0〜MCH4間を電気的に接続するバンプBMP−Mとを備えている。同図では、最も左側に配置されたバンプについてのみ符合BMP−Mが付されている。有機インターポーザOMIの主面の所定の第1領域に、3−Dメモリチップ3DMDが搭載され、3−Dメモリチップ3DMDと有機インターポーザOMIの主面に配置された配線との間が、インターポーザバンプBMP−IMによって電気的に接続されている。同図では、最下位層のメモリチップMCH0と有機インターポーザOMIの主面に配置された配線との間を接続するインターポーザバンプBMP−IMのみが示されている。また、符合BMP−IMは、最も左側に配置されたインターポーザバンプのみに付されている。
【0094】
有機インターポーザOMIの主面の所定の第2領域には、論理用チップ1LDが搭載され、論理用チップ1LDと有機インターポーザOMIの主面に配置された配線との間がインターポーザバンプBMP−ILによって電気的に接続されている。論理用チップ1LDと有機インターポーザOMIとを接続するインターポーザバンプについては、最も右側に示したものについてのみ符合BMP−ILが付されている。
【0095】
有機インターポーザOMIは、後で図8を用いて説明するが、複数の配線層を備えている。この配線層によって形成された配線によって、3−Dメモリチップ3DMDに接続されたインターポーザバンプと論理用チップ1LDに接続されたインターポーザバンプとの間が接続されている。同図には、3−Dメモリチップ3DMDと論理用チップ1LDとの間を接続するバス配線部BLLが破線で囲まれている。このバス配線部BLLには、互いに隣接して、平行に延在する複数のバス配線LLが含まれている。また、有機インターポーザOMIは、複数の貫通ビアであるPTV(Plated Through Via:ドット埋め領域)を備えており、貫通ビアであるPTV1を介して、有機インターポーザOMIの主面に配置された配線と裏面に配置された配線との間が電気的に接続されている。なお、貫通ビアPTV1についても、最も左側に示したものについてのみ符合PTV1が付されている。
【0096】
BGA基板BGA−Sの主面に配置された配線と有機インターポーザOMIの裏面に配置された配線との間にはバンプBMP−Bが配置され、有機インターポーザOMIの裏面配線とBGA基板BGA−Sの主面配線との間が電気的に接続されている。BGA基板BGA−Sの裏面に配置された配線とプリント基板PRT−Bの主面に配置された配線との間が、ボール電極BALLによって電気的に接続されている。BGA基板BGA−Sは、図示しないが、主面に配置された主面配線と裏面に配置された裏面配線との間を接続する層間配線を備えており、所望の主面配線と所望の裏面配線間が、層間配線によって接続されている。なお、有機インターポーザOMIとBGA基板BGA−Sとの間を接続するバンプおよびBGA基板とプリント基板PRT−Bとの間を接続するバンプ電極についても、同図において最も左側に示したものについてのみ、符合BMP−BおよびBALLが付されている。
【0097】
図8は、実施の形態1に係わる有機インターポーザOMIの構造を示す断面図である。有機インターポーザOMIは、ガラスあるいはRF4系の材料によって形成されたコア基板OM−Cと、コア基板OM−Cの主面および裏面にそれぞれ積層された複数の配線層および複数の樹脂層を備えている。ここでは、積層された配線層および樹脂層が3層の場合を例にして説明するが、これに限定されるものではない。なお、コア基板OM−Cの厚さは、例えば200umである。
【0098】
コア基板OM−Cの主面および裏面に第1層目の配線層が形成され、所望の形状に加工され、所望の形状を有する第1層目の配線OM−M11、OM−M21が形成される。その後、樹脂層OM−I11、OM−I21が積層される。樹脂層OM−I11、OM−I21の上側に、配線層が形成され、所望の形状に加工される。これにより、所望の形状を有する第2層目の配線OM−M12、OM−M22が形成されることになる。その後、樹脂層OM−I12、OM−I22が積層され、樹脂層OM−I12、OM−I22の上側に、配線層が形成され、所望の形状に加工されて、所望の形状を有する第3層目の配線OM−M13、OM−M23が形成されることになる。また、第3層目の配線の上側に、樹脂層OM−I13、OM−I23が積層される。同図では省略しているが、この樹脂層OM−I13、OM−I23の上側に、配線層が形成され、所望の形状に加工され、インターポーザバンプBMP−IM(BMI−IL)およびバンプBMP−Bが接続される。
【0099】
これにより、それぞれの配線は樹脂層によって囲まれることになる。配線間を電気的に接続する箇所には、配線間に挟まれた樹脂層に開口部を設け、開口部を介して配線間が電気的に接続するように、開口部に導電層が埋め込まれる。また、コア基板OM−Cには、複数の貫通ビアPTV1が設けられ、貫通ビアPTV1によってコア基板OM−Cの主面側に配置された配線と裏面側に配置された配線との電気的な接続が行われる。
【0100】
なお、図8において、図面が複雑になるのを避けるために、符合OM−M11〜M13、OM−M21〜M23およびPTV1は、最も右側に配置された配線および貫通ビアにのみ付されている。
【0101】
<バス配線部の構造>
図9は、バス配線部の構造を示す断面図である。図9(A)は、インターポーザとして有機インターポーザを用いた場合の断面を示し、図9(B)は、シリコンインターポーザを用いた場合の断面を示している。図9(A)の断面は、図7に示したA−A’断面に相当する。より具体的なバス配線部BLLの断面構造は、後で図10を用いて説明する。ここでは、先ず図9を用いて、有機インターポーザに配置されるバス配線とシリコンインターポーザに配置されるバス配線との相違を主に説明する。
【0102】
図9(A)において、LL1〜LL6は、バス配線を示している。バス配線LL1〜LL6は、互いに隣接し、平行して延在している。すなわち、図9(A)では、バス配線LL1〜LL6のそれぞれは、紙面の表側(あるいは裏側)から裏側(表側)に向かって延在し、互いに平行している。図8で説明した配線OM−M11〜M13または/およびOM−M21〜M23から2層分の配線が、バス配線LL1〜LL6として用いられる。例えばバス配線LL1〜LL3は、2層目の配線OM−M12によって構成され、バス配線LL4〜LL6は、1層目の配線OM−M11によって構成される。有機インターポーザに形成される配線であるため、配線間隔が広く、配線幅および配線厚も大きくなる。図9(A)の例では、バス配線間の間隔(配線間隔)は6−10umとなっており、配線幅は3−10umとなっており、配線厚は3−8umとなっている。
【0103】
一方、シリコンインターポーザに配置されるバス配線は、シリコンウェハに積層された配線がバス配線として用いられる。半導体製造技術によって、バス配線が形成されることになるため、配線密度を高くし、それぞれのバス配線の配線幅および配線厚を小さくすることが可能である。図9(B)では、半導体製造技術によって形成されたバス配線が、LLS1〜LLS6として示されている。この場合も、それぞれのバス配線LLS1〜LLS6は、紙面の表側(あるいは裏側)から裏側(表側)に向かって延在し、互いに平行している。図9(B)では、一例として上下のバス配線間の距離は例えば0.5um、配線幅は0.5〜2.0um、配線厚は例えば1.0umとなっている。このように、シリコンインターポーザを用いた場合には、バス配線を高密度にすることが可能となるが、製造価格が高くなる。
【0104】
図10は、実施の形態1に係わるバス配線部BLLの構造を示す断面図である。図10の断面は、図7に示したA−A’断面に相当する。図7および図8では、図面が複雑になるのを避けるために、コア基板OM−Cの主面および裏面にそれぞれ3個の配線層を形成し、3層の配線を形成する例を説明したが、図10では、5個の配線層を形成し、5層の配線を形成した場合が示されている。例えば図8に示した樹脂層OM−I13の上側に、さらに2層分の配線層と樹脂層を形成することにより、5層の配線を形成することが可能である。
【0105】
図10において、LL1〜LL20はバス配線を示している。また、LLGは、所定の電圧、例えば電圧Vsが供給されるシールド配線(電圧配線)を示している。バス配線LL1〜LL20およびシールド配線LLGは、互いに隣接して、平行するように延在している。すなわち、バス配線LL1〜LL20およびシールド配線LLGのそれぞれは、紙面の表側(あるいは裏側)から裏側(表側)に向かって延在し、互いに平行している。シールド配線LLGは、所定の間隔で、バス配線LL1〜LL20内に離散的に配置されている。図10の例では、横方向に2個のバス配線を挟むように、シールド配線LLGは配置されている。
【0106】
バス配線LL1〜LL20およびシールド配線LLGは、互いに同じ構造を有している、すなわち、配線幅は6umとされており、配線厚も6umとされている。また、バス配線の間隔は8umとされている。シールド配線LLGは、バス配線と同じ構造を有しているため、シールド配線もバス配線と見なしてもよい。このように見なした場合、複数のバス配線の中から、所定の間隔で配置されているバス配線に対して、所定の電圧(Vs)を供給することにより、所定の電圧が供給されているバス配線がシールド配線として機能することになる。
【0107】
図8図10との対応例を述べておくと、バス配線LL17〜LL20とこの行に配置されているシールド配線LLGが、1層目の配線OM−M11によって構成され、バス配線LL13〜LL16とこの行に配置されているシールド配線LLGが、2層目の配線OM−M12によって構成され、バス配線LL9〜LL12とこの行に配置されているシールド配線LLGが、3層目の配線OM−M13によって構成されている。この場合、バス配線LL5〜LL8とこの行に配置されているシールド配線LLGが、追加の配線層により形成された4層目の配線によって構成され、バス配線LL1〜LL4とこの行に配置されているシールド配線LLGが、追加の配線層により形成された5層目の配線によって構成される。
【0108】
シールド配線LLGに所定の電圧が供給されるため、このシールド配線によってクロストークを減少させることが可能である。しかしながら、有機インターポーザOMIに配置されているので、バス配線密度が低くなり、シールド配線LLGとバス配線との間の距離が離れることになる。そのため、シールド配線LGによるクロストークの低減効果が低くなる。そのため、周囲を他のバス配線によって囲まれたバス配線、例えばバス配線L11(○印が付されたバス配線)に注目した場合、この注目バス配線L11に隣接して配置されているバス配線(例えばLL7、LL10LL15等)における信号が、実質的に同時に逆相に変化して、逆相クロストークノイズが発生し、注目バス配線L11における信号に影響を与えられることが考えられる。この実施の形態1においては、上記したように、多重反射を用いて逆相クロストークの影響を低減することが可能である。
【0109】
図11は、実施の形態1に係わるアイパターンを示す図である。図11は、図10に示したようにバス配線LL1〜LL20とシールド配線LLGが配置されている状態をシミュレーションで実現して求めたアイパターンである。図11には、注目バス配線LL11の第2端部LN2、バス配線LL11に隣接して配置されているバス配線の第2端部LN2およびバス配線LL11から離れたバス配線の第2端部LN2のそれぞれにおけるアイパターンが示されている。ここで、注目バス配線LL11の第1端部LN1と第2端部LN2との間で多重反射が生じるように、図2および図3等で説明したように、注目バス配線LL11に接続されている出力回路および入力回路のインピーダンスは設定されている。また、バス配線LL11の配線長およびバス配線L11に隣接しているバス配線の配線長も、図2および図5等で説明したように設定されている。
【0110】
図11(A)は、注目バス配線LL11の第2端部LN2におけるアイパターンを示しており、図11(B)は、バス配線LL11に隣接して配置されているバス配線LL10、LL7、LL15の第2端部LN2におけるアイパターンを示している。また、図11(C)は、バス配線LL11から十分に離れて配置されたバス配線LL1、LL4、LL17およびLL20等の第2端部LN2におけるアイパターンを示している。バス配線LL11およびバス配線LL10、LL7、LL15の第1端部LN1には、実質的に同時に変化する信号波形が対応する出力回路から供給される。このとき、バス配線LL11に供給される信号波形に対して、バス配線L10、LL7、LL15に供給される信号波形は逆相になっている。また、十分に離れて配置されたバス配線LL1、LL4、LL17およびLL20等には、ランダムな信号波形が対応する出力回路から供給されている。
【0111】
バス配線LL10、LL7、LL15から逆相クロストークノイズが、バス配線LL11に供給されるが、図2および図5等で説明したように多重反射によって、バス配線LL11の第2端部LN2において信号波形が変化する領域(期間P1、P3)では角が発生する。そのため、逆相クロストークノイズによって、バス配線LL11の第2端部LN2において信号波形の電圧変化が抑制されても、信号配線LL11の第2端部LN2におけるアイパターンは、図11(A)に示すように、ほぼ長方形で、理想的な開口とすることができる。そのため、安価な有機インターポーザを用いても、信号波形を判定するタイミングを任意に設定することが可能となる。すなわち、同時スイッチング出力で逆相クロストークが発生しても、タイミングマージンを確保することが可能となる。また、バス配線間の距離を拡げ、バス配線密度を下げることによっても、タイミングマージンを確保することは可能であるが、この実施の形態1によれば、バス配線密度を下げなくても、タイミングマージンを確保することが可能となる。
【0112】
隣接して配置されたバス配線および十分に離れて配置されているバス配線においても、第2端部LN2におけるアイパターンの開口は、図11(B)および(C)に示すように、長方形になっている。図11(A)と図11(B)および(C)とを比較すると、全ての開口が長方形になっているが、アイパターンの開口している幅(高さ)WOPは、注目バス配線LL11に係わるアイパターンが、他のバス配線に係わるアイパターンよりも減少している。
【0113】
<バス配線部の構成>
図12は、実施の形態1に係わるバス配線部BLLの構成を示すブロック図である。図7に示した3−Dメモリチップ3DMDと論理用チップ1LDとの間は、例えば1Kbitのバス幅のバス配線によって接続される。すなわち、バス配線部BLLには1024本のバス配線LLが、互いに隣接して、平行するように配置されている。
【0114】
この実施の形態1においては、1024本のバス配線が複数のバス配線束に分けられ、それぞれのバス配線束には、1個の同期クロック信号を伝播するバス配線(クロック信号配線)が含まれている。表現を変えると、同期クロック信号を伝播するクロック用バス配線と信号を伝播する複数の信号用バス配線によって、バス配線束が構成されていると見なすことができる。さらに、シールド配線もバス配線と見なした場合、1個のバス配線束は、クロック用バス配線と、複数の信号用バス配線と、複数のシールド用バス配線によって構成されていると見なすこともできる。この場合、1個のバス配線束を構成する複数のバス配線(クロック用バイス配線、信号用バス配線およびシールド用バス配線を含む)は、互いに隣接し、平行して延在するように、有機インターポーザOMIに配置されている。
【0115】
図12において、LLBD−1〜LLBD−16は、図7に示したバス配線部BLLに配置されているバス配線束を示している。バス配線束LLBD−1〜LLBD−16のそれぞれは、64bitのバス幅を有するように64本のバス配線を備えている。さらに、それぞれのバス配線束は、1本のクロック用バス配線を備えている。従って、それぞれのバス配線束は、65本のバス配線を備えていることになる。なお、シールド配線をバス配線と見なした場合には、それぞれのバス配線束は、65本を超えるバス配線を備えることになる。また、同期クロック信号は、一対の差動クロック信号としてもよい。この場合には、クロック用バス配線は2本となるため、それぞれのバス配線束は、66本を超えるバス配線を備えることになる。
【0116】
3−Dメモリチップ3DMDは、バス配線束LLBD−1〜LLBD−8に対応した出力回路群OBF−D1〜OBF−D8とバス配線束LLBD9〜LLBD−16に対応した入力回路群IBF−D9〜IBF−D16を備えている。また、論理用チップ1LDは、バス配線束LLBD−1〜LLBD−8に対応した入力回路群IBF−D1〜IBF−D8とバス配線束LLBD−9〜LLBD−16に対応した出力回路群OBF−D9〜OBF−D16を備えている。出力回路群OBF−D1〜OBF−D16のそれぞれは、複数の出力回路OBF(図1)を備えており、出力回路OBFの出力端子ON1は、対応するバス配線束に配置された対応するバス配線の第1端部LN1に接続されている。また、入力回路群IBF−D1〜IBF−D16のそれぞれも、複数の入力回路IBF(図1)を備えており、入力回路IBFの入力端子IN1は、対応するバス配線束に配置された対応するバス配線の第2端部LN2に接続されている。
【0117】
3−Dメモリチップ3DMDから論理用チップ1LDに信号を送信する場合には、出力回路群OBF−D1〜OBF−D8のそれぞれの出力回路から信号が、対応するバス配線の第1端部LN1に供給される。論理用チップ1LDに設けられた入力回路群IBF−D1〜IBF−D8のそれぞれの入力回路が、対応するバス配線の第2端部LN2から信号を受信して、論理用チップ1LDにおいて処理が行われる。反対に、論理用チップ1LDから3−DメモリチップDMDに信号を送信する場合には、出力回路群OBF−D9〜OBF−D16のそれぞれの出力回路から信号が、対応するバス配線の第1端部LN1に供給される。3−DメモリチップDMDに設けられた入力回路群IBF−D9〜IBF−D16のそれぞれの入力回路が、対応するバス配線の第2端部LN2から信号を受信して、3−Dメモリチップにおいて処理が行われる。
【0118】
図13は、実施の形態1に係わるバス配線束の構成を示すブロック図である。図13は、図12に示したバス配線束LLBD−1の構成を示している。図12に示したバス配線束LLBD−1〜LLBD−16は、互いに同じ構成を有している。そのため、ここではバス配線束LLBD−1の構成を代表として説明する。図13図4と類似しているので、主に相違点を説明する。図13では、複数の出力回路によって出力回路群OBF−D1が構成されることを明確にするために、出力回路に付されている符合が、OBF−D11〜D16となっている。同様に、複数の入力回路によって入力回路群IBF−D1が構成されることを明確にするために、入力回路に付されている符合が、IBF−D11〜D16となっている。
【0119】
さらに、図13では、バス配線LL1〜LL6と隣接し、平行に延在する1本のクロック用バス配線LLCが示されている。また、このクロック用バス配線LLCの第1端部LN1にその出力端子が接続され、クロック用バス配線LLCにクロック信号を供給する出力回路(クロック出力回路)OBF−D1Cと、クロック用バス配線LLCの第2端部LN2にその入力端子が接続され、第2端部LN2に到達したクロック信号を受信する入力回路(クロック入力回路)IBF−D1Cが設けられている。特に制限されないが、クロック用の出力回路OBF−D1Cは、出力回路群OBF−D1に含まれ、クロック用の入力回路IBF−D1Cは、入力回路群IBF−D1に含まれている。
【0120】
出力回路OBF−D11〜D16のそれぞれは、クロック用の出力回路OBF−D1Cが出力するクロック信号に同期して動作し、入力回路IBF−D11〜D16のそれぞれも、クロック用の入力回路IBF−D1Cがクロック信号を受信したタイミングに同期して動作する。例えば、出力回路OBF−D1Cが、クロック用バス配線LLCの第1端部LN1の電圧を変化させたタイミングに同期して、出力回路OBF−D1〜D16のそれぞれは、信号波形を対応するバス配線の第1端部LN1へ供給する。また、クロック用バス配線LLCの第2端部LN2における電圧の変化から入力回路IBF−D1Cが論理値の変化を判定したタイミングに同期して、入力回路IBF−D11〜D16のそれぞれは、対応するバス配線の第2端部LN2における信号波形の電圧を基にして、伝播された論理値を判定する。
【0121】
これにより、1個のバス配線束LLBD−1においては、複数のバス配線LL1〜LL6により、実質的に同時に信号波形の送信が行われる。また、受信においても、各バス配線LL1〜LL6を伝播した信号波形を、実質的に同時に判定することが可能となる。
【0122】
実施の形態1においては、1個のバス配線束LLBD−1に含まれる64本の信号用バス配線において、信号遅延時間が最も小さくなる信号用バス配線と、信号遅延時間が最も大きくなる信号用バス配線との間の信号遅延時間差(以下、スキュー時間とも称する)Δtが、逆相クロストークノイズの低減を図る注目の信号用バス配線の信号遅延時間τの2倍の期間(図2のP1、P3)内となるように、64本の信号用バス配線は設定される。64本の信号用バス配線のそれぞれの信号遅延時間が配線長で定まる場合には、最大値の信号遅延時間となる信号用バス配線と最小値の信号遅延時間となる信号用バス配線との間の配線長の差が、スキュー時間Δtに相当するため、注目の信号用バス配線の配線長と、最大値の信号用バス配線と最小値の信号用バス配線との配線長差を設定することにより、スキュー時間Δtと注目の信号用バス配線の信号遅延時間τとを設定することができる。
【0123】
スキュー時間Δtは、注目の信号用バス配線の信号遅延時間τの2分の1を超えないことが望ましい。そのため、最大値の信号用バス配線と最小値の信号用バス配線との間の配線長差は、式(6)で表すように、注目の信号用バス配線の配線長の半分を超えないように設定することが望ましい。
【0124】
勿論、最大値の信号用バス配線と最小値の信号用バス配線を除く、信号用バス配線における信号遅延時間は、最大値と最小値との間に存在するように、それぞれの配線長が設定される。
【0125】
これにより、図5で説明したように逆相クロストークノイズが発生しても、逆相クロストークノイズの影響を受ける注目の信号用バス配線(例えばLL3)の第2端部LN2におけるアイパターンの開口は、長方形にすることが可能となる。そのため、入力回路IBF−D11〜D16が第2端部LN2における信号波形の電圧を、早いタイミングで判定しても誤判定を防ぐことが可能となる。
【0126】
なお、有機インターポーザOMIには、各バス配線束に含まれているクロック用バス配線とは別に、共通の1本の共通クロック信号配線を備えていてもよい。この場合、各バス配線束に含まれるクロック用バス配線に供給されるクロック信号は、共通クロック配線を伝播するクロック信号に同期して形成されるようにする。これにより、バス配線束間でクロック信号を同期させることが可能となる。
【0127】
<<例示>>
バス配線束LLBD−1〜LLBD−16のそれぞれを構成するバス配線は、有機インターポーザOMI(図7)において図10に示したような断面配置になっている。この場合、各バス配線間には図8で示したように樹脂材料が介在している。この樹脂材料は、例えば比誘電率εが例えば3.2であり、各バス配線間を電気的に分離する絶縁膜として機能する。各バス配線は、シールド用配線LLG(図10)に供給されている電圧を基準電圧Vref(図6)として基準電圧Vrefを中心に電圧が変化する信号を、伝送速度2Gbpsで伝送する。図10に示した5層のバス配線のうち、周囲のバス配線から最も逆相クロストークの影響を受けやすいのは3層目のバス配線(例えばLL11)である。そのため、この3層目のバス配線LL11を逆相クロストークノイズの低減を図る注目のバス配線として仮定する。
【0128】
信号の伝送速度が2Gbpsであるため、データの周期UIは500psとなる。また、整数変数nは2であるため、バス配線LL11の配線長Lは、式(5)から算出され、ほぼ21mmとなる。スキュー時間Δtは、注目バス配線LL11を含むデータ配線束の単位(64本)で、式(2)または式(3)に従って設定する。言い換えるならば、データ配線束ごとに含まれる注目バス配線の配線長が異なれば、データ配線束ごとに設定するスキュー時間Δtは変わることになる。
【0129】
ここでは望ましいスキュー時間Δtを採用する場合を説明する。この場合、バス配線束を構成する64本の信号用バス配線において、最大の配線長(Ln,max)を有する信号用バス配線と最小の配線長(Ln,min)を有する信号用バス配線との間の配線長の差が、式(6)を満たすように設定する。例えば配線長の差は5mmとなるように、最大配線長の信号用バス配線と最小配線長の信号用バス配線が設定される。このとき、残りの信号用バス配線の配線長は、最大配線長と最小配線長の間に設定する。
【0130】
注目バス配線LL11の第1端部LN1に接続された出力回路(第1出力回路)の構成を図3(A)に示した構成にし、第2端部LN2に接続された入力回路(第1入力回路)の構成を図3(B)に示した構成にする。図3(A)に示した出力回路においては、直列終端抵抗RZ1が接続されていないため、出力回路部OBFPと保護ダイオードD1、D2を合わせたインピーダンス(微分抵抗)は、例えば20Ω程度になる。すなわち、出力端子ON1のインピーダンスは20Ω程度となる。また、図3(B)に示した入力回路においては、並列終端抵抗RZ2が接続されていないが、保護ダイオード等のリーク電流が流れるため、実質的に入力端子IN1のインピーダンスは1MΩ程度になる。
【0131】
バス配線束において、同時スイッチング出力が行われたとき、注目バス配線LL11に隣接したバス配線から逆相クロストークがない場合、入力回路の入力端子IN1のインピーダンスが高いため、入力端子IN1が接続された第2端部LN2においては、第2端部LN2に信号波形が到達するたびに、到達した信号波形と同相の反射波(所謂、オーバーシュート)SIRi1(図2)が発生する。発生した同相の反射波は、第2端部LN2から第1端部LN1へ向かって伝播する。この反射波は、信号遅延時間τ後に第1端部LN1に到達する。出力回路の出力端子ON1のインピーダンスが低いため、この出力端子ON1が接続された第1端部LN1においては、到達した反射波に対して逆相の再反射波(所謂、アンダーシュート)SIRi2(図2)が発生する。この再反射波は、第1端部LN1から第2端部LN2に向かって伝播し、信号遅延時間τ後に、第2端部LN2に到達することになる。
【0132】
信号遅延時間τは、式(1)において、整数変数nが2と設定されているため、データの周期UIの4分の1に設定されている。そのため、第2端部LN2で発生した反射波SIRi1は、UI/4×2=UI/2(整数変数n)後に、再反射波SIRi2として、第2端部LN2に到達することになる。すなわち、反射波SIRi1の往復時間SSL(図1)は、データの周期UIの半分となり、図2に示したように、信号波形が第2端部LN2に到達してから、データの周期UIの半分(信号遅延時間τの2倍=2τ)だけ遅れて到達し、第2端部LN2において信号波形と合成されることになる。その結果、第2端部LN2において、信号波形が変化してからデータUIの半周期の期間(P1、P3)においては、反射波SIRi1と再反射波SIRi2とが相殺されずに残る。これにより、第2端部LN2には、時間幅が周期UIの半分(UI/2)の角を有するように変化した信号波形SIiが発生することになる。
【0133】
第2端部LN2において、信号波形が変化するときに角を発生するため、信号波形の変化の際に高調波成分が強調されることになり、信号波形の立ち上がりおよび立ち下がり時間の短縮化を図ることが可能となる。この作用は、信号波形の立ち上がりおよび立ち下がりの急峻化を改善する高速信号回路における一種の等化回路に類似している。
【0134】
一方、バス配線束において、同時スイッチング出力が行われたときに、注目バス配線LL11に隣接したバス配線で逆相クロストークが発生した場合、角があることによって逆相クロストークによる影響を低減することができる。最も影響の大きな逆相クロストークは、注目バス配線における信号波形に対して、隣接している複数のバス配線の全てにおいて信号波形が、同時に逆相に変化したときに発生する。すなわち、注目バス配線に出力するデータの論理値に対して、隣接する複数のバス配線の全てに対して出力する論理値が逆の論理値の場合である。
【0135】
この場合、隣接する複数のバス配線における信号波形が、スキュー時間Δtの期間において、一斉に立ち上がりまたは立ち下がることになる。この立ち上がりまたは立ち下がりの変化が、合成されて、大きな逆相クロストークノイズとして、注目バス配線に伝達されることになる。同時スイッチング出力のため、このとき注目バス配線においては、信号波形が立ち下がりまたは立ち上がりをしている。大きな逆相クロストークノイズによって、注目バス配線における信号波形の立ち下がりまたは立ち上がりが抑制され、図5(B)に示すように、信号波形が変形されることになる。その結果、注目バス配線の第2端部LN2におけるアイパターンは、図5(C)に示すように潰れることになる。図5(C)に示したアイパターンは、逆相クロストークが比較的に小さい場合を示している。逆相クロストークが大きい場合には、信号波形の変化している部分におけるアイパターンは完全に潰れてしまう場合もある。このような場合には、入力回路において誤判定となる場合もある。あるいは、入力回路における判定のタイミングを遅らせることが必要となる。
【0136】
これに対して、実施の形態1によれば、注目バス配線において信号波形が変化する期間(立ち上がりまたは立ち下がる期間)に、スキュー時間Δtに応じた角が発生する。この角の期間においては、信号波形の電圧が予め余分に高くまたは低くなっているため、逆相クロストークによって隣接したバス配線から与えられる電圧の抑制を相殺することが可能である。また、発生する角の期間において、バス配線束に含まれているバス配線の信号波形が変化するように、バス配線の配線長が定められている。そのため、バス配線束において、注目バス配線を除いた全てのバス配線における信号変化は、角の期間において発生することになり、例えこれらのバス配線が逆相方向に電圧が変化しても、逆相クロストークによる影響を低減することが可能である。
【0137】
<変形例>
図14は、実施の形態1の変形例に係わるデータ送信を説明するための図である。図14は、図2と類似しているため、主に相違点を説明する。図2では、式(1)の整数変数nが2の場合を説明した。すなわち、図1(A)に示した信号配線(バス配線)LLの信号遅延時間(片道の信号遅延時間)τを、データの周期UIの4分の1に設定した場合を説明した。これに対して、この変形例においては、整数変数nとして3が設定される。そのため、信号配線LLの信号遅延時間τは、周期UIの6分の1に設定されることになる。
【0138】
図14(B)の下側に示すように、信号配線LLの第2端部LN2に到達する再反射波SIRi2は、第2端部LN2において反射波SIRi1が発生してから、信号配線LLの往復の信号遅延時間(2τ)後になる。その結果、反射波SIRi1と再反射波SIRi2とが重畳している期間P1およびP3は、往復の信号遅延時間(2τ)となり。反射波SIRi1と再反射波SIRi2とが互いに相殺している期間P2は、往復の信号遅延時間の2倍(4τ)となる。これにより、図14(C)に示すように、第2端部LN2(入力回路の入力端子IN1)において角(電圧の角)が発生している期間と発生していない期間の比は、周期UIにおいて1対2となる。ここで、角が発生していない期間の比率を符合NDで表すと、整数変数nを、3、(4、5、・・・)と変えることにより、符合NDの値は2、(3、4、・・・)と変わる。
【0139】
すなわち、整数変数nを変化させることにより、第2端部LN2において角の発生している期間と発生していない期間の比を変えることが可能である。そのため、バス配線束における信号遅延時間の最大値と最小値との間のスキュー時間Δtに応じて、整数変数nを変えることで、スキュー時間において発生する逆相クロストークノイズの影響を低減する期間を設定することが可能となる。
【0140】
<整数変数n>
式(1)および式(5)において、整数変数nを整数に設定する理由を説明する。
【0141】
先ず、整数変数nを、整数でない有理数に設定した場合を仮定する。実施の形態1においては、信号配線(バス配線)の第1端部LN1と第2端部LN2との間を反射波および再反射波が、何度か往復することになる。往復を繰り返しているうちに、往復に要する往復時間がデータの周期UIで割り切れない場合が発生する。また、整数変数nを、有理数でない無理数に設定した場合、反射波および再反射波が、往復のたびにずれることになる。
【0142】
第2端部LN2における信号波形のタイミングずれであるジッタを測定するために、同じ信号波形をデータの周期UIで繰り返し、第1端部LN1に供給して、第2端部LN2におけるアイパターンを求めることが行われる。この場合、アイパターンは、現在の反射信号と何周期か前の再反射波が重なった形状となる。反射波および再反射波の往復時間が周期UIで割り切れない場合には、第2端部LN2において反射波と再反射波が、往復を繰り返していると次第にずれるため、ジッタ測定で求めたアイパターンの開口が次第に小さくなってしまう。同様に、反射波および再反射波が、往復のたびにずれると、ジッタ測定で求めたアイパターンの開口が次第に小さくなる。
【0143】
すなわち、整数変数nが整数でない場合には、第2端部LN2において反射波および再反射波が上手く合成されなくなり、次第に逆相クロストークノイズを低減する効果が低下し、アイパターンの開口が閉じていくことになる。そのため、整数変数nには、2以上の整数を設定する。
【0144】
<注目信号配線(バス配線)の配線長および配線長スキュー>
実施の形態1において、信号配線(バス配線)は、有機インターポーザに配置されるが、有機インターポーザを形成するのに用いられる材料、データの周期UIおよび整数変数nなどによって、注目信号配線の配線長Lは、式(5)によって定まる。また、信号遅延時間の最大値と最小値の差であるスキュー時間Δtに対応するスキュー長(Ln,max−Ln,min)も、式(6)によって定まる。次に、常用磁性帯のラミネート樹脂(比誘電率ε=3.2)によって形成された有機インターポーザに配置された信号配線の配線長の例と、プリント基板/BGA基板等で使用される常用磁性帯のFR4系の基板(比誘電率ε=4.2)によって形成された有機インターポーザに配置された信号配線の配線長の例を示す。
【0145】
図15および図16は、実施の形態1に係わる信号配線の配線長を示す図である。図15は、上記したラミネート樹脂を有機インターポーザに使用した場合を示しており、図16は、上記したFR4系の基板を有機インターポーザに使用した場合を示している。
【0146】
図15(A)は、信号配線(バス配線)を伝播するデータの通信速度(Rate)が1Gbpsの場合を示し、図15(B)は、通信速度が2Gbpsの場合を示し、図15(C)は、通信速度が4Gbpsの場合を示している。図15(A)では、通信速度Rateが1Gbpsのため、データの周期UIは1000psになり、図15(B)では周期UIは500psになり、図15(C)では周期UIは250psとなる。また、比誘電率εは3.2である。整数変数nを、2から10へ設定することにより、図15(A)〜(C)に示すように、注目信号配線の配線長Lは、異なった値となる。配線長スキューは、望ましくは、式(6)に示すように注目信号線の配線長Lの半分(式(6))を超えない値とされる。
【0147】
図16(A)〜(C)も、図15(A)〜(C)と同様に、通信速度(Rate)が1Gbps、2Gbpsおよび4Gbpsのときの整数変数nごとの注目信号配線の配線長Lを示している。ここでも、望ましい配線長スキューの値は、注目信号配線Lの半分を超えない値である。
【0148】
(実施の形態2)
実施の形態1では、出力回路の出力端子ON1のインピーダンスが低くなるように、図3(A)に示したように直列終端抵抗RZ1を接続しない構成にし、入力回路の入力端子IN1のインピーダンスが高くなるように、図3(B)に示したように並列終端抵抗RZ2を接続しない構成にした。これにより、入力回路は、その入力端子IN1が接続された第2端部LN2において、第2端部LN2に到達した信号波形と同相の反射波が発生するようなインピーダンスを有するように構成された。また、出力回路は、その出力端子ON1が接続された第1端部LN1において、第1端部LN1に到達した反射波と逆相の再反射波が発生するようなインピーダンスを有するように構成された。これにより、第2端部LN2において反射波と再反射波が重畳され、第2端部LN2におけるアイパターンの開口が長方形となるようにしていた。しかしながら、図11等で示したように、第2端部LN2における信号波形の振幅が小さくなってしまう。
【0149】
実施の形態2においては、実施の形態1で説明した出力回路および/または入力回路が変更される。出力回路および/または入力回路のみが変更され、他の構成は実施の形態1と同じである。そのため、ここでは出力回路および入力回路についてのみ説明する。
【0150】
<出力回路>
図17は、実施の形態2に係わる出力回路の構成を示す回路図である。図17は、図3(A)と類似しているので、主に相違点を説明する。
【0151】
出力回路OBFは、出力回路部OBFPと選択部OBFSとを備えている。出力回路部OBFPは、図3(A)と同様にCMOS型のインバータ回路を備えている。しかしながら、このCMOS型のインバータ回路を構成するP型トランジスタTP0のソースには、電圧レギュレータ回路VGRによって形成された電圧VDDIOが供給され、N型トランジスタTN0のソースには、電圧レギュレータVGRによって形成された電圧VSSIOが供給される。また、選択部OBFSは、出力回路部OBFPの出力端子ONN1と出力回路の出力端子ON1との間に接続されたセレクタスイッチと、抵抗R1〜R3と、信号配線DDLとを備えている。
【0152】
セレクタスイッチは端子S0〜S3と共通端子とを備えている。図17の例では、セレクタスイッチの共通端子として、上記した出力端子ONN1が共用されている。端子S0〜S3のうちのいずれかの端子が選択され、選択された端子が共通端子(出力端子ON1)に電気的に接続される。端子S0と出力端子ON1との間には信号配線DDLが接続され、端子S1〜S3と出力端子ON1との間には、抵抗R1〜R3が接続されている。ここでは、抵抗R1〜R3は互いに異なる抵抗値を有している。また、信号配線DDLは、積極的に抵抗値を有しないように形成された配線である。そのため、信号配線DDLの寄生抵抗の値は、抵抗R1〜R3のいずれよりも小さくされている。
【0153】
電圧レギュレータVRGは、電圧制御信号VdsCNTに従って、電圧Vdまたは電圧Vdよりも高い電圧を形成して、電圧VDDIOとしてP型トランジスタTP0のソースに供給する。また、電圧レギュレータVRGは、電圧制御信号VdsCNTに従って、電圧Vsまたは電圧Vsよりも低い電圧を形成して、電圧VSSIOとしてN型トランジスタTN0のソースに供給する。なお、特に制限されないが、保護用ダイオードD1およびD2は、出力端子ON1と電圧VDDIO、VSSIOとの間に接続されている。
【0154】
図12および図13で説明したように、3−Dメモリチップ3DMDおよび論理用チップ1LDのそれぞれが、出力回路を備えているため、3−Dメモリチップ3DMDおよび論理用チップ1LDのそれぞれが、図17に示した出力回路OBFおよび電圧レギュレータ回路VRGを有していることになる。それぞれのチップには、例えば、出力回路のそれぞれに対応した4個のフューズが設けられ、フューズの切断の有無によって、端子S0〜S3のいずれかが選択される。例えば端子S0に対応したフューズを残して、残りの3個のフューズを切断することにより、端子S0が選択され、共通端子(ON1)が端子S0に接続され、残りの端子S1〜S3は共通端子から分離される。また、端子S1に対応したフューズを残して、残りの3個のフューズを切断した場合には、端子S1が選択され、共通端子(ON1)に接続される。他の端子S2、S3についても同様である。
【0155】
逆相クロストークノイズの低減を行いたい注目信号配線(注目バス配線)に接続された出力回路に対しては、端子S0が選択されるようにフューズを残し、残りの3個のフューズを切断する。これにより、図3(A)と同様に、出力回路部OBFPの出力端子ON1は、直列終端抵抗が接続されていない状態で、出力端子ON1に接続されることになる。その結果、逆相クロストークノイズの低減効果が最大となる。
【0156】
一方、逆相クロストークノイズ低減の効果を低下させてもよい信号配線(バス配線)に接続された出力回路においては、S1〜S3のいずれかが選択されるように、フューズの切断を行う。これにより、選択された端子に接続されている抵抗が直列終端抵抗として機能する。例えば抵抗R1からR3に向けて抵抗値が高くなるようにし、最も抵抗値の高い抵抗R3で、例えばインピーダンス整合が図れるようにする。これにより、抵抗R3を選択したときには、インピーダンス不整合による損失の低減が図れる。抵抗R1またはR2を選択した場合には、逆相クロストークノイズ低減の効果が低下するが、インピーダンス不整合による損失も低減することが可能となる。なお、抵抗の数は3個に限定されず、1個以上であればよい。
【0157】
電圧レギュレータ回路VRGは、逆相クロストークノイズを低減する際に、電圧制御信号VdsCNTに従って、電圧Vdよりも高い電圧と電圧Vsよりも低い電圧を、電圧VDDIOとVSSIOとして形成する。これにより、出力回路OBFの出力端子ON1には、電圧Vdよりも高い電圧と電圧Vsよりも低い電圧の間で変化する信号波形が供給されることになる。その結果、信号配線の第2端部LN2における信号波形の振幅を大きくすることが可能となる。すなわち、図11に示したアイパターンの開口している幅WOPを大きくすることが可能となる。このように、出力回路OBFに供給される電圧VDDIO(VSSIO)を高く(低く)すると、消費電力が増加することになる。しかしながら、例えば端子S0を選択すれば、直列終端抵抗は接続されないため、直列終端抵抗での消費電力の発生を抑えることが可能となるため、消費電力の増加を抑制することが可能である。
【0158】
なお、電圧レギュレータ回路VRGは、それぞれの出力回路に対して設けるようにしてもよいし、共通の電圧レギュレータ回路VRGを設けるようにしてもよい。共通の電圧レギュレータ回路VRGを設ける場合には、例えば共通の電圧レギュレータ回路VRGによって、電圧Vdと、電圧Vdよりも高い電圧と、電圧Vsと、電圧Vsよりも低い電圧を形成し、それぞれの出力回路において電圧を選択すればよい。また、セレクタスイッチは、フューズではなく、チップ内に設けられた制御回路によって制御してもよい。
【0159】
また、選択部OBFSまたは電圧レギュレータ回路VRGのいずれか一方のみを設けるようにしてもよい。電圧レギュレータ回路VRGのみを設けるようにする場合、出力端子ON1が出力端子ON1となる。
【0160】
<入力回路>
図18は、実施の形態2に係わる入力回路の構成を示す回路図である。図18図3(B)に類似しているので、主に相違点を説明する。図3(B)においては、CMOS型のインバータ回路を構成するP型トランジスタTP1のソースは電圧Vdに接続され、N型トランジスタTN1のソースは電圧Vsに接続されていた。これに対して、図18においては、P型トランジスタTP1のソースには、電圧レギュレータ回路VRG(図17)によって形成された電圧VDDIOが供給され、N型トランジスタTN1のソースには、電圧レギュレータ回路VRGによって形成された電圧VSSIOが供給されている。
【0161】
また、入力回路IFBの出力端子ON2と電圧VDDIOとの間にP側スイッチSW−PとP型トランジスタTP2、TP3が直列的に接続され、出力端子ON2と電圧VSSIOとの間にN型トランジスタTN3、TN4とN側スイッチSW−Nが直列的に接続されている。このP側スイッチSW−PおよびN側スイッチSW−Nは、チップに設けられたフューズまたはチップ内に設けられた制御回路によって制御される。
【0162】
逆相クロストークノイズの低減を図る注目信号配線(バス配線)の第2端部LN2に接続された入力回路IBFに対しては、電圧レギュレータ回路VRGによって形成された電圧Vdよりも高い電圧と電圧Vsよりも低い電圧が、電圧VDDIO、VSSIOとして供給されるようにする。これにより、信号波形の基準となる電圧Vref(図6)とP型トランジスタTP1およびN型トランジスタTN1のソースとの間の電位差を大きくすることが可能となる。その結果、実質的にしきい値電圧を小さくすることが可能となり、第2端部LN2における電圧の振幅が小さくなっても、すなわち、アイパターンの幅WOPが狭くなっても、誤判定するのを防ぐことが可能となる。
【0163】
また、逆相クロストークノイズの低減を図る注目信号配線(バス配線)の第2端部LN2に接続された入力回路IBFに含まれているP側スイッチSW−PおよびN側スイッチSW−Nを、フューズまたは制御回路によってオン状態とする。P型トランジスタTP2、TP3のゲートは、P型トランジスタTP1のゲートに接続され、N型トランジスタTN2、TN3のゲートは、N型トランジスタTN1のゲートに接続されているため、出力端子ON2は、並列的に接続されたP型トランジスタTP1〜TP3またはN型トランジスタTN1〜TN3によって駆動されることになる。これにより、第2端部LN2における電圧の変化が小さくても、出力端子ON2の電圧を高速に変化させることが可能となる。
【0164】
電圧レギュレータ回路VRGを介して、出力回路OBFおよび入力回路IBFに電圧VDDIO、VSSIOが給電されるため、チップの外部から給電される場合に比べて電圧変動に対する耐性を向上させることが可能である。
【0165】
電圧レギュレータVGRからの給電を行わず、P型トランジスタTP1およびN型トランジスタTN1と並列接続されるP型トランジスタおよびN型トランジスタとP側スイッチおよびN側スイッチを設けるようにしてもよい。反対に、P型トランジスタTP1およびN型トランジスタTN1と並列接続されるP型トランジスタおよびN型トランジスタとP側スイッチおよびN側スイッチを設けずに、電圧レギュレータ回路VGRから給電を行うようにしてもよい。
【0166】
実施の形態2で説明した出力回路および入力回路は、その両方を、実施の形態1で述べた半導体装置に適用してもよいし、いずれか一方のみを適用するようにしてもよい。
【0167】
実施の形態1および2によれば、信号配線(バス配線)の配線間隔を広くしなくても、すなわち配線密度を低下させなくても、クロストークによる影響を抑制することが可能であり、安価な有機インターポーザを用いた半導体装置を提供することが可能である。
【0168】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態では、有機インターポーザに配置された信号配線を例にして説明したが、信号配線は有機材料によって構成された配線基板に配置されたものであればよく、例えばインターポーザではなく、有機材料で構成されたモジュール基板を含む有機材料のパッケージ基板、例えばMCM基板やSip基板であってもよい。また、実施の形態においては、隣接し、互いに平行して延在する信号配線を例にして説明したが、これに限定されるものではない。すなわち、注目信号配線(注目バス配線)に対して他の信号配線がクロストークの影響を与えるように配置されていればよい。例えば、注目信号配線に対して他の配線は、3次元的に直交するように配置されていてもよい。
【符号の説明】
【0169】
1LD 論理用チップ
3DMD 3−Dメモリチップ
IBF、IBF1〜IBF6、IBF−D11〜IFB−D16 入力回路
n 整数変数
LN1 第1端部
LN2 第2端部
LL、LL1〜LL20 信号配線(バス配線)
LLC クロック用バス配線
LLG シールド配線
OBF、OBF1〜OBF6、OBF−D11〜OBF−D16 出力回路
OMI 有機インターポーザ
SIRi1 反射波
SIRi2 再反射波
SLS 半導体装置
UI 周期
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18