特許第6786440号(P6786440)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6786440
(24)【登録日】2020年10月30日
(45)【発行日】2020年11月18日
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
   H01L 27/11568 20170101AFI20201109BHJP
   H01L 21/336 20060101ALI20201109BHJP
   H01L 29/788 20060101ALI20201109BHJP
   H01L 29/792 20060101ALI20201109BHJP
   H01L 29/78 20060101ALI20201109BHJP
   H01L 21/76 20060101ALI20201109BHJP
   H01L 27/11573 20170101ALI20201109BHJP
   H01L 27/11546 20170101ALI20201109BHJP
【FI】
   H01L27/11568
   H01L29/78 371
   H01L29/78 301G
   H01L21/76 L
   H01L27/11573
   H01L27/11546
【請求項の数】12
【全頁数】35
(21)【出願番号】特願2017-98614(P2017-98614)
(22)【出願日】2017年5月18日
(65)【公開番号】特開2018-195718(P2018-195718A)
(43)【公開日】2018年12月6日
【審査請求日】2019年10月18日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】三原 竜善
【審査官】 小山 満
(56)【参考文献】
【文献】 特開2017−059796(JP,A)
【文献】 米国特許出願公開第2017/0084625(US,A1)
【文献】 米国特許出願公開第2016/0254178(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/11568
H01L 27/11546
H01L 27/11573
H01L 21/336
H01L 21/76
H01L 29/78
H01L 29/788
H01L 29/792
(57)【特許請求の範囲】
【請求項1】
主面に沿って並ぶ第1領域および第2領域を有する半導体基板と、
前記第1領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記主面に沿う第1方向に延在する複数の第1突出部と、
隣り合う前記第1突出部同士の間の第1溝内に埋め込まれた第1素子分離領域と、
前記第1突出部の上面上に第1絶縁膜を介して形成され、前記第1方向に直交する第2方向に延在する第1ゲート電極と、
前記第1突出部の前記上面上および前記第1ゲート電極の側面上に電荷蓄積部を含む第2絶縁膜を介して形成され、前記第1ゲート電極と隣り合って前記第2方向に延在する第2ゲート電極と、
前記第1突出部の前記上面に形成された第1ソース・ドレイン領域と、
前記第2領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第1方向に延在する複数の第2突出部と、
隣り合う前記第2突出部同士の間の第2溝内に埋め込まれた第2素子分離領域と、
前記第2突出部の上面上に第3絶縁膜を介して形成され、前記第2方向に延在する第3ゲート電極、および、前記第2突出部の前記上面に形成された第2ソース・ドレイン領域を備えたトランジスタと、
を有し、
前記第1ゲート電極および前記第2ゲート電極は、前記第1素子分離領域の直上において延在しており、
前記第1ゲート電極、前記第2ゲート電極および前記第1ソース・ドレイン領域は、不揮発性記憶素子を構成し、
前記第1素子分離領域の上面は、窒化シリコン膜の上面と第1酸化シリコン膜の上面とにより構成され、前記第2素子分離領域の上面は、第2酸化シリコン膜の上面により構成されている、半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記第1素子分離領域は、
前記第1溝内に埋め込まれた第酸化シリコン膜と、
前記第酸化シリコン膜上に形成された前記窒化シリコン膜と、
を有する、半導体装置。
【請求項3】
請求項1記載の半導体装置において、
前記第1素子分離領域は、前記第1突出部と前記窒化シリコン膜との間に形成された前記第1酸化シリコン膜をさらに有する、半導体装置。
【請求項4】
請求項1記載の半導体装置において、
前記窒化シリコン膜の膜厚は、5〜15nmである、半導体装置。
【請求項5】
請求項1記載の半導体装置において、
前記第1ゲート電極および前記第2ゲート電極を含むパターンの両側の側面のそれぞれを覆い、前記第2方向に延在する第4絶縁膜からなるサイドウォールをさらに有する、半導体装置。
【請求項6】
請求項3記載の半導体装置において、
前記第1素子分離領域の前記上面の面積のうち、前記窒化シリコン膜の前記上面の面積は、前記第酸化シリコン膜の前記上面の面積より大きい、半導体装置。
【請求項7】
(a)主面に沿って並ぶ第1領域および第2領域を有する半導体基板を準備する工程、
(b)前記第1領域の前記半導体基板の上面に第1溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記主面に沿う第1方向に延在する複数の第1突出部を形成し、前記第2領域の前記半導体基板の上面に第2溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第1方向に延在する複数の第2突出部を形成する工程、
(c)前記第1溝内を埋め込む第1酸化シリコン膜と、前記第2溝内を埋め込む第2酸化シリコン膜とを形成する工程、
(d)前記第1酸化シリコン膜の上面を後退させる工程、
(e)前記(d)工程の後、前記第1酸化シリコン膜上に窒化シリコン膜を形成することで、前記第1溝内に、前記第1酸化シリコン膜および前記窒化シリコン膜を含む第1素子分離領域を形成する工程、
(f)前記第2酸化シリコン膜の上面を後退させることで、前記第2酸化シリコン膜からなる第2素子分離領域を形成する工程、
(g)前記第1突出部上に第1絶縁膜を介して形成され、前記第1突出部および前記第1素子分離領域のそれぞれの直上で前記第1方向に直交する第2方向に延在する第1ゲート電極を形成する工程、
(h)前記第1突出部上および前記第1ゲート電極の側面上に電荷蓄積部を含む第2絶縁膜を介して形成され、前記第1突出部および前記第1素子分離領域のそれぞれの直上で、前記第1ゲート電極に隣り合って前記第2方向に延在する第2ゲート電極を形成する工程、
(i)前記第2突出部上に第3絶縁膜を介して形成され、前記第2方向に延在する第3ゲート電極を形成する工程、
(j)前記第1突出部の上面に第1ソース・ドレイン領域を形成する工程、
(k)前記第2突出部の上面に第2ソース・ドレイン領域を形成する工程、
を有し、
前記第1ゲート電極、前記第2ゲート電極および前記第1ソース・ドレイン領域は、不揮発性記憶素子を構成しており、
前記第3ゲート電極および前記第2ソース・ドレイン領域は、トランジスタを構成している、半導体装置の製造方法。
【請求項8】
請求項7記載の半導体装置の製造方法において、
(d1)前記(d)工程の後、前記(e)工程の前に、前記第1酸化シリコン膜上の前記第1突出部の表面を覆う第3酸化シリコン膜を形成する工程、
(e1)前記(e)工程の後、前記窒化シリコン膜上の前記第3酸化シリコン膜を除去することで、前記第1突出部の前記表面を露出させる工程、
をさらに有し、
前記第1突出部と前記窒化シリコン膜との間の前記第3酸化シリコン膜は、前記第1素子分離領域を構成している、半導体装置の製造方法。
【請求項9】
請求項8記載の半導体装置の製造方法において、
前記第1素子分離領域の前記上面の面積のうち、前記窒化シリコン膜の前記上面の面積は、前記第3酸化シリコン膜の上面の面積より大きい、半導体装置の製造方法。
【請求項10】
請求項7記載の半導体装置の製造方法において、
前記窒化シリコン膜の膜厚は、5〜15nmである、半導体装置の製造方法。
【請求項11】
請求項7記載の半導体装置の製造方法において、
(h1)前記(j)工程の前に、前記第1ゲート電極および前記第2ゲート電極を含むパターンの両側の側面のそれぞれを覆い、前記第1突出部および前記第1素子分離領域のそれぞれの直上で前記第2方向に延在する第4絶縁膜からなるサイドウォールを形成する工程をさらに有する、半導体装置の製造方法。
【請求項12】
請求項7記載の半導体装置の製造方法において、
前記(g)工程および前記(h)工程のそれぞれの直後には、前記窒化シリコン膜の上面は露出されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ(FINFET:Fin Field Effect Transistor)は、例えば、基板上に形成された半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【0003】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、EEPROM(Electrically Erasable and Programmable Read Only Memory)が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、MISFETのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってMISFETのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜を用いたスプリットゲート型セルがある。
【0004】
特許文献1(特開2013−42067号公報)には、フィン型のトランジスタの形成工程において、フィン同士の間の溝内に酸化シリコン膜(ライナー膜)を形成した後、当該溝内にPSZ(ポリシラザン)膜を塗布し、続いて、PSZ膜を窒化および酸化し、これにより形成されたSiON膜と上記酸化シリコン膜とにより素子分離領域を構成することが記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2013−42067号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
FINFETによりMONOS型のメモリセルを形成する場合、当該メモリセルの製造工程では、フィンの周囲の素子分離領域の上面の位置が加工工程および洗浄工程によりばらつきやすい。このため、素子分離領域の上面の位置のばらつきにより、メモリセルを構成するゲート電極などの加工が困難になる問題、素子分離領域上における層間絶縁膜の埋め込み不良が発生しやすくなる問題などが生じる。
【0007】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
一実施の形態である半導体装置は、MONOS型のメモリセルを構成するFINFETが形成されたフィンの周囲の溝内に埋め込まれた素子分離領域を、溝の底面側から順に積層された酸化シリコン膜および窒化シリコン膜により構成するものである。
【発明の効果】
【0010】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0011】
図1】本発明の実施の形態である半導体装置を示す平面図である。
図2】本発明の実施の形態である半導体装置を示す、図1のA−A線、B−B線およびC−C線における断面図である。
図3】本発明の実施の形態である半導体装置を示す、図1のD−D線、E−E線およびF−F線における断面図である。
図4】本発明の実施の形態である半導体装置を示す、図1のG−G線、H−H線における断面図である。
図5】本発明の実施の形態である半導体装置を示す斜視図である。
図6】本発明の実施の形態である半導体装置の製造工程を説明する断面図である。
図7図6に続く半導体装置の製造工程を説明する断面図である。
図8図7に続く半導体装置の製造工程を説明する断面図である。
図9図8に続く半導体装置の製造工程を説明する断面図である。
図10図9に続く半導体装置の製造工程を説明する断面図である。
図11図10に続く半導体装置の製造工程を説明する断面図である。
図12図11に続く半導体装置の製造工程を説明する断面図である。
図13図12に続く半導体装置の製造工程を説明する断面図である。
図14図13に続く半導体装置の製造工程を説明する断面図である。
図15図14に続く半導体装置の製造工程を説明する断面図である。
図16図15に続く半導体装置の製造工程を説明する断面図である。
図17図16に続く半導体装置の製造工程を説明する断面図である。
図18図17に続く半導体装置の製造工程を説明する断面図である。
図19図18に続く半導体装置の製造工程を説明する断面図である。
図20図19に続く半導体装置の製造工程を説明する断面図である。
図21図20に続く半導体装置の製造工程を説明する断面図である。
図22図21に続く半導体装置の製造工程を説明する断面図である。
図23図22に続く半導体装置の製造工程を説明する断面図である。
図24図23に続く半導体装置の製造工程を説明する断面図である。
図25図24に続く半導体装置の製造工程を説明する断面図である。
図26図25に続く半導体装置の製造工程を説明する断面図である。
図27図26に続く半導体装置の製造工程を説明する断面図である。
図28図27に続く半導体装置の製造工程を説明する断面図である。
図29】スプリットゲート型のメモリセルの動作電圧を説明するための表である。
図30】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【0012】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【0013】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0014】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
<半導体装置の構造について>
以下に、図1図5を用いて、本実施の形態の半導体装置の構造を説明する。図1は、本実施の形態である半導体装置を示す平面図である。図2図4は、本実施の形態の半導体装置を示す断面図である。図5は、本実施の形態の半導体装置を構成するメモリセルを示す斜視図である。
【0016】
図2には、図1のA−A線、B−B線およびC−C線における断面を示している。図3には、図1のD−D線、E−E線およびF−F線における断面を示している。図4には、図1のG−G線およびH−H線における断面を示している。図2は、半導体基板の上部のフィンの延在方向およびトランジスタのゲート長方向に沿う断面であり、図3および図4は、フィン上のゲート電極の延在方向に沿う断面である。図1および図5では、ソース・ドレイン領域、層間絶縁膜の図示を省略している。また、図1では各ゲート電極上のシリサイド層の図示を省略している。また、図5では、メモリセル領域1Aのみを示し、サイドウォールの図示を省略している。
【0017】
本実施の形態の半導体装置は、同一半導体基板上に、2つのFINFET(制御トランジスタおよびメモリトランジスタ)からなるスプリットゲート型のメモリセルと、低耐圧のn型のFINFETと、高耐圧のn型トランジスタとを搭載したものである。ここでは、各トランジスタをn型トランジスタとして形成する場合について説明するが、以下に説明するトランジスタのそれぞれは、p型のトランジスタであってもよい。p型のトランジスタを形成する場合は、以下に説明するトランジスタを構成する各領域に導入する不純物の導電型を異なるものに変更すればよい。
【0018】
図1図4に示すように、メモリセルはメモリセル領域1Aに配置され、低耐圧のFINFETはロジック領域1Bに配置され、高耐圧のFINFETはI/O領域1Cに形成されている。メモリセル領域1A、ロジック領域1BおよびI/O領域1Cは、平面視において互いに重ならない領域である。
【0019】
メモリセル領域1Aは、スプリットゲート型のメモリセル(不揮発性記憶素子)がアレイ状に並んで複数配置された領域である。ロジック領域1Bは、周辺回路(ロジック回路)を構成する低耐圧トランジスタが形成された領域である。I/O領域1Cは、例えば半導体装置である半導体チップとその外部との間で電力の入出力を行うための回路が形成された領域であり、当該回路を構成する高耐圧トランジスタが形成された領域である。また、I/O領域1Cに形成された高耐圧トランジスタは、例えば上記メモリセルに比較的高い電圧を印加するために用いられる回路を構成している。低耐圧トランジスタは、高耐圧トランジスタに比べて高い動作速度を求められ、かつ、低い電圧で駆動するトランジスタである。
【0020】
本願でいうトランジスタは、いずれもMISFET(Metal Insulator Semiconductor Field Effect Transistor)、つまりMIS型の電界効果トランジスタであり、いずれのトランジスタも、フィンの表面をチャネル領域として有するFINFET(フィントランジスタ)である。
【0021】
図1図4のメモリセル領域1Aに示すように、メモリセル(不揮発性記憶素子)MCは、半導体基板SBの一部であって、半導体基板SBの上部に形成された板状のフィンFAの上部に形成されている。また、図1図3のロジック領域1Bに示すように、低耐圧のFINFETであるトランジスタQ1は、半導体基板SBの一部であって、半導体基板SBの上部に形成された板状のフィンFBの上部に形成されている。また、図1図3のI/O領域1Cに示すように、高耐圧のFINFETであるトランジスタQ2は、半導体基板SBの一部であって、半導体基板SBの上部に形成された板状のフィンFCの上部に形成されている。
【0022】
図3に示すメモリセル領域1AのD−D断面は、メモリセルMCのメモリゲート電極MGおよびONO膜ONを含む断面である。また、図4に示すメモリセル領域1AのG−G断面は、メモリセルMCの制御ゲート電極CGを含む断面であり、図4に示すメモリセル領域1AのH−H断面は、メモリセルMCのソース・ドレイン領域を含む断面である。ただし、図4のH−H断面では、ソース・ドレイン領域の図示を省略している。
【0023】
フィンFA、FBおよびFCのそれぞれは、半導体基板SBの主面に沿うx方向(図1参照)に沿って延在する半導体層のパターンであって、x方向に対して直交し、半導体基板SBの主面に沿うy方向(図1参照)におけるフィンFA、FBおよびFCのそれぞれの幅は、x方向のFA、FBおよびFCのそれぞれの幅に比べて著しく小さい。半導体基板SBは、例えば単結晶シリコンからなる。
【0024】
フィンFA、FBおよびFCのそれぞれは、y方向に複数並んで配置されている。図1図3および図4では、y方向に並ぶフィンFAを2つのみ示しているが、フィンFAはy方向においてさらに多く並んで配置されていてもよい。図1に示すフィンFB、FCについても同様である。また、図示はしていないが、メモリセル領域1Aでは、x方向においても複数のフィンFAが並んで配置されていてもよいし、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視において蛇行するパターンも含まれる。また、フィンFAの並び方も問わない。ロジック領域1BおよびI/O領域1Cにおける複数のフィンFB、FCの配置も同様である。
【0025】
また、図1のメモリセル領域1Aでは、1つのフィンFAの上部において、x方向に並ぶ2つのメモリセルMCを図示しているが、実際には、1つのフィンFAの上部には、さらに多くのメモリセルMCがx方向に並んで形成される。このことは、フィンFB上のトランジスタQ1およびフィンFC上のトランジスタQ2についても同様である。
【0026】
複数のフィンFA同士の間には、半導体基板SBの上面に形成された溝D1が形成されている。複数のフィンFB同士の間には、半導体基板SBの上面に形成された溝D2が形成されている。複数のフィンFC同士の間には、半導体基板SBの上面に形成された溝D3が形成されている。フィンFAの側面は、溝D1の側面を構成している。また、フィンFBの側面は、溝D2の側面を構成している。また、フィンFCの側面は、溝D3の側面を構成している。
【0027】
図2および図3に示すように、素子分離領域(素子分離部)EI1は、溝D1を埋め込む絶縁膜である。ただし、素子分離領域EI1は溝D1を完全に埋め込んではおらず、素子分離領域EI1の上面上には、フィンFAの一部が突出している。素子分離領域EI1は、溝D1に埋め込まれた絶縁膜IF3と、絶縁膜IF3上において溝D1内に埋め込まれた絶縁膜である窒化シリコン膜NFと、窒化シリコン膜NFおよびフィンFAの間に介在する絶縁膜OFとにより構成されている。絶縁膜IF3および絶縁膜OFのそれぞれは、例えば酸化シリコン膜からなる。絶縁膜OFおよび窒化シリコン膜NFのそれぞれの下面は、絶縁膜IF3の上面に接しており、窒化シリコン膜NFの上面と絶縁膜OFの上面とは、互いに略同一の平面に存在する。
【0028】
半導体基板SBの主面に沿う方向において、素子分離領域EI1の上面は、ほぼ全て窒化シリコン膜NFの上面により構成されている。つまり、当該方向において、窒化シリコン膜NFの上面の幅は、絶縁膜OFの上面の当該方向における幅に対し非常に大きい。すなわち、素子分離領域EI1の上面の面積のうち、窒化シリコン膜NFの上面の面積は、絶縁膜OFの上面の面積より大きい。なお、図1図4では、絶縁膜OFと絶縁膜IF3とを一体の膜として示し、絶縁膜OFと絶縁膜IF3との境界の図示を省略している。
【0029】
また、素子分離領域EI2は、溝D2を埋め込む絶縁膜である。ただし、素子分離領域EI2は溝D2を完全に埋め込んではおらず、素子分離領域EI2の上面上には、フィンFBの一部が突出している。素子分離領域EI2は、例えば酸化シリコン膜からなる。素子分離領域EI3は、溝D3を埋め込む絶縁膜である。ただし、素子分離領域EI3は溝D3を完全に埋め込んではおらず、素子分離領域EI3の上面上には、フィンFCの一部が突出している。素子分離領域EI3は、例えば酸化シリコン膜からなる。素子分離領域EI1〜EI3のそれぞれは、STI(Shallow Trench Isolation)構造を有している。
【0030】
本願では、メモリセル領域1Aの半導体基板SBの一部を構成するパターンであって、素子分離領域EI1から露出し、x方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝D1の底部まで達する下層パターンとを含む板状の半導体層をフィンFAと呼ぶ。同様に、ロジック領域1Bの半導体基板SBの一部を構成するパターンであって、素子分離領域EI2から露出し、x方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝D2の底部まで達する下層パターンとを含む板状の半導体層をフィンFBと呼ぶ。同様に、I/O領域1Cの半導体基板SBの一部を構成するパターンであって、素子分離領域EI3から露出し、x方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝D3の底部まで達する下層パターンとを含む板状の半導体層をフィンFCと呼ぶ。
【0031】
すなわち、フィンとは、各溝の底面である半導体基板の上面から、半導体基板の上方へ突出する半導体パターンであり、例えば図1のx方向に延在する突出部である。図示は省略しているが、フィンFA、FBおよびFCのそれぞれの上面には、p型の不純物(例えばB(ホウ素))を含むp型ウェルが、後述するソース・ドレイン領域に比べて深く形成されている。
【0032】
図1図5に示すように、y方向に並ぶ複数のフィンFAの直上には、それらのフィンFAを跨ぐように、y方向に延在する制御ゲート電極CGおよびy方向に延在するメモリゲート電極MGが形成されている。制御ゲート電極CGおよびメモリゲート電極MGは、y方向に並ぶ複数のフィンFA同士の間の素子分離領域EI1の直上においても延在している。
【0033】
図2および図4に示すように、制御ゲート電極CGは、フィンFA上にゲート絶縁膜GI1を介して形成されている。図4に示すように、素子分離領域EI1上のフィンFAの側面には、ゲート絶縁膜GI1を介して制御ゲート電極CGが形成されている。メモリセル領域1Aのゲート絶縁膜GI1は、素子分離領域EI1から露出するフィンFAの上面および側面を覆っており、例えば酸化シリコン膜からなる。制御ゲート電極CGは、例えばポリシリコン膜からなる。
【0034】
図1および図2に示すように、x方向における制御ゲート電極CGの一方の側面はサイドウォールSWにより覆われ、他方の側面には、ONO(Oxide-Nitride-Oxide)膜ONを介してメモリゲート電極MGが形成されている。ONO膜ONは、半導体基板SB側および制御ゲート電極CG側から順に酸化シリコン膜X1、窒化シリコン膜N1および酸化シリコン膜X2を積層した積層膜であり、メモリゲート電極MGは、例えばポリシリコン膜からなる。窒化シリコン膜N1はトラップ性絶縁膜(電荷蓄積膜、電荷保持膜)である。メモリセルMCの動作により窒化シリコン膜N1の電荷蓄積状態を変化させることでメモリセルMCのしきい値電圧を変化させることができる。
【0035】
図2図3および図5に示すように、メモリゲート電極MGは、フィンFA上にONO膜ONを介して形成されている。すなわち、ONO膜ONは、フィンFAの上面と、制御ゲート電極CGの側面とに沿って連続的に形成されたL字型の断面を有する。メモリゲート電極MGは、ONO膜ONにより制御ゲート電極CGおよびフィンFAから絶縁されている。
【0036】
図2に示すように、x方向におけるメモリゲート電極MGの側面であって、ONO膜ONと接していない方の側面は、サイドウォールSWにより覆われている。サイドウォールSWは、例えば窒化シリコン膜若しくは酸化シリコン膜またはそれらの積層膜からなる。制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面には、シリサイド層S1が形成されている。シリサイド層S1は、例えばNiSi(ニッケルシリサイド)またはCoSi(コバルトシリサイド)からなる。シリサイド層S1は、制御ゲート電極CGの上面およびメモリゲート電極MGの上面のそれぞれに対し接続されるコンタクトプラグ(図示しない)と、制御ゲート電極CGまたはメモリゲート電極MGとの接続抵抗を低減するために設けられている。
【0037】
また、ロジック領域1BおよびI/O領域1Cにおいて、層間絶縁膜IL、ゲート電極G1、G2およびサイドウォールSWのそれぞれの上には絶縁膜IF8が形成されている。絶縁膜IF8は、例えば酸化シリコン膜からなる。
【0038】
メモリセル領域1AのフィンFAの直上には、ONO膜ONを介して互いに隣接する制御ゲート電極CGおよびメモリゲート電極MGを含むパターンがx方向に並んで一対形成されている。当該一対のパターンは互いに離間しており、当該一対のパターンを構成する2つの制御ゲート電極CG同士の対向する面には、メモリゲート電極MGが隣接している。
【0039】
x方向における当該パターンの横の両側のフィンFAの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、n型の不純物(例えばP(リン)またはAs(ヒ素))が導入された2つのn型半導体領域、つまりエクステンション領域EXおよび拡散層DFにより構成されている。エクステンション領域EXは、拡散層DFよりもn型不純物の濃度が低い領域である。ここでは、拡散層DFはエクステンション領域EXよりも深く形成されている。また、エクステンション領域EXは、隣接する拡散層DFよりも、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの直下のフィンFAの上面に近い位置に配置されている。このように、当該ソース・ドレイン領域は、不純物濃度が低いエクステンション領域EXと、不純物濃度が高い拡散層DFとを含むLDD(Lightly Doped Drain)構造を有している。
【0040】
制御ゲート電極CGと、当該制御ゲート電極CGの両側のフィンFAの上面に形成された一対のソース・ドレイン領域とは、MISFET構造の第1トランジスタ(制御トランジスタ)を構成している。また、メモリゲート電極MGと、当該メモリゲート電極MGの両側のフィンFAの上面に形成された一対のソース・ドレイン領域とは、MISFET構造の第2トランジスタ(メモリトランジスタ)を構成している。本実施の形態の1つのメモリセルMCは、互いにソース・ドレイン領域を共有する第1トランジスタと第2トランジスタとにより構成されている。すなわち、メモリセルMCは、制御ゲート電極CG、メモリゲート電極MG、ONO膜ON、制御ゲート電極CGの近傍のドレイン領域、および、メモリゲート電極MGの近傍のソース領域を有している。
【0041】
1つのフィンFA上には、2つのメモリセルMCが形成されている。当該2つのメモリセルMCは、互いのソース領域を共有している。制御ゲート電極CGおよびメモリゲート電極MGのそれぞれに覆われたフィンFAの上面および側面は、メモリセルMCの動作時にチャネルが形成されるチャネル領域を含んでいる。メモリセルMCは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリである。互いに隣り合う制御ゲート電極CGおよびメモリゲート電極MGと、ONO膜ONとを備えた本実施の形態のメモリセルMCは、スプリットゲート型のMONOS(Metal Oxide Nitride Oxide Semiconductor)メモリである。
【0042】
また、図1図3に示すように、ロジック領域1Bにおいて、y方向に並ぶ複数のフィンFBの直上には、それらのフィンFBを跨ぐように、y方向に延在するゲート電極G1が形成されている。図2および図3に示すように、ゲート電極G1は、フィンFB上および素子分離領域EI2上にゲート絶縁膜GI2を介して形成されている。図3に示すように、素子分離領域EI2上のフィンFBの側面には、ゲート絶縁膜GI2を介してゲート電極G1が形成されている。ゲート絶縁膜GI2は、素子分離領域EI2から露出するフィンFBの上面および側面、並びに素子分離領域EI2の上面を覆っている。
【0043】
また、図2に示すように、ゲート絶縁膜GI2は、ゲート電極G1の底面および両側の側面を連続的に覆っている。つまり、ゲート電極G1は、その上面以外の面をゲート絶縁膜GI2により囲まれている。なお、図示はしていないが、ゲート絶縁膜GI2とフィンFBとの間に、ゲート絶縁膜の一部として例えば酸化シリコン膜が形成されていてもよい。ゲート絶縁膜GI2には、例えば酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。ゲート絶縁膜GI2は、酸化シリコン膜よりも誘電率が高い、いわゆるhigh−k膜である。
【0044】
ゲート電極G1は、例えばAl(アルミニウム)膜からなる。また、ゲート電極G1は、例えば、半導体基板SB上に順に積層されたチタンアルミニウム(TiAl)膜およびアルミニウム(Al)膜からなる積層構造を有していてもよい。つまり、ゲート電極G1はメタルゲート電極である。
【0045】
図1および図2に示すように、x方向におけるゲート電極G1の両側の側面のそれぞれはサイドウォールSWにより覆われている。ゲート電極G1の上面には、シリサイド層S1は形成されていない。ゲート電極G1と、その上のコンタクトプラグ(図示しない)とを接続する場合、金属膜からなるゲート電極G1はシリコン膜に比べて低抵抗であるため、シリサイド層S1を介さずともゲート電極G1とコンタクトプラグとをオーミックに接続することができる。ロジック領域1BのフィンFBの直上には、ゲート電極G1がx方向に並んで一対形成されている。当該一対のゲート電極G1は互いに離間している。
【0046】
x方向におけるゲート電極G1の横の両側のフィンFBの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、メモリセル領域1Aのソース・ドレイン領域と同様に、n型の不純物(例えばP(リン)またはAs(ヒ素))が導入された2つのn型半導体領域、つまりエクステンション領域EXおよび拡散層DFにより構成されている。なお、メモリセル領域1Aのソース・ドレイン領域は、ロジック領域1Bのソース・ドレイン領域よりも、不純物濃度が大きい。
【0047】
ゲート電極G1と、当該ゲート電極G1の両側のフィンFBの上面に形成された一対のソース・ドレイン領域とは、MISFET構造を有する低耐圧なトランジスタQ1を構成している。1つのフィンFB上には、2つのトランジスタQ1が形成されている。ゲート電極G1の直下のフィンFBの上面は、トランジスタQ1の動作時にチャネルが形成されるチャネル領域を含んでいる。当該2つのトランジスタQ1は、互いが有する一対のソース・ドレイン領域のうちの一方を共有している。
【0048】
また、図1図3に示すように、I/O領域1Cにおいて、y方向に並ぶ複数のフィンFCの直上には、それらのフィンFCを跨ぐように、y方向に延在するゲート電極G2が形成されている。図2および図3に示すように、ゲート電極G2は、フィンFC上および素子分離領域EI3上にゲート絶縁膜GI3を介して形成されている。図3に示すように、素子分離領域EI3上のフィンFCの側面には、ゲート絶縁膜GI3を介してゲート電極G2が形成されている。ゲート絶縁膜GI3は、素子分離領域EI3から露出するフィンFCの上面および側面、並びに素子分離領域EI3の上面を覆っている。
【0049】
また、図2に示すように、ゲート絶縁膜GI3は、ゲート電極G2の底面および両側の側面を連続的に覆っている。つまり、ゲート電極G2は、その上面以外の面をゲート絶縁膜GI3により囲まれている。ゲート絶縁膜GI3は、ゲート電極G2の底面および両側の側面を連続的に覆うhigh−k膜HKと、high−k膜HKの下面およびフィンFAの相互間に介在する絶縁膜IF4とからなる積層膜である。絶縁膜IF4は例えば酸化シリコン膜からなり、ゲート絶縁膜GI1、GI2のいずれよりも大きい膜厚を有している。high−k膜HKには、例えば酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。high−k膜HKは、酸化シリコン膜よりも誘電率が高い。
【0050】
ゲート電極G2は、例えばAl(アルミニウム)膜からなる。また、ゲート電極G2は、例えば、半導体基板SB上に順に積層されたチタンアルミニウム(TiAl)膜およびアルミニウム(Al)膜からなる積層構造を有していてもよい。つまり、ゲート電極G2はメタルゲート電極である。
【0051】
図1および図2に示すように、x方向におけるゲート電極G2の両側の側面のそれぞれはサイドウォールSWにより覆われている。ゲート電極G2の上面には、シリサイド層S1は形成されていない。I/O領域1CのフィンFCの直上には、ゲート電極G2がx方向に並んで一対形成されている。当該一対のゲート電極G2は互いに離間している。ゲート電極G2のゲート長は、ゲート電極G1のゲート長よりも大きい。
【0052】
x方向におけるゲート電極G2の横の両側のフィンFCの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、メモリセル領域1Aのソース・ドレイン領域と同様に、n型の不純物(例えばP(リン)またはAs(ヒ素))が導入された2つのn型半導体領域、つまりエクステンション領域EXおよび拡散層DFにより構成されている。なお、メモリセル領域1Aのソース・ドレイン領域は、I/O領域1Cのソース・ドレイン領域よりも、不純物濃度が大きい。
【0053】
ゲート電極G2と、当該ゲート電極G2の両側のフィンFCの上面に形成された一対のソース・ドレイン領域とは、MISFET構造を有する低耐圧なトランジスタQ2を構成している。1つのフィンFC上には、2つのトランジスタQ2が形成されている。ゲート電極G2の直下のフィンFCの上面は、トランジスタQ2の動作時にチャネルが形成されるチャネル領域を含んでいる。当該2つのトランジスタQ2は、互いが有する一対のソース・ドレイン領域のうちの一方を共有している。
【0054】
なお、ここではメモリセル領域1A、ロジック領域1BおよびI/O領域1Cにおいてソース・ドレイン領域を構成する拡散層DFが各フィンの表面に形成された場合について説明したが、これらの拡散層DFは、素子分離領域EI1〜EI3のそれぞれの上であって各フィンの表面に接して形成されたエピタキシャル成長層内に形成されていてもよい。
【0055】
本願では、フィンFAの一部をチャネル領域として有し、フィンFAの上部に形成された上記の第1トランジスタ、第2トランジスタ、トランジスタQ1およびQ2を、FINFETと呼ぶ。メモリセルMCを構成する第1トランジスタおよび第2トランジスタは、ロジック回路を構成する低耐圧のトランジスタQ1に比べ、高い電圧で駆動するトランジスタであるため、トランジスタQ1に比べて高い耐圧性能が求められる。
【0056】
素子分離領域EI1〜EI3のそれぞれの上面、並びに、フィンFA、FB、FCおよびサイドウォールSWのそれぞれの側面は、層間絶縁膜ILにより覆われている。つまり、層間絶縁膜ILは、素子分離領域EI1〜EI3のそれぞれの上において、溝D1〜D3のそれぞれの内側に埋め込まれている。層間絶縁膜ILは、例えば主に酸化シリコン膜からなる。なお、図示は省略しているが、層間絶縁膜ILと素子分離領域EI1〜EI3のそれぞれの上面、並びに、フィンFA、FB、FCおよびサイドウォールSWのそれぞれの側面との間には、薄い絶縁膜(ライナー膜)が形成されており、当該絶縁膜は、例えば窒化シリコン膜からなる。層間絶縁膜IL、サイドウォールSW、ゲート電極G1、G2、ONO膜ON、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面は、略同一の平面において平坦化されている。
【0057】
図示はしていないが、層間絶縁膜IL、メモリセルMC、トランジスタQ1およびQ2のそれぞれの上部は、層間絶縁膜により覆われている。また、図示はしていないが、層間絶縁膜ILと、層間絶縁膜IL上の当該層間絶縁膜とを貫通する複数のコンタクトプラグが形成されており、コンタクトプラグは、ゲート電極G1、G2、制御ゲート電極CG、メモリゲート電極MGおよび各ソース・ドレイン領域に電気的に接続されている。また、コンタクトプラグ上には配線(図示しない)が形成されている。
【0058】
ここで、本実施の形態の半導体装置の主な特徴は、メモリセル領域1Aにおいて、MONOSメモリが形成されたフィンFAを囲む素子分離領域EI1の上面を、窒化シリコン膜NFにより保護していることにある。窒化シリコン膜NFは、素子分離領域EI1の上面の高さにばらつきが生じることを防ぐための保護膜である。
【0059】
<半導体装置の動作について>
次に、本実施の形態の半導体装置のうち、主に不揮発性メモリの動作について、図29を用いて説明する。図29は、スプリットゲート型のメモリセルの動作電圧を説明するための表である。
【0060】
本実施の形態のメモリセルは、MISFET構造を有し、当該MISFETのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってMISFETのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のMONOSメモリがある。
【0061】
図29は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図29の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図2に示されるようなメモリセルMCのメモリゲート電極MGに印加する電圧Vmg、ソース領域に印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域に印加する電圧Vd、および半導体基板の上面のp型ウェル(図示しない)に印加するベース電圧Vbが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
【0062】
なお、図2に示す不揮発性メモリの例では、メモリゲート電極MG側の半導体領域がソース領域、制御ゲート電極CG側の半導体領域がドレイン領域である。また、図29の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのONO膜ON中の電荷蓄積部である窒化シリコン膜N1への電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
【0063】
また、図29の表において、Aの欄は、書込み方法がSSI方式で、かつ消去方法がBTBT方式の場合に対応し、Bの欄は、書込み方法がSSI方式で、かつ消去方法がFN方式の場合に対応している。
【0064】
SSI方式は、窒化シリコン膜N1(図2参照)にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、BTBT方式は、窒化シリコン膜N1にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、FN方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。FN方式について、別の表現でいうと、FN方式の書込みは、窒化シリコン膜N1にFNトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、FN方式の消去は、窒化シリコン膜N1にFNトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【0065】
書込み方式は、いわゆるSSI(Source Side Injection:ソースサイド注入)方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式(ホットエレクトロン注入書込み方式)と、いわゆるFN方式と呼ばれるFN(Fowler Nordheim)トンネリングにより書込みを行う書込み方式(トンネリング書込み方式)とがある。本願では、SSI方式による書込みを行う場合について説明する。
【0066】
SSI方式の書込みでは、例えば図29の表のAの欄またはBの欄の「書込動作電圧」に示されるような電圧(Vmg=10V、Vs=5V、Vcg=1V、Vd=0.5V、Vb=0V)を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのONO膜ON中の窒化シリコン膜N1中に電子を注入することで書込みを行う。
【0067】
この際、ホットエレクトロンは、2つのゲート電極(メモリゲート電極MGおよび制御ゲート電極CG)間の下のチャネル領域(ソース、ドレイン間)で発生し、メモリゲート電極MGの下のONO膜ON中の電荷蓄積部である窒化シリコン膜N1にホットエレクトロンが注入される。注入されたホットエレクトロン(電子)は、ONO膜ONを構成する窒化シリコン膜N1中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【0068】
消去方法は、いわゆるBTBT方式と呼ばれるBTBT(Band-To-Band Tunneling:バンド間トンネル現象)によるホットホール注入により消去を行う消去方式(ホットホール注入消去方式)と、いわゆるFN方式と呼ばれるFN(Fowler Nordheim)トンネリングにより消去を行う消去方式(トンネリング消去方式)とがある。
【0069】
BTBT方式の消去では、BTBTにより発生したホール(正孔)を電荷蓄積部(ONO膜ON中の窒化シリコン膜N1)に注入することにより消去を行う。例えば図29の表のAの欄の「消去動作電圧」に示されるような電圧(Vmg=−6V、Vs=6V、Vcg=0V、Vd=open、Vb=0V)を、消去を行う選択メモリセルの各部位に印加する。これにより、BTBT現象によりホールを発生させ電界加速することで選択メモリセルのONO膜ONを構成する窒化シリコン膜N1中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【0070】
FN方式の消去では、例えば図29の表のBの欄の「消去動作電圧」に示されるような電圧(Vmg=12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極MGからホールをトンネリングさせ、ONO膜ON中の窒化シリコン膜N1に当該ホールを注入することで消去を行う。この際、ホールはメモリゲート電極MGからFNトンネリング(FNトンネル効果)により酸化シリコン膜X2をトンネリングしてONO膜ON中に注入され、ONO膜ONを構成する窒化シリコン膜N1中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【0071】
読出し時には、例えば図29の表のAの欄またはBの欄の「読出動作電圧」に示されるような電圧(Vmg=0V、Vs=0V、Vcg=1.5V、Vd=1.5V、Vb=0V)を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【0072】
<半導体装置の製造方法>
本実施の形態の半導体装置の製造方法について、図6図28を用いて説明する。図6図28は、本実施の形態の半導体装置の製造方法を説明する断面図である。図6図28では、図の左側から順位、メモリセル領域1A、ロジック領域1BおよびI/O領域1Cを順に示している。図6図17では、形成するフィンの短手方向、つまり、延在方向に対して直交するy方向(図1参照)における断面を示し、図18図28では、形成するフィンの延在方向であるx方向(図1参照)における断面を示している。
【0073】
まず、図6に示すように、半導体基板SBを用意し、半導体基板SBの上面に、熱酸化法などにより薄い酸化シリコン膜からなる絶縁膜IF1を形成する。絶縁膜IF1は、パッド酸化膜(pad oxide)である。続いて、例えばCVD(Chemical Vapor Deposition)法を用いて、絶縁膜IF1上に絶縁膜IF2を形成する。絶縁膜IF2は例えば窒化シリコン膜からなる。続いて、絶縁膜IF2上に、例えばCVD方を用いてアモルファスシリコン膜SL1を形成する。
【0074】
次に、図7に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、アモルファスシリコン膜SL1をパターニングする。これにより加工されたアモルファスシリコン膜SL1は、平面視においてx方向に延在する長方形の形状を有する。図では、メモリセル領域1A、ロジック領域1BおよびI/O領域1Cのそれぞれに1つずつアモルファスシリコン膜SL1のパターンを示しているが、図示していない領域を含め、メモリセル領域1A、ロジック領域1BおよびI/O領域1Cのそれぞれには複数のアモルファスシリコン膜SL1が平面視において行列状に配置されている。メモリセル領域1Aのアモルファスシリコン膜SL1のy方向における幅は、ロジック領域1Bのアモルファスシリコン膜SL1のy方向における幅より大きい。
【0075】
続いて、アモルファスシリコン膜SL1の側面を覆うサイドウォールSW1を形成する。ここでは、アモルファスシリコン膜SL1および絶縁膜IF2の上に、例えばCVD法を用いて酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることで、当該酸化シリコン膜からなるサイドウォールSW1を形成する。すなわち、当該エッチバックでは、アモルファスシリコン膜SL1の上面および絶縁膜IF2の上面を露出させる。サイドウォールSW1は平面視において、アモルファスシリコン膜SL1を囲む矩形の環状構造を有している。
【0076】
次に、図8に示すように、例えばウェットエッチングを行うことで、アモルファスシリコン膜SL1を除去する。これにより、絶縁膜IF2上には、平面視において矩形の枠状のサイドウォールSW1が残る。
【0077】
続いて、サイドウォールSW1をマスクとして用いてドライエッチングを行うことで、絶縁膜IF2、IF1と半導体基板SBの上面の一部とを加工する。これにより、半導体基板SBの上面を含む一部からなるフィンFA、FBおよびFCと、フィンFAの周囲の溝D1、フィンFBの周囲の溝D2およびフィンFCの周囲の溝D3とを形成する。
【0078】
すなわち、半導体基板SBの上面において上方に突出する板状のフィンFA、FBおよびFCをそれぞれ形成する。メモリセル領域1Aの半導体基板SBの上面の一部である板状パターンは、x方向に延在する2つのフィンFAを含み、平面視において矩形の環状構造を有している。ロジック領域1Bの半導体基板SBの上面の一部である板状パターンは、x方向に延在する2つのフィンFBを含み、平面視において矩形の環状構造を有している。I/O領域1Cの半導体基板SBの上面の一部である板状パターンは、x方向に延在する2つのフィンFCを含み、平面視において矩形の環状構造を有している。溝D1、D2およびD3は、半導体基板SBの上面に形成された溝である。
【0079】
溝D1〜D3を形成するために行う上記加工工程では、ドライエッチングによりサイドウォールSW1が全て除去されることも考えられるが、ここではサイドウォールSW1が残っている場合について説明する。
【0080】
次に、図9に示すように、例えばCVD法を用いて、溝D1、D2およびD3のそれぞれの内側を絶縁膜により埋め込む。当該絶縁膜は、例えば酸化シリコン膜からなる。その後、例えばCMP(Chemical Mechanical Polishing)法を用いて当該絶縁膜およびサイドウォールSW1を研磨する。当該研磨により、サイドウォールSW1は除去される。なお、図8を用いて説明したドライエッチング工程でサイドウォールSW1が全て除去されている場合には、当該CMP法による研磨工程を行わなくてもよい。これにより、絶縁膜IF2の上面を露出させ、絶縁膜IF2の上面と、溝D1〜D3のそれぞれに完全に埋め込まれた上記絶縁膜とのそれぞれの上面を平坦化する。
【0081】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、上記絶縁膜から露出する絶縁膜IF2、IF1の一部と、半導体基板SBの上面を含む板状パターンの一部を除去する。すなわち、メモリセル領域1Aにおいて、矩形の環状構造を有する板状パターンのうち、例えばy方向に延在する部分、つまり、y方向に並ぶ2つのフィンFA同士を接続する部分(図示しない)を加工する。これにより、板状パターンを構成し、y方向に延在するパターンのうち、上部の一部分が除去される。言い換えれば、y方向に延在する板状パターンの上面をエッチバックする。この工程では同様に、ロジック領域1Bの板状パターンのうち、y方向に並ぶフィンFBの端部同士を接続し、y方向に延在するパターンのうち、上部の一部分を除去する。同様に、I/O領域1Cの板状パターンのうち、y方向に並ぶフィンFCの端部同士を接続し、y方向に延在するパターンのうち、上部の一部分を除去する。
【0082】
続いて、上記工程において絶縁膜IF1の一部および板状パターンの一部を除去した領域に、CVD法などを用いて、例えば酸化シリコン膜からなる絶縁膜を埋め込む。その後、例えばCMP法を用いて研磨を行い、これにより、当該絶縁膜の上面を平坦化させ、絶縁膜IF2の上面を露出させる。
【0083】
図9を用いて説明した工程により、溝D1〜D3のそれぞれに埋め込まれた絶縁膜と、上記板状パターンのうち、y方向に延在するパターンを除去した領域に埋め込まれた絶縁膜(図示しない)とは、絶縁膜IF3を構成している。絶縁膜IF3は、例えばHARP(High-gain Avalanche Rushing amorphous Photoconductor)膜を焼き締めて形成した膜である。
【0084】
次に、図10に示すように、熱リン酸を用いてウェットエッチングを行うことにより、絶縁膜IF2を除去して絶縁膜IF1の上面を露出させた後、等方性エッチングを行うことで、絶縁膜IF3の上面を、絶縁膜IF1の上面の高さと同等の高さまで後退させる。このとき、絶縁膜IF1は絶縁膜IF3に比べてエッチング対する耐性が高いため、殆ど除去されない。
【0085】
次に、図11に示すように、ロジック領域1BおよびI/O領域1Cを覆い、メモリセル領域1Aを露出するフォトレジスト膜PR1を形成した後、メモリセル領域1Aの絶縁膜IF3およびIF1のそれぞれの上面をエッチバックする。これにより絶縁膜IF1は除去され、フィンFAの上面が露出する。また、絶縁膜IF3の上面が下方に後退することで、溝D1の側面であるフィンFAの側面が露出する。当該エッチバックは、ドライエッチング法またはウェットエッチング法のいずれを用いて行ってもよい。
【0086】
次に、図12に示すように、フォトレジスト膜PR1を除去した後、犠牲酸化膜である絶縁膜OFを形成し、絶縁膜OF上に窒化シリコン膜NFを形成し、続いて、例えばCMP法を用いて窒化シリコン膜NFの上面を平坦化させる。絶縁膜OFは、例えば酸化法またはCVD法などにより形成され、例えば酸化シリコン膜からなる。これにより、絶縁膜IF3の上面と、絶縁膜IF3から露出するフィンFAの表面と、絶縁膜IF1の上面とは、絶縁膜OFにより覆われる。窒化シリコン膜NFは、例えばCVD法により形成され、メモリセル領域1Aの絶縁膜IF3上において、溝D1内に絶縁膜OFを介して埋め込まれる。
【0087】
なお、メモリセル領域1Aでは、絶縁膜OF、IF3を一体化した膜として図示している。また、ロジック領域1BおよびI/O領域1Cでは、絶縁膜OFは絶縁膜IF1、IF3と一体化しているものとして、図示を省略している。
【0088】
次に、図13に示すように、エッチバックを行うことで、窒化シリコン膜NFの上面を、フィンFAの上面よりも下の位置まで後退させる。これにより、溝D1は完全には埋め込まれていない状態となる。また、窒化シリコン膜NFの上面よりも上方に突出するフィンFAの高さ、つまり、半導体基板SBの主面に対して垂直な方向(高さ方向、垂直方向)における、フィンFAの上面から窒化シリコン膜NFの上面までの距離は、例えば40〜60nmである。エッチバックされた窒化シリコン膜NFの高さ方向の膜厚は、例えば5〜15nmである。この工程により窒化シリコン膜NFの後退した上面より上に位置する絶縁膜OFの表面は露出し、ロジック領域1BおよびI/O領域1Cでは窒化シリコン膜NFは除去されるため、絶縁膜IF1、IF3が窒化シリコン膜NFから露出する。
【0089】
ここで、絶縁膜IF3と、窒化シリコン膜NFと、窒化シリコン膜NFおよびフィンFAの相互間の絶縁膜OFとは、素子分離領域(素子分離部)EI1を構成している。本実施の形態の主な特徴は、メモリセル領域1Aにおいて、上面を窒化シリコン膜NFにより構成された素子分離領域EI1を形成することにある。
【0090】
次に、図14に示すように、フォトリソグラフィ技術およびエッチング法を用いて、I/O領域1Cの絶縁膜IF1を除去し、I/O領域1Cの絶縁膜IF3の上面を後退させる。これにより、I/O領域1Cの絶縁膜IF3の上面は、素子分離領域EI1の上面の高さと同等の位置まで後退する。なお、I/O領域1Cの絶縁膜IF3の上面の位置は、素子分離領域EI1の上面の高さより、例えば20nm程度高くてもよい。これにより上面が後退したI/O領域1Cの絶縁膜IF3は、素子分離領域EI3を構成する。
【0091】
続いて、薄膜酸化工程、および、例えばCVD法などによる堆積工程を組み合わせて、半導体基板上に絶縁膜IF4を形成する。絶縁膜IF4は、素子分離領域EI3から露出するフィンFCの表面を覆い、例えば酸化シリコン膜からなる。絶縁膜IF4は、後の工程でI/O領域1Cに形成される高耐圧トランジスタのゲート絶縁膜となる膜である。続いて、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域1Aの絶縁膜IF4、OFを除去することで、素子分離領域EI1上のフィンFAの表面を露出させる。ここで除去する絶縁膜OFは、窒化シリコン膜NFよりも上の絶縁膜OFのみであり、窒化シリコン膜NFに接する絶縁膜OFは除去しない。なお、ここではロジック領域1Bにも絶縁膜IF4が形成されているが、以下の説明で用いる図では、ロジック領域1Bの絶縁膜IF4の図示を省略する。
【0092】
次に、図15に示すように、例えば酸化法を用いて、半導体基板SB上に、例えば酸化シリコン膜からなる絶縁膜IF5を形成する。絶縁膜IF5はフィンFAの側面および上面を覆っており、後の工程でメモリセル領域1Aの制御トランジスタのゲート絶縁膜となる膜である。なお、絶縁膜IF5は窒化シリコン膜NFの上面にも形成される。絶縁膜IF5は、ロジック領域1BおよびI/O領域1Cにも形成されるが、各領域を覆う絶縁膜と一体化するものとして、ここではその図示を省略する。
【0093】
次に、図16に示すように、フォトリソグラフィ技術およびエッチング法を用いて、ロジック領域1Bの絶縁膜IF1を除去し、ロジック領域1Bの絶縁膜IF3の上面を後退させる。これにより、ロジック領域1Bの絶縁膜IF3の上面は、素子分離領域EI1の上面の高さと同等の位置まで後退する。なお、ロジック領域1Bの絶縁膜IF3の上面の位置は、素子分離領域EI1の上面の高さより、例えば20nm程度高くてもよい。ここでは、メモリセル領域1AおよびI/O領域1Cをフォトレジスト膜により保護するため、絶縁膜IF4、IF5は除去されない。
【0094】
これにより上面が後退したロジック領域1Bの絶縁膜IF3は、素子分離領域EI2を構成する。このように、ロジック領域1BおよびI/O領域1Cの素子分離領域EI2、EI3のそれぞれは酸化シリコン膜のみからなり、それらの上面は窒化シリコン膜により保護されていないのに対し、メモリセル領域1Aの素子分離領域EI1の上面の大部分は窒化シリコン膜NFにより構成されている。
【0095】
続いて、必要に応じて、フィンFA、FBおよびFCのそれぞれの表面にp型不純物をイオン注入法などにより導入し、これにより、チャネル領域を構成するp型半導体領域(図示しない)を形成する。続いて、例えば酸化法を用いて、素子分離領域EI2から露出するフィンFBの表面を覆う絶縁膜IF6を形成する。絶縁膜IF6は、例えば酸化シリコン膜からなり、絶縁膜IF4よりも膜厚が小さい。なお、当該酸化工程では、メモリセル領域1AおよびI/O領域1Cにおいて絶縁膜IF4、IF5のそれぞれの膜厚は殆ど大きくならない。
【0096】
次に、図17に示すように、素子分離領域EI1、EI2、EI3、フィンFA、FB、FCおよび絶縁膜IF4〜IF6のそれぞれの上に、例えばCVD法を用いてポリシリコン膜(導体膜)SL2を形成した後、ポリシリコン膜SL2の上面をCMP法などにより研磨する。続いて、図示は省略するが、ポリシリコン膜SL2の上面を熱酸化することで、当該上面を覆う酸化シリコン膜を形成する。続いて、ポリシリコン膜SL2上に、例えばCVD法を用いて絶縁膜IF7を形成する。絶縁膜IF7は、例えば窒化シリコン膜からなる。
【0097】
次に、図18に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリセル領域1Aの絶縁膜IF7、ポリシリコン膜SL2および絶縁膜IF5を加工する。すなわち、フォトレジスト膜(図示しない)によりロジック領域1BおよびI/O領域1Cを覆った状態でパターニングを行う。フォトレジスト膜は、当該パターニングの後に除去する。これにより、フィンFAの直上において、絶縁膜IF7、ポリシリコン膜SL2および絶縁膜IF5からなる積層パターンをx方向に並べて形成する。このパターニングにより、ポリシリコン膜SL2からなる制御ゲート電極CGを形成し、絶縁膜IF5からなるゲート絶縁膜GI1を形成する。
【0098】
なお、図18の各領域の断面は、図17で示した各領域の断面に対して直交する断面であって、y方向に沿う断面を示すものである。図示はしていないが、この工程ではフィンFAと隣り合う素子分離領域EI1の直上にも、ゲート絶縁膜GI1、制御ゲート電極CGおよび絶縁膜IF7からなる積層パターンが形成される。このとき、素子分離領域EI1の上面はエッチングに曝される。すなわち、素子分離領域EI1の上面を構成する窒化シリコン膜NFの上面は露出する。
【0099】
続いて、上記加工工程で行うエッチングにより発生した残渣などを除去するために洗浄工程を行う。このとき、素子分離領域EI1の上面は洗浄液に曝される。
【0100】
絶縁膜IF3および制御ゲート電極CGからなる積層パターンはy方向に延在し、複数のフィンFAの上を跨ぐように配置されている。メモリセル領域1Aにおいて、当該積層パターンが形成された箇所以外の領域では、上記エッチングによりメモリセル領域1Aの絶縁膜IF7、ポリシリコン膜SL2および絶縁膜IF5が除去されたことにより、フィンFAの表面および素子分離領域EI1の上面が露出する。
【0101】
続いて、熱酸化処理を行うことで、ゲート絶縁膜GI1および素子分離領域EI1から露出するフィンFAの表面および制御ゲート電極CGの側面を酸化する。これにより、フィンFAの表面および制御ゲート電極CGの側面を覆う酸化シリコン膜(ボトム酸化膜)X1を形成する。ここでは、素子分離領域EI1の表面および絶縁膜IF7の表面も酸化シリコン膜X1に覆われるものとして説明を行う。
【0102】
続いて、例えばCVD法を用いて、酸化シリコン膜X1上に窒化シリコン膜N1を形成する。当該窒化シリコン膜N1は、後に形成するメモリセルにおいて電荷を蓄積するためのトラップ絶縁膜として機能する。なお、ここでは電荷蓄積膜として窒化シリコン膜N1を形成することについて説明したが、電荷蓄積膜の材料としては窒化シリコン膜に限らず、例えばHfSiO(ハフニウムシリケート)からなる絶縁膜を形成してもよい。続いて、例えばCVD法を用いて、窒化シリコン膜N1上に酸化シリコン膜(トップ酸化膜)X2を形成する。
【0103】
半導体基板SB上に順に形成された酸化シリコン膜X1、窒化シリコン膜N1および酸化シリコン膜X2からなる積層膜は、ONO膜ONを構成する。制御ゲート電極CGの側面に接するONO膜ONは、制御ゲート電極CG側から順にx方向に形成された酸化シリコン膜X1、窒化シリコン膜N1および酸化シリコン膜X2からなる。ここでは、ONO膜ONの最上層のトップ酸化膜の材料は、酸化シリコンに限らず、例えばアルミナ(Al)であってもよい。ロジック領域1BおよびI/O領域1Cでは、絶縁膜IF7上にONO膜ONが形成される。ONO膜ONの膜厚は、例えば20nm程度である。
【0104】
次に、図19に示すように、ONO膜ON上に、例えばCVD法を用いてポリシリコン膜SL3を形成する。ポリシリコン膜SL3の厚さは、少なくとも制御ゲート電極CGの厚さ以上の大きさを有する。ここでは、ポリシリコン膜SL3を、制御ゲート電極CGおよび絶縁膜IF7からなる積層膜の膜厚よりも大きい膜厚で形成することで、制御ゲート電極CG、絶縁膜IF7およびONO膜ONを含む積層膜を覆う。その後、CMP法などを用いてポリシリコン膜SL3の上面を平坦化する。
【0105】
続いて、エッチバックを行うことで、ポリシリコン膜SL3の上面を後退させ、例えば、ポリシリコン膜SL3の上面の高さと、制御ゲート電極CGの上面の高さとを揃える。これにより、絶縁膜IF7および絶縁膜IF7を覆うONO膜ONは、ポリシリコン膜SL3の上面上に突出する。上記ポリシリコン膜SL3に対する平坦化工程およびエッチバック工程により、ロジック領域1BおよびI/O領域1Cのポリシリコン膜SL3は除去される。
【0106】
次に、図20に示すように、ONO膜ON上およびポリシリコン膜SL3上に、例えばCVD法を用いて絶縁膜を形成する。当該絶縁膜は、例えば窒化シリコン膜からなり、その厚さは、例えば10〜50nmである。続いて、ドライエッチングを行うことで、ポリシリコン膜SL3の上面と、絶縁膜IF7の直上のONO膜ONの上面とを当該絶縁膜から露出させる。これにより、絶縁膜IF7の側面には、ONO膜ONを介して、当該絶縁膜からなるサイドウォールSW2が形成される。当該ドライエッチング工程により、ロジック領域1BおよびI/O領域1Cの当該絶縁膜は除去される。
【0107】
次に、図21に示すように、サイドウォールSW2をハードマスクとして用いてドライエッチングを行うことで、ポリシリコン膜SL3を加工する。これにより、フィンFAの表面に接するONO膜ONの上面がポリシリコン膜SL3から露出する。制御ゲート電極CGの横の両側には、ONO膜ONを介してポリシリコン膜SL3のパターンからなるメモリゲート電極MGが形成される。ただし、制御ゲート電極CGの一方の側面に隣接するメモリゲート電極MGは、後の工程で除去されるパターンであり、完成後の半導体装置には残らない。
【0108】
続いて、フォトリソグラフィ技術およびエッチング法を用いて、制御ゲート電極CGおよび絶縁膜IF7からなる積層膜の一方の側面に隣接するメモリゲート電極MGおよび当該メモリゲート電極MGの直上のサイドウォールSW2を除去する。これにより、制御ゲート電極CGの他方の側面に隣接するメモリゲート電極MGが残る。続いて、制御ゲート電極CG、メモリゲート電極MGから露出するONO膜ONを除去する。
【0109】
すなわち、ONO膜ONは、メモリゲート電極MGとフィンFAとの間、メモリゲート電極MGと制御ゲート電極CGとの間、および、サイドウォールSW2と絶縁膜IF7との間にのみ残る。したがって、メモリセル領域1Aでは、制御ゲート電極CGおよびメモリゲート電極MGから露出する領域において、フィンFAの表面および素子分離領域EI1の表面がONO膜ONから露出する。つまり、素子分離領域EI1の上面は、ONO膜ONを除去するエッチングに曝される。すなわち、素子分離領域EI1の上面を構成する窒化シリコン膜NFの上面は露出する。また、ロジック領域1BおよびI/O領域1Cにおいて、絶縁膜IF7の上面が露出する。
【0110】
その後、エッチングにより生じた残渣などを除去するための洗浄工程を行う。このとき、素子分離領域EI1の上面は、洗浄液に曝される。
【0111】
フィンFAの上面、つまり半導体基板SBに沿って延在するONO膜ONと、制御ゲート電極CGの側面に沿って延在するONO膜ONとは連続的に形成されており、L字型の断面を有している。フィンFA上には、制御ゲート電極CGおよび当該制御ゲート電極CGにONO膜ONを介して隣接するメモリゲート電極MGを有するパターンが一対形成されており、一対の制御ゲート電極CG同士の間において、一対のメモリゲート電極MG同士が対向している。
【0112】
次に、図22に示すように、フォトリソグラフィ技術およびドライエッチング法を用いてロジック領域1BおよびI/O領域1Cにおいて、絶縁膜IF7を加工し、続いてポリシリコン膜SL2、絶縁膜IF4およびIF6を加工する。これにより、絶縁膜IF6、ポリシリコン膜SL2からなるダミーゲート電極DG1およびダミーゲート電極DG1上の絶縁膜IF7からなる積層膜が、x方向に並んでフィンFBの直上に一対形成される。また、絶縁膜IF4、ポリシリコン膜SL2からなるダミーゲート電極DG2およびダミーゲート電極DG2上の絶縁膜IF7からなる積層膜が、x方向に並んでフィンFCの直上に一対形成される。
【0113】
ダミーゲート電極DG1の横の領域では、フィンFBおよび素子分離領域EI2が露出する。ダミーゲート電極DG2の横の領域では、フィンFCおよび素子分離領域EI3が露出する。ダミーゲート電極DG1、DG2は、後の工程において除去される擬似的なゲート電極であり、完成した半導体装置には残らない。
【0114】
続いて、絶縁膜IF7、サイドウォールSW2およびONO膜ONをマスクとして用いてイオン注入工程を行うことで、フィンFA、FBおよびFCのそれぞれの上面にn型の不純物(例えばP(リン)またはAs(ヒ素))を打ち込む。これにより、比較的不純物濃度が低いn型半導体領域であるエクステンション領域EXを複数形成する。メモリセル領域1Aのエクステンション領域EXは、制御ゲート電極CGと、当該制御ゲート電極CGにONO膜ONを介して隣接するメモリゲート電極MGとを有するパターンの横のフィンFAの上面に形成される。ロジック領域1Bのエクステンション領域EXは、ダミーゲート電極DG1の横のフィンFBの上面に形成される。I/O領域1Cのエクステンション領域EXは、ダミーゲート電極DG2の横のフィンFCの上面に形成される。ここでは、必要に応じて、フィンFA、FBおよびFCに対してハロー注入としてp型不純物(例えばB(ホウ素))の打ち込みを行ってもよい。
【0115】
次に、図23に示すように、半導体基板SB上に、例えばCVD法を用いて絶縁膜を形成する。当該絶縁膜は、例えば酸化シリコン膜若しくは窒化シリコン膜またはそれらの積層膜からなる。続いて、ドライエッチングを行うことで、フィンFA、FB、FC、絶縁膜IF7のそれぞれの上面を当該絶縁膜から露出させる。これにより、メモリセル領域1Aでは、制御ゲート電極CG、メモリゲート電極MG、ONO膜ON、絶縁膜IF7およびサイドウォールSW2を含むパターンの両側の側面に、上記絶縁膜からなるサイドウォールSWが形成される。また、ロジック領域1Bでは、ダミーゲート電極DG1および絶縁膜IF7からなる積層膜の両側の側面に、上記絶縁膜からなるサイドウォールSWが形成される。また、I/O領域1Cでは、ダミーゲート電極DG2および絶縁膜IF7からなる積層膜の両側の側面に、上記絶縁膜からなるサイドウォールSWが形成される。
【0116】
このとき、素子分離領域EI1の上面は、サイドウォールSWを形成するために行う当該ドライエッチングにより曝される。すなわち、素子分離領域EI1の上面を構成する窒化シリコン膜NFの上面は露出する。続いて、当該ドライエッチングにより生じた残渣などを除去するため、洗浄工程を行う。このとき、素子分離領域EI1の上面は洗浄液に曝される。
【0117】
続いて、絶縁膜IF7、サイドウォールSW、SW2およびONO膜ONをマスクとして用いてイオン注入工程を行うことで、フィンFA、FBおよびFCのそれぞれの上面にn型の不純物(例えばP(リン)またはAs(ヒ素))を打ち込む。これにより、比較的不純物濃度が高いn型半導体領域である拡散層DFを複数形成する。メモリセル領域1Aの拡散層DFは、制御ゲート電極CGおよび当該制御ゲート電極CGにONO膜ONを介して隣接するメモリゲート電極MGを有するパターンの横のフィンFAの上面に形成される。ロジック領域1Bの拡散層DFは、ダミーゲート電極DG1の横のフィンFBの上面に形成される。I/O領域1Cの拡散層DFは、ダミーゲート電極DG2の横のフィンFCの上面に形成される。
【0118】
拡散層DFは、当該拡散層DFに接するエクステンション領域EXに比べ、x方向において制御ゲート電極CG、メモリゲート電極MGまたはダミーゲート電極DG1よりも離れた位置に形成される。拡散層DFは、エクステンション領域EXよりも形成深さが深く、n型不純物濃度が高い。互いに接するエクステンション領域EXおよび拡散層DFは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域EX内および拡散層DF内の不純物を活性化させるため、必要に応じて熱処理を行う。
【0119】
なお、ここではメモリセル領域1A、ロジック領域1BおよびI/O領域1Cのそれぞれのソース・ドレイン領域を同一工程で形成することについて説明したが、各領域のエクステンション領域EX、拡散層DFの形成工程は別々に行ってもよい。また、ここではイオン注入によりソース・ドレイン領域を形成することについて説明したが、イオン注入を行う代わりに、不純物が導入されたエピタキシャル層を、各ゲート電極の横のフィンの表面にエピタキシャル成長法を用いて形成してもよい。
【0120】
次に、図24に示すように、半導体基板SB上に、例えばCVD法を用いて、例えば5〜20nmの膜厚を有する窒化シリコン膜からなる絶縁膜(図示しない)と、例えば酸化シリコン膜からなる層間絶縁膜ILとを順に形成する。層間絶縁膜ILは、少なくとも制御ゲート電極CGよりも大きい膜厚を有しており、ここでは、ゲート絶縁膜GI1、制御ゲート電極CGおよび絶縁膜IF7からなる積層膜よりも大きい膜厚を有している。層間絶縁膜は、素子分離領域EI1上の溝D1、素子分離領域EI2上の溝D2および素子分離領域EI3上の溝D3のそれぞれの内側を埋め込むように形成される。
【0121】
次に、図25に示すように、層間絶縁膜ILの上面を例えばCMP法を用いて研磨することで平坦化する。当該研磨工程では、絶縁膜IF7、サイドウォールSW2を全て除去し、サイドウォールSW、ONO膜ONのそれぞれの上部の一部を除去し、制御ゲート電極CG、メモリゲート電極MG、ダミーゲート電極DG1およびDG2のそれぞれの上面を露出させる。つまり、制御ゲート電極CG、メモリゲート電極MGおよびダミーゲート電極DG1、DG2、ONO膜ON、サイドウォールSWおよび層間絶縁膜ILのそれぞれの上面は、略同一平面において平坦化され、同じ高さに揃えられる。
【0122】
これにより上面が露出した制御ゲート電極CGおよびメモリゲート電極MGと、当該制御ゲート電極CGおよびメモリゲート電極MGを含むパターンの両側に形成されたエクステンション領域EXおよび拡散層DFからなるソース・ドレイン領域とは、スプリットゲート型のメモリセルMCを構成する。すなわち、メモリセルMCは、制御ゲート電極CGを含む第1トランジスタと、メモリゲート電極MGを含む第2トランジスタとを含むMONOS型の不揮発性メモリを構成する。
【0123】
次に、図26に示すように、フォトレジスト膜(図示しない)によりメモリセル領域1Aの制御ゲート電極CGおよびメモリゲート電極MGを保護した状態でウェットエッチングを行うことで、ダミーゲート電極DG1、DG2を除去する。続いて、絶縁膜IF6を除去する。ここでは、絶縁膜IF4は残す。なお、絶縁膜IF6は除去せず、後の工程でロジック領域1Bに形成するゲート絶縁膜の一部として用いてもよい。上記除去工程により、ロジック領域1Bでは、ダミーゲート電極DG1および絶縁膜IF6を除去した領域に溝が形成される。また、I/O領域1Cでは、ダミーゲート電極DG2を除去した領域に溝が形成される。その後、メモリセル領域1Aの上記フォトレジスト膜を除去する。
【0124】
次に、図27に示すように、半導体基板SB上に、例えばALD(Atomic layer Deposition:原子層堆積)法を用いてhigh−k膜HKを形成した後、high−k膜HK上に、例えばスパッタリング法により金属膜を形成することで、high−k膜HKおよび当該金属膜からなる積層膜により、ロジック領域1BおよびI/O領域1Cの上記各溝内を埋め込む。その後、例えばCMP法を用いて研磨を行うことで、層間絶縁膜IL上の余分なhigh−k膜HKおよび金属膜を除去し、層間絶縁膜IL、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面を露出させる。
【0125】
これにより、ロジック領域1Bの溝内に埋め込まれたhigh−k膜HKからなるゲート絶縁膜GI2と、当該溝内にゲート絶縁膜GI2を介して埋め込まれた金属膜からなるゲート電極G1とを形成する。また、I/O領域1Cでは、上記溝内に形成されたhigh−k膜HKと、当該溝の底部の絶縁膜IF4とからなるゲート絶縁膜GI3を形成し、当該溝内にhigh−k膜HKを介して埋め込まれた金属膜からなるゲート電極G2を形成する。
【0126】
ゲート電極G1と、ゲート電極G1の横のフィンFBに形成された一対のソース・ドレイン領域とは、トランジスタQ1を構成する。ゲート電極G2と、ゲート電極G2の横のフィンFCに形成された一対のソース・ドレイン領域とは、トランジスタQ2を構成する。トランジスタQ1は、メモリセル領域1Aの第1トランジスタ、第2トランジスタと、I/O領域1CのトランジスタQ2とのいずれよりも低い電圧で駆動する低耐圧のMISFETであり、メタルゲート電極を有する。また、トランジスタQ2は高耐圧のトランジスタであり、メタルゲート電極を有する。
【0127】
ゲート絶縁膜GI2、GI3を構成するhigh−k膜HKには、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。すなわち、ゲート絶縁膜GI2、GI3は、酸化シリコン膜よりも誘電率が高い高誘電率膜である。
【0128】
ゲート電極G1、G2を構成する上記金属膜は、例えば2層の積層膜により構成される。当該積層膜は、半導体基板SB側から順に積層された第1金属膜および第2金属膜を有する。第1金属膜は、例えばチタンアルミニウム(TiAl)膜からなり、第2金属膜は、例えばアルミニウム(Al)膜からなる。また、第1金属膜および第2金属膜の間に、チタン(Ti)膜若しくは窒化チタン(TiN)膜またはそれらの積層膜を介在させ、トランジスタQ1のしきい値電圧を調整しても良い。なお、図では上記の第1金属膜および第2金属膜を1つの金属膜として示している。
【0129】
ゲート絶縁膜GI2は、上記溝内において、ゲート電極G1の底面および側面、並びに当該溝の底面および側面を覆っている。同様に、ゲート絶縁膜GI3は、上記溝内において、ゲート電極G2の底面および側面、並びに当該溝の底面および側面を覆っている。なお、図26を用いて説明した工程において絶縁膜IF6を除去した場合、ゲート絶縁膜GI2を形成する前に酸化処理を行うことで、当該溝の底面に新たな絶縁膜を形成し、当該絶縁膜をゲート絶縁膜の一部として用いてもよい。また、ここでは、ダミーゲート電極DG1(図25参照)の除去後に上記high−k膜を形成することについて説明したが、ダミーゲート電極DG1を構成するポリシリコン膜SL2(図17参照)の形成前であって、図16を用いて説明した工程の後に当該high−k膜を形成し、このhigh−k膜をロジック領域1Bのゲート絶縁膜として残してもよい。
【0130】
次に、図28に示すように、ゲート電極G1、G2のそれぞれの上面を絶縁膜IF8により覆った後、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面を覆うシリサイド層S1を形成する。
【0131】
絶縁膜IF8は例えばCVD法により形成された酸化シリコン膜からなる。ここでは、メモリセル領域1A、ロジック領域1BおよびI/O領域1Cを覆うように絶縁膜IF8を形成した後、パターニングを行うことでメモリセル領域1Aの絶縁膜IF8を除去する。これにより、ロジック領域1BおよびI/O領域1Cの層間絶縁膜IL、サイドウォールSW、ゲート電極G1およびG2のそれぞれの上面を覆う絶縁膜IF8が残る。続いて、露出している制御ゲート電極CGおよびメモリゲート電極MGの上に、例えばスパッタリング法を用いてニッケル(Ni)膜またはコバルト(Co)膜からなる金属膜を形成した後、熱処理を行って当該金属膜と制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面とを反応させる。
【0132】
これにより、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面を覆う、ニッケルシリサイド(NiSi)層またはコバルトシリサイド(CoSi)層からなるシリサイド層S1を形成した後、未反応の金属膜をウェットエッチングなどにより除去する。これにより、素子分離領域EI1および絶縁膜IF8が当該金属膜から露出する。ここでは、絶縁膜IF8によりゲート電極G1、G2を覆っているため、メタルゲート電極であるゲート電極G1、G2が当該ウェットエッチングにより除去されることを防ぐことができる。また、ゲート電極G1、G2のそれぞれの上にはシリサイド層は形成されない。
【0133】
この後、図示は省略するが、層間絶縁膜IL上に層間絶縁膜を形成し、それらの層間絶縁膜を貫通し、制御ゲート電極CG、メモリゲート電極MG、ソース・ドレイン領域またはゲート電極G1、G2に接続された複数のコンタクトプラグ(接続部)を形成することで、本実施の形態の半導体装置が完成する。
【0134】
具体的には、例えばCVD法を用いて、酸化シリコン膜などからなる層間絶縁膜を層間絶縁膜IL上に形成した後フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ILおよびその上の当該層間絶縁膜からなる積層層間絶縁膜を貫通する複数のコンタクトホールを形成する。コンタクトホールは、メモリセルMCのソース・ドレイン領域を構成する拡散層DF、トランジスタQ1のソース・ドレイン領域を構成する拡散層DF、制御ゲート電極CG、メモリゲート電極MG、ゲート電極G1またはG2のそれぞれの上面を積層層間絶縁膜から露出する開口部である。なお、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの直上のコンタクトホールの底面には、シリサイド層S1の上面が露出する。
【0135】
続いて、例えばスパッタリング法などを用いて、積層層間絶縁膜上に、接続用の導電膜として、例えば主にタングステン(W)からなる金属膜を形成し、これにより各コンタクトホール内を完全に埋め込む。ここでは、例えばチタン膜若しくは窒化チタン膜またはそれらの積層膜からなるバリア導体膜を形成した後、バリア導体膜上にタングステン膜からなる主導体膜を形成することで、バリア導体膜および主導体膜からなる当該金属膜を形成する。その後、積層層間絶縁膜上の不要な当該金属膜をCMP法などにより除去することで、各コンタクトホール内に埋め込まれたコンタクトプラグを形成する。コンタクトプラグは、制御ゲート電極CG、メモリゲート電極MG、ソース・ドレイン領域、ゲート電極G1またはG2に電気的に接続される。
【0136】
<半導体装置およびその製造方法の効果について>
以下に、本実施の形態の半導体装置およびその製造方法の効果について、比較例を示した図30を用いて説明する。図30は、比較例の半導体装置を示す断面図であって、FINFETからなるメモリセルを含む断面図である。図30では、図の左側から順に、メモリセル領域1A、ロジック領域1BおよびI/O領域1Cのそれぞれにおける、フィンの短手方向に沿う断面を示している。
【0137】
図30に示すメモリセル領域1Aの断面は、図4のH−H断面に対応する箇所であって、メモリセルのソース・ドレイン領域を含む箇所の断面である。また、図30のロジック領域1Bは、低耐圧トランジスタのソース・ドレイン領域を含む箇所の断面であり、I/O領域1Cは、高耐圧トランジスタのソース・ドレイン領域を含む箇所の断面である。ただし、図では各ソース・ドレイン領域の図示を省略している。すなわち、図30に示す各断面には、素子分離領域上に層間絶縁膜が形成された領域の断面図を示している。
【0138】
図30にはゲート電極などを図示していないが、図30に示す比較例である半導体装置は、メモリセル領域1Aに形成されたMONOS型のメモリセルと、ロジック領域1Bに形成された低耐圧トランジスタと、I/O領域1Cに形成された高耐圧トランジスタとを有している。ここで、比較例の半導体装置は、溝D1内に埋め込まれ、酸化シリコン膜のみからなる素子分離領域EI4を有しており、素子分離領域EI4内に窒化シリコン膜が形成されていない点で、上述した本実施の形態の半導体装置と異なる。すなわち、素子分離領域EI4の上面はすべて酸化シリコン膜により構成されている。比較例の半導体装置のその他の構成は、本実施の形態の半導体装置と同様である。
【0139】
なお、図30に示す素子分離領域EI4の一部は、内部に空隙VDを有しているが、空隙VDは本実施の形態の半導体装置の素子分離領域EI1を構成する絶縁膜IF3(図2参照)内に形成されていることも考えられる。また、当該空隙VDの直上では、素子分離領域EI4の上面に窪み(STI窪み)が形成される場合がある。
【0140】
メモリセルの微細化が進むと、チャネル幅の縮小に伴い電流駆動力の低下が課題になる。これに対し、凸型の活性領域を形成し、凸型の突出部を跨るように配置された制御ゲート電極およびメモリゲート電極を含むメモリセルを備えたメモリセルを形成することで、微細化されたレイアウトでも、実行的なチャネル幅を大きく確保することができ、高い電流駆動力を得ることができる。このため、フィン構造を有するメモリセルは、半導体装置の微細化を実現する観点から有利である。
【0141】
半導体装置を微細化する観点から、隣り合うフィン同士の間隔を縮小し、また、隣り合うフィン同士の間の溝を深く形成することが求められる。当該溝が深く、溝内に埋め込まれた素子分離領域の上面からフィンの上面までの高さが大きい場合は、溝内の素子分離領域上に形成するゲート電極などパターンの高さも高くなるため、素子分離領域上に当該パターンを形成するために高い加工技術が必要となる。このため、フィン構造を有する半導体装置では、素子分離領域の上面の高さを所望の高さで精度よく形成する必要があり、各領域の素子分離領域の上面の高さにばらつきが生じることを防ぐ必要がある。
【0142】
図30には、メモリセル領域1Aにおいて素子分離領域EI4の上面の高さにばらつきが生じている場合の構造を示している。このように、素子分離領域EI4の上面の位置が、素子分離領域EI4上にフィンFAを露出させた後の工程(フィン形成工程)で変動し、当該位置にばらつきが生じると、フィン形成工程以後の各工程での負担が大きくなり、所望の特性を有するMONOSメモリを安定して形成することが困難となる。フィン形成工程以後の各工程での負担が大きくなることとは、すなわち、制御ゲート電極、メモリゲート電極、および、それらのゲート電極に隣接するサイドウォールのそれぞれを加工する工程において、加工の難易度が高まること、および、素子分離領域EI4上の溝内に層間絶縁膜ILを埋め込むことの難易度が高まることなどを意味する。
【0143】
すなわち、素子分離領域EI4の上面の位置にばらつきが生じると、メモリセル領域1Aのゲート電極またはサイドウォールの加工不良が生じる虞があり、溝D1内に層間絶縁膜ILを埋め込もうとする際に埋込み不良が起きる虞がある。したがって、半導体装置の信頼性が低下する問題が生じる。
【0144】
フィン構造を有するMONOSメモリでは、ONO膜の膜厚の分だけ、フィンFAの高さ、つまり、ゲート電極と隣り合うフィンFAの高さが小さくなる。このため、所望の特性のMONOSメモリを得るために、ロジック領域1BおよびI/O領域1Cの素子よりもさらにフィンを高く形成する場合がある。これは、素子分離領域EI4上に露出するフィンの高さと同じ大きさを有する素子分離領域EI4上の溝の深さが大きいことを意味する。よって、メモリセル領域1Aでは、ロジック領域1BおよびI/O領域1Cに比べ、より素子分離領域EI4の上面の位置のばらつきを抑えることが重要である。
【0145】
しかし、スプリットゲート型のMONOSメモリを形成するメモリセル領域1Aでは、素子分離領域EI4が露出した状態でエッチング工程および洗浄工程が行われる回数が多く、それらの工程で削られやすい酸化シリコン膜からなる素子分離領域EI4の上面を、所望の位置に留めることが困難である。すなわち、例えば、図18を用いて説明した制御ゲート電極CGおよびゲート絶縁膜GI1を形成する際に行うエッチング工程および洗浄工程では、素子分離領域EI4の上面がエッチングおよび洗浄液に曝される。同様に、図21を用いて説明したメモリゲート電極MGを形成する際に行うONO膜ONの除去のためのエッチング工程および洗浄工程と、図23を用いて説明したサイドウォールSWを形成する際に行うエッチング工程および洗浄工程では、素子分離領域EI4の上面がエッチングおよび洗浄液に曝される。
【0146】
これに対し、ロジック領域1BおよびI/O領域1Cの素子分離領域EI2、EI3の上面がエッチングおよび洗浄液に曝されるときとして、ゲート電極(ダミーゲート電極)の形成時と、サイドウォールSWの形成時などが考えられるが、そのように素子分離領域EI2、EI3がエッチングおよび洗浄液に曝される回数はメモリセル領域1Aの素子分離領域EI4に比べて少ない。このように、メモリセル領域1Aでは加工工程および洗浄工程が多いため、酸化シリコン膜のみからなる素子分離領域EI4の上面にばらつきが生じやすい。
【0147】
また、フィン同士の間隔が小さい場合などには、図30に示すように素子分離領域EI4内に空隙VDが形成される場合がある。このような場合、空隙VDの直上の素子分離領域EI4はエッチングおよび洗浄に対して削られやすい性質を有するため、より素子分離領域EI4の上面にばらつきが生じやすくなる。また、空隙VDの直上の素子分離領域EI4の上面に形成されたSTI窪みは、異物の発塵元となり得る。このような異物が発生することは、半導体装置の信頼性の低下の原因となる。
【0148】
そこで、本実施の形態では、図2に示す素子分離領域EI1の上面を、窒化シリコン膜NFにより保護している。つまり、素子分離領域EI1の上面を窒化シリコン膜NFにより構成することで、素子分離領域EI1の形成後のエッチング工程および洗浄工程などにおいて、素子分離領域EI1の上面が削られ、素子分離領域EI1の上面の位置にばらつきが生じることを防ぐことができる。これは、絶縁膜IF3、素子分離領域EI2およびEI3などを構成する酸化シリコンに比べ、窒化シリコン膜NFを構成する窒化シリコンは密度が高く、エッチングおよび洗浄に対して耐性が高い材料であるためである。
【0149】
このように、素子分離領域EI1の上面の大部分を窒化シリコン膜NFにより構成することで、素子分離領域EI1の上面の変動を抑制し、素子分離領域EI1の上面における段差のばらつきを低減することができる。また、素子分離領域EI1を構成する絶縁膜IF3内に空隙VD(図30参照)が形成され、空隙VDの直上の絶縁膜IF3の上面にSTI窪みが形成されたとしても、本実施の形態では絶縁膜IF3の上面を窒化シリコン膜NFにより覆うため、異物がSTI窪みから発生することを防ぐことができる。
【0150】
また、MONOSメモリの特性は、チャネル幅の大きさ、つまり、素子分離領域EI1上に突出するフィンの高さに大きく影響を受けるため、素子分離領域EI1の上面の位置にばらつきが生じることはメモリセルMCの特性にばらつきが生じることを意味する。これに対し、ここでは素子分離領域EI1の上面の位置のばらつきを抑えることができるため、メモリセルMCの特性がばらつくことを防ぐことができる。また、素子分離領域EI1の上面を所望の位置に精度良く形成することができるため、フィンFAの形成工程以後の各工程での負担を軽減することができる。すなわち、制御ゲート電極CGまたはサイドウォールSWの加工不良の発生、および、溝D1内の層間絶縁膜ILの埋込み不良の発生を防ぐことができる。よって、歩留を改善することができる。以上により、本実施の形態では、半導体装置の信頼性を向上させることができる。
【0151】
なお、メモリセル領域1A以外のロジック領域1BおよびI/O領域1Cでは、素子分離領域EI2、EI3のそれぞれの上面を窒化シリコン膜により構成せず、素子分離領域EI2、EI3のそれぞれを酸化シリコン膜のみにより構成する。その理由の1つは、当該窒化シリコン膜が有する内部応力が、トランジスタQ1、Q2の特性に影響を与える虞があるためである。また、他の理由の1つとして、トランジスタQ1、Q2の形成工程では、メモリセルMCの形成工程に比べてエッチング工程および洗浄工程が少ないため、素子分離領域EI2、EI3のそれぞれの上面が削られにくく、メモリセル領域1Aに比べ、素子分離領域の上面を保護する必要性が低いことが挙げられる。
【0152】
本実施の形態では、メモリセル領域1Aの素子分離領域EI1の全体を窒化シリコン膜により構成せず、素子分離領域EI1の上層部分だけを窒化シリコン膜NFにより構成し、素子分離領域EI1を絶縁膜IF3と窒化シリコン膜NFとの積層構造とすることで、メモリセル領域1Aにおいて応力が発生することを防いでいる。また、ここでは、窒化シリコン膜NFの膜厚を5〜15nmの範囲に留めることで、素子分離領域EI1の上面の位置がばらつくことを防ぎ、かつ、メモリセル領域1Aにおいて応力が発生することを防いでいる。
【0153】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0154】
1A メモリセル領域
1B ロジック領域
1C I/O領域
CG 制御ゲート電極
D1〜D3 溝
EI1〜EI4 素子分離領域
FA、FB、FC フィン
G1、G2 ゲート電極
GI1〜GI3 ゲート絶縁膜
MC メモリセル
MG メモリゲート電極
ON ONO膜
Q1、Q2 トランジスタ
SB 半導体基板
図1
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