特許 6787675 表示装置及び表示装置の駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6787675

(24)【登録日】2020年11月2日

(45)【発行日】2020年11月18日

(54)【発明の名称】表示装置及び表示装置の駆動方法

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20201109BHJP

   G09G 3/30 20060101ALI20201109BHJP

   G09G 3/20 20060101ALI20201109BHJP

   H01L 51/50 20060101ALI20201109BHJP

【ＦＩ】

   G09G3/3233

   G09G3/30 J

   G09G3/20 611A

   G09G3/20 622J

   G09G3/20 611G

   G09G3/20 621A

   G09G3/20 611H

   G09G3/20 660U

   G09G3/20 624B

   G09G3/20 621K

   G09G3/20 660V

   H05B33/14 A

【請求項の数】4

【全頁数】15

(21)【出願番号】特願2016-34360(P2016-34360)

(22)【出願日】2016年2月25日

(65)【公開番号】特開2017-151300(P2017-151300A)

(43)【公開日】2017年8月31日

【審査請求日】2019年2月14日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000408

【氏名又は名称】特許業務法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】中村 則夫

【審査官】 橋本 直明

(56)【参考文献】

【文献】 特開２００９−２５８２２７（ＪＰ，Ａ）

【文献】 国際公開第２０１２／０５３４６２（ＷＯ，Ａ１）

【文献】 特開２０１０−２４３９３８（ＪＰ，Ａ）

【文献】 特開２００４−２５２１０４（ＪＰ，Ａ）

【文献】 国際公開第２０１３／０８８４８３（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２０１１／０２９８８３６（ＵＳ，Ａ１）

【文献】 特開２００７−２４８５８８（ＪＰ，Ａ）

【文献】 特開２００７−２４９１９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／３２３３

Ｇ０９Ｇ ３／２０

Ｇ０９Ｇ ３／３０

Ｈ０１Ｌ ５１／５０

(57)【特許請求の範囲】

【請求項1】

第１の映像信号に従って映像の表示を行う第１フレームと、
前記第１の映像信号に従って、前記第１フレームの後に前記映像の表示を行う第２フレームと、を有し、
前記第１フレームの映像信号の書き込みが完了した後の前記映像の表示を行う期間内に、前記第１フレームのフレーム期間より短い第１非表示期間と、前記第１非表示期間の後の第２非表示期間と、を有する表示装置の駆動方法であって、
前記第１非表示期間と前記第２非表示期間との間、及び前記第２非表示期間の後には、前記映像の表示を行う期間の少なくとも一部が含まれ、
前記第２非表示期間の長さは、前記第１非表示期間の長さよりも短いことを特徴とする表示装置の駆動方法。

【請求項2】

前記第２非表示期間の後、前記映像の表示を行う期間の他の少なくとも一部を挟んでさらに第３非表示期間を有し、
前記第３非表示期間の長さは、前記第２非表示期間の長さよりも短いことを特徴とする、請求項１に記載の表示装置の駆動方法。

【請求項3】

表示素子に駆動電流を供給するトランジスタを含む画素が配列された表示領域を有する表示装置の駆動方法であって、
第１の映像信号に従って映像の表示を行う第１フレームと、
前記第１の映像信号に従って、前記第１フレームの後に前記映像の表示を行う第２フレームと、を有し、
前記第１フレームは、
前記画素のそれぞれにおいて、前記トランジスタの制御電位を所定の電位に固定する初期化期間と、
前記トランジスタのしきい値に準じた電位差を取得するオフセットキャンセル期間と、
前記トランジスタのゲート・ソース間電圧を、前記第１の映像信号に応じて決定する映像信号書き込み期間と、
前記ゲート・ソース間電圧に応じて表示を行う表示期間と、を有し、
前記第１フレームの前記映像信号書き込み期間が完了した後、前記第２フレームの前記映像信号書き込み期間が開始されるまでの間に、前記第１フレームのフレーム期間より短い第１非表示期間を設け、前記第１非表示期間の終了後、前記第１フレームの表示期間を開始する表示装置の駆動方法であって、
前記第１フレームの表示期間は、第１表示期間と第２表示期間とに分割され、前記第１表示期間と前記第２表示期間との間にはさらに第２非表示期間を有し、
前記第２非表示期間の長さは、前記第１非表示期間の長さよりも短いことを特徴とする表示装置の駆動方法。

【請求項4】

前記第２表示期間は、さらに第３表示期間と第４表示期間とに分割され、前記第３表示期間と前記第４表示期間との間にはさらに第３非表示期間を有し、
前記第３非表示期間の長さは、前記第２非表示期間の長さよりも短いことを特徴とする、請求項３に記載の表示装置の駆動方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、表示装置の駆動方法に関する。

【背景技術】

【0002】

液晶表示装置は、軽量かつ低消費電力を達成するフラットパネルディスプレイとして注目を集めている。中でも、表示画素毎にトランジスタ等のスイッチング素子が設けられてなるアクティブマトリクス型の液晶表示装置は、クロストークのない高精細な表示画像が得られることから、携帯電話の画面用途をはじめ各種ディスプレイ用として利用されている。

【0003】

特許文献１には、アクティブマトリクス型の液晶表示装置において、１フレームの後半に黒信号を書き込む例が開示されている。こうして黒信号を書き込むことにより、アクティブマトリクス型の液晶表示装置においても、ＣＲＴのようなインパルス型の表示装置と同様、ぼやけ感のない映像を得ることが可能になる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００９−２２９５５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで近年、フレームレートを落として表示処理を行うことにより、低消費電力化を実現する表示装置が注目されている。この種の表示装置では、例えばフレームレートを通常の１／２に低下させる場合、各画素への映像信号の入力を２回に１回の割合で間引く。これにより、映像信号の周波数が通常の１／２でよいことになるので、低消費電力化が実現される。

【0006】

しかしながら、単に映像信号の入力を間引いただけでは、大きなフリッカが発生してしまう。すなわち、フレームの開始時点で映像信号によって各画素内の保持容量に書き込まれた電荷は、リーク等によって時間の経過とともに減少する。したがって、フレームレートを低下させていない通常の状態でも、フレームの終了時点での輝度はフレームの開始時点での輝度に比べて若干低下したものとなるが、フレームレートを例えば１／２に低下させると、２フレームに一度しか各画素内の保持容量に電荷が補充されないことになるので、保持容量に電荷を書き込んでから数えて２フレーム目の終了時点での輝度は、１フレーム目の終了時点での輝度よりもさらに低下したものとなってしまう。この輝度の大きな変化により、観察者が大きなフリッカを感じてしまうことが問題となる。

【0007】

そこで本発明は、フレームレートを落として表示処理を行う場合に、フリッカ等の発生を防ぎ画質の向上を図ることを目的の一つとする。

【課題を解決するための手段】

【0008】

本発明の一実施形態に係る表示装置は、第１の映像信号に従って映像の表示を行う第１フレームと、第１の映像信号に従って第１フレームの後に映像の表示を行う第２フレームと、を有し、第１フレームの映像信号の書き込みが完了した後、映像の表示を行う前に、第１フレームのフレーム期間より短い非表示期間を設け、非表示期間の終了後、第１フレームの映像の表示を行う駆動方法である。

【0009】

本発明の一実施形態に係る表示装置は、表示素子に駆動電流を供給するトランジスタを含む画素が配列された表示領域を有する表示装置の駆動方法であって、第１の映像信号に従って映像の表示を行う第１フレームと、第１の映像信号に従って第１フレームの後に映像の表示を行う第２フレームと、を有し、第１フレームは、画素のそれぞれにおいて、トランジスタの制御電位を所定の電位に固定する初期化期間と、トランジスタのしきい値に準じた電位差を取得するオフセットキャンセル期間と、トランジスタのゲート・ソース間電圧を、第１の映像信号に応じて決定する映像信号書き込み期間と、ゲート・ソース間電圧に応じて表示を行う表示期間と、を有し、第１フレームの映像信号書き込み期間が完了した後、第１フレームのフレーム期間より短い非表示期間を設け、非表示期間の終了後、第１フレームの表示期間を開始する表示装置の駆動方法である。

【0010】

本発明の一実施形態によれば、表示素子に駆動電流を供給するトランジスタを含む画素が配列された表示領域を有し、第１の映像信号に従って第１の映像の表示を行う第１フレームと第２の映像信号に従って第２の映像の表示を行う第２フレームとを含む動画表示モードと、第３の映像信号に従って第３の映像の表示を行う第１フレームと第３の映像信号に従って第１フレームの後に第３の映像の表示を行う第２フレームとを含む静止画表示モードと、を有し、静止画表示モードは、第１フレームの映像信号の書き込みが完了した後、映像の表示を行う前に、第１フレームのフレーム期間より短い非表示期間を有し、非表示期間の終了後、第１フレームの映像の表示が行われる表示装置が提供される。

【0011】

本発明の一実施形態によれば、表示素子に駆動電流を供給するトランジスタを含む画素が配列された表示領域を有し、第１の映像信号に従って第１の映像の表示を行う第１フレームと第２の映像信号に従って第２の映像の表示を行う第２フレームとを含む動画表示モードと、第３の映像信号に従って第３の映像の表示を行う第１フレームと第３の映像信号に従って第１フレームの後に第３の映像の表示を行う第２フレームとを含む静止画表示モードと、を有し、少なくとも第１フレームは、画素のそれぞれにおいて、トランジスタの制御電位を所定の電位に固定する初期化期間と、トランジスタのしきい値に準じた電位差を取得するオフセットキャンセル期間と、トランジスタのゲート・ソース間電圧を、映像信号に応じて決定する映像信号書き込み期間と、ゲート・ソース間電圧に応じて表示を行う表示期間と、を有し、静止画表示モードは、第１フレームの映像信号の書き込みが完了した後、映像の表示を行う前に、第１フレームのフレーム期間より短い非表示期間を有し、非表示期間の終了後、第１フレームの映像の表示が行われる表示装置が提供される。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態による表示装置の構成を示す模式図である。

【図2】図１に示した画素ＰＸの内部構成を示す図である。

【図3】本発明の一実施形態による各信号の時間変化を示すタイミングチャートである。

【図4】本発明の一実施形態による各信号の時間変化を示すタイミングチャートである。

【図5】本発明の一実施形態で説明される各信号の時間変化を示すタイミングチャートである。

【図6】図５で示すタイミングチャートに対し、フレームレートを下げて表示装置を駆動する場合の各信号の時間変化を示すタイミングチャートである。

【発明を実施するための形態】

【0013】

以下、図面を参照して、本発明による表示装置の駆動方法について詳細に説明する。なお、本発明による表示装置の駆動方法は以下の実施形態に限定されることはなく、種々の変形を行ない実施することが可能である。また、図面の寸法比率は、説明の都合上、実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。

【0014】

図１は、本発明の一実施形態による表示装置１００の構成を示す模式図である。また、図２は、図１に示した画素ＰＸの内部構成を示す図である。

【0015】

図１に示すように、表示装置１００は、画素ＰＸが行方向及び列方向に配列する表示領域Ｒ１と、走査線駆動回路ＹＤＲ１，ＹＤＲ２と、信号線駆動回路ＸＤＲとを含む表示パネルＤＰと、表示パネルＤＰの動作を制御するコントローラ１２とを含んでいる。

【0016】

本実施形態において、画素ＰＸには表示素子として有機エレクトロルミネセンス素子（以下、「有機ＥＬ素子」ともいう。）が設けられているものとする。

【0017】

表示パネルＤＰは、図１に示すように、ガラス板等の光透過性を有する絶縁基板ＳＵＢと、絶縁基板ＳＵＢに設けられる表示領域Ｒ１上にマトリクス状に配列されたｍ×ｎ個の画素ＰＸと、複数本（ｍ／２本）の第１走査線Ｓｇａ＿１〜Ｓｇａ＿ｍ／２と、複数本（ｍ本）の第２走査線Ｓｇｂ＿１〜Ｓｇｂ＿ｍと、複数本（ｍ／２本）のリセット配線Ｓｇｒ＿１〜Ｓｇｒ＿ｍ／２と、複数本（ｎ本）の映像信号線ＶＬ＿１〜ＶＬ＿ｎとを備えて構成される。なお、以下の説明では、各線に付した通番を区別する必要がない場合に、通番を省略して記述する場合がある。また、表示パネルＤＰはさらに、図２に示すように、複数本（ｍ／２本）のリセット配線Ｓｇｒのそれぞれに対応する複数本（ｍ／２本）の第３走査線Ｓｇｃを備えて構成される。

【0018】

画素ＰＸは、列方向Ｙに沿ってｍ個、行方向Ｘに沿ってｎ個それぞれ並べられている。第１走査線Ｓｇａ、第２走査線Ｓｇｂ、及びリセット配線Ｓｇｒはそれぞれ、行方向Ｘに延びる配線として設けられている。リセット配線Ｓｇｒは、互いに電気的に接続された複数の電極で形成されている。映像信号線ＶＬは、列方向Ｙに延びる配線として設けられている。

【0019】

図２に示すように、表示パネルＤＰは、高電位Ｐｖｄｄに固定される高電位電源線ＳＬａと、低電位Ｐｖｓｓに固定される低電位電源電極ＳＬｂとを有している。高電位電源線ＳＬａは図示しない高電位電源に接続され、低電位電源電極ＳＬｂは図示しない低電位電源（基準電位電源）に接続されている。

【0020】

表示パネルＤＰはまた、走査線駆動回路ＹＤＲ１，ＹＤＲ２と、信号線駆動回路ＸＤＲとを備えている。走査線駆動回路ＹＤＲ１は、複数の第１走査線Ｓｇａ及び複数の第３走査線Ｓｇｃを画素ＰＸの行ごとに順に駆動する回路であり、走査線駆動回路ＹＤＲ２は、複数の第２走査線Ｓｇｂを画素ＰＸの行ごとに順に駆動する回路であり、信号線駆動回路ＸＤＲは、複数の映像信号線ＶＬを駆動する回路である。走査線駆動回路ＹＤＲ１，ＹＤＲ２及び信号線駆動回路ＸＤＲは、絶縁基板ＳＵＢの表示領域Ｒ１の周囲に位置する非表示領域Ｒ２上に一体的に形成され、コントローラ１２とともに駆動部１０を構成している。

【0021】

各画素ＰＸは、図２に示すように、有機ＥＬ素子ＥＭＤと、有機ＥＬ素子に駆動電流を供給する画素回路とを含んで構成される。なお、画素ＰＸには、有機ＥＬ素子の他にも、各種の発光素子を用いることが可能である。

【0022】

画素ＰＸは、電圧信号からなる映像信号に応じて有機ＥＬ素子ＥＭＤの発光を制御する回路が設けられている。図２に示すように、画素ＰＸは、第１スイッチング素子ＳＳＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ、補助容量Ｃａｄ、容量部Ｃｅｌを含んでいる。保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となる場合もある。容量部Ｃｅｌは、有機ＥＬ素子ＥＭＤ自体の容量（有機ＥＬ素子ＥＭＤの寄生容量）である。有機ＥＬ素子ＥＭＤは、キャパシタとしても機能する。

【0023】

また、各画素ＰＸは、第２スイッチング素子ＢＣＴを備えている。図１に示すように、この第２スイッチング素子ＢＣＴは、列方向Ｙに隣り合う複数の画素ＰＸにより共用されていてもよい。本実施形態においては、行方向Ｘ及び列方向Ｙに隣り合う４つの画素ＰＸにより、１つの第２スイッチング素子ＢＣＴが共用される例を示す。また、走査線駆動回路ＹＤＲ２には、図２に示すように、複数の第３スイッチング素子ＲＳＴが設けられている。第３スイッチング素子ＲＳＴとリセット配線Ｓｇｒとは、一対一で接続されている。

【0024】

第１スイッチング素子ＳＳＴ、駆動トランジスタＤＲＴ、第２スイッチング素子ＢＣＴ、及び第３スイッチング素子ＲＳＴは、ここでは同一導電型、例えばＮチャネル型のトランジスタにより構成されている。この場合におけるトランジスタは、アモルファスシリコン、ポリシリコン又は酸化物半導体にチャネルが形成される薄膜トランジスタであってもよい。例えば、本実施形態に係る表示装置１００に含まれる各駆動トランジスタ及び各スイッチング素子はいずれも半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタによって構成されており、互いに同一工程、同一層構造で形成される。

【0025】

第１スイッチング素子ＳＳＴ、駆動トランジスタＤＲＴ、第２スイッチング素子ＢＣＴ、及び第３スイッチング素子ＲＳＴはそれぞれ、第１端子、第２端子、及び制御端子を有している。本実施形態では、駆動トランジスタＤＲＴにおいて、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。

【0026】

画素ＰＸの画素回路において、駆動トランジスタＤＲＴ及び第２スイッチング素子ＢＣＴは、高電位電源線ＳＬａと低電位電源電極ＳＬｂとの間で有機ＥＬ素子ＥＭＤと直列に接続されている。高電位電源線ＳＬａ（高電位Ｐｖｄｄ）は例えば１０Ｖの電位に設定され、低電位電源電極ＳＬｂ（低電位Ｐｖｓｓ）は、例えば１．５Ｖの電位に設定されている。

【0027】

第２スイッチング素子ＢＣＴの第２端子は高電位電源線ＳＬａに接続され、第１端子は駆動トランジスタＤＲＴのドレイン電極に接続され、制御端子は第１走査線Ｓｇａに接続されている。これにより、第２スイッチング素子ＢＣＴは、第１走査線Ｓｇａからの制御信号ＢＧによりオン（導通状態）又はオフ（非導通状態）のいずれかに制御される。第２スイッチング素子ＢＣＴは、このオンオフ制御により、有機ＥＬ素子ＥＭＤの発光時間／非発光時間を制御する役割を果たす。なお、制御信号ＢＧは、走査線駆動回路ＹＤＲ２により第１走査線Ｓｇａごとに生成される信号である。

【0028】

駆動トランジスタＤＲＴのドレイン電極は第２スイッチング素子ＢＣＴのソース電極及びリセット配線Ｓｇｒに接続され、ソース電極は有機ＥＬ素子ＥＭＤの一方の電極（ここでは陽極）に接続されている。有機ＥＬ素子ＥＭＤの他方の電極（ここでは陰極）は、低電位電源電極ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を有機ＥＬ素子ＥＭＤに出力する役割を果たす。

【0029】

第１スイッチング素子ＳＳＴの第１端子は映像信号線ＶＬに接続され、第２端子は駆動トランジスタＤＲＴのゲート電極に接続され、制御端子は信号書き込み制御用ゲート配線として機能する第２走査線Ｓｇｂに接続されている。第１スイッチング素子ＳＳＴは、第２走査線Ｓｇｂから供給される制御信号ＳＧによりオン（導通状態）又はオフ（非導通状態）のいずれかに制御される。第１スイッチング素子ＳＳＴは、このオンオフ制御により、制御信号ＳＧに応答して画素回路と映像信号線ＶＬの接続状態を制御し、対応する映像信号線ＶＬから映像信号Ｖｓｉｇを画素回路内に取り込む役割を果たす。なお、制御信号ＳＧは、走査線駆動回路ＹＤＲ１により第１走査線Ｓｇａごとに生成される信号である。

【0030】

第３スイッチング素子ＲＳＴは、２行ごとに、走査線駆動回路ＹＤＲ２内に設けられている。第３スイッチング素子ＲＳＴは、駆動トランジスタＤＲＴのドレイン電極とリセット電源（図示せず）との間に接続されている。第３スイッチング素子ＲＳＴの第１端子はリセット電源に接続されたリセット電源線ＳＬｃに接続され、第２端子はリセット配線Ｓｇｒに接続され、制御端子はリセット制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。リセット電源線ＳＬｃの電位は、リセット電源を通じて定電位であるリセット電位Ｖｒｓｔに固定される。リセット電位Ｖｒｓｔの具体的な値は、例えば−２Ｖである。

【0031】

第３スイッチング素子ＲＳＴは、第３走査線Ｓｇｃを通して与えられる制御信号ＲＧに応じて、リセット電源線ＳＬｃ及びリセット配線Ｓｇｒ間を導通状態（オン）又は非導通状態（オフ）に切替える。なお、制御信号ＲＧは、走査線駆動回路ＹＤＲ２により第３走査線Ｓｇｃごとに生成される信号である。第３スイッチング素子ＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位が初期化される。

【0032】

図１に示すコントローラ１２は、表示パネルＤＰの外部に配置されたプリント回路基板（図示せず）上に形成されており、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する機能を有している。コントローラ１２は、外部から供給されるデジタル映像信号および同期信号を受け取るよう構成される。コントローラ１２は、受け取った同期信号に基づき、垂直走査タイミングを制御する垂直走査制御信号と、水平走査タイミングを制御する水平走査制御信号とを生成するよう構成される。そして、生成した垂直走査制御信号及び水平走査制御信号を走査線駆動回路ＹＤＲ１，ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平及び垂直走査タイミングに同期して、デジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給するよう構成される。なお、走査線駆動回路ＹＤＲ１に供給される垂直走査制御信号及び水平走査制御信号にはスタート信号ＳＴＶＳ及びクロック信号ＣＫＶが含まれ、走査線駆動回路ＹＤＲ２に供給される垂直走査制御信号及び水平走査制御信号には同期信号Ｖｓｙｎｃ、スタート信号ＳＴＶＢ、及びクロック信号ＣＫＶが含まれる。

【0033】

信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し、階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬに並列に供給するよう構成される。また、信号線駆動回路ＸＤＲは、初期化信号Ｖｉｎｉを映像信号線ＶＬに供給するよう構成される。映像信号Ｖｓｉｇ及び初期化信号Ｖｉｎｉは、クロック信号ＣＫＶに同期したタイミングで複数の映像信号線ＶＬのそれぞれに供給される。初期化信号Ｖｉｎｉの具体的な値は、例えば２Ｖである。

【0034】

走査線駆動回路ＹＤＲ１はシフトレジスタ（図示せず）を有しており、コントローラ１２から供給されるスタート信号ＳＴＶＳを順次次段に転送することによって、順次各行に対応する制御信号ＳＧを生成するよう構成される。生成された制御信号ＳＧは、図示しない出力バッファを介して、対応する各行内の各画素ＰＸに供給される。

【0035】

走査線駆動回路ＹＤＲ２もシフトレジスタ（図示せず）を有しており、コントローラ１２から供給される同期信号Ｖｓｙｎｃ及びスタート信号ＳＴＶＢを順次次段に転送することによって、順次各行に対応する制御信号ＢＧ，ＲＧを生成するよう構成される。生成された制御信号ＢＧは、図示しない出力バッファを介して、対応する各行内の各画素ＰＸに供給される。一方、生成された制御信号ＲＧは、対応する第３スイッチング素子ＲＳＴのゲート電極に供給される。これにより、制御信号ＲＧが活性化したタイミングで第３スイッチング素子ＲＳＴがオン状態となり、リセット電位Ｖｒｓｔがリセット配線Ｓｇｒに供給される。

【0036】

次に、上記のように構成された表示装置１００の駆動方法について説明する。以下では、初めに図５及び図６を参照して通常の駆動方法について説明した後、図３及び図４を参照して本実施形態による駆動方法について説明する。

【0037】

図５は、各画素ＰＸに１フレームごとに映像信号を書き込む動作をするときの、各信号の時間変化を示すタイミングチャートである。なお、同図には、走査線駆動回路ＹＤＲ１，ＹＤＲ２が生成する各複数の制御信号ＲＧ，ＢＧ，ＳＧのうち、１行目に対応する制御信号ＲＧ１，ＢＧ１，ＳＧ１のみを図示している。この点は、後述する図３及び図６でも同様である。

【0038】

映像信号線ＶＬには、１水平走査期間（１Ｈ）の周期で、信号線駆動回路ＸＤＲから初期化信号Ｖｉｎｉ及び映像信号Ｖｓｉｇが順次供給される。なお、初期化信号Ｖｉｎｉ及び映像信号Ｖｓｉｇは常時供給されるが、図５ではその一部のみを図示している。また、初期化信号Ｖｉｎｉ及び映像信号Ｖｓｉｇを図示している部分と図示していない部分とでは、タイムスケールが異なっている。この点も、後述する図３及び図６でも同様である。

【0039】

同期信号Ｖｓｙｎｃは、図５に示すように、一定の周期で活性化するパルス状の信号である。コントローラ１２は、上述したクロック信号ＣＫＶに基づき、例えば１秒に６０回の割合で同期信号Ｖｓｙｎｃを活性化するよう構成される。同期信号Ｖｓｙｎｃの活性化周期は、フレーム周期となる。コントローラ１２は、この同期信号Ｖｓｙｎｃに基づき、上述したスタート信号ＳＴＶＢ，ＳＴＶＳを生成するよう構成される。

【0040】

具体的に説明すると、コントローラ１２は、図５に示すように、同期信号Ｖｓｙｎｃの活性化とともにスタート信号ＳＴＶＢを非活性とし、そこから数えて３水平走査期間（１Ｈ）目の映像信号Ｖｓｉｇが活性化している時点で、スタート信号ＳＴＶＢを再活性化するよう構成される。また、コントローラ１２は、図５に示すように、同期信号Ｖｓｙｎｃが活性化した水平走査期間（１Ｈ）の次の水平走査期間（１Ｈ）において、初期化信号Ｖｉｎｉが活性化している間だけスタート信号ＳＴＶＳを一時的に非活性とし、さらに、その次の水平走査期間（１Ｈ）において、初期化信号Ｖｉｎｉが活性化している間と、映像信号Ｖｓｉｇが活性化している間のそれぞれにおいて、スタート信号ＳＴＶＳを一時的に非活性とするよう構成される。

【0041】

走査線駆動回路ＹＤＲ２は、スタート信号ＳＴＶＢの活性状態に基づき、複数の制御信号ＢＧそれぞれの活性状態を順次制御するよう構成される。この制御により、１行目に対応する制御信号ＢＧ１の活性状態は、図５に示すように、スタート信号ＳＴＶＢと同じタイミングで、かつ、スタート信号ＳＴＶＢと同方向に変化することになる。また、他の制御信号ＢＧの活性状態は、制御信号ＢＧ１に遅れつつ制御信号ＢＧ１と同様に変化することになる（後述する図４参照）。

【0042】

また、走査線駆動回路ＹＤＲ２は、同期信号Ｖｓｙｎｃの活性化に応じて制御信号ＲＧを活性化し、この活性化から数えて３水平走査期間（１Ｈ）目に入った時点まで活性状態を維持するよう構成される。なお、水平走査期間（１Ｈ）のカウントは、コントローラ１２から供給されるクロック信号ＣＫＶに基づいて行えばよい。

【0043】

走査線駆動回路ＹＤＲ１は、スタート信号ＳＴＶＳの活性状態に基づき、複数の制御信号ＳＧそれぞれの活性状態を順次制御するよう構成される。この制御により、１行目に対応する制御信号ＳＧ１の活性状態は、図５に示すように、スタート信号ＳＴＶＳと同じタイミングで、かつ、スタート信号ＳＴＶＳと逆方向に変化することになる。また、他の制御信号ＳＧの活性状態は、制御信号ＳＧ１に遅れつつ制御信号ＳＧ１と同様に変化することになる。

【0044】

ここまでで説明した制御信号ＲＧ１，ＢＧ１，ＳＧ１の変化により、図５に示すように、ソース初期化動作が行われるソース初期化期間Ｐｉｓと、ゲート初期化動作が行われるゲート初期化期間Ｐｉｇと、オフセットキャンセル動作が行われるオフセットキャンセル期間Ｐｏと、映像信号書き込み動作が行われる映像信号書き込み期間Ｐｗとが定義される。以下、それぞれについて詳しく説明する。

【0045】

まず、ソース初期化期間Ｐｉｓは、同期信号Ｖｓｙｎｃの活性化に応じて制御信号ＢＧ１が非活性化してから、対応する水平走査期間（１Ｈ）の終期に至るまでの期間である。この期間では、制御信号ＲＧ１が活性化している一方、制御信号ＢＧ１，ＳＧ１が非活性となっているので、第２スイッチング素子ＢＣＴ及び第１スイッチング素子ＳＳＴはともにオフ（非導通状態）であり、第３スイッチング素子ＲＳＴはオン（導通状態）である。したがって、駆動トランジスタＤＲＴのソース電極が、リセット電位Ｖｒｓｔと同電位にリセットされる。

【0046】

ゲート初期化期間Ｐｉｇは、同期信号Ｖｓｙｎｃの活性化後に初めて制御信号ＳＧ１が活性化している期間である。この期間では、制御信号ＲＧ１，ＳＧ１が活性化している一方、制御信号ＢＧ１が非活性となっているので、第２スイッチング素子ＢＣＴはオフ（非導通状態）であり、第１スイッチング素子ＳＳＴ及び第３スイッチング素子ＲＳＴはともにオン（導通状態）である。また、映像信号線ＶＬには初期化信号Ｖｉｎｉが供給されている。したがって、第１スイッチング素子ＳＳＴを通じて、初期化信号Ｖｉｎｉが駆動トランジスタＤＲＴのゲート電極に印加される。これにより、駆動トランジスタＤＲＴのゲート電極の電位が初期化信号Ｖｉｎｉに対応する電位にリセットされ、駆動トランジスタＤＲＴのゲート電極から前フレームの情報が初期化される。

【0047】

オフセットキャンセル期間Ｐｏは、ゲート初期化期間Ｐｉｇの次に制御信号ＳＧ１が活性化している期間である。この期間では、制御信号ＳＧ１が活性化しているので、第１スイッチング素子ＳＳＴはオン（導通状態）である。また、制御信号ＲＧ１は、この期間内に活性状態から非活性状態に変化する。したがって、第３スイッチング素子ＲＳＴは、この期間内にオン（導通状態）からオフ（非導通状態）に変化する。一方、制御信号ＢＧ１は、この期間内に非活性状態から活性状態に変化する。したがって、第２スイッチング素子ＢＣＴは、この期間内にオフ（非導通状態）からオン（導通状態）に変化する。さらに、映像信号線ＶＬには初期化信号Ｖｉｎｉが供給されている。

【0048】

したがって、オフセットキャンセル期間Ｐｏにおいては、駆動トランジスタＤＲＴのゲート電極の電位が初期化信号Ｖｉｎｉの電位に固定される。また、第２スイッチング素子ＢＣＴがオンとなることから、高電位電源線ＳＬａから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電極の電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（リセット電位Ｖｒｓｔ）を初期値とし、ドレイン電極−ソース電極間を通って流れる電流によって徐々に減少しながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。

【0049】

オフセットキャンセル期間Ｐｏが終了した時点で、駆動トランジスタＤＲＴのソース電極の電位はＶｉｎｉ−Ｖｔｈとなる。なお、Ｖｉｎｉは初期化信号Ｖｉｎｉの電圧値であり、Ｖｔｈは駆動トランジスタＤＲＴのしきい値電圧である。これにより、駆動トランジスタＤＲＴのゲート電極−ソース電極間の電圧Ｖｇｓがキャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる（保持される）。なお、オフセットキャンセル期間Ｐｏの時間長は、例えば１μｓｅｃ程度に設定することが好適である。また、オフセットキャンセル期間Ｐｏは、必要に応じて複数回設けてもよい。

【0050】

映像信号書き込み期間Ｐｗは、オフセットキャンセル期間Ｐｏの次に制御信号ＳＧ１が活性化している期間である。この期間では、制御信号ＳＧ１，ＢＧ１が活性化している一方、制御信号ＲＧ１が非活性となっているので、第３スイッチング素子ＲＳＴはオフ（非導通状態）であり、第１スイッチング素子ＳＳＴ及び第２スイッチング素子ＢＣＴはともにオン（導通状態）である。また、映像信号線ＶＬには映像信号Ｖｓｉｇが供給されている。したがって、駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれる。

【0051】

映像信号書き込み期間Ｐｗにおいては、高電位電源線ＳＬａから第２スイッチング素子ＢＣＴ及び駆動トランジスタＤＲＴを通り、さらに有機ＥＬ素子ＥＭＤの容量部（寄生容量）Ｃｅｌを経由して低電位電源電極ＳＬｂに電流が流れる。これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。

【0052】

第１スイッチング素子ＳＳＴがオンした直後には、駆動トランジスタＤＲＴのゲート電極の電位はＶｓｉｇ、駆動トランジスタＤＲＴのソース電極の電位はＶｉｎｉ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。なお、Ｖｓｉｇは映像信号Ｖｓｉｇの電圧値であり、Ｃｓは保持容量Ｃｓの容量であり、Ｃｅｌは容量部Ｃｅｌの容量であり、Ｃａｄは補助容量Ｃａｄの容量である。

【0053】

その後、有機ＥＬ素子ＥＭＤの容量部Ｃｅｌを経由して低電位電源電極ＳＬｂに電流が流れ、映像信号書き込み期間Ｐｗ終了時には、駆動トランジスタＤＲＴのゲート電極の電位はＶｓｉｇ、駆動トランジスタＤＲＴのソース電極の電位はＶｉｎｉ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。なお、駆動トランジスタＤＲＴに流れる電流Ｉｄｒｔと容量Ｃｓ＋Ｃｅｌ＋Ｃａｄの関係は、次の式（１）で表される。また、ΔＶ１は、次の式（１）から決定される映像信号Ｖｓｉｇの電圧値、映像書き込み期間Ｐｗ、トランジスタの移動度に対応したソース電極の電位の変位である。

【0054】

【数1】

【0055】

ここで、Ｉｄｒｔ＝β×(Ｖｇｓ−Ｖｔｈ)²＝[（Ｖｓｉｇ−Ｖｉｎｉ）×（Ｃｅｌ＋Ｃａｄ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）｝²である。また、βはβ＝μ×Ｃｏｘ×Ｗ／２Ｌと定義される。Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート静電容量である。

【0056】

映像信号書き込み期間Ｐｗ内において駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれ、有機ＥＬ素子ＥＭＤに電流が流れ始めると、映像の表示が開始される。図５で示すタイミングチャートによれば、各画素ＰＸは、１フレーム毎に映像信号が書き込まれ、有機ＥＬ素子が発光する表示期間を有することにより、動画を表示するのに適している。

【0057】

しかしながら、駆動トランジスタＤＲＴのゲート電圧を保持する保持容量Ｃｓに与えられた電荷は、リークにより時間の経過と共に減少する。すなわち、この表示による輝度は、図５に示すように、映像信号書き込み期間Ｐｗから時間が経過するにつれ、徐々に低下する。これは、保持容量Ｃｓ内に保持されている電荷がリーク等によって失われていくためである。保持容量Ｃｓ内に保持されている電荷は、図５に示すように、表示開始直後に一旦大きく減少し、その後は直線的に減少していくことになる。

【0058】

映像信号書き込み期間Ｐｗの次に到来する水平走査期間（１Ｈ）から、次のフレームに対応する同期信号Ｖｓｙｎｃが活性化する水平走査期間（１Ｈ）までを表示期間Ｐｄと定義すると、コントローラ１２は、図５に示すように、この表示期間Ｐｄを複数（図５では４つ）の期間Ｔに分割し、各期間Ｔの終端に至る所定の期間においてスタート信号ＳＴＶＢを非活性とするよう構成される。これにより、各期間Ｔの開始から所定の期間は発光期間（表示期間）となり、発光期間（表示期間）の終了後、各期間Ｔの終端に至る所定の期間は、図５に示すように、制御信号ＢＧ１が非活性となって映像が表示されない非発光期間（非表示期間）Ｂとなる。

【0059】

図６は、以上のような駆動方法を採用する背景技術による表示装置においてフレームレートを落として表示処理を行う場合の、各信号の時間変化を示すタイミングチャートである。

【0060】

図６の例では、図５と比較すると理解されるように、２フレーム目のスタート信号ＳＴＶＢ，ＳＴＶＳの変化が抑制されている。この場合、２フレーム目では映像信号書き込み期間Ｐｗが到来せず、映像信号Ｖｓｉｇが画素ＰＸ内に入力されないことになる。つまり、映像信号Ｖｓｉｇの入力が２回に１回の割合で間引かれている。

【0061】

映像信号Ｖｓｉｇの入力を間引いた結果、図６に示すように、２フレーム目における輝度は、映像信号Ｖｓｉｇの入力を間引かない場合に比べてΔＳだけ低下する。その結果、２フレーム目の終了時点での輝度は、１フレーム目の終了時点での輝度よりもさらに低下したものとなる。視聴者は発光時間×輝度の値を画面の明るさと感じることから、輝度が低下した２フレーム目を１フレーム目に比べて暗く感じることになる。

【0062】

これを防止するため、図６の例では、１フレーム目において、非発光期間（非表示期間）Ｂの前に、非発光期間（非表示期間）Ｂと連続する非発光期間（非表示期間）Ｂａを設けている。具体的な処理としては、コントローラ１２が、表示期間Ｐｄを複数に分割してなる各期間Ｔの末尾に設けるスタート信号ＳＴＶＢの非活性期間を前方向に延長する。これにより、１フレーム目における発光時間×輝度の値が２フレーム目における発光時間×輝度の値に近づくので、人の目に感じられる明るさの差を小さくすることが可能になる。

【0063】

しかしながら、上述したように、輝度は表示開始直後の段階で特に大きく減少することから、図６のようにしても、１フレーム目と２フレーム目の間で発光時間×輝度の値の差が残存する。本発明の一実施形態は、この差をなくし、１フレーム目と２フレーム目の明るさの差（発光時間×輝度の値の差）をさらに低減しようとするものである。以下、図３を参照しながら詳しく説明する。

【0064】

図３は、本発明の一実施形態による各信号の時間変化を示すタイミングチャートである。同図に示すように、本実施形態による表示装置１００の駆動方法は、映像信号Ｖｓｉｇの書き込みによって１フレーム目（第１のフレーム）が開始した時点を含む一定期間にわたる１フレーム目内の期間を非発光期間（非表示期間）Ｂ（第１の非発光期間）とする点にある。また、表示期間Ｐｄを複数に分割してなる各期間Ｔの終端ではなく、先端に非発光期間（非表示期間）Ｂを設ける点でも、図５及び図６に示した駆動方法と相違している。さらに、映像信号Ｖｓｉｇの入力を間引く場合の１フレーム目においては、各期間Ｔの先端に設ける非発光期間（非表示期間）Ｂの直後に、非発光期間（非表示期間）Ｂと連続する非発光期間（非表示期間）Ｂａを設けている。

【0065】

具体的な処理としては、まずコントローラ１２は、オフセットキャンセル期間Ｐｏの終了後、映像信号書き込み期間Ｐｗの開始前に、スタート信号ＳＴＶＢを一旦非活性とする。そして、複数の期間Ｔのうちの最初の期間の先頭まで、スタート信号ＳＴＶＢを非活性状態のままで維持する。これにより、図５に示すように、各フレームの先頭に非発光期間（非表示期間）Ｂが設けられることになる。

【0066】

続いてコントローラ１２は、表示期間Ｐｄを分割してなる各期間Ｔの先端から一定の期間において、スタート信号ＳＴＶＢを非活性とする。これにより、図５に示すように、各期間Ｔの終端ではなく先端に、非発光期間（非表示期間）Ｂが配置される。

【0067】

さらに、映像信号Ｖｓｉｇの入力を間引く場合の１フレーム目においては、コントローラ１２は、表示期間Ｐｄを等分割してなる各期間Ｔの先頭に設けるスタート信号ＳＴＶＢの非活性期間を後ろ方向に延長する。これにより、各期間Ｔの先端に位置する非発光期間（非表示期間）Ｂの直後に、非発光期間（非表示期間）Ｂと連続する非発光期間（非表示期間）Ｂａが配置される。なお、各非発光期間（非表示期間）Ｂａの時間長は、１つのフレーム内で同一としてよい。また、非発光期間（非表示期間）Ｂの開始及び終了のタイミングは、表示画面におけるある１行と、他の１行とで異ならせるようにしてもよい。

【0068】

以上説明したように、本実施形態による表示装置１００の駆動方法によれば、表示開始直後の電荷が大きく減少する期間を非発光期間（非表示期間）Ｂとしているので、各フレームにおける発光時間×輝度の値が直線状に減少する輝度によって算出されることになる。したがって、非発光期間（非表示期間）Ｂの直後に所定長の非発光期間（非表示期間）Ｂａを配置する制御を行うことで、各フレームにおける発光時間×輝度の値を揃えると共に、フリッカを抑制し表示品位を向上させることが可能になる。

【0069】

ここで、図３に示した制御信号ＢＧ１以外の制御信号ＢＧの変化について、図４を参照しながら説明する。

【0070】

図４は、本発明の実施形態による各信号の時間変化を示すタイミングチャートである。図４には、図３に示した制御信号ＢＧ１以外の制御信号ＢＧの例として、それぞれ画素ＰＸのマトリクスの３，５，７，９行目に対応する４つの制御信号ＢＧ２〜ＢＧ５を示している。なお、同図では、図３に示した同期信号Ｖｓｙｎｃの非活性化から映像信号書き込み期間Ｐｗに至る３水平走査期間（３Ｈ）分の各信号の時間変化を、一部簡略化して模式的に示している。

【0071】

図４に示すように、制御信号ＢＧ１以外の制御信号ＢＧ２〜ＢＧ５は、上述した走査線駆動回路ＹＤＲ２内のシフトレジスタの処理により、制御信号ＢＧ２に比べて一定時間ずつ順次遅れて変化するよう構成される。これにより、図示していないが、各画素ＰＸの輝度も、１行目に対応する画素ＰＸに比べて一定時間ずつ順次遅れて変化することになる。これにより、どの行に属する画素ＰＸについても、１行目に属する画素ＰＸと同様に、非発光期間（非表示期間）Ｂ，Ｂａを設けることが可能になる。

【0072】

このように、図３によれば、ある１フレームで各画素ＰＸに書き込まれた映像信号により映像の表示を行い、次のフレームにおいても映像信号を各画素ＰＸに書き込むことなく、前フレームと同じ映像を表示する駆動方法が提供される。このような駆動方法は、表示装置において静止画を表示する場合に適している。図３で示す駆動方法によれば、表示装置はフレームレートを下げて駆動されるので、消費電量を低減することができる。

【0073】

以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。

【0074】

例えば、上記実施の形態では、フレームレートを通常の１／２にする例を取り上げて説明したが、フレームレートをさらに低下させることも可能である。その場合、映像信号Ｖｓｉｇを書き込んだ直後のフレームから、次に映像信号Ｖｓｉｇ書き込みの直前に位置するフレームまで、追加する非発光期間（非表示期間）Ｂａの時間長を徐々に短くしていくように、コントローラ１２にスタート信号ＳＴＶＢを制御させることが好ましい。こうすることで、フレームレートを通常の１／２未満にした場合においても、フレーム間で発光時間×輝度の値を揃えると共に、フリッカを抑制し表示品位を向上させることが可能になる。また、フレームレートを通常の１／２未満にする別の方法として、Ｖｓｙｎｃの周期を長くする方法もある。この場合、図３、図４、図６の図中央の３Ｈの期間がなくなり、１フレームと２フレームの間の黒挿入をなくすことができる。

【0075】

また、図３において、２フレーム目の映像信号Ｖｓｉｇの間引きを行うにあたり、同期信号Ｖｓｙｎｃはそのまま入力される一方で、スタート信号ＳＴＶＢ，ＳＴＶＳを出力しないような制御とする例が示されているが、同期信号Ｖｓｙｎｃ自体をコントローラ１２側に入力させないようにすることで、コントローラ１２側でスタート信号ＳＴＶＢ，ＳＴＶＳを生成しないようにしても良い。

【0076】

さらに、本発明の一実施形態によれば、表示パネルＤＰの回路構成を変えることなしに、表示パネルＤＰに入力する各信号のタイミングを変化させることで、動画表示に適した駆動と、静止画表示に適した駆動を行うことができる。別言すれば、本発明の一実施形態によれば、フレーム毎に各画素に映像信号を書き込んで、その映像信号に対応する映像を表示する動画表示モードと、前フレームで各画素に書き込まれた
映像信号に基づく映像と同じ映像を表示する静止画モードとを有する表示装置が提供される。そして、静止画表示が行われる場合にも、フリッカの少ない高品質の画像を表示することができる。

【符号の説明】

【0077】

１００：表示装置、１０：駆動部、１２：コントローラ、Ｂ，Ｂａ：非発光期間（非表示期間）、ＢＣＴ：第２スイッチング素子、ＢＧ，ＲＧ，ＳＧ：制御信号、Ｃａｄ：補助容量、Ｃｅｌ：容量部、ＣＫＶ：クロック信号、Ｃｓ：保持容量、ＤＰ：表示パネル、ＤＲＴ：駆動トランジスタ、ＥＭＤ：有機ＥＬ素子、Ｐｄ：表示期間、Ｐｉｇ：ゲート初期化期間、Ｐｉｓ：ソース初期化期間、Ｐｏ：オフセットキャンセル期間、Ｐｗ：映像信号書き込み期間、ＰＸ：画素、Ｒ１：表示領域、Ｒ２：非表示領域、ＲＳＴ：第３スイッチング素子、Ｓｇａ：第１走査線、Ｓｇｂ：第２走査線、Ｓｇｃ：第３走査線、Ｓｇｒ：リセット配線、ＳＬａ：高電位電源線、ＳＬｂ：低電位電源電極、ＳＬｃ：リセット電源線、ＳＳＴ：第１スイッチング素子、ＳＴＶＢ，ＳＴＶＳ：スタート信号、ＳＵＢ：絶縁基板、Ｖｉｎｉ：初期化信号、ＶＬ：映像信号線、Ｖｒｓｔ：リセット電位、Ｖｓｉｇ：映像信号、Ｖｓｙｎｃ：同期信号、ＸＤＲ：信号線駆動回路、ＹＤＲ１、ＹＤＲ２：走査線駆動回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】