特許第6788672号(P6788672)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6788672縦型電界効果トランジスタおよびその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6788672
(24)【登録日】2020年11月4日
(45)【発行日】2020年11月25日
(54)【発明の名称】縦型電界効果トランジスタおよびその製造方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20201116BHJP
   H01L 29/78 20060101ALI20201116BHJP
   H01L 21/8238 20060101ALI20201116BHJP
   H01L 27/092 20060101ALI20201116BHJP
【FI】
   H01L29/78 301Y
   H01L29/78 301S
   H01L27/092 G
   H01L27/092 A
   H01L27/092 E
【請求項の数】20
【全頁数】36
(21)【出願番号】特願2018-527893(P2018-527893)
(86)(22)【出願日】2016年12月15日
(65)【公表番号】特表2018-537856(P2018-537856A)
(43)【公表日】2018年12月20日
(86)【国際出願番号】IB2016057645
(87)【国際公開番号】WO2017103832
(87)【国際公開日】20170622
【審査請求日】2019年5月13日
(31)【優先権主張番号】14/975,168
(32)【優先日】2015年12月18日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
(74)【代理人】
【識別番号】100108501
【弁理士】
【氏名又は名称】上野 剛史
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(72)【発明者】
【氏名】ヴェニガラ、ラジャセカー
(72)【発明者】
【氏名】キム、ソンドン
(72)【発明者】
【氏名】ドリス、ブルース
(72)【発明者】
【氏名】アンダーソン、ブレント、アラン
【審査官】 市川 武宜
(56)【参考文献】
【文献】 米国特許出願公開第2004/0161886(US,A1)
【文献】 米国特許出願公開第2015/0194423(US,A1)
【文献】 特開2005−310921(JP,A)
【文献】 特開2009−094364(JP,A)
【文献】 米国特許出願公開第2007/0148939(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/336
H01L 21/8238
H01L 27/092
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
縦型電界効果トランジスタを製造する方法であって、
第1の下部表面を有する第1の陥凹部を基板内に形成することと、
前記第1の陥凹部の前記第1の下部表面から第1のドレインをエピタキシャル成長させることと、
前記基板内に形成された第2の陥凹部の第2の下部表面から第2のドレインをエピタキシャル成長させることと、
前記第1のドレインおよび前記第2のドレイン上にチャネル材料をエピタキシャル成長させることと、
前記チャネル材料内にトラフを形成して、前記第1のドレイン上に1つまたは複数のフィン・チャネルを、および前記第2のドレイン上に1つまたは複数のフィン・チャネルを形成することであって、前記第1のドレインの上方の前記トラフは、前記第1のドレインの表面まで延在し、前記第2のドレインの上方の前記トラフは、前記第2のドレインの表面まで延在する、前記形成することと、
前記1つまたは複数のフィン・チャネルの各々上にゲート構造を形成することと、
前記第1のドレインおよび前記第2のドレインと関連付けられる前記フィン・チャネルの各々上にソースを成長させることと、
を含む、方法。
【請求項2】
前記第1のドレインと前記第2のドレインとの間にあるシャロウ・トレンチ・アイソレーション領域を前記基板内に形成することと、前記フィン・チャネルの間の前記トラフの各々内に第1の低誘電率誘電体スペーサを形成することとをさらに含む、請求項1に記載の方法。
【請求項3】
前記第1のドレインへの第1のドレイン接点を形成することと、第1のゲートへの第1のゲート接点を形成することと、前記第1のドレインと関連付けられる前記フィン・チャネル上の前記ソースの各々への第1のソース接点を形成することとをさらに含む、請求項1に記載の方法。
【請求項4】
前記第1のドレイン上に1から25個のフィン・チャネルが形成され、前記第2のドレイン上に1から25個のフィン・チャネルが形成される、請求項1に記載の方法。
【請求項5】
前記フィン・チャネルは、30nmから400nmの範囲内の高さを有し、前記フィン・チャネルは真性シリコンを含む、請求項1に記載の方法。
【請求項6】
前記第1のドレイン、および、前記第1のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、nドープ材料を含み、前記第2のドレイン、および、前記第2のドレインと関連付けられる前記フィン・チャネル上のソースは、pドープ材料を含む、請求項1に記載の方法。
【請求項7】
前記ゲート構造は、原子層堆積(ALD)またはプラズマ強化原子層堆積(PE−ALD)により前記フィン・チャネル上に形成される仕事関数金属(WFM)キャップを備える、請求項1に記載の方法。
【請求項8】
前記WFMキャップの各々は、5nmから15nmの範囲内の厚さまで形成され、前記WFMキャップの各々上の前記ゲート構造は、2nmから5nmの範囲内の厚さまで形成される、請求項7に記載の方法。
【請求項9】
縦型電界効果トランジスタを製造する方法であって、
シャロウ・トレンチ・アイソレーション領域を基板内に形成することと、
第1の下部表面を有する第1の陥凹部を基板内に形成することと、
前記第1の陥凹部の前記第1の下部表面から第1のドレインをエピタキシャル成長させることと、
前記基板内に形成された第2の陥凹部の第2の下部表面から第2のドレインをエピタキシャル成長させることであって、前記シャロウ・トレンチ・アイソレーション領域は、前記第1のドレインと前記第2のドレインとの間にある、前記エピタキシャル成長させることと、
前記第1のドレインおよび前記第2のドレイン上にチャネル材料をエピタキシャル成長させることであって、前記チャネル材料は真性シリコンを含む、前記エピタキシャル成長させることと、
前記チャネル材料内にトラフを形成して、前記第1のドレイン上に1つまたは複数のフィン・チャネルを、および前記第2のドレイン上に1つまたは複数のフィン・チャネルを形成することであって、前記第1のドレインの上方の前記トラフは、前記第1のドレインの表面まで延在し、前記第2のドレインの上方の前記トラフは、前記第2のドレインの表面まで延在する、前記形成することと、
前記フィン・チャネルの間の前記トラフの各々内に第1の低誘電率誘電体スペーサを形成することと、
前記1つまたは複数のフィン・チャネルの各々上にゲート構造を形成することと、
前記第1のドレインおよび前記第2のドレインと関連付けられる前記フィン・チャネルの各々上にソースを成長させることと、
を含む、方法。
【請求項10】
前記フィン・チャネルは、30nmから400nmの範囲内の高さを有し、前記フィン・チャネルは真性シリコンを含む、請求項9に記載の方法。
【請求項11】
前記ゲート構造は、20nmから300nmの範囲内の高さを有する、請求項9に記載の方法。
【請求項12】
前記1つまたは複数のフィン・チャネルの各々上の、各々のゲート構造は、5nmから15nmの範囲内の厚さまで形成されるWFMキャップと、2nmから5nmの範囲内の厚さまで形成される、前記WFMキャップの各々上のゲートとを備える、請求項9に記載の方法。
【請求項13】
前記ゲートはタングステンを含む、請求項12に記載の方法。
【請求項14】
縦型電界効果トランジスタであって、
基板内の第1の陥凹部であって、第1の下部表面を有する前記第1の陥凹部と、
前記第1の陥凹部の前記第1の下部表面上の第1のドレインであって、前記第1の下部表面と同じ結晶方位を有する前記第1のドレインと、
前記基板内の第2の陥凹部であって、第2の下部表面を有する前記第2の陥凹部と、
前記基板内に形成された第2の陥凹部の前記第2の下部表面上の第2のドレインであって、前記第2の下部表面と同じ結晶方位を有する前記第2のドレインと、
前記第1のドレイン上の1つまたは複数のフィン・チャネルであって、前記第1の下部表面と同じ結晶方位を有する前記1つまたは複数のフィン・チャネルと、
前記第2のドレイン上の1つまたは複数のフィン・チャネルであって、前記第2の下部表面と同じ結晶方位を有する前記1つまたは複数のフィン・チャネルと、
前記フィン・チャネルの各々上のゲート構造と、
前記第1のドレインおよび前記第2のドレインと関連付けられる前記フィン・チャネルの各々上のソースであって、前記フィン・チャネルと同じ結晶方位を有する前記ソースと、
を備える、縦型電界効果トランジスタ。
【請求項15】
前記基板内のシャロウ・トレンチ・アイソレーション領域であって、前記第1のドレインと前記第2のドレインとの間にある前記シャロウ・トレンチ・アイソレーション領域と、前記フィン・チャネルの間のトラフの各々内の第1の低誘電率誘電体スペーサとをさらに備える、請求項14に記載の縦型電界効果トランジスタ。
【請求項16】
前記第1のドレインと電気的に接触する第1のドレイン接点と、第1のゲートと電気的に接触する第1のゲート接点と、前記第1のドレインと関連付けられる前記フィン・チャネル上の前記ソースの各々と電気的に接触する第1のソース接点とをさらに備える、請求項14に記載の縦型電界効果トランジスタ。
【請求項17】
1から25個のフィン・チャネルが、前記第1のドレイン上にあり、前記第1のドレインと電気的に接触し、1から25個のフィン・チャネルが、前記第2のドレイン上にあり、前記第2のドレインと電気的に接触する、請求項14に記載の縦型電界効果トランジスタ。
【請求項18】
前記フィン・チャネルは、30nmから400nmの範囲内の高さを有する、請求項14に記載の縦型電界効果トランジスタ。
【請求項19】
前記第1のドレイン、および、前記第1のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、nドープ材料を含み、前記第2のドレイン、および、前記第2のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、pドープ材料を含む、請求項14に記載の縦型電界効果トランジスタ。
【請求項20】
前記第1のドレイン、および、前記第1のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、ホウ素ドープ・シリコン・ゲルマニウム(SiGe−B)を含み、前記第2のドレイン、および、前記第2のドレインと関連付けられる前記フィン・チャネル上の前記ソースは、リン・ドープ炭化ケイ素(SiC−P)を含み、前記フィン・チャネルは真性シリコンを含む、請求項14に記載の縦型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、縦型finFETデバイスを形成する方法、および、それらの方法により生み出される電子デバイス構造に関係し、より詳しくは、縦型finFETのドレイン、チャネル、およびソースを、ドレイン、チャネル、およびソースが同じ結晶方位を有するべくエピタキシャル形成する方法に関係する。
【背景技術】
【0002】
電界効果トランジスタ(FET)は、典型的には、電流がソースからドレインに流れる、ソース、チャネル、およびドレイン、ならびに、チャネルを通る電流の流れを制御するゲートを有する。電界効果トランジスタ(FET)は、種々の異なる構造を有し得るものである。例えばFETは、基板材料それ自体内に形成されるソース、チャネル、およびドレインを伴って形成されており、電流は水平に(すなわち、基板の面内で)流れる。FinFETは、基板から外向きに延在するチャネルを伴って形成されているが、電流は、やはり水平に流れる。FinFETに対するチャネルは、単一のプレーナ・ゲートを伴うMOSFETと比較して、普通はフィンと呼称される、薄い矩形Siの直立した平板であり得るものであり、ゲートをフィン上に伴う。ソースおよびドレインのドーピングに依存して、n−FETまたはp−FETが形成され得る。
【0003】
FETの例は、金属酸化物半導体電界効果トランジスタ(MOSFET)および絶縁ゲート電界効果トランジスタ(IGFET)を含み得る。2つのFETはさらには、相補型金属酸化物半導体(CMOS)を形成するために結合され得るものであり、pチャネルMOSFETおよびnチャネルMOSFETが、直列に接続される。
【発明の概要】
【発明が解決しようとする課題】
【0004】
デバイス寸法がますます減少するにつれて、個々の構成要素および電気的接点を形成することは、より困難になる。それゆえに、従前のFET構造の有望な態様を保持し、一方で、より小さなデバイス構成要素を形成することにより生じるスケーリング問題点を克服する手法が必要とされる。
【課題を解決するための手段】
【0005】
縦型電界効果トランジスタを製造する方法は、第1の下部表面を有する第1の陥凹部を基板内に形成することと、第1の陥凹部の第1の下部表面から第1のドレインをエピタキシャル成長させることと、基板内に形成された第2の陥凹部の第2の下部表面から第2のドレインをエピタキシャル成長させることと、第1のドレインおよび第2のドレイン上にチャネル材料をエピタキシャル成長させることと、チャネル材料内にトラフを形成して、第1のドレイン上に1つまたは複数のフィン・チャネルを、および第2のドレイン上に1つまたは複数のフィン・チャネルを形成することであって、第1のドレインの上方のトラフは、第1のドレインの表面まで延在し、第2のドレインの上方のトラフは、第2のドレインの表面まで延在する、形成することと、1つまたは複数のフィン・チャネルの各々上にゲート構造を形成することと、第1のドレインおよび第2のドレインと関連付けられるフィン・チャネルの各々上にソースを成長させることとを含む。
【0006】
縦型電界効果トランジスタは、第1の下部表面を有する第1の陥凹部を基板内に含む。第1のドレインが、第1の陥凹部の第1の下部表面から成長させられ、第1のドレインは、第1の下部表面と同じ結晶方位を有する。第2の陥凹部が基板内に形成され、第2の陥凹部は第2の下部表面を有し、第2のドレインが、基板内に形成された第2の陥凹部の第2の下部表面上に成長させられ、第2のドレインは、第2の下部表面と同じ結晶方位を有する。1つまたは複数のフィン・チャネルが、第1のドレイン上に形成され、第1のドレイン上の1つまたは複数のフィン・チャネルは、第1の下部表面と同じ結晶方位を有し、1つまたは複数のフィン・チャネルが、第2のドレイン上に形成され、第2のドレイン上の1つまたは複数のフィン・チャネルは、第2の下部表面と同じ結晶方位を有する。ゲート構造が、フィン・チャネルの各々上に形成され、ソースが、第1のドレインおよび第2のドレインと関連付けられるフィン・チャネルの各々上に成長させられ、ソースは、フィン・チャネルと同じ結晶方位を有する。
【0007】
これらおよび他の、特徴および利点は、付随する図面との連関で読まれることになる、それらの特徴および利点の例解的な実施形態の、以下の詳細な説明から明らかになるであろう。
【0008】
本開示は、以下の図を参照して、好ましい実施形態の以下の説明において、詳細を提供することになる。
【図面の簡単な説明】
【0009】
図1】例示的な実施形態による、電子デバイス構造に対する、基板の断面図である。
図2】例示的な実施形態による、電子デバイス構造に対する、基板および表面層の断面図である。
図3】例示的な実施形態による、電子デバイス構造に対する、基板、および、パターニングされた表面層の断面図である。
図4】例示的な実施形態による、電子デバイス構造に対する、エッチングされた陥凹部を伴う基板、および、パターニングされた表面層の断面図である。
図5】例示的な実施形態による、電子デバイス構造に対する、誘電体充填材を伴う、陥凹させられた領域を伴う基板の断面図である。
図6】例示的な実施形態による、電子デバイス構造の、シャロウ・トレンチ・アイソレーション領域を伴う基板の断面図である。
図7】例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の断面図である。
図8】例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の断面図である。
図9】例示的な実施形態による、電子デバイス構造の、第1のドレイン領域を伴う基板の断面図である。
図10】例示的な実施形態による、電子デバイス構造に対する、ハードマスクを伴う基板の断面図である。
図11】例示的な実施形態による、電子デバイス構造に対する、部分的に除去されたハードマスクを伴う基板の断面図である。
図12】例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の断面図である。
図13】例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の断面図である。
図14】例示的な実施形態による、電子デバイス構造の、第2のドレイン領域を伴う基板の断面図である。
図15】例示的な実施形態による、電子デバイス構造からハードマスクが除去された基板の断面図である。
図16】例示的な実施形態による、電子デバイス構造を形成する、チャネル材料を伴う基板の断面図である。
図17】例示的な実施形態による、電子デバイス構造の、フィン・チャネルを伴う基板の断面図である。
図18】例示的な実施形態による、電子デバイス構造を形成する、低誘電率(low-k)誘電体材料を伴う基板の断面図である。
図19】例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の断面図である。
図20】例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の断面図である。
図21】例示的な実施形態による、電子デバイス構造の、WFM層を伴う基板の断面図である。
図22】例示的な実施形態による、電子デバイス構造の、WFMキャップを伴う基板の断面図である。
図23】例示的な実施形態による、電子デバイス構造を形成する、ゲート材料を伴う基板の断面図である。
図24】例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の断面図である。
図25】例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の、断面図および拡大差込図である。
図26】例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の拡大差込断面図である。
図27】例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート事前構造およびWFMキャップを伴う基板の拡大差込断面図である。
図28】例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込断面図である。
図29】例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込断面図である。
図30】例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込断面図である。
図31】例示的な実施形態による、電子デバイス構造を形成する、露出させたフィン・チャネル、およびゲート構造を伴う基板の拡大差込断面図である。
図32】例示的な実施形態による、電子デバイス構造を形成する、ゲート構造および低誘電率誘電体材料を伴う基板の拡大差込断面図である。
図33】例示的な実施形態による、電子デバイス構造を形成する、ゲート構造および低誘電率誘電体材料を伴う基板の拡大差込断面図である。
図34】例示的な実施形態による、電子デバイス構造の、低誘電率誘電体スペーサ、および、露出させたフィン・チャネルを伴う基板の断面図である。
図35】例示的な実施形態による、電子デバイス構造の、層間誘電体を伴う基板の断面図である。
図36】例示的な実施形態による、電子デバイス構造の、層間誘電体およびハードマスクを伴う基板の断面図である。
図37】例示的な実施形態による、電子デバイス構造の、層間誘電体、および、部分的に除去されたハードマスクを伴う基板の断面図である。
図38】例示的な実施形態による、電子デバイス構造の、層間誘電体およびソースを伴う基板の断面図である。
図39】例示的な実施形態による、電子デバイス構造の、層間誘電体を伴い、ハードマスクが除去された基板の断面図である。
図40】例示的な実施形態による、電子デバイス構造の、層間誘電体、および、部分的に除去されたハードマスクを伴う基板の断面図である。
図41】例示的な実施形態による、電子デバイス構造の、層間誘電体およびソースを伴う基板の断面図である。
図42】例示的な実施形態による、電子デバイス構造の、層間誘電体を伴い、ハードマスクが除去された基板の断面図である。
図43】例示的な実施形態による、電子デバイス構造の、ドレイン、および、複数のフィン・チャネルを伴う基板の断面上面図である。
図44】例示的な実施形態による、電子デバイス構造の、ドレイン接点、ゲート接点、およびソース接点を伴う基板の断面上面図である。
図45】例示的な実施形態による、電子デバイス構造の、ドレイン接点、ゲート接点、およびソース接点を伴うフィン・チャネル・アセンブリの断面側面図である。
図46】例示的な実施形態による、電子デバイス構造の、複数個の層を示すフィン・チャネル・アセンブリの断面側面図である。
図47】例解的な実施形態による、縦型finFETを形成する例示的な方法のブロック/フロー図である。
図48】例解的な実施形態による、図47の縦型finFETを形成する例示的な方法のブロック/フロー図の続きの図である。
図49】例解的な実施形態による、図48の縦型finFETを形成する例示的な方法のブロック/フロー図の続きの図である。
図50】例解的な実施形態による、図49の縦型finFETを形成する例示的な方法のブロック/フロー図の続きの図である。
図51】例解的な実施形態による、図50の縦型finFETを形成する例示的な方法のブロック/フロー図の続きの図である。
図52】例解的な実施形態による、図51の縦型finFETを形成する例示的な方法のブロック/フロー図の続きの図である。
図53】例解的な実施形態による、図52の縦型finFETを形成する例示的な方法のブロック/フロー図の続きの図である。
【発明を実施するための形態】
【0010】
本開示の原理および実施形態は、半導体構造が上に形成される基板の表面の法線方向に導電性経路を形成するための、基板上に積層される導電性要素を伴う半導体デバイス構造に関係する。実施形態は一般的には、電気的接点形成および電流搬送特性に対する高められた幾何形状をもたらす縦型finFET構造に関係する。実施形態ではfinFET半導体デバイスは、基板表面の平面に直立して配置構成される、ドレイン、フィン・チャネル、およびソース・デバイス構成要素を有し、そのことは縦型積層と呼称される。縦型積層finFETは、比較可能な接点ゲート・ピッチを有する水平(すなわち、基板表面の平面と平行に配置構成される、ドレイン、フィン・チャネル、およびソース・デバイス構成要素を有する)finFETより、長いゲート長さ(すなわち、高さ)、および、大きな誘電体スペーサを有し得る。
【0011】
1つまたは複数の実施形態では、finFETのソース、ドレイン、およびチャネルは、結晶性基板上にエピタキシャルに成長させられる。様々な実施形態では、ソースまたはドレインは、基板上に直接エピタキシャル形成され、フィン・チャネルは、ソースまたはドレイン上に直接エピタキシャル形成され、基板、ドレイン、フィン・チャネル、およびソースはすべて、同じ結晶構造および方位を有する。
【0012】
本発明は、所与の例解的なアーキテクチャに関して説明されることになるが、他のアーキテクチャ、構造、基板材料、ならびに、プロセス特徴およびステップが、本発明の範囲内で変動させられ得るということが理解されることになる。
【0013】
層、領域、または基板などの要素が、別の要素の「上に」または「上方に」あると言及されるとき、その要素は、その別の要素の直接上にあることがあり、または、介在要素がさらには存在することがあるということが、さらには理解されよう。対照的に、要素が、別の要素の「直接上に」または「直接上方に」あると言及されるとき、介在要素は存在しない。要素が、別の要素に「接続される」または「結合される」と言及されるとき、その要素は、その別の要素に直接接続もしくは結合されることがあり、または、介在要素が存在することがあるということが、さらには理解されよう。対照的に、要素が、別の要素に「直接接続される」または「直接結合される」と言及されるとき、介在要素は存在しない。
【0014】
本実施形態は、集積回路チップに対する設計を含み、その設計は、グラフィカル・コンピュータ・プログラミング言語で創出され、コンピュータ・ストレージ媒体(ディスク、テープ、物理ハード・ドライブ、または、ストレージ・アクセス・ネットワーク内などの仮想ハード・ドライブなど)内に記憶され得る。設計者が、チップ、または、チップを製造するために使用されるフォトリソグラフィック・マスクを製造しないとき、設計者は、結果的に生じる設計を送り届けることを、物理手段により(例えば、設計を記憶するストレージ媒体のコピーを提供することにより)、または電子的に(例えば、インターネットを介して)、そのようなエンティティに、直接、または間接的に行い得る。記憶された設計は次いで、フォトリソグラフィック・マスクの製造のために、適切なフォーマット(例えば、GDSII)に変換され、それらのフォトリソグラフィック・マスクは典型的には、ウェハ上に形成されることになる、当のチップ設計の複数個のコピーを含む。フォトリソグラフィック・マスクは、エッチングされる、または他の形で処理されることになる、ウェハ(または、そのウェハ上の層、あるいはその両方)の区域を規定するために利用される。
【0015】
本明細書で説明されるような方法は、集積回路チップの製造で使用され得る。結果的に生じる集積回路チップは、製造者により、未加工ウェハ形式で(すなわち、複数個のパッケージ化されていないチップを有する単一のウェハとして)、ベア・ダイとして、または、パッケージ化された形式で頒布され得る。最後の事例ではチップは、単一チップ・パッケージ(マザーボード、または他の、より高いレベルの支持部に付着させられるリードを伴う、プラスチック支持部など)で、または、マルチチップ・パッケージ(表面相互接続または埋め込み相互接続の、いずれかまたは両方を有するセラミック支持部など)で装着される。いずれの事例でも、チップは次いで、(a)マザーボードなどの中間製品、または(b)最終製品のいずれかの部分として、他のチップ、ディスクリート回路要素、または他の信号処理デバイス、あるいはその組み合わせとともに集積させられる。最終製品は、玩具および他の低価格帯応用例から、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する先進的なコンピュータ製品までの範囲にわたる、集積回路チップを含む任意の製品であり得る。
【0016】
材料化合物は、列挙される要素、例えば、SiN、GaAs、またはSiGeに関して説明されることになるということが、さらには理解されるべきである。これらの化合物は、化合物の中の元素を異なる比率で含み、例えば、GaAsはGaAs1−xを含み、ただしxは1以下であり、または、SiGeはSiGe1−xを含み、ただしxは1以下であり、その他である。加えて、他の元素が、例えばAlInGaAsなどの化合物に含まれ、それでもなお、本原理によって機能することがある。追加的な元素を伴う化合物は、本明細書では合金と呼称されることになる。
【0017】
本明細書で、本原理の「1つの実施形態」または「実施形態」、および、それらの他の変形に言及することは、実施形態との連関で説明される、個別の特徴、構造、特質等々が、本原理の少なくとも1つの実施形態に含まれるということを意味する。かくして、本明細書の全体を通して様々な場所に出現する、語句「1つの実施形態で」または「実施形態で」、および、任意の他の変形は、必ずしもすべてが、同じ実施形態に言及しているわけではない。
【0018】
例えば、「A/B」、「AまたはBあるいはその両方」、および「AおよびBの少なくとも1つ」の事例での、以下の「/」、「〜または…あるいはその両方」、および「〜の少なくとも1つ」のいずれかの使用は、第1の列挙される選択肢(A)のみの選択、または、第2の列挙される選択肢(B)のみの選択、または、両方の選択肢(AおよびB)の選択を包含することが意図されるということが察知されることになる。さらなる例として、「A、B、またはC、あるいはその組み合わせ」、および「A、B、およびCの少なくとも1つ」の事例では、そのような言い回しは、第1の列挙される選択肢(A)のみの選択、または、第2の列挙される選択肢(B)のみの選択、または、第3の列挙される選択肢(C)のみの選択、または、第1および第2の列挙される選択肢(AおよびB)のみの選択、または、第1および第3の列挙される選択肢(AおよびC)のみの選択、または、第2および第3の列挙される選択肢(BおよびC)のみの選択、または、3つのすべての選択肢(AおよびBおよびC)の選択を包含することが意図される。このことは、当技術分野および関係付けられる技術分野の当業者により、容易に明らかなように、列挙される同じように多くの項目に対して拡張され得る。
【0019】
1つまたは複数の実施形態では、縦型finFETを構築するためのフロント・エンド・プロセスは、finFETの構築ブロックを用意するためのいくつかのプロセス・モジュールを含み、別々のデバイス構成要素が、各々のプロセス・モジュールにより形成される。
【0020】
様々な実施形態では、デバイス構成要素は、<10nmの最も小さな、または最も細い寸法を有するが、他のノード・サイズが、さらには企図される。
【0021】
ここで、類する数字が、同じまたは同様の要素を表す図面を、最初は図1を参照するものであり、その図1は、例示的な実施形態による、電子デバイス構造に対する、基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0022】
様々な実施形態では、基板100は半導体であり得る。基板は結晶性であり得る。基板は主として(すなわち、ドーピングを伴う)、単一の元素、例えばケイ素(Si)もしくはゲルマニウム(Ge)のものであり得るものであり、または基板は、化合物、例えばGaAs、SiC、もしくはSiGeであり得る。基板はさらには、複数個の材料層を有し、例えば、半導体オン・インシュレータ基板(SeOI)、シリコン・オン・インシュレータ基板(SOI)、ゲルマニウム・オン・インシュレータ基板(GeOI)、またはシリコン・ゲルマニウム・オン・インシュレータ基板(SGOI)であり得る。基板はさらには、高誘電率(high-k)の酸化物または窒化物あるいはその両方を含む、基板を形成する他の層を有し得る。1つまたは複数の実施形態では、基板100はシリコン・ウェハであり得る。実施形態では、基板は単結晶シリコン・ウェハである。
【0023】
基板100の露出した表面110は、基板100の大部分または本体とは異なる材料であり得るものであり、あるいは、化合物材料の成分リッチ表面、例えば、SiGe基板のケイ素リッチもしくはゲルマニウム・リッチ層、GaAs基板のガリウム・リッチ層、または、GaN層の窒素リッチ表面であり得るものであり、露出させた表面は、2つの変質する原子層の1つであり得る。様々な実施形態では、基板は、段階的濃度を有し得るものであり、例えば、基板の表面で露出させた材料は、主として、エピタキシャル成長に適した、あらかじめ決定された結晶方位を伴うケイ素であり、しかるに、大部分の材料は、他の化学元素、例えばゲルマニウムを含み得る。様々な実施形態では、表面110での単結晶材料の厚さは、約200nmの厚さより大きい、または、約300nmの厚さより大きい、または、約500nmの厚さより大きいものであり得る。例えばSOI基板は、絶縁層より上に、約300nmの厚さの単結晶シリコン表面層を有し得る。
【0024】
様々な実施形態では、ドープされる材料は、十億分率から千分率、または、より具体的には、約1013cm−3から約1018cm−3の範囲内の不純物濃度を有する。対照的に、SiGe1−xの式は、ドーピング・レベルより少なくとも1桁大きな濃度を表すものであり、または、より具体的には、0.005≦x≦0.995である。
【0025】
様々な実施形態では、基板は、様々なヘテロ構造を含み得る。
【0026】
基板100の露出した表面110は、例えば、洗浄、化学機械研磨(CMP)、平坦化、アニーリング、エッチング/欠陥除去、または酸化物除去、あるいはその組み合わせにより、マスキング、エッチング、堆積、打ち込み、および熱的活性化を含むが、それらに限定されない、後続の処理ステップに対して用意され得る。
【0027】
図2は、例示的な実施形態による、電子デバイス構造に対する、基板および表面層の図である。線図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0028】
様々な実施形態では、層200が、基板100の露出した表面110上に形成され得る。層200は、基板100の材料、または、露出した表面110での材料とは異なる材料であり得る。層200、および、基板100の露出した表面110は、界面120を形成し得るものであり、層200、および、露出した表面110は、接触の様態にある。層200は、基板の表面110の少なくとも一部分の上方で、連続的および均一であり得る。
【0029】
層200は、ある厚さを有し得るものであり、厚さは、約20Åから約500Å、または、約30Åから約300Å、または、約50Åから約250Åの範囲内であり得る。
【0030】
様々な実施形態では、層200は、物理気相堆積(PVD)、化学気相堆積(CVD)、原子層堆積(ALD)、または、それらの様々な変更形態のうちのいずれか、例えば、プラズマ強化化学気相堆積(PECVD)、金属有機化学気相堆積(MOCVD)、低圧化学気相堆積(LPCVD)、電子ビーム物理気相堆積(EB−PVD)、およびプラズマ強化原子層堆積(PE−ALD)により堆積させられ得る。1つまたは複数の実施形態では、層200は、PECVDまたはLPCVDにより堆積させられる。堆積はエピタキシャル・プロセスであり得るものであり、堆積させられる材料は結晶性であり得る。様々な実施形態では、層の形成は、1つまたは複数の堆積プロセスにより行ってもよく、例えば、コンフォーマル層が、第1のプロセス(例えば、ALD、PE−ALD、その他)により形成され得るものであり、充填材が、第2のプロセス(例えば、CVD、電着、PVD、その他)により形成され得る。
【0031】
図3は、例示的な実施形態による、電子デバイス構造に対する、基板、および、パターニングされた表面層の図である。線図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0032】
1つまたは複数の実施形態での、基板100のエッチングに対するマスクを提供する絶縁体材料で作製され得るものであり、基板100上の層200の材料のアイランド220を形成するために、例えば、マスキング、および、ウェット・エッチングまたは反応性イオン・エッチング(RIE)により除去され得る、層200の一部分。すべてのマスキング、パターニング、およびリソグラフィ・プロセスが示されるわけではないが、これは、当業者は、本明細書で説明されるように、識別される層および開口部を形成するため、ならびに、識別される選択エッチング・プロセスを実行するために、どこでマスキングおよびパターニングが利用されるかを認識するからであるということが注目されるべきである。層200は、アイランド220の間の領域を露出させたマスクを形成するための、窒化物、例えば窒化ケイ素(SiN)または窒化チタン(TiN)であり得る。1つまたは複数の実施形態では、層200は、Siの選択エッチングに対して提供するためのSi層である。様々な実施形態では、層200の一部分は、約100nmから約100,000nmの範囲内、または、約1,000nmから約50,000nmの範囲内、または、約5,000nmから約10,000nmの範囲内のサイズを有するアイランド220を形成するために除去される。アイランド220の間の区域230は、約500nm掛ける約500nmの範囲内、または、約250nm掛ける約250nmの範囲内、または、約100nm掛ける約100nm、もしくは約60nm掛ける約60nmの範囲内の寸法を有し得るものであり、区域は正方形または矩形であり得る。様々な実施形態では、アイランドの間の区域は、約3600nmから約250,000nmの範囲内の表面積を有し得るものであり、区域は矩形であり得る。
【0033】
図4は、例示的な実施形態による、電子デバイス構造に対する、エッチングされた陥凹部を伴う基板、および、パターニングされた表面層の図である。線図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0034】
1つまたは複数の実施形態では、基板100の一部分は、陥凹させられた領域150を基板100の中に形成するためにエッチングされ得るものであり、陥凹させられた領域150は、シャロウ・トレンチ・アイソレーション(STI)領域を形成するために利用され得る。
【0035】
図5は、例示的な実施形態による、電子デバイス構造に対する、誘電体充填材を伴う、陥凹させられた領域を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0036】
誘電体材料層300が、基板100の陥凹させられた領域150内を充填するために、基板100およびアイランド220の上方に堆積させられ得る。様々な実施形態では、誘電体材料層300は、酸化ケイ素(SiO)、酸窒化ケイ素(SiON)、または窒化ケイ素(SiN)であり得るものであり、誘電体材料層300の化学組成は、アイランド220の化学組成とは異なる。アイランド220および誘電体材料層300の材料の違いが、選択エッチング・レートまたはエッチ・ストップあるいはその両方をもたらし得る。様々な実施形態では、堆積させられる誘電体材料層300の厚さは、陥凹させられた領域150およびアイランド220を被覆するのに十分であり、陥凹させられた領域より上の誘電体材料層300の高さは、陥凹させられた領域150の最も低い表面155より上の、基板およびアイランド220の高さより大きい。誘電体材料層300は、陥凹させられた領域150内にコンフォーマルに堆積させられ得る。
【0037】
図6は、例示的な実施形態による、電子デバイス構造の、シャロウ・トレンチ・アイソレーション(STI)領域を伴う基板の図である。線図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0038】
誘電体材料層300は、平坦な表面350を形成するために、エッチ・バックされること、または化学機械研磨されること、あるいはその両方が行われ得る。誘電体材料層300によって充填され、陥凹させられた領域150の最も低い表面155、平坦な表面350、ならびに、基板100およびアイランド220の側壁180により境界設定される、陥凹させられた領域150が、シャロウ・トレンチ・アイソレーション領域330を形成する。様々な実施形態では、誘電体材料層300は、堆積させられるSiO層であり得る。アイランドの厚さは、アイランド220の表面が、最終的な厚さに戻るようにエッチングまたは研磨されることを可能とするために、最終的な厚さより大きくしてもよい。STI領域330は、アイランド220を分離し、アイランド220より下の基板区域の間の電気的絶縁をもたらす。
【0039】
図7は、例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0040】
1つまたは複数の実施形態では、アイランド220は、基板100の、下にある一部分を露出させるために、エッチングにより除去され得るものであり、一方で他のアイランド220は、基板上に残存する。1つまたは複数のアイランドの選択エッチングは、ウェット・エッチングまたは反応性イオン・エッチングにより達成され得る。マスクが、1つまたは複数の別々のエッチング・ステップで、1つまたは複数のアイランドの選択除去を可能とするために、特定のアイランド220の上方に形成され得る。
【0041】
図8は、例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0042】
様々な実施形態では、先に除去されたアイランド220より下の基板100は、基板の高さを減少させ、2つのシャロウ・トレンチ・アイソレーション領域330の間の第1の陥凹部170の深さを増大するためにエッチングされ得る。第1の陥凹部170の下部での露出した基板表面190(すなわち、第1の下部表面)は、エピタキシャル成長に適したものであり得る。露出した基板表面190は、洗浄され、ドレイン材料またはソース材料のエピタキシャル成長に対して用意され得る。実施形態は、基板上に形成されるドレイン領域によって説明されるが、このことは、単に説明的な目的でのものであり、限定と解釈されるべきではなく、基板上に形成されるソース領域も、発明的な範囲内として企図される。
【0043】
様々な実施形態では、基板表面の最終的な陥凹部深さは、近接するSTI領域の深さ未満である。シャロウ・トレンチ・アイソレーション領域330は、約10nmから約300nmの範囲内、または、約25nmから約250nmの範囲内、または、約50nmから約200nmの範囲内の深さを有し得る。
【0044】
図9は、例示的な実施形態による、電子デバイス構造の、第1のドレイン領域を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0045】
1つまたは複数の実施形態では、第1のドレイン400が、シャロウ・トレンチ・アイソレーション領域330の間の、基板100の表面190上に形成される。第1のドレイン400は、CVD、PE−CVD、ALD、PE−ALD、または、それらの組み合わせにより、表面190上にエピタキシャル成長させられ得るものであり、基板の結晶方位を有し得る。
【0046】
1つまたは複数の実施形態では、第1のドレイン400は、ケイ素(Si)、炭化ケイ素(SiC)、またはシリコン・ゲルマニウム(SiGe)であり得る。様々な実施形態では、第1のドレイン400は、n−FETまたはp−FETを形成するために、ホウ素、リン、または炭素をドープされ得る。1つまたは複数の実施形態では、第1のドレイン400は、ホウ素ドープ・シリコン・ゲルマニウム(SiGe−B)またはリン・ドープ炭化ケイ素(SiC−P)であり得る。実施形態では、n−FETはSiGeを使用して形成され、p−FETはSiCを使用して形成される。様々な実施形態では、ヒ素は、ドーパントとして使用されない。
【0047】
様々な実施形態では、第1のドレイン400は、約10nmから約250nm、または、約20nmから約150nm、または、約50nmから約100nmの範囲内の厚さを有し得る。基板100と、第1のドレイン400の下部表面との間の界面は、基板100と、STI領域330の下部表面との間の界面より上であり得るものであり、STI領域330は、第1のドレイン400に近接するSTI領域であり得る。様々な実施形態では、ドーパントが、第1のドレイン400に、イン・サイチュで、ドレインのエピタキシャル成長の間に、または、エクス・サイチュで、イオン打ち込み技法により添加され得る。第1のドレイン表面の、<5nmの中のドーパント濃度は、ドレイン400の露出させた表面上のチャネル・エピタキシャル成長を可能にするのに、本質的には支障のないもので(すなわち、近似的にゼロ濃度で)あり得る。
【0048】
図10は、例示的な実施形態による、電子デバイス構造に対する、ハードマスクを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0049】
ハードマスク500が、第1のドレイン400、シャロウ・トレンチ・アイソレーション領域330、およびアイランド220の上方に形成され得る。様々な実施形態では、ハードマスク500は、酸化物、ホウ化物、炭化物、または窒化物であり得るものであり、ハードマスク500は、ドレイン材料と共存可能である。様々な実施形態では、ハードマスクは窒化ケイ素である。
【0050】
図11は、例示的な実施形態による、電子デバイス構造に対する、部分的に除去されたハードマスクを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0051】
ハードマスク500は、1つまたは複数のアイランド220から除去されることが、1つまたは複数のアイランド220を除去に向けて露出させるために行われ得るものであり、一方で、第1のドレイン400を保護する。ハードマスク500の一部分は、選択マスキングおよびエッチングすることにより除去され得る。
【0052】
図12は、例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0053】
アイランド220が除去され得るものであり、アイランド材料は、下にある基板100を露出させるために、ウェット・エッチングまたはドライ・エッチングされ得る。
【0054】
図13は、例示的な実施形態による、電子デバイス構造の、露出させた基板領域を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0055】
様々な実施形態では、先に除去されたアイランド220より下の基板100は、基板の高さを減少させ、2つのシャロウ・トレンチ・アイソレーション領域330の間の第2の陥凹部175の深さを増大するためにエッチングされ得る。エッチングの後、基板の高さは、基板100と、隣接するSTI領域330との間の界面より上であり得る。第2の陥凹部175の下部での露出した基板表面195(すなわち、第2の下部表面)は、エピタキシャル成長に適したものであり得る。露出した基板表面195は、洗浄され、ドレイン材料またはソース材料のエピタキシャル成長に対して用意され得る。
【0056】
図14は、例示的な実施形態による、電子デバイス構造の、第2のドレイン領域を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0057】
1つまたは複数の実施形態では、第2のドレイン600が、シャロウ・トレンチ・アイソレーション領域330の間の、基板100の第2の下部表面195上に形成される。第2のドレイン600は、CVD、PE−CVD、ALD、PE−ALD、または、それらの組み合わせにより、表面195上にエピタキシャル成長させられ得るものであり、基板の結晶方位を有し得る。
【0058】
1つまたは複数の実施形態では、第2のドレイン600は、ケイ素(Si)、炭化ケイ素(SiC)、またはシリコン・ゲルマニウム(SiGe)であり得る。様々な実施形態では、第2のドレイン600は、n−FETまたはp−FETを形成するために、ホウ素、リン、または炭素をドープされ得る。1つまたは複数の実施形態では、第2のドレイン600は、ホウ素ドープ・シリコン・ゲルマニウム(SiGe−B)またはリン・ドープ炭化ケイ素(SiC−P)であり得る。様々な実施形態では、ヒ素は、ドレインに対するドーパントとして使用されない。
【0059】
様々な実施形態では、第2のドレイン600は、第1のドレイン400とは異なる材料で作製されること、または、第1のドレイン400とは異なる材料をドープされること、あるいはその両方が行われ得る。第2のドレイン600はn型材料であり得るものであり、第1のドレイン400はp型材料であり得るものであり、または、第2のドレイン600はp型材料であり得るものであり、第1のドレイン400はn型材料であり得る。
【0060】
様々な実施形態では、第2のドレイン600は、約10nmから約250nm、または、約20nmから約150nm、または、約50nmから約100nmの範囲内の厚さを有し得る。基板100と、第2のドレイン600の下部表面との間の界面は、基板100と、STI領域330の下部表面との間の界面より上であり得るものであり、STI領域330は、第2のドレイン600に近接するSTI領域であり得る。様々な実施形態では、ドーパントが、第2のドレイン600に、イン・サイチュで、第2のドレインのエピタキシャル成長の間に、または、エクス・サイチュで、イオン打ち込み技法により添加され得る。第2のドレイン600の表面の、<5nmの中のドーパント濃度は、ドレイン600の露出させた表面上のエピタキシャル・チャネル成長を可能にするのに、本質的には支障のないもので(すなわち、近似的にゼロ濃度で)あり得る。第1のドレイン400および第2のドレイン600は、同じ高さ、または、異なる高さを有し得る。STI領域330は、第1のドレイン400を第2のドレイン600から分離し、ドレイン400とドレイン600との間の電気的絶縁をもたらし得る。
【0061】
図15は、例示的な実施形態による、電子デバイス構造からハードマスクが除去された基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0062】
ハードマスク500は、第2のドレイン600およびシャロウ・トレンチ・アイソレーション領域330からエッチングにより除去され得る。第1のドレイン400および第2のドレイン600の露出した表面は、チャネル材料のエピタキシャル成長に対して、洗浄または熱的処理あるいはその両方により用意され得る。
【0063】
図16は、例示的な実施形態による、電子デバイス構造を形成する、チャネル材料を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0064】
1つまたは複数の実施形態では、チャネル材料700が、少なくとも第1のドレイン400および第2のドレイン600上に形成される。チャネル材料700は、STI領域330の上部表面より上に延在するように、エピタキシャル成長させられ得るものであり、過剰なチャネル材料700は、平滑で平らな表面710をもたらすために、エッチングまたは化学機械研磨され得るものであり、チャネル材料700の表面710は、エピタキシャル成長に適したものであり得る。
【0065】
1つまたは複数の実施形態では、チャネル材料700は、真性Si、SiGe、GaAs、およびInGaAsであり得る。チャネル材料は、第1のドレイン400または第2のドレイン600あるいはその両方の露出した表面上に、エピタキシャル成長させられ得るものであり、チャネル材料/ドレイン界面が、ドレイン400またはドレイン600あるいはその両方と、チャネル材料との間に形成され得る。チャネル材料は、第1のドレイン400および第2のドレイン600上に同時に成長させられ得る。様々な実施形態では、界面720は、個別の電子的特性、例えば、改善されたキャリア移動度および輸送特質を、第1のドレイン400または第2のドレイン600あるいはその両方の、結晶構造および方位に基づいて有し得るものであり、例えば、堆積させられるSiGeは、チャネル材料/ドレイン界面720での結晶格子不整合に起因して歪まされ得る。
【0066】
図17は、例示的な実施形態による、電子デバイス構造の、フィン・チャネルを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0067】
チャネル材料は、トラフ740を複数のチャネル・フィン750の間に生み出すために、マスキングされること、またはエッチングされること、あるいはその両方が行われ得るものであり、チャネル・フィン750は、第1のドレイン400または第2のドレイン600の表面に近接する基端を伴い、第1のドレイン400または第2のドレイン600の表面から直立して延在する、柱状物であり得る。トラフ740は、フィン・チャネル750の間に、RIEにより形成され得る。チャネル・フィン750は、そのことにより、第1のドレインと、または第2のドレインと関連付けられ得る。
【0068】
様々な実施形態では、チャネル材料700の単一のセクションが、1から25個のフィン・チャネル、または、1から15個のフィン・チャネル、または、1から10個のフィン・チャネル、2から10個のフィン・チャネル、または、1から5個のフィン・チャネル、または、2から5個のフィン・チャネル、または、2〜3個のフィン・チャネルを生み出すためにエッチングされ得る。チャネル材料700のセクションのサイズは、チャネル材料のセクションから形成されることになる、フィン・チャネルのあらかじめ決定された数に基づくものであり得るものであり、チャネル材料のセクションのサイズは、アイランド220のサイズに依存する、第1のドレイン400または第2のドレイン600のサイズにより決定される。様々な実施形態では、複数のフィン・チャネル750が、同じドレイン400から、または、同じドレイン600から延在し、そのことによって、第1のドレイン400または第2のドレイン600を通過する電流が、それらのドレイン上に形成される複数のフィン・チャネル750に分配される。
【0069】
単一のフィン・チャネルが、第1のドレイン400または第2のドレイン600上に形成される実施形態では、トラフ740は、フィン・チャネル750の側部と、STI領域330の側壁との間に形成され得る。複数個のフィン・チャネル750が、第1のドレイン400または第2のドレイン600上に形成される実施形態では、トラフ740は、STI領域330の側壁に面するフィン・チャネル750の側部の間に形成され得る。
【0070】
z方向でのフィン・チャネル750の高さは、約30nmから約400nmの範囲内、または、約50nmから約300nmの範囲内、または、約75nmから約200nmの範囲内であり得る。様々な実施形態では、x方向でのフィン・チャネル750の幅は、約5nmから約30nm、または、約10nmから約20nmの範囲内であり得る。様々な実施形態では、フィン・チャネル750のアスペクト比は、約3から約40の範囲内、または、約5から約20の範囲内、または、約7から約10の範囲内であり得る。様々な実施形態では、フィン・チャネル750は、約10nmから約2000nmの範囲内、または、約20nmから約1000nmの範囲内、または、約25nmから約500nmの範囲内の、y方向での長さを有し得るものであり、y方向での長さは、x方向での幅より大きい。非限定的な例では、フィン・チャネル750は、5nmのx方向での幅、100nmのy方向での長さ、および、約200nmのz方向での高さを有し得る。
【0071】
形成されることになるフィン・チャネル750の数およびサイズは、電子デバイス構造の意図される電流対処能力に基づくものであり得る。フィン・チャネルの数およびサイズは、アイランド220のサイズと相関させられるものであり、より多くの、または、より大きなフィン・チャネル750が、より大きな区域ドレイン上に形成され得る。
【0072】
図18は、例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0073】
1つまたは複数の実施形態を基に、第1の低誘電率誘電体材料800が、フィン・チャネル750を隔離する低誘電率スペーサを形成するために、チャネル・フィン750の上方、および、トラフ740内に形成される。第1の低誘電率誘電体材料800は、シャロウ・トレンチ・アイソレーション領域330を埋め込み得る。様々な実施形態では、第1の低誘電率スペーサ材料は、SiBCN、SiOCN、SiN、または、それらの組み合わせであり得る。
【0074】
図19は、例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0075】
第1の低誘電率誘電体材料800の一部分は、平らで均一な表面810をもたらすために、化学機械研磨により除去され得る。第1の低誘電率誘電体材料800の高さは、平滑で平坦な表面を形成するために、化学機械研磨により、フィン・チャネル750の高さまで低減され得る。
【0076】
図20は、例示的な実施形態による、電子デバイス構造を形成する、低誘電率誘電体材料を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0077】
第1の低誘電率誘電体材料800は、第1の低誘電率誘電体スペーサ820より上で露出した、フィン・チャネル750の少なくとも一部分を残して、あらかじめ決定された深さまで除去され得る。様々な実施形態では、第1の低誘電率誘電体スペーサ820の上部表面は、シャロウ・トレンチ・アイソレーション領域330の上部表面と同一面である。第1の低誘電率誘電体スペーサ820は、フィン・チャネル750の各々の少なくとも一部分に近接し得る。
【0078】
様々な実施形態では、仕事関数金属(WFM)層900が、フィン・チャネル750の露出した一部分、STI領域330、および、第1の低誘電率誘電体スペーサ820の上方に形成され、仕事関数金属層900は、コンフォーマルに堆積させられ得る。WFMは、複数個の堆積させられた層を含み得る。様々な実施形態では、WFM層900は、ALDまたはPE−ALDにより堆積させられ得る。
【0079】
様々な実施形態では、WFM層900は、少なくとも1つの高誘電率酸化物層と、少なくとも1つのゲート金属層とからなり、高誘電率酸化物は、HfO、HfSiO、HfSiON、La、Ta、ZrO、またはSrTiO、あるいはその組み合わせであり得るものであり、ゲート金属は、TiN、HfN、TaN、TiC、TaC、HfC、WC、TiAlN、または、それらの組み合わせであり得るものであり、WFM層900は、複数個の材料層を有し得る。様々な実施形態では、ゲート金属は金属窒化物であり得るものであり、金属窒化物は、TiN、HfN、TaN、TiAlN、または、それらの組み合わせであり得る。様々な実施形態では、WFM層間誘電体(ILD)は、ゲート金属に先行して形成される高誘電率酸化物である。1つまたは複数の実施形態では、高誘電率酸化物層は、フィン・チャネル750に近接し、フィン・チャネル750の縦の側部表面との界面を形成する。高誘電率酸化物層は、ゲート金属層の前に形成され得るものであり、高誘電率酸化物層は、フィン・チャネル750の少なくとも一部分の直接上にある。
【0080】
図21は、例示的な実施形態による、電子デバイス構造の、WFM層を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0081】
仕事関数金属層900は、仕事関数金属キャップ920を、フィン・チャネル750の露出した上部および側部表面上に残すように、選択的に除去され得る。WFM層900は、高誘電率酸化物および金属窒化物材料の各々を、マスキングおよびエッチングすることにより除去され得る。様々な実施形態では、仕事関数金属キャップ920は、約15nm未満の厚さを有し得るものであり、WFMキャップ920の厚さは、少なくとも1つの高誘電率酸化物層の厚さ、および、少なくとも1つの金属窒化物層の厚さの総和である。
【0082】
図22は、例示的な実施形態による、電子デバイス構造の、WFMキャップを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0083】
仕事関数金属キャップ920の、上部の一部分は、WFMキャップ920の側部を、フィン・チャネル750の各々の側部上に残して、フィン・チャネル750の上部を露にするために、エッチングまたは研磨により除去され得る。様々な実施形態では、WFMキャップ920は、約5nmから約15nmの範囲内の厚さ、または、約7nmから約10nmの範囲内の厚さ、または、約7nmの厚さを有し得る。
【0084】
図23は、例示的な実施形態による、電子デバイス構造を形成する、ゲート材料を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0085】
ゲート材料1000が、フィン・チャネル750および仕事関数金属キャップ920の上部の上方に形成され得るものであり、ゲート材料1000は、WFMキャップ920の間、および、WFMキャップ920とSTI領域330との間のトラフ740内を充填する。STI領域330および第1の低誘電率誘電体スペーサ820は、ゲート材料1000の下に埋め込まれ得る。様々な実施形態では、ゲート材料1000は金属であり、金属は、タングステン(W)、窒化タングステン(WN)、または、それらの組み合わせであり得る。1つまたは複数の実施形態では、ゲート材料1000はタングステン(W)である。ゲート材料1000は、CVDまたはPE−CVDにより堆積させられ得る。
【0086】
1つまたは複数の実施形態では、ゲート材料1000およびWFMキャップ920は、第1のドレイン400または第2のドレイン600あるいはその両方から、第1の低誘電率誘電体スペーサ820により分離され、そのことはさらには、ゲート材料1000およびWFMキャップ920の導電層からの、第1のドレイン400または第2のドレイン600あるいはその両方の隔離をもたらし得る。
【0087】
図24は、例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0088】
ゲート材料1000の一部分は、平らで均一な表面をもたらすために、化学機械研磨により除去され得るものであり、ゲート材料1000の上部表面は、フィン・チャネル750の上部表面と同一面であり得る。
【0089】
図25は、例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の、図および拡大差込図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0090】
ゲート材料1000は、ゲート材料1000より上で露出した、フィン・チャネル750の少なくとも一部分を残して、あらかじめ決定された深さまで除去され得る。ある高さのゲート材料が、ゲート事前構造1020を形成するために残される。様々な実施形態では、低誘電率誘電体スペーサ820の表面より上のゲート事前構造1020の高さは、約15nmから約300nm、または、約15nmから約100nm、または、約15nmから約50nmの範囲内であり得る。様々な実施形態では、z方向でのゲート事前構造1020の高さは、フィン・チャネルの高さに関係付けられ、ゲート事前構造の高さは、z方向でのフィン・チャネル750の高さ未満である。様々な実施形態では、ゲート事前構造1020の高さは、WFMキャップ920の高さ以下であり得るものであり、WFMキャップ920の高さが、引き続いて、ゲート事前構造1020の高さとほとんど等しくなるように低減され得る。
【0091】
図26は、例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート材料を伴う基板の拡大差込図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0092】
ドレインおよびフィン・チャネル・アセンブリを例解する図25の拡大差込図が、さらには図26で示される。差込図は、同じ第1のドレイン400から延在し、その同じ第1のドレイン400に電気的に結合される3つのフィン・チャネル、ならびに、ゲート事前構造1020より大きな高さを伴うWFMキャップ920を示す。WFMキャップは、ゲート事前構造1020をフィン・チャネル750から電気的に分離する。WFMキャップ920およびゲート事前構造1020は、第1のドレイン400から、第1の低誘電率誘電体スペーサ820およびSTI領域330により絶縁される。ゲート事前構造1020のタングステンは、フィン・チャネル750から、WFMキャップ920の高誘電率誘電体層により隔離される。
【0093】
図27は、例示的な実施形態による、電子デバイス構造を形成する、低減された高さのゲート事前構造およびWFMキャップを伴う基板の拡大差込図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0094】
様々な実施形態では、ゲート事前構造1020のレベルより上のWFMキャップ920が、フィン・チャネル750の側壁を、ゲート事前構造1020の上部表面より上で露出させるために除去され得るものであり、WFMキャップ920は、エッチングにより除去され得る。ゲート事前構造1020より上に延在するWFMキャップ920の一部分の除去の後、WFMキャップ920およびゲート事前構造1020は、ほとんど同じ高さを有し得る。様々な実施形態では、フィン・チャネル750は、WFMキャップ920およびゲート事前構造1020より上に約25nmから約100nm、または、WFMキャップ920およびゲート事前構造1020より上に約35nmから約75nmの範囲内で延在する。
【0095】
図28は、例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0096】
使い捨てスペーサ材料1100が、フィン・チャネル750の露出した表面の上方に形成され得るものであり、使い捨てスペーサ材料は、薄いコンフォーマル酸化物または窒化物層(例えば、SiO、SiN)であり得る。様々な実施形態では、使い捨てスペーサ材料1100は、ALDまたはPE−ALDプロセスにより形成され得る。フィン・チャネル750の少なくとも側壁上の、使い捨てスペーサ材料1100の厚さは、ゲート1030の厚さを規定するために、WFMキャップ920の厚さを超えて延在するのに十分であり得るものであり、例えばWFMキャップ920が、xおよびy方向で約7nmの厚さを有するとき、使い捨てスペーサ材料1100の厚さは、約9から約12nmの範囲内であり、そのため、ゲートの厚さは、約2nmから約5nmの範囲内であり得る。様々な実施形態では、使い捨てスペーサ・キャップ1120の厚さは、仕事関数金属キャップ920の厚さより大きく、そのため、ゲート事前構造1020の上方に水平に延在する張り出しが形成される。様々な実施形態では、堆積させられる使い捨てスペーサ材料1100の厚さは、WFMキャップ920の厚さより2nmから3nmの範囲内で大きくてもよい。
【0097】
図29は、例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0098】
ゲート事前構造1020の表面上の使い捨てスペーサ材料1100は、ゲート事前構造1020の少なくとも一部分を、フィン・チャネル750の間で露出させ、一方で、使い捨てスペーサ材料を、フィン・チャネル750の側壁上に残すように除去され得る。使い捨てスペーサ材料1100は、使い捨てスペーサ・キャップ1120を、縦型のフィン・チャネル750の露出した表面の上方に形成するために、縦型のフィン・チャネル750の間の水平表面から除去される。使い捨てスペーサ・キャップ1120は、ゲート1030を形成するための、ゲート事前構造1020の少なくとも一部分の、後続のエッチングに対するマスクであり得る。
【0099】
図30は、例示的な実施形態による、電子デバイス構造を形成する、使い捨てスペーサを伴う基板の拡大差込図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0100】
1つまたは複数の実施形態では、使い捨てスペーサ・キャップ1120の間で露出させたゲート事前構造1020の一部分が、ゲート1030を形成するために、例えばRIEにより除去され得るものであり、ゲート1030は、約2nmから約5nmの範囲内、または、約2nmから約3nmの範囲内の厚さを有し得る。ゲート1030は、仕事関数金属キャップ920に近接して形成され得るものであり、ゲート1030は、WFMキャップ920のゲート金属層との界面を形成し得るものであり、ゲート金属層は金属窒化物層であり得る。ゲート事前構造1020の露出した一部分は、第1の低誘電率誘電体スペーサ820の表面に至るまで除去され得るものであり、第1の低誘電率誘電体スペーサ820の材料は、エッチ・ストップとして働き得る。様々な実施形態では、ゲート1030は、約20nmから約300nm、または、約50nmから約200nm、または、約75nmから約100nmの、z方向での高さを有し得るものであり、ゲート1030の高さは、WFMキャップ920およびフィン・チャネル750の高さ未満である。
【0101】
図31は、例示的な実施形態による、電子デバイス構造を形成する、露出させたフィン・チャネル、およびゲート構造を伴う基板の拡大差込図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0102】
様々な実施形態では、使い捨てスペーサ・キャップ1120は、フィン・チャネル750の先端の一部分を露出させるために除去され得るものであり、使い捨てスペーサ・キャップ1120は、エッチングにより除去され得る。ゲート1030およびWFMキャップ920は、フィン・チャネル750を通る電流の制御のために、フィン・チャネル750とともにゲート構造を形成する。ゲート構造は、4つの側部上のものであり、フィン・チャネル750を包囲し得る。様々な実施形態では、ゲート構造は、約20nmから約300nm、または、約50nmから約200nm、または、約75nmから約100nmの範囲内の高さを有し得る。
【0103】
図32は、例示的な実施形態による、電子デバイス構造を形成する、ゲート構造および低誘電率誘電体材料を伴う基板の拡大差込図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0104】
様々な実施形態では、第2の低誘電率誘電体材料1200が、フィン・チャネル750の露出した先端の一部分の上方、および、ゲート1030の間の空間内に形成され得る。様々な実施形態では、第2の低誘電率誘電体材料1200は、第1のドレイン400および第2のドレイン600に近接して形成される第1の低誘電率誘電体材料800と同じであり得る。第2の低誘電率誘電体材料1200は酸化物であり得る。様々な実施形態では、第2の低誘電率誘電体材料1200は、コンフォーマルに堆積させられ得る。
【0105】
図33は、例示的な実施形態による、電子デバイス構造を形成する、ゲート構造および低誘電率誘電体材料を伴う基板の拡大差込図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0106】
第2の低誘電率誘電体材料1200は、第2の低誘電率誘電体スペーサ1220をフィン・チャネル750の間に形成するために、フィン・チャネル750の上部のレベルまで、エッチングまたは化学機械研磨により除去され得る。第2の低誘電率誘電体スペーサ1220は、フィン・チャネルを、互いから、および、他の隣接する構成要素から隔離し得る。様々な実施形態では、第2の低誘電率誘電体スペーサ1220は、第1の低誘電率誘電体スペーサ820と同じ材料で作製され得るものであり、第1の低誘電率誘電体スペーサ820および第2の低誘電率誘電体スペーサ1220は、本質的には同じ電気的特性を有し得る。
【0107】
図34は、例示的な実施形態による、電子デバイス構造の、低誘電率誘電体スペーサ、および、露出させたフィン・チャネルを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0108】
第2の低誘電率誘電体スペーサ1220の高さは、フィン・チャネル750の先端の一部分を露出させるために低減され得る。第2の低誘電率誘電体スペーサ1220の高さは、エッチングにより低減され得る。
【0109】
図35は、例示的な実施形態による、電子デバイス構造の、層間誘電体を伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0110】
層間誘電体(ILD)材料層1300が、フィン・チャネル750の間の電気的絶縁をもたらすために、フィン・チャネル750の先端の上方に形成され得る。様々な実施形態では、層間誘電体はSiOである。様々な実施形態では、層間誘電体はSiではない。SiOは、第2の低誘電率誘電体スペーサ1220、および、フィン・チャネル750の先端の露出した一部分の上方に堆積させられ得るものであり、ILD材料層1300は、コンフォーマルに堆積させられ得る。層間誘電体(ILD)材料層1300の一部分は、平らで均一な表面をもたらすために、化学機械研磨により除去され得るものであり、層間誘電体(ILD)材料層1300の上部表面は、フィン・チャネル750の上部と同一面であり得る。様々な実施形態では、ILD材料は、第2の低誘電率誘電体スペーサ1220の材料とは異なる。
【0111】
図36は、例示的な実施形態による、電子デバイス構造の、層間誘電体およびハードマスクを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0112】
ハードマスク1400が、層間誘電体材料層1300の上方に形成され得る。ハードマスクは、窒化チタン(TiN)、SiO、Al、窒化ケイ素(SiN)、または、それらの組み合わせであり得る。様々な実施形態では、ハードマスク1400はSiNである。
【0113】
図37は、例示的な実施形態による、電子デバイス構造の、層間誘電体、および、部分的に除去されたハードマスクを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0114】
ハードマスク1400の一部分は、フィン・チャネル750および層間誘電体材料層1300の上部を露出させるために除去され得るものであり、ハードマスクは、マスキングまたはエッチングあるいはその両方により除去され得る。フィン・チャネル750の露出した上部は、フィン・チャネルの高さを低減するためにエッチングされ得る。様々な実施形態では、フィン・チャネル750の上部表面は、層間誘電体材料層1300と、第2の低誘電率誘電体スペーサ1220との間の界面と、ほぼ同一面であり得る。
【0115】
図38は、例示的な実施形態による、電子デバイス構造の、層間誘電体およびソースを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0116】
様々な実施形態では、フィン・チャネル750の一部分は、開口部1310を層間誘電体材料層1300内に形成するために除去され得るものであり、残存する層間誘電体材料層1300は、層間誘電体スペーサ1320を、開口部1310の間に形成する。層間誘電体材料層1300の一部分は、当技術分野で知られているように、ILD材料層をマスキングおよびエッチングすることにより、開口部1310を形成するために除去され得る。
【0117】
ソース材料が、第1のソース1520を形成するために、開口部1310内に形成され得る。様々な実施形態では、第1のソース1520は、フィン・チャネル750の上部表面上にエピタキシャル成長させられ得るものであり、第1のソース1520は、下にあるフィン・チャネル750と同じ結晶構造および方位を有し得る。第1のソースは、Si、SiGe、SiC、またはSiPであり得るものであり、第1のソースは、ホウ素、リン、または炭素をドープされ得る。様々な実施形態では、ドーパントはヒ素ではない。ソース材料の成長は、単一の層として、または、変動するドーパント・レベルを有する複数個の堆積させられる層として行われ得る。様々な実施形態では、第1のソース1520は、第1のドレイン400と同じドーピングを有する。第1のドレイン400と関連付けられるフィン・チャネル750の各々上のソース1520は、あらかじめ決定された電気的特性(例えば、キャリア移動度)をもたらすために、第1の下部表面190と同じ結晶方位を有する。
【0118】
図39は、例示的な実施形態による、電子デバイス構造の、層間誘電体を伴い、ハードマスクが除去された基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0119】
残存するハードマスク1400は、ILD材料層1300の表面から、例えば、選択エッチングにより除去され得る。
【0120】
図40は、例示的な実施形態による、電子デバイス構造の、層間誘電体、および、部分的に除去されたハードマスクを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0121】
1つまたは複数の実施形態では、新しいハードマスク1410が、第1のソース1520、および、ILD材料層1300のセクションの上方に形成され得るものであり、ハードマスク1410の一部分が、フィン・チャネル750および層間誘電体材料層1300の、先に露出させなかった上部表面を露出させるために除去され得る。
【0122】
フィン・チャネル750の一部分は、開口部1315を層間誘電体材料層1300内に形成するために除去され得るものであり、残存する層間誘電体材料層1300は、層間誘電体スペーサ1320を、開口部1315の間に形成する。フィン・チャネル750の露出した上部は、フィン・チャネルの高さを低減するためにエッチングされ得る。様々な実施形態では、フィン・チャネル750の上部表面は、層間誘電体材料層1300と、第2の低誘電率誘電体スペーサ1220との間の界面と、ほぼ同一面であり得る。
【0123】
図41は、例示的な実施形態による、電子デバイス構造の、層間誘電体およびソースを伴う基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0124】
ソース材料が、第2のソース1540を形成するために、開口部1315内に形成され得る。様々な実施形態では、第2のソース1540は、フィン・チャネル750の上部表面上にエピタキシャル成長させられ得るものであり、第2のソース1540は、下にあるフィン・チャネル750と同じ結晶構造および方位を有し得る。第2のソースは、Si、SiGe、SiC、またはSiPであり得るものであり、第2のソースは、ホウ素、リン、または炭素をドープされ得る。様々な実施形態では、ドーパントはヒ素ではない。ソース材料の成長は、単一の層として、または、変動するドーパント・レベルを有する複数個の堆積させられる層として行われ得る。1つまたは複数の実施形態では、第2のソース1540の材料は、第1のソース1520の材料とは異なる。様々な実施形態では、第2のソース1540は、第2のドレイン600と同じドーピングを有する。第2のドレイン600と関連付けられるフィン・チャネル750の各々上のソース1540は、あらかじめ決定された電気的特性(例えば、キャリア移動度)をもたらすために、第2の下部表面195と同じ結晶方位を有する。
【0125】
図42は、例示的な実施形態による、電子デバイス構造の、層間誘電体を伴い、ハードマスクが除去された基板の図である。図は、デバイス構造のxおよびz方向を例解する断面図を示す。
【0126】
様々な実施形態では、ハードマスク1410の残存する一部分が除去され得る。ソース1520、ソース1540、および層間誘電体スペーサ1320の露出した表面は、化学機械研磨され得る。表面は、当技術分野で知られているように洗浄され得る。
【0127】
1つまたは複数の実施形態では、FETの相補対が、第1のドレイン400、フィン・チャネル750、および第1のソース1520、ならびに、第2のドレイン600、フィン・チャネル750、および第2のソース1540から形成される。様々な実施形態では、第1のドレイン400および第1のソース1520は、真性のフィン・チャネル750を有するn−finFETを形成し、第2のドレイン600および第2のソース1540は、真性のフィン・チャネル750を有するp−finFETを形成する。FETの、各々の相補対に対するゲート1030が、電気的に結合され得る。対応するfinFETは、相補型金属酸化物半導体(CMOS)トランジスタを形成するために結合され得る。
【0128】
図43は、例示的な実施形態による、電子デバイス構造の、ドレイン、および、複数のフィン・チャネルを伴う基板の上面図であり、その上面図は、デバイス構造のxおよびy方向を例解する断面図を示す。
【0129】
1つまたは複数の実施形態では、複数の縦型のフィン・チャネル750が、基板100上に堆積させられた第1のドレイン400上にエピタキシャル成長させられる。開口部が、第1のドレイン400との第1のドレイン接点1600を形成するために、介在層内に形成され、導電性材料によって充填され得るものであり、第1のドレイン接点は、フィン・チャネル750から横方向にずらされ得る。
【0130】
図44は、例示的な実施形態による、電子デバイス構造の、ドレイン接点、ゲート接点、およびソース接点を伴う基板の上面図であり、その上面図は、デバイス構造のxおよびy方向を例解する断面図を示す。
【0131】
1つまたは複数の実施形態では、WFMキャップ920およびゲート1030は、複数の縦型のフィン・チャネル750の周囲に形成され、WFMキャップ920およびゲート1030は、カラー(collar)をフィン・チャネル750の周囲に形成し、そのカラーは、フィン・チャネル750の高さの少なくとも一部分を被覆する。開口部が、第1のソース接点1650より下の第1のソース1520との第1のソース接点1650を形成するために、介在層内に形成され、導電性材料によって充填され得る。開口部が、第1のゲート接点1670を形成するために、介在層内に形成され、導電性材料によって充填され得るものであり、第1のゲート接点1670は、ゲート1030の側壁と電気的に接触し得る。第1のゲート接点1670は、CMOSを形成するために、第2のゲート接点と結合され得る。
【0132】
図45は、例示的な実施形態による、電子デバイス構造の、ドレイン接点、ゲート接点、およびソース接点を伴うフィン・チャネル・アセンブリの側面図であり、その側面図は、デバイス構造のyおよびz方向を例解する断面図を示す。ドレイン、フィン・チャネル、およびソースの縦型配置構成は、電流が、基板に直立する方向に、finFetデバイスを通って流れることを可能とする。電流は、縦に、ソース1520または1540の各々を通って、それぞれ、ドレイン400またはドレイン600と関連付けられるフィン・チャネル、および、ドレイン400またはドレイン600へと流れ得る。
【0133】
1つまたは複数の実施形態では、第1のドレイン接点1600、第1のゲート接点1670、および第1のソース接点1650は、縦に、それぞれのドレイン、ソース、およびゲート層から、配線レベルまで延在し得る。接点は、配線レベルへの電気的導線を形成するために、コンフォーマルに堆積させられる金属によって充填されるビアを含み得る。
【0134】
図46は、例示的な実施形態による、電子デバイス構造の、複数個の層を示すフィン・チャネル・アセンブリの側面図であり、その側面図は、デバイス構造のyおよびz方向を例解する断面図を示す。
【0135】
1つまたは複数の実施形態では、第1のドレイン接点1600、第1のゲート接点1670、および第1のソース接点1650は、縦に、第1の低誘電率誘電体スペーサ820、第2の低誘電率誘電体スペーサ1220、または層間誘電体スペーサ1320、あるいはその組み合わせを通って、配線レベルまで延在し得るものであり、充填されたビアは、コンフォーマルに堆積させられる金属によって充填され得る導電性トレンチ1690と交差し得る。導電性トレンチ1690は、他のデバイスおよび構成要素との電気的接続を形成して、集積回路、例えばASICまたは中央処理ユニット(CPU)を形成し得る。
【0136】
図47は、例解的な実施形態による、縦型finFETを形成する例示的な方法のブロック/フロー図である。
【0137】
方法1700のブロック1710で、基板表面が、後続の堆積および形成ステップに対して用意され、基板は、自然酸化物層の除去、有機およびイオン性汚染物質を除去するための洗浄、ならびに、エピタキシャル成長に適した結晶性表面をもたらすための熱処理により用意され得る。
【0138】
ブロック1720で、用意された基板表面の少なくとも一部分の上方に窒化物層が形成され得るものであり、窒化物層はSiであり得る。窒化物層は、後続のエッチングおよび形成プロセスに対するマスクとして機能し得る。
【0139】
ブロック1730で、マスキングおよびエッチングにより窒化物層の一部分が除去され、下にある基板の一部分を露にし、一方で、基板表面の他の一部分の上方に窒化物アイランドを残し得る。
【0140】
ブロック1740で、下にある基板の露にされた一部分がエッチングされて、基板の中にトレンチを形成し得る。
【0141】
ブロック1750で、トレンチ内に誘電体材料が堆積させられ得る。誘電体材料は、シャロウ・トレンチ・アイソレーション領域を基板上に形成し得るものであり、それらの領域が、窒化物アイランドにより被覆された、隆起した基板の一部分を分離する。堆積させられる誘電体材料は、トレンチを充填し、窒化物アイランドを被覆し得る。様々な実施形態では、トレンチ内に堆積させられる誘電体材料はSiOであり、SiOは、熱的に成長させられない。
【0142】
ブロック1760で、誘電体材料は、窒化物アイランドの表面より上に延在する誘電体材料の一部分を除去するために化学機械研磨され得る。化学機械研磨は、後続のエッチングおよび堆積プロセスに対する初期高さを規定し得る、均一で平坦な表面をもたらし得る。
【0143】
ブロック1770で、化学機械研磨により露出させた窒化物アイランドの1つまたは複数は除去され、下にある基板を露出させ得る。露出した窒化物アイランドは、選択エッチング・プロセス、例えば、Siに対する、RIEまたはリン酸溶液あるいはその両方により除去され得る。
【0144】
図48は、例解的な実施形態による、図47の縦型finFETを形成する例示的な方法のブロック/フロー図の続きである。
【0145】
ブロック1780で、下にある基板の高さは、先に除去された窒化物アイランドの下にある基板材料の一部分を除くようにエッチングすることにより低減され得る。陥凹させられた領域が、あらかじめ決定された量の基板材料をエッチングすることにより形成され得るものであり、陥凹させられた領域は、露出した下部表面を有する。陥凹させられた領域の露出した下部表面は、エッチングが完了した後、隣接するSTI領域の下部表面より上であり得るものであり、そのため、STI領域は、基板の陥凹させられた領域を分離する。
【0146】
ブロック1790で、陥凹させられた領域内に第1の材料が堆積させられ、finFET構造に対する第1のドレインを形成し得る。第1のドレインは、基板内の陥凹させられた領域の露出した下部表面からエピタキシャル成長させられ得るものであり、そのため、ドレインは、基板の表面と同じ結晶構造および方位を有する。様々な実施形態では、基板の組成は、エピタキシ界面での、結晶歪み、または、欠陥および転位、あるいはその両方を考慮に入れるように、基板および下部表面の格子パラメータを変化させるために、あらかじめ決定され得る、または調整され得る。基板の結晶方位および格子定数が、デバイス構成要素の界面での、エピタキシャル成長特性および電気的特性(すなわち、制御される格子不整合、歪み、最小限の転位)をもたらすために、あらかじめ決定され得る。様々な実施形態では、ドレインは、nドープ・ドレインまたはpドープ・ドレインであり得る。
【0147】
様々な実施形態は、陥凹させられた領域内に初期に形成されるドレインを有すると説明され得るが、このことは、単に説明的な目的でのものであり、1つまたは複数の実施形態では、ソースおよびドレインは交換されることがあり、そのことによって、ソース材料が、陥凹部領域内に形成される。
【0148】
ブロック1800で、STI領域、ドレイン、および窒化物アイランドの上方にハード酸化物マスクが形成され得る。
【0149】
ブロック1810で、1つまたは複数の窒化物アイランドから、エッチングによりハード酸化物マスクが除去され得る。
【0150】
ブロック1820で、露出させた窒化物アイランドが除去され、下にある基板を露出させ得る。
【0151】
ブロック1830で、下にある基板の高さは、先に除去された窒化物アイランドの下にある基板材料の一部分を除くようにエッチングすることにより低減され得る。陥凹させられた領域が、あらかじめ決定された量の基板材料をエッチングすることにより形成され得るものであり、陥凹させられた領域は、露出した下部表面を有する。陥凹させられた領域の露出した下部表面は、エッチングが完了した後、隣接するSTI領域の下部表面より上であり得るものであり、そのため、STI領域は、基板の陥凹させられた領域を分離する。
【0152】
ブロック1840で、陥凹させられた領域内に第2の材料が堆積させられ、finFET構造に対する第2のドレインを形成し得る。基板内の陥凹させられた領域の露出した下部表面から第2のドレインがエピタキシャル成長させられ得るものであり、そのため、ドレインは、基板の表面と同じ結晶構造および方位を有する。様々な実施形態では、基板の組成は、エピタキシ界面での、結晶歪み、または、欠陥および転位、あるいはその両方を考慮するように、基板および下部表面の格子パラメータを変化させるために、あらかじめ決定され得る、または調整され得る。様々な実施形態では、ドレインは、nドープ・ドレインまたはpドープ・ドレインであり得る。第2の材料は、第1の材料と同じであり得る、または、第1の材料とは異なり得る。
【0153】
図49は、例解的な実施形態による、図48の縦型finFETを形成する例示的な方法のブロック/フロー図の続きである。
【0154】
ブロック1850で、先に形成されたドレインおよびSTI領域の上方のハード酸化物マスクが除去され、下にある構成部分を露にし得る。ハード酸化物マスクの除去の後、ドレインの上部表面のすべてを、後続のプロセスに向けて露出させる。
【0155】
ブロック1860で、露出したドレイン表面上にチャネル材料が形成される。チャネル材料は、露出したドレイン表面からエピタキシャル成長させられ得るものであり、そのため、チャネル材料は、ドレインの表面と同じ結晶構造および方位を有する。様々な実施形態では、チャネル材料は真性シリコン(Si)であり、しかるに、ドレインは外因性材料である。チャネル材料は、隣接するSTI領域の誘電体材料の高さより大きな高さまでエピタキシャル成長させられ得る。
【0156】
ブロック1870で、チャネル材料の一部分が除去され、トラフにより分離されたチャネル材料の柱状物を形成し得るものであり、トラフは、ドレインの表面まで延在し、ドレインの表面からチャネル材料が成長させられる。トラフによるチャネル材料の柱状物の分離は、下にあるドレインから延在する1つまたは複数のフィン・チャネルを形成する。様々な実施形態では、各々のドレイン上に、最終的なfinFETの、あらかじめ決定された電流搬送能力に基づいて1から25個のフィン・チャネルが形成され得る。
【0157】
ブロック1880で、フィン・チャネルの上方、およびトラフ内に低誘電率スペーサ材料が形成され得る。低誘電率スペーサ材料は、トラフが本質的に完全に充填されることを確実にするために、フィン・チャネルの上方、およびトラフ内に、コンフォーマルに堆積させられ得るが、例えば、意図されないボイド、および、被覆されない表面が、偶発的に発生することがある。低誘電率スペーサ材料は、ALD、PE−ALD、CVD、PE−CVD、または、それらの組み合わせにより堆積させられ得る。様々な実施形態では、低誘電率スペーサ材料は、SiBCN、SiOCN、SiN、または、それらの組み合わせであり得る。
【0158】
ブロック1890で、堆積させられる低誘電率スペーサ材料は化学機械研磨され、フィン・チャネルの上部表面より上に延在する低誘電率スペーサ材料の一部分を除去し得る。化学機械研磨は、後続のエッチングおよび堆積プロセスに対する均一な初期高さを規定し得る、均一で平坦な表面をもたらし得る。
【0159】
ブロック1900で、あらかじめ決定された深さまで低誘電率スペーサ材料の厚さを除去することにより、トラフ内の、フィン・チャネルに近接する、低誘電率スペーサ材料の高さが低減され得る。あらかじめ決定された深さは、STI領域を形成するSiOの上部表面と、ほぼ同一平面であり得るものであり、そのため、均一な表面高さが、後続の堆積およびエッチングに対して利用可能である。
【0160】
ブロック1910で、低誘電率スペーサ材料の除去の後に露出したフィン・チャネルの上部および側部表面の上方に多層仕事関数金属層が形成される。少なくとも1つの高誘電率誘電体材料層が、最初に、フィン・チャネルを電気的に絶縁するために、フィン・チャネルの上部および側部表面の直接上に形成され得るものであり、高誘電率誘電体材料は、高誘電率酸化物材料であり得る。異なる化学組成および特性を有する追加的な高誘電率誘電体材料層が、さらには堆積させられ得るものであり、例えば、HfOの層、および、HfSiOの層が、界面特性を制御するために堆積させられ得る。少なくとも1つの金属窒化物層が、ゲート材料に対する接触界面を形成するため、および、界面の仕事関数を制御するために、高誘電率誘電体材料層の上方に形成される。WFM層材料およびゲート材料は、finFETデバイスの意図される電気的特性、例えば、容量性結合および電流−電圧特質を実現するために、あらかじめ決定され得る。
【0161】
図50は、例解的な実施形態による、図49の縦型finFETを形成する例示的な方法のブロック/フロー図の続きである。
【0162】
ブロック1920で、フィン・チャネルの上部表面上のWFM層の一部分が除去され、フィン・チャネルの上部表面を露出させ得る。
【0163】
ブロック1930で、ゲート材料が、フィン・チャネルおよびWFM層の上方に形成され、フィン・チャネルの側部を被覆するWFM層の間のトラフ内を充填し得る。ゲート材料は、トラフが本質的に完全に充填されることを確実にするために、コンフォーマルに堆積させられ得るものであり、均一な界面が、WFM層とゲート材料との間で実現される。様々な実施形態では、ゲート材料はタングステンである。
【0164】
ブロック1940で、ゲート材料は化学機械研磨され、フィン・チャネルの上部表面より上に延在するゲート材料の一部分を除去し得る。化学機械研磨は、後続のエッチングおよび堆積プロセスに対する均一な初期高さを規定し得る、均一で平坦な表面をもたらし得る。WFM層およびゲート材料は、低誘電率スペーサ材料から、フィン・チャネルの上部表面まで延在し得る。
【0165】
ブロック1950で、ゲート材料の一部分を除去することによりゲート材料の高さが低減され、ゲート事前構造を形成し得る。残存するゲート材料により被覆されるフィン・チャネルの高さは、ゲートの高さを決定する。
【0166】
ブロック1960で、フィン・チャネルの側部上のWFM層が除去され、フィン・チャネルの一部分を露出させ得る。WFM層の、金属窒化物層および高誘電率誘電体材料層が、1つまたは複数のエッチング・プロセスにより除去され得る。WFM層およびゲート事前構造は、同じ高さを有し得る。
【0167】
ブロック1970で、フィン・チャネルの露出した上部および側部表面、ならびに、WFM層およびゲート事前構造の露出した表面の上方に使い捨てスペーサ材料が形成される。使い捨てスペーサ材料の厚さは、例えば、引き続いて形成されるゲートの幅を規定するために、ALD堆積による1つの原子層の中で、精密に制御され得るものであり、使い捨てスペーサ材料は、フィン・チャネルの露出した上部および側部表面上に、コンフォーマルに堆積させられる。
【0168】
ブロック1980で、ゲート事前構造のゲート材料のみを被覆する使い捨てスペーサ材料の水平方向の一部分が除去され、一方で、フィン・チャネルの上部および側部表面を被覆する使い捨てスペーサ材料は、使い捨てスペーサ・キャップを創出するために残存する。マスキングまたはRIEあるいはその両方が、ゲート事前構造の上部表面上の使い捨てスペーサ材料を選択エッチングするために使用され得る。エッチングの後、使い捨てスペーサ・キャップの間のゲート材料を、後続の除去に向けて露出させる。
【0169】
図51は、例解的な実施形態による、図50の縦型finFETを形成する例示的な方法のブロック/フロー図の続きである。
【0170】
ブロック1990で、ゲート事前構造の露出したゲート材料は除去され、低誘電率スペーサを露出させ、トラフにより分離された2つのゲートを創出する。低誘電率スペーサは、ゲートをドレインから電気的に絶縁する。
【0171】
ブロック2000で、フィン・チャネルから使い捨てスペーサ・キャップが除去される。あらかじめ決定された高さのWFM層およびゲートは、少なくとも、各々のフィン・チャネルの両側にある。様々な実施形態では、WFM層およびゲートは、フィン・チャネルの4つの側部上にあり、チャネル電流は、少なくとも1つの側部上のゲートを欠くMOSFETチャネルと比較すると、ゲート電圧により遮断され得る。
【0172】
ブロック2010で、低誘電率スペーサ材料が、フィン・チャネル、WFM層、およびゲートの上方に形成され、ゲートの間のトラフ内を充填し得る。低誘電率スペーサ材料は、ゲートの間のトラフが本質的に完全に充填されることを確実にするために、コンフォーマルに堆積させられ得る。様々な実施形態では、低誘電率スペーサ材料は、SiBCN、SiOCN、SiN、または、それらの組み合わせであり得る。
【0173】
ブロック2020で、低誘電率スペーサ材料は化学機械研磨され、フィン・チャネルの上部表面より上に延在する低誘電率スペーサ材料の一部分を除去し得る。化学機械研磨は、後続のエッチングおよび堆積プロセスに対する均一な初期高さを規定し得る、均一で平坦な表面をもたらし得る。
【0174】
ブロック2030で、フィン・チャネルの上部より下の、あらかじめ決定された深さまで低誘電率スペーサ材料が除去され得る。低誘電率スペーサ材料はエッチングされ得る。
【0175】
ブロック2040で、露出したフィン・チャネル、および、低誘電率スペーサ材料の露出した表面上に層間誘電体が堆積させられ、ILDはSiOであり得る。
【0176】
ブロック2050で、均一で平坦な表面を形成するためにILDが化学機械研磨される。
【0177】
図52は、例解的な実施形態による、図51の縦型finFETを形成する例示的な方法のブロック/フロー図の続きである。
【0178】
ブロック2060で、ILD、および、フィン・チャネルの上部表面上に第1のハードマスクが堆積させられる。
【0179】
ブロック2070で、第1のハードマスクの一部分が、ILDの選択された区域から除去され、フィン・チャネルの、1つまたは複数の上部表面を露出させる。
【0180】
ブロック2080で、フィン・チャネル材料が除去され、ILD内に開口部を形成する。フィン・チャネルの高さは、低誘電率スペーサの上部表面のレベルまで低減され得る。
【0181】
ブロック2090で、finFETのソースを形成するための材料が、ILD内の開口部内に堆積させられ得る。ソース材料は、フィン・チャネルからエピタキシャル成長させられ得るものであり、フィン・チャネル材料と同じ結晶構造および方位を有し得る。
【0182】
ブロック2100で、ILDの表面上に残存する第1のハードマスクが除去される。
【0183】
ブロック2110で、ILD、先に堆積させられたソース、および、フィン・チャネルの露出した上部の、表面上に第2のハードマスクが堆積させられる。
【0184】
ブロック2120で、ILDの選択された区域から第2のハードマスクが除去され、フィン・チャネルの、1つまたは複数の上部表面を露出させる。
【0185】
図53は、例解的な実施形態による、図52の縦型finFETを形成する例示的な方法のブロック/フロー図の続きである。
【0186】
ブロック2130で、フィン・チャネル材料が除去され、ILD内に開口部を形成する。フィン・チャネルの高さは、低誘電率スペーサの上部表面のレベルまで低減され得る。
【0187】
ブロック2140で、finFETのソースを形成するための材料が、ILD内の開口部内に堆積させられ得る。ソース材料は、フィン・チャネルからエピタキシャル成長させられ得るものであり、フィン・チャネル材料と同じ結晶構造および方位を有し得る。第1のドレインおよび第2のドレインと関連付けられるフィン・チャネルの各々上のソースは、フィン・チャネルと同じ結晶方位を有する。
【0188】
ブロック2150で、ILDの表面上に残存する第2のハードマスクが除去される。
【0189】
様々な実施形態では、開口部が、ソース、ドレイン、およびゲートとの電気的接点を形成するように、導電性材料によって充填され得るビアを形成するために、介在層内に作製され得る。ビアは、1つまたは複数のコンフォーマル層を堆積させ、ビア内において金属をコンフォーマル層上に電着させることにより充填され得る。
【0190】
本開示の態様は、縦型電界効果トランジスタを製造する方法であって、第1の下部表面を有する第1の陥凹部を、あらかじめ決定された結晶方位を伴う基板内に形成することと、第1の陥凹部の下部表面から第1のドレインをエピタキシャル成長させることと、第2の下部表面を有する第2の陥凹部を基板内に形成することと、第2の陥凹部の下部表面から第2のドレインをエピタキシャル成長させることと、第1のドレインおよび第2のドレイン上にチャネル材料をエピタキシャル成長させることと、チャネル材料内にトラフを形成して、第1のドレイン上に1つまたは複数のフィン・チャネルを、および第2のドレイン上に1つまたは複数のフィン・チャネルを形成することであって、第1のドレインの上方のトラフは、第1のドレインの表面まで延在し、第2のドレインの上方のトラフは、第2のドレインの表面まで延在する、形成することと、WFMキャップをフィン・チャネルの各々上に形成することと、ゲートをWFMキャップの各々上に形成することであって、WFMキャップはゲートをフィン・チャネルから電気的に分離する、形成することと、第1のソースを、第1のドレイン上に成長させたフィン・チャネルの各々上にエピタキシャル成長させることと、第2のソースを、第2のドレイン上に成長させたフィン・チャネルの各々上にエピタキシャル成長させることとを含む、方法に関係する。
【0191】
本開示の態様はさらには、縦型電界効果トランジスタであって、あらかじめ決定された結晶方位を伴う基板内の第1の陥凹部であって、第1の下部表面を有する第1の陥凹部と、第1の陥凹部の下部表面上の第1のドレインであって、第1の下部表面と同じ結晶方位を有する第1のドレインと、基板内の第2の陥凹部であって、第2の下部表面を有する第2の陥凹部と、第2の陥凹部の下部表面上の第2のドレインであって、第2の下部表面と同じ結晶方位を有する第2のドレインと、第1のドレイン上の1つまたは複数のフィン・チャネルであって、第1の下部表面と同じ結晶方位を有する1つまたは複数のフィン・チャネルと、第2のドレイン上の1つまたは複数のフィン・チャネルであって、第2の下部表面と同じ結晶方位を有する1つまたは複数のフィン・チャネルと、フィン・チャネルの各々上のWFMキャップと、WFMキャップの各々上のゲートであって、WFMキャップはゲートをフィン・チャネルから電気的に分離する、ゲートと、第1のドレイン上に成長させたフィン・チャネルの各々上の第1のソースであって、第1の下部表面と同じ結晶方位を有する第1のソースと、第2のドレイン上に成長させたフィン・チャネルの各々上の第2のソースであって、第2の下部表面と同じ結晶方位を有する第2のソースとを備える、縦型電界効果トランジスタに関係する。
【0192】
縦型トランジスタ製造およびデバイスの好ましい実施形態(例解的にし、限定的にしないことを意図している)を説明したが、変更および改変が、当業者により、上記の教示に鑑みて為され得るということが注目される。それゆえに、添付された特許請求の範囲により概説されるような本発明の範囲内にある変形が、開示される個別の実施形態において為され得るということが理解されることになる。かくして、特許法により要される詳細および個別性を伴う、本発明の態様を説明したが、特許証により保護される、請求および所望されるものは、添付された特許請求の範囲において論述される。
図1-6】
図7-12】
図13-18】
図19-23】
図24-25】
図26-29】
図30-33】
図34-36】
図37-39】
図40-42】
図43
図44
図45
図46
図47
図48
図49
図50
図51
図52
図53