特許第6789281号(P6789281)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6789281パワートランジスタのための可変ストライプ幅を備えた希薄されたドリフト層
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6789281
(24)【登録日】2020年11月5日
(45)【発行日】2020年11月25日
(54)【発明の名称】パワートランジスタのための可変ストライプ幅を備えた希薄されたドリフト層
(51)【国際特許分類】
   H01L 21/8234 20060101AFI20201116BHJP
   H01L 27/088 20060101ALI20201116BHJP
   H01L 21/336 20060101ALI20201116BHJP
   H01L 29/78 20060101ALI20201116BHJP
【FI】
   H01L27/088 A
   H01L29/78 301D
【請求項の数】31
【全頁数】16
(21)【出願番号】特願2018-502059(P2018-502059)
(86)(22)【出願日】2016年3月28日
(65)【公表番号】特表2018-509781(P2018-509781A)
(43)【公表日】2018年4月5日
(86)【国際出願番号】US2016024431
(87)【国際公開番号】WO2016160656
(87)【国際公開日】20161006
【審査請求日】2019年3月26日
(31)【優先権主張番号】14/671,572
(32)【優先日】2015年3月27日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ヨンシー ジャン
(72)【発明者】
【氏名】サミール ピー ペンハルカル
(72)【発明者】
【氏名】スコット ジー バルスター
【審査官】 岩本 勉
(56)【参考文献】
【文献】 米国特許出願公開第2002/0050613(US,A1)
【文献】 特開2005−085975(JP,A)
【文献】 特開2002−158348(JP,A)
【文献】 米国特許出願公開第2002/0060341(US,A1)
【文献】 米国特許出願公開第2012/0119265(US,A1)
【文献】 米国特許第8643099(US,B2)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/8234
H01L 21/336
H01L 27/088
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
マルチフィンガー横型高電圧トランジスタ(MFLHVT)であって、
第1のドーパント型でドープされる基板上のスタックであって、第2のドーパント型でドープされたウェルと、複数の希薄ストライプを含む希薄されたBDL部(DBDL)を有する前記第1のドーパント型でドープされた埋め込みドリフト層(BDL)と、前記第2のドーパント型でドープされた前記BDL上の半導体表面とを含む、前記スタック
第1の誘電性ギャップ領域(第1のMOAT)における第1の能動エリアと第2の誘電性ギャップ領域(第2のMOAT)における第2の能動エリアとを画定するギャップを有する少なくとも部分的に前記半導体表面にある、誘電体隔離領域
各々前記第2のドーパント型でドープされるソース及びドレインであって、前記ドレインが、前記第1のMOATにおけるソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、前記第2のMOATにおけるドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレイン
前記DBDLが中にある前記第1のMOAT前記第2のMOATとの間の前記ドレインフィンガーティップ(ドレインFDR)と前記ソースフィンガーティップ(ソースFDR)との少なくとも一方に関連付けられる、フィンガーティップドリフト領域(FDR)
いずれも前記ソース前記ドレインとの間にある、前記半導体表面における上側電流チャネル及び前記ウェルにおける下側電流チャネル
前記ソース前記ドレインとの間の前記半導体表面上の少なくともつの第1のゲートスタック
を含み、
前記複数の希薄ストライプが、それらのそれぞれの位置においてドリフト長さと共に単調に増大するそれぞれのストライプ幅を有する、MFLHVT。
【請求項2】
請求項1に記載のMFLHVTであって、
前記ソースFDRのための前記それぞれのストライプ幅が、90度の最大幅を有する線形ドリフト領域を備える前記ソースFDRの境界に対して増大する角度θと共に単調に増大し、
前記ドレインFDRのための前記それぞれのストライプ幅が、90度の最小幅を有する線形ドリフト領域を備える前記ドレインFDRの境界に対して増大する角度θと共に単調に低減する、MFLHVT。
【請求項3】
請求項1に記載のMFLHVTであって、
前記FDRが、前記ソースFDR前記ドレインFDRを含む、MFLHVT。
【請求項4】
請求項1に記載のMFLHVTであって、
前記第1のドーパント型でドープされた前記半導体表面における頂部表面層を更に含む、MFLHVT。
【請求項5】
請求項1に記載のMFLHVTであって、
前記第1のゲートスタックが、第1のゲートスタックと、前記第1のゲートスタックに対して横方向の第2のゲートスタックとを含むスプリットゲートを含む、MFLHVT。
【請求項6】
請求項1に記載のMFLHVTであって、
前記MFLHVTが、ドレイン拡張MOS(DEMOS)トランジスタを含む、MFLHVT。
【請求項7】
請求項1に記載のMFLHVTであって、
前記MFLHVTが、横方向拡散MOS(LDMOS)トランジスタを含む、MFLHVT。
【請求項8】
請求項1に記載のMFLHVTであって、
前記基板がシリコンを含み、前記第1のゲートスタックのゲート電極がポリシリコンを含む、MFLHVT。
【請求項9】
集積回路(IC)であって、
第1のドーパント型でドープされる基板
マルチフィンガー横型高電圧トランジスタ(MFLHVT)
を含み、
前記MFLHVTが、
前記基板上のスタックであって、第2のドーパント型でドープされたウェルと、複数の希薄ストライプを含む希薄されたBDL部(DBDL)を有する前記第1のドーパント型でドープされた埋め込みドリフト層(BDL)と、前記第2のドーパント型でドープされた前記BDL上の半導体表面とを含む、前記スタック
第1の誘電性ギャップ領域(第1のMOAT)における第1の能動エリアと第2の誘電性ギャップ領域(第2のMOAT)における第2の能動エリアとを画定するギャップを有する少なくとも部分的に前記半導体表面にある、誘電体隔離領域
各々前記第2のドーパント型でドープされるソース及びドレインであって、前記ドレインが、前記第1のMOATにおけるソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、前記第2のMOATにおけるドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレイン
前記DBDLが中にある前記第1のMOAT前記第2のMOATとの間の前記ドレインフィンガーティップ(ドレインFDR)と前記ソースフィンガーティップ(ソースFDR)との少なくとも一方に関連付けられる、フィンガーティップドリフト領域(FDR)
いずれも前記ソース前記ドレインとの間にある、前記半導体表面における上側電流チャネル及び前記ウェルにおける下側電流チャネル
前記ソース前記ドレインとの間の前記半導体表面上の少なくとも1つの第1のゲートスタック
前記基板において形成される、対称pチャネル金属酸化物半導体(PMOS)トランジスタ及び対称nチャネルMOS(MOS)トランジスタ
を含
前記複数の希薄ストライプが、それらのそれぞれの位置においてドリフト長さと共に単調に増大するそれぞれのストライプ幅を有する、IC。
【請求項10】
請求項9に記載のICであって、
前記ソースFDRのための前記それぞれのストライプ幅が、90度の最大幅を有する線形ドリフト領域を備える前記ソースFDRの境界に対して増大する角度θと共に単調に増大し、
前記ドレインFDRのための前記それぞれのストライプ幅が、90度の最小幅を有する線形ドリフト領域を備える前記ドレインFDRの境界に対して増大する角度θと共に単調に低減する、IC。
【請求項11】
請求項9に記載のICであって、
前記FDRが、前記ソースFDR前記ドレインFDRを含む、IC。
【請求項12】
請求項9に記載のICであって、
前記MFLHVTが、前記第1のドーパント型でドープされた前記半導体表面における頂部表面層を更に含む、IC。
【請求項13】
請求項9に記載のICであって、
前記第1のゲートスタックが、第1のゲートスタックと、前記第1のゲートスタックに対して横方向の第2のゲートスタックとを含むスプリットゲートを含む、IC。
【請求項14】
横型パワーMOSトランジスタを形成する方法であって、
第1のドーパント型でドープされる基板を提供することであって、前記基板がその上に第2のドーパント型でドープされたウェルを有、前記ウェル上の半導体表面が前記第2のドーパント型でドープされる、前記基板を提供すること
第1の誘電性ギャップ領域(第1のMOAT)における第1の能動エリアと第2の誘電性ギャップ領域(第2のMOAT)における第2の能動エリアとを画定するギャップを有する少なくとも部分的に前記半導体表面にある誘電体隔離領域を形成すること
複数の希薄ストライプを含む希薄されたBDL部(DBDL)を有する、前記第1のドーパント型でドープされた埋め込みドリフト層(BDL)を形成することであって、
それらのそれぞれの位置においてドリフト長さと共に単調に増大するそれぞれのストライプ幅を備えて、前記複数の希薄ストライプを有する希薄されたBDLマスクを用いてマスキングパターンを形成することと、
前記マスキングパターンを用いて注入することと、
を含む、前記BDLを形成すること
各々前記第2のドーパント型でドープされるソース及びドレインを形成することであって、前記ドレインが、前記第1のMOATにおけるソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され前記第2のMOATにおけるドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインを形成すること
前記ソース前記ドレインとの間の前記半導体表面上に少なくとも第1のゲートスタックを形成すること
を含
前記DBDLが、前記第1のMOAT及び前記第2のMOAT間の前記ドレインフィンガーティップ(ドレインFDR)と前記ソースフィンガーティップ(ソースFDR)との少なくとも一方に関連付けられるフィンガーティップドリフト領域(FDR)内にある、方法。
【請求項15】
請求項14に記載の方法であって、
前記それぞれのストライプ幅が、前記FDRの境界に対して増大する角度θとともに増大し、線形ドリフト領域が90度の最大幅を有する、方法。
【請求項16】
請求項14に記載の方法であって、
前記FDRが、前記ソースFDR前記ドレインFDRを含む、方法。
【請求項17】
請求項14に記載の方法であって、
前記第1のドーパント型でドープされた前記半導体表面における頂部表面層を形成することを更に含む、方法。
【請求項18】
請求項14に記載の方法であって、
前記第1のゲートスタックが、第1のゲートスタックと、前記第1のゲートスタックに対して横方向にある第2のゲートスタックとを含むスプリットゲートを含む、方法。
【請求項19】
マルチフィンガー横型トランジスタであって、
第1のドーパント型にドープされる埋込ドリフト層(BDL)であって、複数の希薄ストライプを含む希薄されたBDL部分(DBDL)を有する、前記BDLと、
各々が第2のドーパント型にドープされるソース及びドレインであって、前記ドレインが、ソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースに指間され、ドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ドレインフィンガーティップと前記ソースフィンガーティップとの少なくとも1つに関連するフィンガーティップドリフト領域(FDR)であって、前記DBDLが前記FDR内に延在する、前記FDRと、
前記ソースと前記ドレインとの間の第1のゲート構造と、
を含み、
前記複数の希薄ストライプが、前記ドレインフィンガーティップ又はソースフィンガーティップの少なくとも1つから前記FDR内で単調に増加するそれぞれのストライプ幅を有する、マルチフィンガー横型トランジスタ。
【請求項20】
請求項19に記載のマルチフィンガー横型トランジスタであって、
前記FDRがソースFDRであり、前記ソースFDRのためのそれぞれのストライプ幅が、前記ソースFDRの境界に対して増加する角度θとともに単調に増加し、前記ソースFDRが90度で最大幅を有するリニアドリフト領域を備える、マルチフィンガー横型トランジスタ。
【請求項21】
請求項19に記載のマルチフィンガー横型トランジスタであって、
前記FDRがドレインFDRであり、前記ドレインFDRのためのそれぞれのストライプ幅が、前記ドレインFDRの境界に対して増加する角度θとともに単調に減少し、前記ドレインFDRが90度で最小幅を有するリニアドリフト領域を備える、マルチフィンガー横型トランジスタ。
【請求項22】
請求項19に記載のマルチフィンガー横型トランジスタであって、
前記FDRが、ソースFDRとドレインFDRとを含む、マルチフィンガー横型トランジスタ。
【請求項23】
請求項19に記載のマルチフィンガー横型トランジスタであって、
前記第1のゲート構造が、第1のゲートスタックと前記第1のゲートスタックに対して横方向の第2のゲートスタックとを含むスプリットゲートを含む、マルチフィンガー横型トランジスタ。
【請求項24】
請求項19に記載のマルチフィンガー横型トランジスタであって、
前記マルチフィンガー横型トランジスタが、ドレイン拡張MOS(DEMOS)トランジスタを含む、マルチフィンガー横型トランジスタ。
【請求項25】
請求項19に記載のマルチフィンガー横型トランジスタであって、
前記マルチフィンガー横型トランジスタが、横方向拡散MOS(LDMOS)トランジスタを含む、マルチフィンガー横型トランジスタ。
【請求項26】
請求項19に記載のマルチフィンガー横型トランジスタであって、
前記基板がシリコンを含み、前記第1のゲートスタックのゲート電極がポリシリコンを含む、マルチフィンガー横型トランジスタ。
【請求項27】
集積回路(IC)であって、
第1のドーパンド型にドープされる基板と、
マルチフィンガートランジスタであって、
前記第1のドーパント型にドープされる埋込ドリフト層(BDL)であって、複数の希薄ストライプを含む希薄されたBDL部分(DBDL)を有する、前記BDLと、
第2のドーパント型にドープされるソース及びドレインであって、前記ドレインが、ソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、ドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ドレインフィンガーティップと前記ソースフィンガーティップとの少なくとも1つに関連するフィンガーティップドリフト領域(FDR)であって、前記DBDLが内部にある、前記FDRと、
前記ソースと前記ドレインとの間の第1のゲート構造と、
前記基板に形成される、対称pチャネル金属酸化半導体(PMOS)トランジスタ及び対称nチャネル金属酸化半導体(NMOS)トランジスタと、
を含み、
前記複数の希薄ストライプが、それらのそれぞれの位置でのドリフト長さとともに単調に増加するそれぞれのストライプ幅を有する、前記マルチフィンガートランジスタと、
を含む、IC。
【請求項28】
請求項27に記載のICであって、
前記FDRがソースFDRであり、前記ソースFDRのための前記それぞれのストライプ幅が、前記ソースFDRの境界に対して増加する角度θとともに単調に増加し、前記ソースFDRが90度で最大幅を有するリニアドリフト領域を備える、IC。
【請求項29】
請求項27に記載のICであって、
前記FDRがドレインFDRであり、前記ドレインFDRのための前記それぞれのストライプ幅が、前記ドレインFDRの境界に対して増加する角度θとともに単調に減少し、前記ドレインFDRが90度で最小幅を有するリニアドリフト領域を備える、IC。
【請求項30】
請求項27に記載のICであって、
前記FDRがソースFDRとドレインFDRとを含む、IC。
【請求項31】
請求項27に記載のICであって、
前記第1のゲート構造が、第1のゲートスタックと前記第1のゲートスタックに対して横方向である第2のゲートスタックとを含むスプリットゲートを含む、IC。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、LDMOS及びDEMOSトランジスタを含む、希薄されたドリフト層を有する横型高電圧金属酸化物半導体(MOS)パワートランジスタに関連する。
【背景技術】
【0002】
最近のデジタル超大規模集積(VLSI)回路は、通常、約2.5ボルト又はそれを下回る供給電圧で動作する。しかし、集積回路(IC)によっては、より高い電圧で動作する付加的なオンチップ回路を要するものがある。回路の例は、電力管理スイッチ、アナログ入力回路調整トランスデューサ信号、又はスピーカー又はその他のアクチュエータのための出力アナログ駆動機能など、種々のオフチップシステム構成要素を備える入力/出力(IO)インタフェース回路である。
【0003】
この問題に対する一つの解決策は、複数の異なるゲート酸化物厚みを用いること、及び同じICチップ上に低電圧トランジスタ及び高電圧トランジスタ両方を構築することである。この方法は、プロセス複雑性及びコストを増大させる。代替の解決策は、従来の対称MOSトランジスタに比べて一層高い電圧で動作することが可能なドレイン構造を有する、横方向拡散金属酸化物半導体(LDMOS)又はドレイン拡張MOS(DEMOS)など、一層高いドレイン・ソース電圧の利用を可能にするため(n型デバイスに対して)ドレイン及びゲート間に軽くドープされたn型ギャップを有する横方向非対称ソース及びドレインMOSトランジスタを用いることである。
【0004】
LDMOSトランジスタにおいて、軽くドープされた横方向拡散されたドレイン領域が、重くドープされたドレインコンタクト及びトランジスタチャネル領域間に構築される。LDMOSという名前が暗示するように、ドレイン及びソース間に横方向の電流がつくられる。この軽くドープされた横方向拡散された領域にデプリーション領域が形成され、ドレインコンタクト及びトランジスタゲート間の電圧降下となる。適切に設計される場合、高電圧のためのスイッチとして低ゲート電圧トランジスタの使用を可能にするため、充分な電圧がドレインコンタクト及びゲート誘電体間で低下され得る。
【0005】
幾つかの横型パワートランジスタは「RESURF」領域を含み、これらは、低減された表面電界領域である。本願の目的のため、「RESURF」という用語は、近隣の表面半導体領域における電界を低減する材料を指す。例えば、RESURF領域は、近隣の半導体領域(又は層)とは反対の導電型の埋め込み半導体領域(又は層)であり得る。RESURF構造は、Appelsらの「薄層高電圧デバイス」、Philips J, Res. 351-13、1980に記載されている。横型パワートランジスタのためのRESURF領域は、概して埋め込みドリフト領域と称される。
【非特許文献1】Appels, et.al., "Thin Layer High Voltage Devices" Philips J, Res. 35 1-13, 1980
【0006】
横型パワートランジスタの降伏電圧を上昇させるため、希薄された埋め込みドリフト層が、トランジスタの一つの端部におけるドリフト領域において用いられ得、これは、マスクされた(非注入)ストライプにより分離された希薄ストライプの注入を可能にする、マスクされた注入によって形成され得る。一つ又は複数の高温アニーリングプロセスが続き、その結果、注入されたストライプからのドーパントが、非注入ストライプ内に拡散し、より重くなくドープされたストライプと交互に、より重くドープされたストライプをつくる。
【0007】
DEMOS又はLDMOSトランジスタは、概して互いに指間される複数のソース及びドレインフィンガーを備えるマルチフィンガーレイアウト、又は、
囲まれたソース又は囲まれたドレインを備える(本質的に)単一のフィンガー設計であるレーストラックレイアウトを有し得る。希薄された埋め込みドリフト層設計のための希薄された埋め込みドリフト層は、概して、横型パワートランジスタのためのドレイン・ソース降伏電圧(BVDSS)を設定する。その際、レーストラックレイアウトは概して、フィンガーティップ領域において一層高い曲率を有するマルチフィンガーレイアウトのための下側BVDSSに比して、より小さな接合曲率に起因する、理想に近い(プラナー)接合降伏電圧である一層高い降伏電圧を提供する。フィンガーティップ領域は、フィンガーティップの線形(湾曲していない)領域から延在するフィンガーの湾曲した末端部に対応する。マルチフィンガー横型パワートランジスタ(DEMOS又はLDMOSトランジスタなど)の利点には、減少された寄生効果、及びフィンガーの幅(W)、長さ(L)、数、及びコンタクトの数を変更する能力が含まれ、これは、トランジスタレイアウトプロセスを速めることを促進する。
【発明の概要】
【0008】
記載される例において、マルチフィンガー横型高電圧トランジスタ(MFLHVT)が、第1のドーパント型でドープされた基板、第2のドーパント型でドープされたウェル、及び第1の型でドープされた埋め込みドリフト層(BDL)を含み、BDLは、希薄ストライプを含む希薄されたBDL部(DBDL)を有する。第2の型でドープされる半導体表面がBDL上にある。誘電体隔離領域がギャップを有し、これらのギャップが、第1のギャップ領域(第1のMOAT)における第1の能動エリア、及び第2のギャップ領域(第2のMOAT)における第2の能動エリアを画定する。ドレインが、各々第2のドーパント型でドープされる、第1のMOATにおけるソースフィンガーと指間される第2のMOATにおけるドレインフィンガーを含む。DBDLは、第1及び第2のMOAT間のドレインフィンガーティップ及び/又はソースフィンガーティップに関連付けられるフィンガーティップドリフト領域内にある。ゲートスタックが、ソース及びドレイン間の半導体表面上にある。希薄ストライプは、それらのそれぞれの位置においてドリフト長さと共に単調に増大するストライプ幅を有する。
【図面の簡単な説明】
【0009】
図1A】例示の一実施例に従った、例示のDBDL部及び複数の水平電流チャネル備える、nチャネルMFLHVTを有する例示のICの断面図である。
【0010】
図1B図1AのICのトップダウン図である。
【0011】
図2A】例示の一実施例に従った、それぞれ、ドレインフィンガーティップを有する、第1のドレインフィンガーと第2のドレインフィンガーとの間のソースフィンガーティップを有するソースフィンガーを示す開示されるMFLHVTの一部を示す。
【0012】
図2B】例示の一実施例に従った、FDRにおける開示されるスケーリングに基づいて設計された15個の例示の希薄ストライプを備える注入された領域に対応する希薄ストライプを備える、MIOD希薄ストライプ幅設計を有するBDL注入後のMFLHVTのDBDLの上面図である。
【0013】
図3A】例示の一実施例に従った、開示されるDBDL設計におけるパラメータを示すために用いられる、フィンガーティップを含むフィンガーを示す。
【0014】
図3B】例示の一実施例に従った、開示されるDBDL設計におけるパラメータを示すために用いられる、フィンガーティップ部の1/2を含むフィンガーを示す。
【0015】
図4図2Bに示すように、MIODを有する開示されるDBDL設計を有する開示されるマルチフィンガーNLDMOSデバイス、及び固定ストライプ過剰設計寸法を有する従来のDBDLを有する制御レーストラックNLDMOSデバイスからのデータを含む、比較のNLDMOS BVDSSデータを示す。
【発明を実施するための形態】
【0016】
図面は必ずしも一定の縮尺で描いてはいない。本開示において、幾つかの行為又は事象は、異なる順で及び/又は他の行為又は事象と同時に起こり得、幾つかの行為又は事象は任意選択である。
【0017】
例示の実施例において、マルチフィンガー横型高電圧トランジスタ(MFLHVT)は、本明細書においてフィンガーティップドリフト領域「FDR」と称する、フィンガーのソース及びドレインフィンガーティップ間に従来の希薄された埋め込みドリフト層を有するドレイン拡張MOS(DEMOS)及び横方向拡散MOS(LDMOS)トランジスタを含む。そのような実施例では、FDRの希薄ストライプ幅(例えば、nチャネル金属酸化物半導体(NMOS)に対しドレイン端部において)固定過剰設計寸法(200%などのスケーリング)を利用すると、これらのトランジスタのドレイン−ソース降伏電圧(BVDSS)が制限され得る。この低減されたBVDSSは、特に最高接合曲率部において、FDRにおける著しい曲率誘導電界密集に起因し、これは、或る集積回路(IC)欠陥を検出及び特定するエミッション顕微鏡イメージング(EMMI)により検証されている。例えば、マルチフィンガーLDMOSのBVDSSは、約800VのBVDSSを有する別の状況での同等のレーストラックバージョンに比して、約700Vと約100V低くなり得、これは、大きなエンドキャップ半径に起因して理想的なBVDSSである。
【0018】
また、例示の実施例は、MFLHVTのためのFDRにおける計算(式)ベースの希薄された埋め込みドリフト層(DBDL)設計を提供し、これは、ソースフィンガーティップ及び/又はドレインフィンガーティップに関連付けられるFDR内にあるDBDLの少なくとも一部に沿った希薄ストライプ幅に対して単調に増大する過剰設計寸法(MIOD)を提供する。希薄ストライプ幅は、注入された埋め込みドリフト層領域に対応する。開示されるDBDL設計は、FDRの最高接合曲率部における電界密集を緩和することにより、このようなトランジスタのBVDSSを改善することがわかっている。開示される集積回路(IC)は、pチャネルMOS(PMOS)MFLHVTのためのn型希薄、及びNMOS MFLHVTのためのp型希薄の両方を組み合わせ得る。
【0019】
例示の実施例は、MIODを有するFDRにおけるDBDL設計を有するMFLHVTを含み、これは、電界密集を緩和することによりBVDSSを改善させることが分っている。開示されるMFLHVTはまた、ソース及びドレイン間の複数の電流チャネルを有することにより低減されたエリアで、高電圧で高電流を提供する。開示されるMFLHVTにおける電流は、開示されるトランジスタがONにされるとき複数のチャネルを介して流れ得るため、開示されるトランジスタは、低減されたエリアで高電流を提供する。複数の電流チャネル特徴は、LDMOS又はDEMOSトランジスタを含むMFLHVTに必要とされるエリアを著しく低減し、それにより、コストを著しく低減する。
【0020】
この説明において、「電流チャネル」という用語は、電流が流れる半導体基板の領域を指す。一つの電流チャネルが、反対のドーパント型の拡散により別の電流チャネルから隔離される。一つの電流チャネルは、反対のドーパント型の拡散の端部において他の電流チャネルに短絡され得、これは、2つの電流チャネルを分離する。
【0021】
図1Aの断面図に示すように、例示のIC150が、指間されるソース及びドレインフィンガー間のフィンガーティップに近接するFDRにおける共通ドレイン218近くのドレイン端部におけるDBDL部132aを含んで、p型BDL 132を備えるnチャネルMFLHVT(MFLHVT100)を有し、上側電流チャネル226及び下側電流チャネル228として破線で示される複数の水平電流チャネルを備える。フィンガーティップ領域は、フィンガーティップの線形(湾曲していない)領域から延在するフィンガーの湾曲した末端部に対応する。IC150又はn型希薄を有する別のICなどの、同じIC上のpチャネルMFLHVTが、MFLHVT100に関連してリバーストーン(reverse-tone)デバイスにより実現され得る。
【0022】
図1Bは、IC150のトップダウン図を示す。図1Bを参照すると、上側電流チャネル226が、頂部p型表面層174とBDL 132(これは、p型である)との間の半導体表面138(n型ドープされる)にあり、一方、下側電流チャネル228が、BDL 132と基板105との間のnウェル102にある。基板105は、第1のドーパント型(p型である)でドープされ、半導体表面138は第2のドーパント型(n型である)でドープされる。MFLHVTのための垂直層スタックはpnpnp構造を有し、これは、4つの低減された表面電界(RESURF)領域を提供する。しかし、頂部p型表面層174(図1A)が任意選択であるため、3つのRESURF領域を提供するpnpn構造を有する開示されるMFLHVTを提供するために、頂部p型表面層174は取り除かれ(プロセスにおいてスキップされ)得る。
【0023】
基板105は、シリコン、シリコンゲルマニウム、又はその他の半導体材料を含み得る。一つの特定の配置は、シリコン基板105上のエピタキシャルシリコン/ゲルマニウム(SiGe)半導体表面である。
【0024】
対称S/DコアロジックPMOSトランジスタ50が、nウェル146、ソース/ドレイン拡散224、及びトランジスタゲート202を有する。対称S/DコアロジックNMOSトランジスタ60が、p型エピ層130、ソース/ドレイン拡散214、及びトランジスタゲート204を有する。MFLHVT100は、2つのゲート電極206及び208、及び上側電流チャネル226及び下側電流チャネル228を有し、いずれも、その共通ドレイン(ドレイン)218と共通ソース(ソース)216との間にある。所望とされる場合、2つ以上の水平電流経路が提供され得る。ゲート電極206及び208は、ポリシリコン、又は代替として金属、を含み得る。
【0025】
MFLHVT100のゲート電極206を含むゲートがONにされるとき、電流は、頂部p型表面層174とBDL 132との間の上側電流チャネル226を介して流れる。MFLHVT100のゲート電極208を含むゲートがONにされるとき、電流は上側電流チャネル226及び下側電流チャネル228を介して流れる。しかし、電力スイッチング用途では、ゲート電極206及び208は、トランジスタON状態電流を最大化するために共に短絡され得る。図1Aには2つのゲートが示されているが、開示されるMFLHVTが一つのみのゲートを必要とするように、単一ゲートが上側電流チャネル226及び下側電流チャネル228両方をサポートしてもよい。
【0026】
誘電体隔離領域162が、トレンチアイソレーション(シャロートレンチアイソレーション(STI)など)として少なくとも部分的に半導体表面において示されており、これは、代替として、共通ソース216が形成される第1の誘電性ギャップ領域(後述では、ソースMOAT)110における第1の能動エリアと、ドレイン218が形成される第2の誘電性ギャップ領域115における第2の能動エリア(後述では、ドレインMOAT)とを画定する誘電体におけるギャップを有するIC150の半導体表面138、p型エピ層130、及びnウェル146の上を含む、フィールド酸化(FOX)とし得る。電流チャネル226、228はいずれも、ソース216及びドレイン218を共有するように示される。電流チャネル226、228は、先細りになり、共通ソース216近くのそれらのドーピング及び幅に比して、共通ドレイン218近くで、より狭く、より軽くドープされる。
【0027】
ゲート電極206及び208を含むゲートがいずれもOFFにされ、高電圧が共通ドレイン218に印加されるとき、拡張されたデプリーション領域が、上側電流チャネル226(これはn型である)とp型表面層174及びBDL 132との間に形成し、拡張されたデプリーション領域が、上側電流チャネル226及び下側電流チャネル228が、共通ソース216から共通ドレイン218への連続的な電流経路を提供することをやめるように、下側電流チャネル228(これはn型である)及びBDL 132及び基板105間に形成する。ゲート電極206及び208を含むトランジスタゲートスタックが、高電圧を切り替えるためにロジックトランジスタ50及び60と同じ低電圧ゲート誘電体を用い得るように、これらのデプリーション領域にわたって充分な電圧が低下される。
【0028】
図2Aは、指間されるフィンガーティップ配置を示す開示されるMFLHVTの部分200を示し、ドレインフィンガーティップ218a’を有する第1のドレインフィンガー218aと、ドレインフィンガーティップ218b’を有する第2のドレインフィンガー218bとの間のソースフィンガーティップ216a’を有するソースフィンガー216aを含む。MFLHVTは、図示される指間されるフィンガー配置の複数の反復を有し得る。ソースフィンガーティップ216a’はソースFDR210に関連付けられ、ソースFDR210は、ドレインMOAT115の外側エッジとソースMOAT110の外側エッジとの間にある(図1AのDBDL部132aを含む)。同様に、それぞれのドレインFDR215が、ドレインMOAT115の外側エッジとソースMOAT110の外側エッジとの間のドレインフィンガーティップ218a’及び218b’に関連付けられ、これも、DBDL 132a(図1A)など、開示されるDBDL部を含み得る。希薄は、ソース216近くの側のより小さな希薄の度合い(図2Aにおける認識不能な希薄ストライプと同等である)に比して、ドレイン218近くの側で一層重い(図2Aにおけるより近接したピッチの認識可能な希薄ストライプと同等である)。
【0029】
図2Bは、ソースFDR210(図2A)の上面図表現250であり、例示の一実施例に従った、それらの位置においてドリフト長さ(DL)の関数としてサイズが単調に増大する、注入された領域に対応するDBDLストライプ幅を有するBDL注入後の例示のDBDL部132aを示す。ソースフィンガーティップ216a’の始まりにおけるフィンガーティップセンターが285として識別及び示され、線形ドリフト領域290が、295として示される水平破線境界の上に示されており、ソースFDR210が、水平破線295の下に示されている。
【0030】
本明細書において用いられるように、DL(これは、図2BにおいてLとして示される定数である)は、線形ドリフト領域におけるドレインMOAT115及びソースMOAT110間の最小間隔と定義され、線形ドリフト領域は、ソースMOAT110及びドレインMOAT115間の最も短い距離(ソースMOATエッジ110’からドレインMOATエッジ115’まで)である。ソースFDR210において、DLは、ソースFDR210(θを示す図3A及び図3B参照)における特定の角度θでのソースMOATエッジ110’及びドレインMOATエッジ115’間の距離と定義される。DBDL部132aは、BDL注入の間マスクされる非注入ストライプ132a’、132a’及び132a’(これらは非注入領域である)と互い違いになる、BDL注入された領域となるストライプ132a、132a及び132aを含む、15個の例示の希薄されたDBDLストライプを含む。
【0031】
パラメータLf(図2B)は希薄ストライプのための過剰設計寸法であり、ここで、Lfは、ソースFDR210の全体的なサイズを決定する従来の固定レイアウト設計のための固定パラメータ(一定)であり、Lθは、ストライプ幅を設定するFDR(後述の図3Bに示すLθ参照)において可変である。図2Bに示す特定のレイアウトでは、Lfは固定パラメータであり、一方、Lθは0度から90又は180度までθと共に変化する。パラメータL(図2B)は、ソースMOAT110のエッジからフィンガーの中央までの距離である(後述の図3Bに示すL参照)。例において説明されるように、(図2Bに示すような)DBDL部設計を有するnチャネルMFLHVTでは、マルチフィンガー及びレーストラック(単一フィンガー)レイアウト間のBVDSS差は、約100Vから40V未満まで低減されることが分かっている。
【0032】
MFLHVTがMOSデバイスを含むとき、フィンガーティップセンター285から一定距離では、DBDL 132aのそれぞれのストライプ幅は、90度の最大幅を有して、線形ドリフト領域290を備えるソースFDR210の水平破線境界295に対して増大する角度θとともに増大するように図2Bに示される。しかし、θに対するストライプ幅変化は、図2Aに示すドレインFDR215など、ドレインフィンガーティップに関連付けられるFDRに対して反対であり、DBDLに対するそれぞれのストライプ幅は、増大する角度θに反して低下する。この非対称性は、上述のように図1Aに示すように、p型DBDL 132aがドレイン218近くのドレイン側でより多く希薄される一方でp型DBDL 132aがソース216近くのソース側でより少なく希薄されるNMOS MFLHVTに対してなど、線形領域における開示される希薄概念を反映する。
【0033】
また、固定θでは、フィンガーティップセンター285からの距離が増大するにつれて、図2Bに示すDBDL132aの幅は低減し、これは(θに対するストライプ幅と同様)、ドレインフィンガーティップに関連付けられるFDRに対して反対である。しかし、幾つかの近隣の希薄ストライプは、線形ドリフト領域におけるドレインに近いストライプなど、プロセス限界に起因して同じストライプ幅であり得る。同様に希薄ストライプ間隔は、線形ドリフト領域におけるソースに近い希薄ストライプ間隔など、プロセス限界に起因して幾つかの近隣のストライプに対して同じであり得る。MFLHVTがPMOSデバイスを含むとき、希薄はn型埋め込み層によって提供され得、(上述のNMOSデバイスに類似して)PMOSソース側に対してより少ないn型埋め込み層希薄、及びPMOSドレイン側に対してより一層関連するn型埋め込み層希薄があり得る。
【0034】
NMOS MFLHVTが概して上述されたが、この情報は、nドープされた領域をpドーピングで置換することによりPMOS MFLHVTにも有用であり、その逆も同様である。本明細書において用いられるように、拡散された領域が特定のドーパント型(n型など)でドープされると称される場合、半導体表面におけるこのような領域は、その特定のドーパント型のドーピング濃度が、別の型(p型など)のドーパントのドーピング濃度より高い領域である。
【0035】
LDMOS/DEMOSトランジスタを含むMFLHVTをつくる全般的な態様、及びそれを形成するための処理は、参照により本願に組み込まれるSridharらの米国特許番号第8,470,675号、発明の名称「LDMOS及びDEMOSのための厚いゲート酸化物」を含み、種々の参考文献に見られる。DEMOSトランジスタが、デバイスのドレインとチャネルとの間にドレインドリフト領域を付加することにより拡張されたドレインを有し、チャネル領域の代わりにこの領域において電界の大半をトラッピングし、(本明細書において用いられるように)また、二重拡散ドレインMOS(DDDMOS)と呼ばれる変形を含む。LDMOSトランジスタは、DEMOSトランジスタ構造に類似して、追加のドーピングによりつくられるドレインドリフト領域を用いる。
【特許文献1】米国特許番号第8,470,675号
【0036】
開示されるDBDLを形成するための処理に関し、ストリップされた露出されたストライプ形状の領域を有するフォトレジストパターンをプリントするためなど、DBDL層マスクが複数のストライプを有して用いられる。希薄された埋め込みドリフト層ストライプを形成するための注入が続き、その後アニーリングが続く。複数のドレインフィンガーを含むドレインが、各々第2のドーパント型でドープされる複数ソースフィンガーと指間されて形成される。少なくとも一つの第1のゲートスタックが、ソース及びドレイン間の半導体表面上に形成される。
【0037】
開示される実施例の利点は、電流導通経路の既知の排除に起因するフィンガーティップ領域からの電流寄与を犠牲にすることなく、3重RESURF HVトランジスタ(これらには頂部表面層174がない)又は4重RESURF HVトランジスタ(図1Aに示すMFLHVT100など)に対するフィールド密集を緩和することを含む。別の利点は、開示されるDBDL設計が数式に基づいており、そのため、人間によるレイアウト作業を何ら必要とすることなく自動設計の利用が可能である点である。他の利点には、実装がマスク変更のみに関与するので実装が低コストであり、追加の製造工程が不要であることが含まれる。
【0038】
開示される実施例が下記の特定の例により更に図示されるが、これらは、本開示の範囲又は内容を如何なる方式においても制限するものと解釈すべきではない。
【0039】
図3Aはソース又はドレインフィンガーを示し、関連する線形ドリフト領域290を備える線形フィンガー部310、及び関連するソースFDR210を備えるフィンガーティップ311を含み、BDLストライプ320が線形ドリフト領域290において示される。図3Bにおいて、例示の一実施例に従った開示されるDBDL設計におけるパラメータを示すために、フィンガーティップ311(図3A)の2分の1が311aとして示され、ソースFDR210の2分の1が210aとして示される。図3A及び図3Bはθを示し、これは、FDRにおける対象の位置までの角度である。図3BはLθを示し、これは、ドレインMOAT115の外側エッジからフィンガーティップセンター285までの距離(長さ)である。図3Aはrθnlを示し、これは、ソースFDR210内のxnlの弧であり、xnlは、線形ドリフト領域290におけるBDLストライプ320の一つのエッジである。rθnlは、θ=0でxnlと整列する。rs,dは、フィンガーティップ311半円の半径であり、図3Aに示すようにフィンガーティップセンター285から描かれる実線として示される。
【0040】
例えば、θ<アークタンジェント(arctg)(Lf/L)であるとき、FDR内の例示のLθ計算は下記であり、
θ=L/cosθ
π/2>θ>arctg(Lf/L)であるとき、下記である。
【0041】
例示のドリフト長さスケーリング式は、下記である。
上記スケーリング式から、まずLθについて解き、その後、rθ(rθnlとして示される)について解くことができ、ここで、rθは、ソースフィンガーティップに関連付けられる上述のソースFDR210など、ソース又はドレインフィンガーのためのフィンガーティップに関連付けられるFDRにおける各DBDLストライプのエッジをどのように描く(レイアウトする)かを定義する。Lθが増大するにつれてrθnlが増大し、これは、DBDLストライプの幅を増大させる。DBDLストライプ間の非注入領域(ギャップ)の幅もまた、Lθと共に増大する。L=DL+rs,d、DL=L−rs,dは、線形ドリフト領域における一定ドリフト長さである。FDRにおけるドリフト領域は、Lθ=DLθ+rs,d、DLθ=Lθ−rs,dである。
【0042】
MOSデバイスのためのソースFDR210の場合を示す図2Bにおいて、ソースFDR210内のDBDL 132aとして示される15個のDBDLストライプの各々は、θと共に変化する幅を有し、具体的には、最大幅90度を有する増大するθとともに幅が増大し、90度ラインに対して幅パターンが対称である。上記式は、θが増大するにつれてLθが増大し、これは、DBDLストライプの幅を増大させるrθnlを増大させるので、このような分布を生成する。
【0043】
図4は、比較のLDMOSBVDSSデータを示し、図2Bに示すものなど、FDRにおける可変ストライプ幅過剰設計寸法を有する開示されるDBDLを有するマルチフィンガーNLDMOSデバイス、及び固定ストライプ幅過剰設計寸法を有する従来のDBDLを有する制御レーストラックNLDMOSデバイスからのBVDSSを含む。固定ストライプ過剰設計寸法を有するDBDL設計を有するマルチフィンガーNLDMOSデバイスで100Vを超える低減に対し、マルチフィンガー及びレーストラック(単一フィンガー)NLDMOSデバイスレイアウト間のBVDSS差は約40Vのみである。
【0044】
開示される実施例は、種々の異なるデバイス及び関連製品を形成するため種々のアッセンブリフローに統合され得る半導体ダイを形成するために有用である。半導体ダイは、その中の種々の要素及び/又はその上の層を含み得る。これらは、障壁層、誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性線、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、バイポーラ、絶縁ゲートバイポーラトランジスタ(IGBT)、CMOS、BiCMOS、及びMEMSを含む種々のプロセスにおいて本発明の実施例を用いることができる。
【0045】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
図1A
図1B
図2A
図2B
図3A
図3B
図4