特許 6789780 整流器およびそれを用いたオルタネータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6789780

(24)【登録日】2020年11月6日

(45)【発行日】2020年11月25日

(54)【発明の名称】整流器およびそれを用いたオルタネータ

(51)【国際特許分類】

   H02M 7/21 20060101AFI20201116BHJP

【ＦＩ】

   H02M7/21 A

【請求項の数】11

【全頁数】25

(21)【出願番号】特願2016-229656(P2016-229656)

(22)【出願日】2016年11月28日

(65)【公開番号】特開2018-88725(P2018-88725A)

(43)【公開日】2018年6月7日

【審査請求日】2019年4月18日

(73)【特許権者】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール特許業務法人

(72)【発明者】

【氏名】石丸 哲也

(72)【発明者】

【氏名】森 睦宏

(72)【発明者】

【氏名】栗田 信一

【審査官】 土井 悠生

(56)【参考文献】

【文献】 特開２００１−０１６７９９（ＪＰ，Ａ）

【文献】 特開２０１５−１１６０７７（ＪＰ，Ａ）

【文献】 特開２００３−２４４８６４（ＪＰ，Ａ）

【文献】 特開２０１６−０２５７７６（ＪＰ，Ａ）

【文献】 特開２００１−２３８３４８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／０３１５５５３（ＵＳ，Ａ１）

【文献】 特開２０１６−０７３１４１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／００９９６５８（ＵＳ，Ａ１）

【文献】 特開平０９−２１９９３８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ １／００−７／９８

(57)【特許請求の範囲】

【請求項1】

整流を行うＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの一対の主端子間の電圧を入力し、入力した前記一対の主端子間の電圧に基づいて前記ＭＯＳＦＥＴのオン・オフを駆動する制御回路と、
前記制御回路に電源電圧を供給する電源と、
２個のみの外部端子と、
を備えた整流器であって、
前記制御回路の内部のトリガ電圧が第１の電圧以上であるときに前記ＭＯＳＦＥＴのゲートを昇圧して前記ＭＯＳＦＥＴをオンにし、そのオン状態を、前記外部端子の電圧の大小とは独立して決定される所定の期間に亘って保持する保持回路を有し、
前記整流を行うＭＯＳＦＥＴは、自律型同期整流ＭＯＳＦＥＴであり、
前記整流を行うＭＯＳＦＥＴの一対の主端子に接続された一対の外部端子を有する
ことを特徴とする整流器。

【請求項2】

請求項１に記載の整流器において、
前記電源がコンデンサである
ことを特徴とする整流器。

【請求項3】

請求項２に記載の整流器において、
前記トリガ電圧が前記コンデンサの電圧である
ことを特徴とする整流器。

【請求項4】

請求項３に記載の整流器において、
前記コンデンサの電圧が、前記第１の電圧よりも小さい第２の電圧以下であるときに前記ＭＯＳＦＥＴのゲートを降圧して前記ＭＯＳＦＥＴをオフする
ことを特徴とする整流器。

【請求項5】

請求項１に記載の整流器において、
前記制御回路はツェナーダイオードを備え、
前記ツェナーダイオードの駆動により前記トリガ電圧が前記第１の電圧以上であることを検知する
ことを特徴とする整流器。

【請求項6】

請求項１に記載の整流器において、
前記保持回路は、ラッチ回路で構成される
ことを特徴とする整流器。

【請求項7】

請求項１に記載の整流器において、
前記整流を行うＭＯＳＦＥＴと並列に接続されたツェナーダイオードを備える
ことを特徴とする整流器。

【請求項8】

整流回路を備えたオルタネータであって、
請求項１ないし７のいずれか１項に記載の整流器を第１の整流器として前記整流回路のロウサイドおよびハイサイドのいずれか一方に備える
ことを特徴とするオルタネータ。

【請求項9】

請求項８に記載のオルタネータにおいて、
前記ロウサイドおよび前記ハイサイドのうち前記第１の整流器を備えるサイドとは反対の他方のサイドに第２の整流器を更に備え、
前記第２の整流器は、
整流を行うＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの一対の主端子間の電圧を入力し、入力した前記一対の主端子間の電圧に基づいて前記ＭＯＳＦＥＴのオン・オフを駆動する制御回路と、
前記制御回路に電源電圧を供給するコンデンサと、
を備えた整流器であって、
前記制御回路の内部のトリガ電圧が第３の電圧以上であるときに前記コンデンサと前記ＭＯＳＦＥＴのドレインに電流が流れる経路を導通状態にし、その導通状態を、前記一対の主端子間の電圧の大小とは独立して決定される所定の期間に亘って保持する保持回路を有する整流器である
ことを特徴とするオルタネータ。

【請求項10】

請求項９に記載のオルタネータにおいて、
前記第１の電圧よりも前記第３の電圧の方が大きい
ことを特徴とするオルタネータ。

【請求項11】

請求項８に記載のオルタネータにおいて、
正極側出力端子と負極側出力端子との間にコンデンサを備える
ことを特徴とするオルタネータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、自律型の同期整流ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の整流器と、この整流器を用いたオルタネータに関する。

【背景技術】

【0002】

自動車にて発電を行うオルタネータには、整流素子としてこれまでダイオードが用いられてきた。ダイオードは安価ではあるが、順方向電圧降下があり、損失が大きい。これに対して、近年はダイオードに代わり、ＭＯＳＦＥＴがオルタネータ用の整流素子として使われ始めている。ＭＯＳＦＥＴを同期整流することにより、順方向電圧降下がなく０Ｖから順方向電流が立ち上がり、損失が少ない整流素子を実現可能である。

【0003】

オルタネータの同期整流ＭＯＳＦＥＴのオン・オフ制御を行う方法として、ホール素子を用いてモータの位置を検知してＭＯＳＦＥＴの制御を行う方法が知られている。こうしたホール素子等により外部から信号を入力して制御を行う方法を、ここでは外部制御型と呼ぶことにする。外部制御型の同期整流ＭＯＳＦＥＴは、ホール素子等のセンサを用いる必要があり、制御回路にて複雑な制御を行う必要があるために、オルタネータの整流部が高価になってしまう。

【0004】

特許文献１には、オルタネータの同期整流ＭＯＳＦＥＴのオン・オフ制御を行う別の方法として、同期整流ＭＯＳＦＥＴのソース・ドレイン間の電圧で判定してＭＯＳＦＥＴの制御を行う方法が開示されている。こうした外部から信号なしに内部の電圧を基に制御を行う方法を、ここでは自律型と呼ぶことにする。自律型の同期整流ＭＯＳＦＥＴは、ホール素子などのセンサが不要であり、一般に制御回路も簡単であるために、オルタネータの整流部を安価にすることができる。更に、電源としてのコンデンサを内蔵することで、外部端子の数を２個にすることができる。これによって、ダイオードと同じ端子構成にすることができ、オルタネータの回路構成をそのままにオルタネータに用いられるダイオードに代替して使用することができる。

【0005】

オルタネータでは、発電動作時にオルタネータの出力端子やバッテリの端子が外れるロードダンプと呼ばれる現象が生じたときに、発電で生じるエネルギーを内部で消費して、オルタネータの出力端子に高電圧が出力しないようにする必要がある。従来の整流素子としてダイオードを用いる場合、ダイオードにツェナーダイオードとしてのクランプの機能も持たせて、ダイオードでロードダンプ時のエネルギーを消費する。

【0006】

これに対し、ダイオードの代わりに同期整流ＭＯＳＦＥＴを用いた場合のロードダンプ時のエネルギーを消費する方法が特許文献２に記載されている。特許文献２に記載の方法では、ロードダンプ時にロウサイドのＭＯＳＦＥＴもしくはハイサイドのＭＯＳＦＥＴの一方を導通させることにより、電流をブリッジ回路及び発電機内で循環させて減衰させて、ロードダンプ時のエネルギーを消費する。ロウサイドのMOSFETを導通させる場合では、ロードダンプ時にステータコイルの電圧が上がると、コントローラがその異常電圧を検知しロウサイドのＭＯＳＦＥＴをオンしハイサイドのＭＯＳＦＥＴをオフする。ロウサイドのＭＯＳＦＥＴとハイサイドのＭＯＳＦＥＴを合わせて制御することで、ハイサイドとロウサイドのＭＯＳＦＥＴを電流が貫通して流れないようにすることができる。また、ロードダンプ時にオルタネータに接続された電気負荷への給電を持続するために、ステータコイルの電圧が電気負荷への供給に必要な電圧以下になると、逆にロウサイド側のＭＯＳＦＥＴをオフしハイサイド側のＭＯＳＦＥＴをオンする実施形態も示されている。このとき、ロウサイドのＭＯＳＦＥＴのオフ、ハイサイドのＭＯＳＦＥＴのオンと、ロウサイドのＭＯＳＦＥＴのオン、ハイサイドのＭＯＳＦＥＴのオフとを繰り返して、ステータコイルの電圧を必要な電圧以上に保持する。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特表２０１１−５０７４６８号公報

【特許文献2】特表２００９−５２４４０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

外部端子２個の自律型の同期整流ＭＯＳＦＥＴでは、外部のコントローラを使っての、もしくは、外部信号を使ってのＭＯＳＦＥＴのオン・オフ制御はできない。よって、ロードダンプ時に異常電圧を検知し、その検知をもとにロウサイドのＭＯＳＦＥＴとハイサイドのＭＯＳＦＥＴを合わせて制御することはできない。結果、ハイサイド側とロウサイドのＭＯＳＦＥＴを電流が貫通して流れないようにすることが容易ではない。特に、ロードダンプ時にオルタネータに接続された電気負荷への給電を持続するために、ロウサイドのＭＯＳＦＥＴのオフ、ハイサイドのＭＯＳＦＥＴのオンと、ロウサイドのＭＯＳＦＥＴのオン、ハイサイドのＭＯＳＦＥＴのオフとを繰り返すときの貫通電流の防止は容易ではない。更に、ロウサイドのＭＯＳＦＥＴのオフ、ハイサイドのＭＯＳＦＥＴのオンと、ロウサイドのＭＯＳＦＥＴのオン、ハイサイドのＭＯＳＦＥＴのオフとを繰り返すとき、外部端子２個の自律型の同期整流ＭＯＳＦＥＴで制御回路の電源として用いるコンデンサの電荷をＭＯＳＦＥＴのゲート駆動の繰り返しに消費し続けるため、コンデンサの電荷が不足してＭＯＳＦＥＴのゲートを十分に駆動できなくなり、その結果、ＭＯＳＦＥＴをオンできなくなってしまう。

【0009】

そこで、本発明は、ロードダンプ時の電流をブリッジ回路及び発電機内で循環させて減衰させてエネルギーを消費することができる自律型同期整流ＭＯＳＦＥＴの整流器、特に外部端子２個の律型同期整流ＭＯＳＦＥＴの整流器と、この整流器を用いたオルタネータを提供することを課題とする。

【課題を解決するための手段】

【0010】

前記した課題を解決するため、本発明の整流器は、整流を行うＭＯＳＦＥＴと、前記ＭＯＳＦＥＴの一対の主端子間の電圧を入力し、入力した前記一対の主端子間の電圧に基づいて前記ＭＯＳＦＥＴのオン・オフを駆動する制御回路と、前記制御回路に電源電圧を供給する電源と、２個のみの外部端子と、を備えた整流器であって、前記制御回路の内部のトリガ電圧が第１の電圧以上であるときに前記ＭＯＳＦＥＴのゲートを昇圧して前記ＭＯＳＦＥＴをオンにし、そのオン状態を、前記外部端子の電圧の大小とは独立して決定される所定の期間に亘って保持する保持回路を有し、前記整流を行うＭＯＳＦＥＴは、自律型同期整流ＭＯＳＦＥＴであり、前記整流を行うＭＯＳＦＥＴの一対の主端子に接続された一対の外部端子を有することを特徴とする。

【0011】

また、本発明のオルタネータは、整流回路を備えたオルタネータであって、本発明の上記の整流器を第１の整流器として前記整流回路のロウサイドおよびハイサイドのいずれか一方に備えることを特徴とする。

【発明の効果】

【0012】

本発明によれば、ロードダンプ時に発生するエネルギーを、整流を行うＭＯＳＦＥＴをオン状態にして保持することで消費するできる自律型同期整流ＭＯＳＦＥＴの整流器、特に外部２端子の自律型同期整流ＭＯＳＦＥＴの整流器と、この整流器を用いたオルタネータを提供することが可能である。

【図面の簡単な説明】

【0013】

【図1】第１実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。

【図2】第１実施形態の整流器が備える過電圧検知ゲート駆動回路を示す回路図である。

【図3】第１実施形態の過電圧検知ゲート駆動回路が備える保持回路を示す回路図である。

【図4】第１実施形態の過電圧検知ゲート駆動回路の動作を説明するためのグラフである。

【図5】第１実施形態における整流器を用いたオルタネータの概略構成を示す回路図である。

【図6】本発明の整流器と対のサイドに用いる自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。

【図7】第１実施形態における整流器を用いたオルタネータにおけるロードダンプ時の整流ＭＯＳＦＥＴのゲート電圧の波形を示すグラフである。

【図8】第１実施形態における整流器を用いたオルタネータにおけるロードダンプ時のコンデンサ電圧の波形を示すグラフである。

【図9】第１実施形態における整流器を用いたオルタネータにおけるロードダンプ時の整流ＭＯＳＦＥＴのドレイン電流の波形を示すグラフである。

【図10】第１実施形態における整流ＭＯＳＥＴのオン期間ｔｈｏｌｄが短い整流器を用いたオルタネータにおけるロードダンプ時の整流ＭＯＳＦＥＴのゲート電圧の波形を示すグラフである。

【図11】第１実施形態における整流ＭＯＳＥＴのオン期間ｔｈｏｌｄが短い整流器を用いたオルタネータにおけるロードダンプ時のコンデンサ電圧の波形を示すグラフである。

【図12】第１実施形態における整流ＭＯＳＥＴのオン期間ｔｈｏｌｄが短い整流器を用いたオルタネータにおけるロードダンプ時の整流ＭＯＳＦＥＴのドレイン電流の波形を示すグラフである。

【図13】第２実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。

【図14】第３実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。

【図15】第３実施形態の整流器が備える過電圧検知ゲート駆動回路を示す回路図である。

【図16】第４実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。

【図17】第４実施形態の整流器が備える過電圧検知ゲート駆動回路を示す回路図である。

【図18】本発明の整流器と対のサイドに用いる過電圧検知コンデンサ開放回路を備えた自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。

【図19】本発明の整流器と対のサイドに用いる整流器の過電圧検知コンデンサ開放回路を示す回路図である。

【図20】本発明の整流器と対のサイドに用いる過電圧検知コンデンサ開放回路を備えた自律型の同期整流ＭＯＳＦＥＴの整流器をハイサイドに用いたオルタネータにおけるロードダンプ時のＢ端子電圧の波形を示すグラフである。

【図21】本発明の整流器を用いたオルタネータの変形例を示す回路図である。

【発明を実施するための形態】

【0014】

以降、本発明を実施するための形態を、各図を参照して詳細に説明する。なお、実施形態を説明するための各図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態の説明では、特に必要なとき以外は同一又は同様な部分の説明は繰り返さずに適宜省略する。

【0015】

図１は、第１実施形態における外部２端子の自律型同期整流ＭＯＳＦＥＴの整流器１０８を示す回路図である。

【0016】

図１に示すように、第１実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器１０８は、正極側主端子Ｋおよび負極側主端子Ａの外部の２つの端子と、整流ＭＯＳＦＥＴ１０１と、コンデンサ１０６と、制御回路１０７とを含んで構成されている。制御回路１０７は、例えば、コンパレータ１０２と、ゲート駆動回路１０３と、ダイオード１０４と、過電圧検知ゲート駆動保持回路１０５とを含んで構成される。但し、後述するように、ゲート駆動回路１０３は本発明の必須構成要件ではない。

【0017】

整流ＭＯＳＦＥＴ１０１は、寄生ダイオードを内蔵し、整流を行うよう構成されている。制御回路１０７は、整流ＭＯＳＦＥＴ１０１のドレインが遮断ＭＯＳＦＥＴ１０５を介して非反転入力端子ＩＮ＋（第１の入力端子）に接続され、かつ、整流ＭＯＳＦＥＴ１０１のソースが反転入力端子ＩＮ−（第２の入力端子）に接続されたコンパレータ１０２を含み、例えば、ゲート駆動回路１０３を備えて構成される場合は、コンパレータ１０２の出力を受けたゲート駆動回路１０３が整流ＭＯＳＦＥＴ１０１のオン・オフを制御するよう構成される。

【0018】

整流ＭＯＳＦＥＴ１０１としては、オルタネータの発電部が発電する大電流を流すため、通例、パワーＭＯＳＦＥＴが適用される。整流ＭＯＳＦＥＴ１０１は、同期整流を行って整流電流を流すものである。整流ＭＯＳＦＥＴ１０１は、ドレインが正極側主端子Ｋに接続され、ソースが負極側主端子Ａに接続される。したがって、整流ＭＯＳＦＥＴ１０１の内蔵ダイオードは、アノードが負極側主端子Ａに接続され、カソードが正極側主端子Ｋに接続される。

【0019】

整流ＭＯＳＦＥＴ１０１のドレインにはドレイン電圧Ｖｄが印加され、ソースにはソース電圧Ｖｓが印加され、ゲートにはゲート電圧Ｖｇが印加される。そして、整流器１０８では、整流ＭＯＳＦＥＴ１０１のソース電圧ＶｓがＧＮＤ電圧に相当する。

【0020】

コンパレータ１０２は、非反転入力端子ＩＮ＋が整流ＭＯＳＦＥＴ１０１のドレインに接続され、反転入力端子ＩＮ−が直接に整流ＭＯＳＦＥＴ１０１のソースに接続される。コンパレータ１０２の出力端子ＣＯＵＴは、ゲート駆動回路１０３の入力端子ＩＮに接続される。コンパレータ１０２の出力端子ＣＯＵＴからは、コンパレータ１０２の出力信号が出力される。コンパレータ１０２は、非反転入力端子ＩＮ＋と反転入力端子ＩＮ−の電圧を比較してその大小に応じて出力信号を切り替える回路である。コンパレータ１０２は、負極側主端子Ａのソース電圧Ｖｓと正極側主端子Ｋのドレイン電圧Ｖｄとを比較した結果を出力する。コンパレータ１０２の性能は、高精度であることが望ましいが、本発明はそのことに限定されない。また、コンパレータ１０２は、整流ＭＯＳＦＥＴ１０１のドレインとソースとの電位差に応じて出力を切り替えることができる構成であれば、必ずしも、いわゆるコンパレータである必要はなく、例えば、コンパレータに代えて差動増幅器のような回路を用いても構わない。

【0021】

制御回路１０７がゲート駆動回路１０３を備えて構成される場合、ゲート駆動回路１０３はコンパレータ１０２の後段に設けられ、その出力端子ＧＯＵＴが整流ＭＯＳＦＥＴ１０１のゲートに接続される。入力端子ＩＮに入力される電圧の大小で整流ＭＯＳＦＥＴ１０１のゲートのオン・オフ駆動を行う。この場合、ゲート駆動回路１０３を設けることで、より高速な整流ＭＯＳＦＥＴ１０１のゲート駆動を行うことができる。

【0022】

一方、制御回路１０７がゲート駆動回路１０３を備えずに構成される場合は、コンパレータ１０２もしくはそれに代わる差動増幅器等の出力端子（コンパレータ１０２を用いる場合は出力端子ＣＯＵＴ）が整流ＭＯＳＦＥＴ１０１のゲートに接続される。上述したように、ゲート駆動回路１０３は必ずしも必要ではなく、コンパレータ１０２等の出力で整流ＭＯＳＦＥＴ１０１のゲートのオン・オフ駆動を行ってもよい。その場合、ゲート駆動回路１０３が省略される分、制御回路１０７の回路構成をより簡素化することができ、要求されるゲート駆動速度をゲート駆動回路１０３が無くても確保できる状況にあれば、整流器の性能を確保しつつ、より一層の製造コスト削減を図ることができる。

【0023】

ダイオード１０４は、正極側主端子Ｋからコンデンサ１０６の正極側端子へ向かう方向がダイオード１０４の順方向と一致するように、正極側主端子Ｋとコンデンサ１０６の正極側端子との間に接続される。ダイオード１０４に流れる電流を構成する電荷は、コンデンサ１０６に蓄積されて、制御回路１０７を駆動する電源となる。

【0024】

過電圧検知ゲート駆動保持回路１０５は、コンデンサ電圧入力端子ＶＣＩＮがコンデンサ１０６の正極側端子に接続され、グランド端子ＧＮＤが整流ＭＯＳＦＥＴ１０１のソースに接続され、出力端子ＯＵＴが整流ＭＯＳＦＥＴ１０１のゲートに接続される。

【0025】

過電圧検知ゲート駆動保持回路１０５が、ロードダンプ時に整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄに掛かる過電圧を検知し、整流ＭＯＳＦＥＴ１０１のゲートを昇圧して整流ＭＯＳＦＥＴ１０１をオン状態にし、所定の時間（例えば一定時間）、その状態を保持する。

【0026】

制御回路１０７は、例えば、単一のシリコン集積回路チップで構成された、ワンチップのＩＣ（Integrated Circuit）の構成とすることができる。その場合、低コスト・底面積・高ノイズ耐性の少なくともいずれか１つのメリットが期待される。

【0027】

コンデンサ１０６は、制御回路１０７が動作するための電源を供給するものである。以下、コンデンサ１０６の正極側端子の電圧を、コンデンサ電圧Ｖｃと記載する。コンデンサ１０６を制御回路１０７の電源に用いることで、整流器１０８の外部端子数は２個となる。これにより、オルタネータ１４０に用いられてきた従来の整流ダイオードとの互換性を、外部端子数の面で、整流器１０８に持たせることができる。これにより、従来の整流ダイオードを整流器１０８に置き換えて、オルタネータ１４０の性能を向上することが可能となる。なお、コンデンサ１０６に代えて、外部電源を用いることも可能である。

【0028】

以下、図２、図３を参照して第１実施形態における整流器１０８の過電圧検知ゲート駆動保持回路１０５の回路構成の一例と動作を説明する。

【0029】

図２は、第１実施形態の整流器１０８が備える過電圧検知ゲート駆動保持回路１０５の一例の回路図である。

【0030】

過電圧検知ゲート駆動保持回路１０５は、大きく分けて、過電圧検知回路１０９、保持回路１１０、過電圧ゲート駆動回路１１１で構成される。

【0031】

過電圧検知回路１０９は、過電圧検知ゲート駆動保持回路１０５のＶＣＩＮ端子とＧＮＤ端子の間にツェナーダイオードＺＤ、ダイオードＤ１、抵抗Ｒ１を直列に接続して構成される。

【0032】

保持回路１１０は、ＶＣＩＮ端子を過電圧検知ゲート駆動保持回路１０５のＶＣＩＮ端子に、ＧＮＤ端子を過電圧検知ゲート駆動保持回路１０５のＧＮＤ端子に接続してある。ＩＮ端子は、過電圧検知回路１０９の出力部に相当するＤ１とＲ１の間に接続する。ＺＤとＤ１の間に接続しても構わない。ＯＵＴ端子は、過電圧ゲート駆動回路１１１を構成するＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）１のゲートに接続する。

【0033】

過電圧ゲート駆動回路１１１は、ＶＣＩＮ端子とＧＮＤ端子の間に、ＮＭＯＳ１とダイオードＤ２を直列に接続して構成される。ＮＭＯＳ１とＤ２の位置は、逆でもよい。ＮＭＯＳ１は、図２ではＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）でも構わない。

【0034】

図３は、第１実施形態における整流器１０８の保持回路１１０の一例の回路図である。

【0035】

保持回路１１０は、出力を保持するラッチ回路１１２、入力信号を十分に昇圧する入力信号昇圧回路１１３、一定時間経過の後に出力を停止する出力停止判定回路１１４、出力停止の信号を十分に昇圧する出力停止信号昇圧回路１１５で構成される。

【0036】

ラッチ回路１１２は、一般的なラッチ回路の構成であり、ＰＭＯＳ５１とＮＭＯＳ２、ＰＭＯＳ５２とＮＭＯＳ３のペアで構成される。ＰＭＯＳ５２とＮＭＯＳ３の間の配線がラッチ回路の出力となり、過電圧ゲート駆動回路１１１のＮＭＯＳ１のゲートに接続される。過電圧ゲート駆動回路１１１のＮＭＯＳ１の代わりＰＭＯＳに用いる場合、ＰＭＯＳ５１とＮＭＯＳ２の間の配線をラッチ回路の出力とする。

【0037】

入力信号昇圧回路１１３は、定電流回路ＣＣ１とＮＭＯＳ４，ＰＭＯＳ５３とＮＭＯＳ５からなる２段のインバータで構成される。過電圧検知回路１０９の出力が前段のインバータの入力に、後段のインバータの出力がラッチ回路のＮＭＯＳ２のゲートに接続される。

【0038】

出力停止判定回路１１４は、２段の抵抗Ｒ２、Ｒ３とＮＭＯＳ８、ＶＣＩＮ端子と２段の抵抗Ｒ２、Ｒ３の中点と間に直列に接続した定電流回路ＣＣ１とＮＭＯＳ７で構成される。ＮＭＯＳ８のゲートは、ラッチ回路１１２のＰＭＯＳ５２とＮＭＯＳ３の間の配線と接続される。ＮＭＯＳ７のゲートはＶＣＩＮ端子に接続され、ＮＭＯＳ７のオフで出力停止を判定する。電流回路ＣＣ１とＮＭＯＳ７の間の配線が、出力停止判定回路１１４の出力となる。

【0039】

出力停止信号昇圧回路１１５は、ＰＭＯＳ５４と定電流回路ＣＣ２、ＰＭＯＳ５５とＮＭＯＳ６からなる２段のインバータで構成される。後段のインバータの出力がラッチ回路のＮＭＯＳ２のゲートに接続される。出力停止判定回路１１４の出力が前段のインバータの入力に、後段のインバータの出力がラッチ回路１１２のＮＭＯＳ３のゲートに接続される。

【0040】

定電流回路ＣＣ１〜ＣＣ３は、電流を制限するためのもので、例えば、ゲートをソースにショートさせたＮ型デプレッションＭＯＳＦＥＴを用いる。代わりに、抵抗を用いてもよい。以降の定電流回路も同様である。

【0041】

図３では、ラッチ回路１１２を用いた保持回路１１０を示したが、ラッチ回路１１２の代わりに、インバータをフィードバックして状態を保持する回路を用いてもよい。ラッチ回路１１２を使わないことで、誤動作により状態が反転し保持される可能性を減らすことができる。

【0042】

続いて、図１〜図３を参照して、ロードダンプ時に過電圧が印加されたときの第１実施形態における整流器１０８の動作を説明する。

【0043】

整流器１０８の正極側主端子Ｋと負極側主端子Ａの外部２端子間の電圧が増大すると、制御回路１０７のダイオード１０４に順方向の電流が流れてコンデンサ１０６が充電され、コンデンサ電圧Ｖｃが上昇する。コンデンサ電圧Ｖｃは、制御回路１０７の過電圧検知回路１０９を構成するツェナーダイオードＺＤのカソードに印加され、コンデンサ電圧ＶｃがツェナーダイオードＺＤのツェナー電圧Ｖｚを超えると、ツェナーダイオードＺＤに電流が流れる。ツェナーダイオードＺＤを流れる電流は、抵抗Ｒ１に流れて保持回路１１０の入力端子ＩＮの電圧を持ち上げる。それにより、保持回路１１０において、ＮＭＯＳ４がオン、ＰＭＯＳ５３がオン、ＮＭＯＳ２がオンする。続いて、ラッチ回路１１２で、ＰＭＯＳ５２がオン、ＰＭＯＳ５１がオフの状態に固定される。その結果、保持回路１１０の出力端子ＯＵＴにコンデンサ電圧Ｖｃの高電圧が出力される。保持回路１１０の出力端子ＯＵＴの高電圧は、過電圧ゲート駆動回路１１１のＮＭＯＳ１をオンし、過電圧ゲート駆動回路１１１のＮＭＯＳ１とダイオードＤ２に通って過電圧検知ゲート駆動保持回路１０５のＶＣＩＮ端子に接続された整流ＭＯＳＦＥＴ１０１のゲートに電流が流れ、整流ＭＯＳＦＥＴ１０１のゲート電圧をコンデンサ電圧Ｖｃまで昇圧する。その結果、整流ＭＯＳＦＥＴ１０１がオン状態になる。

【0044】

コンデンサ電圧Ｖｃは、極側主端子Ｋと負極側主端子Ａの外部２端子間の過電圧で充電されて高電圧にあり、その高電圧がゲートに印加された整流ＭＯＳＦＥＴ１０１は十分に低抵抗になって、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧は十分に低下する。極側主端子Ｋと負極側主端子Ａの外部２端子間の過電圧は解消し、過電圧検知回路１０９のツェナーダイオードＺＤに電流が流れなくなるが、ラッチ回路１１２が過電圧検知ゲート駆動保持回路１０５の高電圧出力を保持し、整流ＭＯＳＦＥＴ１０１はゲートに高電圧が印加された低抵抗のオン状態を保ち続ける。

【0045】

整流ＭＯＳＦＥＴ１０１がオン状態を保ち続けている間、コンデンサ電圧Ｖｃは、制御回路１０７を流れる電流、すなわち、コンパレータ１０２と過電圧検知ゲート駆動保持回路１０５を流れる電流によって徐々に低下する。それに伴って、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇも低下する。コンデンサ電圧Ｖｃが下がると、出力停止判定回路１１４の抵抗Ｒ２の電圧降下が小さくなり、その電圧降下が出力停止判定回路１１４のＰＭＯＳ７のＶｔｈを下回ると、ＰＭＯＳ７がオフになる。それにより、出力停止信号昇圧回路１１５のＰＭＯＳ５４がオフ、ＰＭＯＳ５５がオンし、ラッチ回路１１２のＮＭＯＳ３がオン、ＰＭＯＳ５１がオンする。その結果、ラッチ回路の状態が反転し、保持回路１１０の出力端子ＯＵＴにＧＮＤ端子の低電圧が出力される。今度は、過電圧ゲート駆動回路１１１のＮＭＯＳ１がオフし、過電圧検知ゲート駆動保持回路１０５の出力端子ＯＵＴに接続された整流ＭＯＳＦＥＴ１０１のゲートの電圧が下がって、整流ＭＯＳＦＥＴ１０１がオフ状態になる。

【0046】

以上、すなわち、第１実施形態における整流器１０８では、外部２端子間の過電圧が印加されてコンデンサ電圧Ｖｃが上がると整流ＭＯＳＦＥＴ１０１はオン状態を保持し、制御回路１０７の電流でコンデンサ電圧Ｖｃが下がると、整流ＭＯＳＦＥＴ１０１はオフ状態を保持する。

【0047】

図４は、整流ＭＯＳＦＥＴ１０１がオン状態を保持する時間ｔｈｏｌｄを説明するためのグラフである。グラフの横軸は時間を、縦軸はコンデンサ電圧Ｖｃとドレイン電圧Ｖｄを示している。

【0048】

整流ＭＯＳＦＥＴ１０１がオンにするときのコンデンサ電圧をＶｃｏｎ、そのときの時刻をｔｏｎ、整流ＭＯＳＦＥＴ１０１をオフにするコンデンサ電圧をＶｃｏｆｆ、そのときの時刻をｔｏｆｆとする。

【0049】

整流ＭＯＳＦＥＴ１０１がオン状態を保持する時間ｔｈｏｌｄ、すなわち、時刻ｔｏｎから時刻ｔｏｆｆまでの時間は、コンデンサ１０６の容量をＣ、整流ＭＯＳＦＥＴ１０１がオン状態を保持しているときの制御回路の消費電流をＩｉｃとすると、ｔｈｏｌｄ＝（Ｖｃｏｎ−Ｖｃｏｆｆ）×Ｃ／Ｉｉｃで決まる。

【0050】

ｔｈｏｌｄを決定するパラメータのうち、Ｖｃｏｎは、オルタネータ１４０の通常動作時の最大電圧よりも大きく、ロードダンプ時のオルタネータ１４０の出力電圧が許容電圧よりも小さくなるように決める。Ｖｃｏｆｆは、通常の整流動作時のＶｃよりも大きくなるように決めることが望ましい。そうすることで、通常の整流動作時は常にラッチ回路１１２のＮＭＯＳ３がオン状態にあり、ランチ回路の状態の反転を防ぐことができる。Ｃは、通常の整流動作時に制御回路１０２の駆動に必要な電圧を供給できる最小限の容量とすることが望ましい。Ｃを必要以上に大きくすると、コンデンサのサイズが大きくなり、コストも上がってしまう。Ｉｉｃは、整流ＭＯＳＦＥＴ１０１がオン状態を保持しているときにコンパレータ１０２と過電圧検知ゲート駆動保持回路１０５を流れる電流の和であり、過電圧検知ゲート駆動保持回路１０５を流れる電流は自由に設計することができる。よって、過電圧検知ゲート駆動保持回路１０５の電流でＩｉｃを決めて、所望のｔｈｏｌｄとなるように設計するとよい。具体的には、過電圧検知ゲート駆動保持回路１０５を構成する定電流回路ＣＣ２やＣＣ３の定電流値や抵抗Ｒ２やＲ３の抵抗値で所望のＩｉｃ、ｔｈｏｌｄになるように設計する。図２、図３に示した回路では、Ｉｉｃは、過電圧で整流ＭＯＳＦＥＴ１０１がオン状態を保持しているときにのみ流れ、通常の整流動作時には、過電圧検知ゲート駆動保持回路１０５のすべての電流経路がＮＭＯＳもしくはＰＭＯＳで遮断されていて流れず、通常の整流動作には影響しない。ｔｈｏｌｄの設計値は、たとえば、ロードダンプ時のエネルギーを消費し終わってから整流ＭＯＳＦＥＴ１０１をオフするように、ロードダンプでエネルギーを消費するまでの最大の時間よりも長くなるようにする。

【0051】

第１実施形態における整流器１０８では、過電圧印加時の整流ＭＯＳＦＥＴ１０１のオンとオフをともに同じコンデンサ電圧Ｖｃで判断しているため、ｔｈｏｌｄの設計が容易であり、ｔｈｏｌｄが大きく動作条件（過電圧のｄｖ／ｄｔや周囲温度等）に依存しないようにすることができる。

【0052】

図５は、自律型の整流器１０８を用いたオルタネータ１４０の概略構成を示す回路図である。

【0053】

図５に示すように、自律型の同期整流ＭＯＳＦＥＴの整流器１０８を用いたオルタネータ１４０は、回転子コイル１１６および固定子コイル１１７ｕｖ，１１７ｖｗ，１１７ｗｕを含んで構成される発電部と、整流回路１３０とを備えている。

【0054】

発電部は、回転子コイル１１６と、Δ結線された３本の固定子コイル１１７ｕｖ，１１７ｖｗ，１１７ｗｕとを含んで構成される。固定子コイル１１７ｗｕ，１１７ｕｖが結線されたノードからＵ相レグ１３１ｕの中点配線が引き出される。固定子コイル１１７ｕｖ，１１７ｖｗが結線されたノードからＶ相レグ１３１ｖの中点配線が引き出される。固定子コイル１１７ｖｗ，１１７ｗｕが結線されたノードからＷ相レグ１３１ｗの中点配線が引き出される。なお、各固定子コイル１１７ｕｖ，１１７ｖｗ，１１７ｗｕの結線は、Δ結線の代わりにＹ結線としてもよく、限定されない。

【0055】

整流回路１３０は、Ｕ相レグ１３１ｕとＶ相レグ１３１ｖとＷ相レグ１３１ｗとを含んで構成され、ノードＮｕ，Ｎｖ，Ｎｗ間の三相交流を直流に整流してノードＮｐ，Ｎｎ間（直流端子間）に流すものである。ノードＮｕ，Ｎｖ，Ｎｗのロウサイドには、それぞれ、図１〜図３を参照して説明した第１実施形態における整流器１０８ｕｌ、１０８ｖｌ、１０８ｗｌが接続される。そして、ロウサイドの整流器１０８ｕｌ、１０８ｖｌ、１０８ｗｌは、それぞれ、整流ＭＯＳＦＥＴ１０１ｕｌ、１０１ｖｌ、１０１ｗｌと、図１〜図３を参照して説明した過電圧検知ゲート駆動保持回路１０５を備えた制御回路１０７ｕｌ、１０７ｖｌ、１０７ｗｌと、コンデンサ１０６ｕｌ、１０６ｖｌ、１０６ｗｌとを含んで構成される。

【0056】

ノードＮｕ，Ｎｖ，Ｎｗのハイサイドには、ロウサイドの整流器１０８とは異なる整流器１２０ｕｈ，１２０ｖｈ，１２０ｗｈが接続される。そして、ハイサイドの整流器１２０ｕｈ、１２０ｖｈ、１２０ｗｈは、それぞれ、整流ＭＯＳＦＥＴ１０１ｕｈ、１０１ｖｈ、１０１ｗｈと、ロウサイドの整流器１０８の制御回路１０７とは異なる制御回路１１９ｕｈ、１１９ｖｈ、１１９ｗｈと、コンデンサ１０６ｕｈ、１０６ｖｈ、１０６ｗｈとを含んで構成される。

【0057】

図６は、ハイサイドに用いる整流器１１９の回路図の一例である。整流器１１９は、図１に示したロウサイドに用いる整流器１０８とは異なり、過電圧検知ゲート駆動保持回路１０５のない制御回路１１９を備える。その他、整流ＭＯＳＦＥＴ１０１、コンデンサ１０６、および、制御回路を構成するコンパレータ１０２、ゲート駆動回路１０３、ダイオード１０４は、基本的にはロウサイドの整流器１０８と同じものを用いる。

【0058】

ハイサイドの整流器１２０ｕｈ，１２０ｖｈ，１２０ｗｈは、直流の正極側のノードＮｐを通してバッテリ１１８（エネルギ蓄積部）の正極側端子が接続される。ロウサイドの整流器１０８ｕｌ，１０８ｖｌ，１０８ｗｌは、直流の負極側のノードＮｎを通して、バッテリ１１８の負極側端子が接続される。

【0059】

バッテリ１１８（エネルギ蓄積部）は、例えば車載用バッテリであり、その動作範囲は例えば１０．８Ｖから１４Ｖ程度である。

【0060】

以下、ロウサイドの過電圧検知ゲート駆動保持回路１０５を備えた制御回路１０７を有する整流器１０８ｕｈ〜１０８ｗｌを特に区別しないときには、各実施形態では整流器１０８と記載する。ハイサイドの過電圧検知ゲート駆動保持回路１０５を備えていない制御回路１１９を有する整流器１２０ｕｈ〜１２０ｗｌを特に区別しないときには、各実施形態では整流器１２０と記載する。各制御回路１０７ｕｌ〜１０７ｗｌを特に区別しないときには、各実施形態では制御回路１０７と記載する。各制御回路１１９ｕｈ〜１１９ｗｈを特に区別しないときには、各実施形態では制御回路１１９と記載する。各整流ＭＯＳＦＥＴ１０１ｕｈ〜１０１ｗｌを特に区別しないときには、単に整流ＭＯＳＦＥＴ１０１と記載する。各コンデンサ１０６ｕｈ〜１０６ｗｌを特に区別しないときには、単にコンデンサ１０６と記載する。

【0061】

整流器の接続は、図５とは逆に、ハイサイドに、図１〜図３に示した第１実施形態における過電圧検知ゲート駆動保持回路１０５を備えた制御回路１０７を有する整流器１０８を接続し、ロウサイドに、図６に示した過電圧検知ゲート駆動保持回路１０５を備えていない制御回路１１９を有する整流器１２０を接続してもよい。

【0062】

図７〜図９は、第１実施形態における自律型の整流器１０８を用いた図５に示すオルタネータ１４０において、整流動作時にロードダンプが生じたときの各部波形を示すグラフである。図７に自律型の整流器１０８の整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇを、図８に自律型の整流器１０８のコンデンサ１０６の正極のコンデンサ電圧Ｖｃを、図９に自律型の整流器１０８の整流ＭＯＳＦＥＴ１０１のドレイン電流Ｉｄを示してある。図７〜図９の（ａ）〜（ｆ）は、それぞれ、オルタネータ１４０ロウサイドのＵ相の整流器１０８ｕｌ、１０８ｖｌ、１０８ｗｌ、ハイサイドの整流器１２０ｕｈ，１２０ｖｈ，１２０ｗｈの電圧、電流を示している。図７〜図９の全グラフの横軸は、共通する時間を示している。

【0063】

まず、時刻ｔ７０までの期間は、通常の整流動作が行われている。図９に示す整流ＭＯＳＦＥＴ１０１のドレイン電流Ｉｄが整流電流としてロウサイド、ハイサイドのＵ相、Ｖ相、Ｗ相で周期的に流れる。整流ＭＯＳＦＥＴ１０１のドレイン電流Ｉｄが流れている間、図７に示す整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇが自律的に上がって整流ＭＯＳＦＥＴ１０１をオン状態にし、整流ＭＯＳＦＥＴ１０１のドレイン電流Ｉｄが流れ終わると、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇが自律的に下がって整流ＭＯＳＦＥＴ１０１をオフ状態にする。コンデンサ１０６は整流ＭＯＳＦＥＴ１０１がオフの間に充電され、オンの間に放電されて、図７に示すコンデンサ電圧Ｖｃはオルタネータ１４０の発電電圧近辺の電圧が保たれる。

【0064】

時刻ｔ７０で、オルタネータ１４０の正極側端子とバッテリ１１８の正極側端子の配線が外れてロードダンプが生じる。このとき、オルタネータ１４０の発電電流は行き先を失って、Ｕ相、Ｖ相、Ｗ相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗおよびオルタネータ１４０の正極側端子の電圧が急上昇する。Ｕ相、Ｖ相、Ｗ相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗが増大すると、オルタネータ１４０ロウサイドの整流器１０８ｕｌ、１０８ｖｌ、１０８ｗｌのコンデンサ１０６が充電されて、図８に示すようにコンデンサ電圧Ｖｃが上昇する。コンデンサ電圧がＶｃｏｎに到達すると、過電圧検知ゲート駆動保持回路１０５が動作して整流ＭＯＳＦＥＴ１０１のゲート電圧が上昇し、整流ＭＯＳＦＥＴ１０１をオン状態にする。ロードダンプ時の発電のエネルギーがある程度大きいと、ロウサイドの整流器１０８のすべてで整流ＭＯＳＦＥＴ１０１をオン状態になる。ロウサイドの整流器１０８の正極側主端子Ｋと負極側主端子Ａの間の電圧が低下し、Ｕ相、Ｖ相、Ｗ相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗが下がる。逆にハイサイドの整流器１２０では、正極側主端子Ｋと負極側主端子Ａの間の電圧が大きくなり、制御回路１１９が自律的に整流ＭＯＳＦＥＴ１０１のゲート電圧をオフ状態に保持する。

【0065】

ここで、ロードダンプ時にハイサイドの整流ＭＯＳＦＥＴが整流電流を流してオン状態にあった場合、ロウサイドの過電圧検知ゲート駆動保持回路１０５による整流ＭＯＳＦＥＴ１０１のゲート昇圧の速度が速いと、ハイサイドの整流ＭＯＳＦＥＴ１０１とロウサイドの整流ＭＯＳＦＥＴ１０１がともにオン状態になって、ハイサイドとロウサイドの整流ＭＯＳＦＥＴを通って大きな貫通電流が流れてしまう。この貫通電流を防止するために、ロウサイドの過電圧検知ゲート駆動保持回路１０５による整流ＭＯＳＦＥＴ１０１のゲート昇圧の速度が遅くなるようにするとよい。具体的には、過電圧ゲート駆動回路１１１のＮＭＯＳ１の電流駆動能力を低くする。すなわち、ＮＭＯＳ１のゲート幅Ｗを小さくするか、ゲート長Ｌを大きくする。

【0066】

ロウサイドの整流ＭＯＳＦＥＴ１０１をオン状態になった後、オルタネータの発電電流は、図９に示すように、オフ状態のハイサイドの整流ＭＯＳＦＥＴ１０１には流れず、オン状態の低抵抗のロウサイドの整流ＭＯＳＦＥＴ１０１に流れる。ロウサイドの整流ＭＯＳＦＥＴを流れた電流は、ステータコイル１１７ｕｖ、１１７ｖｗ、１１７ｗｕとロウサイドの整流ＭＯＳＦＥＴ１０１との間を還流する。還流中に徐々にエネルギーを失い、還流電流は減少していく。整流ＭＯＳＦＥＴ１０１よりもステータコイル１１７の方が抵抗が大きいので、還流電流の大部分のエネルギー消費はステータコイル１１７でなされる。その分、整流ＭＯＳＦＥＴ１０１の発熱を抑えることができる。

【0067】

ロードダンプ時の発電のエネルギーが小さい場合、ロウサイドの整流器１０８のすべての整流ＭＯＳＦＥＴ１０１がオン状態にならないことがある。この場合でも、ロウサイドのオン状態の整流ＭＯＳＦＥＴ１０１と、ロウサイドのオフ状態の整流ＭＯＳＦＥＴ１０１の内蔵ダイオードと、ステータコイル１１７ｕｖ、１１７ｖｗ、１１７ｗｕとの間で電流が還流し、同様に還流中に徐々にエネルギーを失い、還流電流は減少していく。

【0068】

還流電流が流れている間、ロウサイドの整流器１０８のコンデンサ電圧Ｖｃは、制御回路に流れる電流で徐々に低下していく。整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇもそれに伴い低下していく。時刻ｔ７０からｔｈｏｌｄだけ経過した時刻ｔ７１で、コンデンサ電圧ＶｃがＶｃｏｆｆまで下がって、過電圧検知ゲート駆動保持回路１０５が動作して、整流ＭＯＳＦＥＴ１０１のゲート電圧が下がり、ロウサイドの整流器１０８の整流ＭＯＳＦＥＴ１０１をオフ状態にする。このとき、還流電流はほぼエネルギーを失っており、Ｕ相、Ｖ相、Ｗ相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗを大きく持ち上げることなく、このときコンデンサ電圧はＶｃｏｎには達しない。そして、過電圧検知ゲート駆動保持回路１０５が動作することなく、そのまま通常の自律的な整流動作を続け、ロードダンプのエネルギーを消費し切って動作が止まる。

【0069】

図７〜図９は、図５に示したロウサイドに第１実施形態における過電圧検知ゲート駆動保持回路１０５を備えた制御回路１０７を有する整流器１０８を接続し、ハイサイドに過電圧検知ゲート駆動保持回路１０５を備えていない制御回路１１９を有する整流器１２０を接続したオルタネータ１４０における動作波形であるが、逆に、ハイサイドに第１実施形態における過電圧検知ゲート駆動保持回路１０５を備えた制御回路１０７を有する整流器１０８を接続し、ロウサイドに過電圧検知ゲート駆動保持回路１０５を備えていない制御回路１１９を有する整流器１２０を接続した場合でも、同様に動作して電流を還流させてエネルギーを消費する動作が行われる。具体的には、ハイサイドの整流器１０８にて、過電圧を検知して整流ＭＯＳＦＥＴ１０１をオンしてその状態を保持し、ハイサイドの整流ＭＯＳＦＥＴ１０１とステータコイル１１７ｕｖ、１１７ｖｗ、１１７ｗｕとの間で電流が還流し、ｔｈｏｌｄの時間経過後に整流ＭＯＳＦＥＴ１０１をオフにする。

【0070】

図７〜図９は、ｔｈｏｌｄをロードダンプでエネルギーを消費するまでの時間より長く設計した過電圧検知ゲート駆動保持回路１０５を使った場合の動作の一例だが、ｔｈｏｌｄを短く設計することも可能である。図１０〜図１２は、ｔｈｏｌｄが図７〜図９の場合の半分となるように設計した過電圧検知ゲート駆動保持回路１０５を使った場合の動作の一例である。図１０〜図１２のグラフは、図７〜図９のグラフに対応する。

【0071】

時刻ｔ７０までの期間は、通常の整流動作が行われ、時刻ｔ７０でロードダンプが発生すと、図７〜図９の場合と同様に、ロウサイドの整流器１０８において、過電圧検知ゲート駆動保持回路１０５が動作して整流ＭＯＳＦＥＴ１０１をオン状態にする。

【0072】

ロウサイドの整流ＭＯＳＦＥＴ１０１とステータコイル１１７ｕｖ、１１７ｖｗ、１１７ｗｕとの間で還流電流が流れ、その間、ロウサイドの整流器１０８のコンデンサ電圧Ｖｃは徐々に低下していく。図１０〜図１２の制御回路１０７では、ｔｈｏｌｄが図７〜図９の場合の半分となるように設計されているので、コンデンサ電圧Ｖｃは図７〜図９の２倍の速度で低下していく。時刻ｔ７０からｔｈｏｌｄ／２だけ経過した時刻ｔ７２で、コンデンサ電圧ＶｃがＶｃｏｆｆまで下がって、過電圧検知ゲート駆動保持回路１０５が動作して、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇが下がり、ロウサイドの整流器１０８の整流ＭＯＳＦＥＴ１０１をオフ状態にする。

【0073】

このとき、電流を還流させる時間が短く、ロードダンプで生じたエネルギーをまだ残っており、還流電流が行き先を失って、再び、Ｕ相、Ｖ相、Ｗ相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗおよびオルタネータ１４０の正極側端子の電圧を持ち上げる。各相で順次、過電圧検知ゲート駆動保持回路１０５が動作して整流ＭＯＳＦＥＴ１０１をオン状態にする。ロウサイドの整流ＭＯＳＦＥＴ１０１とステータコイル１１７ｕｖ、１１７ｖｗ、１１７ｗｕとの間で還流電流が流れ、還流電流のエネルギーが消費される。時刻ｔ７２からｔｈｏｌｄ／２だけ経過した時刻ｔ７３で、コンデンサ電圧ＶｃがＶｃｏｆｆまで下がって、過電圧検知ゲート駆動保持回路１０５が動作して、整流ＭＯＳＦＥＴ１０１のゲート電圧が下がり、ロウサイドの整流器１０８の整流ＭＯＳＦＥＴ１０１をオフ状態にする。このとき、還流電流は十分にエネルギーを失っていれば、Ｕ相、Ｖ相、Ｗ相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗを大きく持ち上げることなく、このときコンデンサ電圧はＶｃｏｎには達しない。そして、過電圧検知ゲート駆動保持回路１０５が動作することなく、そのまま通常の自律的な整流動作を続け、ロードダンプのエネルギーを消費し切って動作が止まる。還流電流にエネルギーが残っていれば、再度ロウサイドの整流器１０８の整流ＭＯＳＦＥＴ１０１がオン状態になって電流を還流させ、ロードダンプのエネルギーを消費するまで繰り返す。

【0074】

図１３は、第２実施形態における整流器１０８Ｂの回路図である。図１の実施形態におけるにおける整流器１０８に対し、整流ＭＯＳＦＥＴ１０１と並列にツェナーダイオード１２１を接続してある。

【0075】

第１実施形態における整流器１０８では、ロードダンプ時にＵ相、Ｖ相、Ｗ相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗの電圧の上昇が急峻である場合、ロウサイドの整流器１０８で過電圧検知ゲート駆動保持回路１０５が動作して整流ＭＯＳＦＥＴ１０１をオンするまでに、Ｕ相、Ｖ相、Ｗ相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗの電圧が上がり過ぎることがある。このとき、ロウサイドの整流器１０８の整流ＭＯＳＦＥＴ１０１，制御回路１０７、コンデンサ１０６に高電圧が印加され、これらの素子が破壊することがある。ツェナーダイオード１２１を設けることで、整流ＭＯＳＦＥＴ１０１のドレイン電圧、すなわち、Ｕ相、Ｖ相、Ｗ相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗがクランプされ、これらの素子への高電圧の印加を防止することができる。特に、上記したように、ハイサイドとロウサイドの整流ＭＯＳＦＥＴの貫通電流を防ぐために、ロウサイドの過電圧検知ゲート駆動保持回路１０５による整流ＭＯＳＦＥＴ１０１のゲート昇圧の速度が遅くした場合に、ツェナーダイオード１２１による電圧クランプが有効である。ツェナーダイオード１２１は、整流ＭＯＳＦＥＴ１０１と別チップで並列に設置してもよいし、整流ＭＯＳＦＥＴ１０１に内蔵してもよい。

【0076】

図１４は、第３実施形態における整流器１０８Ｃの回路図である。図１の実施形態に対し、過電圧検知ゲート駆動保持回路１０５Ｃは、ドレイン電圧入力端子ＶＤＩＮと電源電圧出力端子ＶＣＣＯＵＴが設けられ、ドレイン電圧入力端子ＶＤＩＮは整流ＭＯＳＦＥＴ１０１のドレイン端子に接続され、電源電圧出力端子ＶＣＣＯＵＴはコンパレータ１０２の電源電圧端子ＶＣＣとゲート駆動回路１０３の電源電圧端子ＶＣＣに接続される。

【0077】

図１５は、第３実施形態における整流器１０８Ｃの過電圧検知ゲート駆動保持回路１０５Ｃの回路図の一例である。

【0078】

図１５に示す過電圧検知ゲート駆動保持回路１０５Ｃは、図２に示す過電圧検知ゲート駆動保持回路１０５に対し、遮断回路１２２が付加されている。遮断回路１２２は、ＮＭＯＳ９，１０，１１、ＰＭＯＳ５６，５７，５８、ダイオードＤ３、定電流回路ＣＣ４、ＣＣ５で構成される。

【0079】

通常の整流動作時、整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄがコンデンサ電圧Ｖｃより小さく遮断回路１２２のＰＭＯＳ５８がオンしていると、過電圧検知ゲート駆動保持回路１０５Ｃのコンデンサ入力端子ＶＣＩＮと電源電圧出力端子ＶＣＣＯＵＴとの間が導通状態にあり、コンデンサ電圧Ｖｃが、コンパレータ１０２の電源電圧端子ＶＣＣとゲート駆動回路１０３の電源電圧端子ＶＣＣに供給される。この状態にて制御回路１０７Ｃのコンパレータ１０２とゲート駆動回路１０３によって整流ＭＯＳＦＥＴ１０１の自律的なゲート駆動がなされる。通常の整流動作時、整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄがコンデンサ電圧Ｖｃとほぼ同等で遮断回路１２２のＰＭＯＳ５６がオフすると、過電圧検知ゲート駆動保持回路１０５ｂのＶＣＩＮ端子と電源電圧出力端子ＶＣＣＯＵＴとの間が遮断状態にあり、コンデンサ電圧Ｖｃが、コンパレータ１０２の電源電圧端子ＶＣＣとゲート駆動回路１０３の電源電圧端子ＶＣＣに供給されなくなる。

【0080】

ここに、ロードダンプの過電圧が整流器１０８Ｃの正極側主端子Ｋに印加されると、過電圧検知ゲート駆動保持回路１０５Ｃが過電圧を検知し、保持回路１１０が出力端子ＯＵＴに高電圧を出力し、整流ＭＯＳＦＥＴ１０１のゲートを昇圧する。このとき、遮断回路１２２のＰＭＯＳ５６とＮＭＯＳ９からなるインバータが低電圧を出力し、ＰＭＯＳ５７をオンにする。その結果、ＰＭＯＳ５８がオフし、コンデンサ電圧Ｖｃが、コンパレータ１０２の電源電圧端子ＶＣＣとゲート駆動回路１０３の電源電圧端子ＶＣＣに供給されなくなる。また、このとき、ＮＭＯＳ１０がオンする。その結果、コンパレータ１０２の電源電圧端子ＶＣＣとゲート駆動回路１０３の電源電圧端子ＶＣＣが整流ＭＯＳＦＥＴ１０１のソース電圧Ｖｓに短絡される。

【0081】

第３実施形態における整流器１０８Ｃの第一の利点として、ロードダンプ時に過電圧検知ゲート駆動保持回路１０５Ｃが整流ＭＯＳＦＥＴ１０１のオン状態を保持する時間ｔｈｏｌｄをより長くすることができる。これは、コンデンサ電圧Ｖｃが、コンパレータ１０２の電源電圧端子ＶＣＣに供給されなくなるためである。その分、コンデンサ電圧Ｖｃの低下を抑制することができる。コンパレータの電源端子の電流が大きいときに効果が大きい。ｔｈｏｌｄを長くするためにコンデンサ１０６の容量を大きくせずにすみ、実装面積を小さくすることができる。

【0082】

第３実施形態における整流器１０８Ｃの第二の利点として、ロードダンプ時に整流ＭＯＳＦＥＴ１０１のゲート昇圧の駆動に流す電流を少なくすることができる。これは、コンデンサ電圧Ｖｃがゲート駆動回路１０３の電源電圧端子ＶＣＣに供給されなくなり、ゲート駆動回路１０３の電源電圧端子ＶＣＣが整流ＭＯＳＦＥＴ１０１のソース端子に短絡されるためである。この状態では、ゲート駆動回路１０３を構成する最終段のＣＭＯＳバッファのＰＭＯＳとＮＭＯＳのゲート・ソース間の電圧が０Ｖになって共にオフ状態になる。その結果、ゲート駆動回路１０３の出力端子ＯＵＴに接続しているゲート抵抗を大きくすることなく小さな電流で整流ＭＯＳＦＥＴ１０１のゲートを昇圧することができる。ゲート抵抗を小さくでき、通常の整流動作でのゲート駆動の遅延を小さくすることが可能となる。ゲート駆動回路１０３の電源電圧端子ＶＣＣに加えて、ゲート駆動回路１０３を構成する最終段のＣＭＯＳバッファのＰＭＯＳとＮＭＯＳのゲート端子を整流ＭＯＳＦＥＴ１０１のソース端子に短絡するようにすると、最終段のＣＭＯＳバッファのＰＭＯＳとＮＭＯＳのゲート容量を介してそれらのゲート電圧が上がるのを防ぐことができ、第二の利点を更に確実にすることができる。

【0083】

第一の利点と第二の利点は、独立に得ることができ、片方の利点のみ得たい場合には、そのための構成にするとよい。具体的には、第一の利点のみ得たい場合には、過電圧検知ゲート駆動保持回路１０５Ｃの電源電圧出力端子ＶＣＣＯＵＴをコンパレータ１０２の電源電圧端子ＶＣＣにのみ接続し、ゲート駆動回路１０３の電源電圧端子ＶＣＣはコンデンサ１０６の正極側端子に直接接続する。また、過電圧検知ゲート駆動保持回路１０５ＣのＮＭＯＳ１０は不要となる。第二の利点のみ得たい場合には、過電圧検知ゲート駆動保持回路１０５Ｃの電源電圧出力端子ＶＣＣＯＵＴをゲート駆動回路１０３の電源電圧端子ＶＣＣにのみ接続し、コンパレータの電源電圧端子ＶＣＣはコンデンサ１０６の正極側端子に直接接続する。

【0084】

図１６は、第４実施形態における整流器１０８Ｄの回路図である。図１に示した実施形態における整流器１０８とは異なる点として、過電圧検知ゲート駆動保持回路１０５Ｄがドレイン電圧入力端子ＶＤＩＮを備えている。

【0085】

図１７は、第４実施形態における整流器１０８Ｄの過電圧検知ゲート駆動保持回路１０５Ｄの一例の回路図である。

【0086】

図１７に示す過電圧検知ゲート駆動保持回路１０５Ｄは、図２に示す過電圧検知ゲート駆動保持回路１０５とは異なる点として、ツェナーダイオードＺＤがドレイン電圧入力端子ＶＤＩＮに接続されている。保持端子の電源電圧端子ＶＣＣと過電圧ゲート駆動回路１１１のＮＭＯＳ１は、図２の回路と同様にコンデンサ電圧入力端子ＶＣＩＮに接続されている。

【0087】

ロードダンプで整流器１０８の正極側主端子Ｋに過電圧が印加されたとき、図１と図２に示した整流器１０８では、電流がダイオード１０４を流れてコンデンサ１０６を充電しコンデンサ電圧Ｖｃが上昇してから、過電圧検知回路１０９のツェナーダイオードＺＤが駆動して整流ＭＯＳＦＥＴをオンする。コンデンサ１０６を充電する時間の分、整流ＭＯＳＦＥＴ１０１のオンが遅れる。これに対し、図１５と図１６に示した整流器１０８Ｄでは、正極側主端子Ｋの電圧が上昇すると、そのまま整流ＭＯＳＦＥＴのドレイン端子の電圧が上昇して過電圧検知回路１０９のツェナーダイオードＺＤが駆動し、整流ＭＯＳＦＥＴをオンする。コンデンサ１０６を充電する時間を要さない分、早く整流ＭＯＳＦＥＴ１０１をオンすることができる。正極側主端子Ｋの電圧が大きくなる前に整流ＭＯＳＦＥＴ１０１をオンすることができ、ＭＯＳＦＥＴ、制御回路、コンデンサ等の他の素子に過電圧が印加され、破壊されることを防ぐことができる。ロウサイドの整流ＭＯＳＦＥＴがオンしたときに、ハイサイドとロウサイドの整流ＭＯＳＦＥＴ１０１に貫通電流が流れないよう、ハイサイドの整流ＭＯＳＦＥＴのオフ動作は速くする。

【0088】

図１８は、図６に示したオルタネータ１４０のハイサイドに用いる整流器１２０の別の実施形態の整流器１２０Ｂの回路図である。図６に示したオルタネータ１０４のハイサイドの整流器１２０とは異なり、整流器１２０ｂの制御回路１１９Ｂは、過電圧検知コンデンサ接続回路１２３を備えている。

【0089】

過電圧検知コンデンサ接続回路１２３は、コンデンサ電圧入力端子ＶＣＩＮがコンデンサ１０６の正極側端子に接続され、グランド端子ＧＮＤが整流ＭＯＳＦＥＴ１０１のソースに接続され、出力端子ＯＵＴが整流ＭＯＳＦＥＴ１０１のドレインに接続される。

【0090】

過電圧検知コンデンサ接続回路１２３が、ロードダンプ時に整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄに掛かる過電圧を検知し、コンデンサ１０６から整流ＭＯＳＦＥＴ１０１のドレインに電流が流れる経路を導通状態にし、一定時間その状態を保持する。

【0091】

図１９は、整流器１２０Ｂの過電圧検知コンデンサ接続回路１２３の一例の回路図である。

【0092】

過電圧検知コンデンサ接続回路１２３は、図２に示した過電圧検知ゲート駆動保持回路１０５と同じ回路構成の過電圧検知回路１０９Ｂと保持回路１１０を備え、保持回路１１０の出力端子ＯＵＴをコンデンサ接続回路１２４に接続する。コンデンサ接続回路１２４は、ＰＭＯＳ５９とＮＭＯＳ１０からなるインバータとＰＭＯＳ５９とダイオードＤ４から成る。構成するＰＭＯＳ５９のゲートに接続している。コンデンサ接続回路１２４は、ＰＭＯＳ６０とダイオードＤ４から成る。保持回路１１０の出力端子ＯＵＴをインバータに入力し、インバータの出力をＰＭＯS６のゲートに接続する。保持回路１１０は、図３に示した保持回路１１０と同じ回路を用いる。

【0093】

ロードダンプでロウサイドの整流器１０８がオン状態になると、ロウサイドの整流器１０８の正極側主端子Ｋと負極側主端子Ａの間の電圧が下がり、ハイサイドの整流器１２０の正極側主端子Ｋと負極側主端子Ａの間の電圧が増大する。ハイサイドの整流器１２０のコンデンサ電圧Ｖｃが上昇し、ツェナーダイオードＺＤ２が駆動して、保持回路１１０の入力端子ＩＮの電圧を持ち上げる。そして、保持回路１１０の出力端子ＯＵＴに高電圧が出力され、コンデンサ接続回路１２４のＰＭＯＳ６０がオンし、過電圧検知コンデンサ接続回路１２３のコンデンサ電圧入力端子ＶＣＩＮと出力端子ＯＵＴがダイオードＤ４を介して接続される。そして、この接続の状態は保持回路１１０により保持される。この結果、ハイサイドの整流器１２０の正極側主端子Ｋが下がった場合に、ハイサイドの整流器１２０のコンデンサ１０６から電流が正極側主端子Ｋに流れて、コンデンサ１０６の容量の範囲で整流器１２０の正極側主端子Ｋと負極側主端子Ａの間の電圧をコンデンサ電圧Ｖｃに保持する。

【0094】

ロウサイドの整流器１０８と同様に、コンデンサ電圧Ｖｃが低下すると、過電圧検知コンデンサ接続回路１２３のコンデンサ電圧入力端子ＶＣＩＮと出力端子ＯＵＴの間は切断される。

【0095】

ロウサイドの整流器１０８の整流ＭＯＳＦＥＴのオンよりも、ハイサイドの整流器１２０Ｂの正極側主端子Ｋへのコンデンサ接続を後に実施する必要あり、過電圧検知コンデンサ接続回路１２３の過電圧検知回路１０９ＢのツェナーダイオードＺＤ２のツェナー電圧は、ロウサイドの過電圧検知ゲート駆動保持回路１０５の過電圧検知回路１０９のツェナーダイオードＺＤ１のツェナー電圧よりも大きく設計する。

【0096】

図２０は、図１８に示した整流器１２０Ｂと図６に示した整流器１２０をハイサイドに用いたオルタネータ１４０において、整流動作時にロードダンプが生じたときのオルタネータの正極側外部端子の電圧ＶＢを示すグラフである。実線が図１８に示した整流器１２０Ｂを用いた場合、破線が図６に示した整流器１２０を用いた場合である。横軸は、図７〜図９と共通する時間で示している。

【0097】

時刻ｔ７０で、ロウサイドの整流器１０８の整流ＭＯＳＦＥＴがオン状態に保持されると、ハイサイドの整流器１２０では、ハイサイドの整流器１２０の整流ＭＯＳＦＥＴ１０１のリーク電流によってオルタネータの正極側外部端子の電圧ＶＢが短時間で低下してしまう。その結果、ロウサイドの整流器１０８の整流ＭＯＳＦＥＴがオン状態にある期間、オルタネータの正極側外部端子に接続されたデバイスに電源を供給できなくなってしまう。これに対し、ハイサイドの整流器１２０Ｂでは、過電圧検知コンデンサ接続回路１２３が動作し、ハイサイドの整流器１２０Ｂのコンデンサ１０６の電圧によってオルタネータの正極側外部端子の電圧ＶＢが高電圧に保持される。その結果、ロウサイドの整流器１０８の整流ＭＯＳＦＥＴがオン状態にある期間、オルタネータの正極側外部端子に接続されたデバイスに電源を供給することが可能になる。

【0098】

ハイサイドの整流器１２０Ｂのコンデンサ１０６の容量は、オルタネータの正極側外部端子の電圧ＶＢを保持するために必要な容量とする。その容量が大きすぎて整流器１２０Ｂのパッケージにおさまらない場合には、図２１に示すように、オルタネータの正極側外部端子Ｎｐと負極側外部端子Ｎｎの間に、オルタネータの正極側外部端子の電圧ＶＢを保持するためのコンデンサ１２５を設けるとよい。このコンデンサは、オルタネータの正極側外部端子Ｎｐと中点Ｎｕ，Ｎｖ，Ｎｗの間に設けることもできる。

【0099】

本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。

【0100】

各実施形態に於いて、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には、殆ど全ての構成が相互に接続されていると考えてもよい。

【符号の説明】

【0101】

１０１、１０１ｕｌ、１０１ｖｌ、１０１ｗｌ、１０１ｕｈ、１０１ｖｈ、１０１ｗｈ 整流ＭＯＳＦＥＴ
１０２ コンパレータ （判定回路）
１０３ ゲート駆動回路
１０４ ダイオード
１０５，１０５Ｃ，１０５Ｄ 過電圧検知ゲート駆動保持回路
１０６、１０６ｕｌ、１０６ｖｌ、１０６ｗｌ、１０６ｕｈ、１０６ｖｈ、１０６ｗｈ、１２５ コンデンサ
１０７，１０７ｕｌ、１０７ｖｌ、１０７ｗｌ、１０７Ｃ，１０７Ｄ、１１９，１１９ｕｈ、１１９ｖｈ、１１９ｗｈ、１１９Ｂ 制御回路
１０８，１０８ｕｌ、１０８ｖｌ、１０８ｗｌ、１０８Ｂ，１０８Ｃ，１０８Ｄ、１２０，１２０ｕｈ、１２０ｖｈ、１２０ｗｈ、１２０Ｂ 整流器
１０９ 過電圧検知回路
１１０ 保持回路
１１１ 過電圧ゲート駆動回路
１１２ ラッチ回路
１１３ 入力信号昇圧回路
１１４ 出力停止判定回路
１１５ 出力停止信号昇圧回路
１１６ 回転子コイル
１１７ｕｖ，１１７ｖｗ，１１７ｗｕ 固定子コイル
１１８ バッテリ
１２１ ツェナーダイオード
１２２ 遮断回路
１２３ 過電圧検知コンデンサ接続保持回路
１２４ コンデンサ接続回路
１４０ オルタネータ
１〜１２ ＮＭＯＳ （Ｎ型ＭＯＳＦＥＴ）
５１〜６０ ＰＭＯＳ （Ｐ型ＭＯＳＦＥＴ）
ＣＣ１〜ＣＣ５ 定電流回路
Ｄ１〜Ｄ４ ダイオード
ＺＤ１、ＺＤ２ ツェナーダイオード
ＩＮ＋ 非反転入力端子
ＩＮ− 反転入力端子
Ｖｄ ドレイン電圧
Ｖｇ ゲート電圧
Ｖｃ コンデンサ電圧
Ｎｕ，Ｎｖ，Ｎｗ ノード （交流端子）
Ｎｐ，Ｎｎ ノード （直流端子）
Ｋ 正極側主端子 （一対の主端子のうち一方）
Ａ 負極側主端子 （一対の主端子のうち他方）
ＯＵＴ、ＣＯＵＴ、ＧＯＵＴ 出力端子
ＧＮＤ グランド端子
ＶＣＣ 電源電圧端子
ＶＣＩＮ コンデンサ電圧入力端子
ＶＤＩＮ ドレイン電圧入力端子
ＩＮ 入力端子
ＶＣＣＯＵＴ 電源電圧出力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】