特許 6790771 コンデンサの実装構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6790771

(24)【登録日】2020年11月9日

(45)【発行日】2020年11月25日

(54)【発明の名称】コンデンサの実装構造

(51)【国際特許分類】

   H01G 2/06 20060101AFI20201116BHJP

   H01G 4/30 20060101ALI20201116BHJP

   H01L 23/12 20060101ALI20201116BHJP

   H05K 1/14 20060101ALI20201116BHJP

【ＦＩ】

   H01G2/06 Z

   H01G4/30 550

   H01G4/30 541

   H01L23/12 B

   H05K1/14 F

【請求項の数】7

【全頁数】13

(21)【出願番号】特願2016-233870(P2016-233870)

(22)【出願日】2016年12月1日

(65)【公開番号】特開2018-93011(P2018-93011A)

(43)【公開日】2018年6月14日

【審査請求日】2018年6月7日

【前置審査】

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100122770

【弁理士】

【氏名又は名称】上田 和弘

(72)【発明者】

【氏名】田中 大介

【審査官】 小池 秀介

(56)【参考文献】

【文献】 特開２００１−２７４０３６（ＪＰ，Ａ）

【文献】 実開平０１−０９３７７２（ＪＰ，Ｕ）

【文献】 実開昭５９−１３８２２９（ＪＰ，Ｕ）

【文献】 特表２００３−５０３８５５（ＪＰ，Ａ）

【文献】 特開２００１−１８９５４４（ＪＰ，Ａ）

【文献】 実開平０２−０１３７６０（ＪＰ，Ｕ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｇ ２／００−２／０６

４／１２−４／３０

Ｈ０１Ｌ ２３／１２−２３／１５

Ｈ０５Ｋ １／１４

３／３６

３／４６

(57)【特許請求の範囲】

【請求項1】

半導体集積回路と、
マザー基板と、
前記半導体集積回路と前記マザー基板との間を中継するインターポーザと、
前記半導体集積回路の電源−グランド間に電気的に接続されるコンデンサと、
を備え、
前記コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層される積層体と、前記積層体の一方の端面に設けられ、前記第１内部電極に接続される第１外部電極と、前記積層体の前記一方の端面に対向する他方の端面に設けられ、前記第１内部電極に接続される第２外部電極と、前記積層体の対向する一対の側面に設けられ、前記第２内部電極に接続される第３外部電極と、を有し、前記第１外部電極側の一部が前記インターポーザの内部に埋設され、前記第２外部電極側が前記インターポーザの外部に突出し、
前記第１外部電極は、前記インターポーザの内部に設けられたビアを介して前記半導体集積回路の電源端子に電気的に接続され、
前記第２外部電極は、前記マザー基板の電源パターンに直接接続され、
前記第３外部電極は、前記インターポーザの内部又は下面に設けられたグランドパターンに電気的に接続されることを特徴とするコンデンサの実装構造。

【請求項2】

半導体集積回路と、
マザー基板と、
前記半導体集積回路と前記マザー基板との間を中継するインターポーザと、
前記半導体集積回路の電源−グランド間に電気的に接続されるコンデンサと、
を備え、
前記コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層される積層体と、前記積層体の一方の端面に設けられ、前記第１内部電極に接続される第１外部電極と、前記積層体の前記一方の端面に対向する他方の端面に設けられ、前記第１内部電極に接続される第２外部電極と、前記積層体の対向する一対の側面に設けられ、前記第２内部電極に接続される第３外部電極と、を有し、前記第１外部電極側の一部が前記インターポーザの内部に埋設され、前記第２外部電極側が前記インターポーザの外部に突出し、
前記第１外部電極は、前記インターポーザの内部に設けられたビアを介して前記半導体集積回路のグランド端子に電気的に接続され、
前記第２外部電極は、前記マザー基板のグランドパターンに直接接続され、
前記第３外部電極は、前記インターポーザの内部又は下面に設けられた電源パターンに電気的に接続されることを特徴とするコンデンサの実装構造。

【請求項3】

前記コンデンサの前記第１内部電極及び前記第２内部電極は、前記マザー基板の上面に対して略垂直に配置されることを特徴とする請求項１又は請求項２に記載のコンデンサの実装構造。

【請求項4】

前記第３外部電極は、前記一対の側面、及び、前記一対の側面に直交しかつ前記一対の端面に直交する一対の面、に連続して設けられる電極であることを特徴とする請求項１〜請求項３の何れか一項に記載のコンデンサの実装構造。

【請求項5】

前記第１外部電極は、前記インターポーザの内部に配置され、
前記第２外部電極は、前記インターポーザの外部に配置されるとともに前記マザー基板の上面に沿って配置され、
前記第３外部電極の少なくとも一部は、前記インターポーザの内部に配置されることを特徴とする請求項１〜請求項４の何れか一項に記載のコンデンサの実装構造。

【請求項6】

前記第１外部電極は、前記インターポーザの上面に対して略平行に配置されることを特徴とする請求項１〜請求項５の何れか一項に記載のコンデンサの実装構造

【請求項7】

前記インターポーザは、シリコンで形成されることを特徴とする請求項１〜請求項６の何れか一項に記載のコンデンサの実装構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路の電源−グランド間に実装されるコンデンサの実装構造に関する。

【背景技術】

【0002】

ＩＣなどの半導体集積回路が実装された基板には、半導体集積回路の動作中の電圧変動の抑制やノイズの除去などのために、例えば、半導体集積回路の電源−グランド間にバイパスコンデンサ（デカップリングコンデンサ）が実装される。バイパスコンデンサが実装された場合、電圧変動を抑制する観点から、電源インピーダンスが低いことが望ましい。

【0003】

バイパスコンデンサを実装する技術として、半導体集積回路の直近にバイパスコンデンサを配置させるために、バイパスコンデンサを基板に内蔵させる技術がある。この技術の一例として、特許文献１には、複数の積層チップコンデンサが一体化されたコンデンサユニットが基板本体に埋め込まれる配線基板が開示されている。積層チップコンデンサは、誘電体セラミック層と内部電極層とが交互に積層されたチップ本体と、チップ本体の端面に形成され、内部電極層に電気的に接続される外部電極と、を備えている。この各積層チップコンデンサの外部電極同士が接続されることで、３つの端子を有するコンデンサユニットが形成される。このコンデンサユニットの各端子（外部電極）は、配線基板内に設けられたビアがそれぞれ接続され、各ビアを介して配線基板の各配線にそれぞれ電気的に接続されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００９−８１１８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に開示の技術では、コンデンサユニット（積層チップコンデンサ）の積層方向が配線基板の厚み方向（ビアが延在する方向）と同じ方向であるので、各外部電極におけるビアに接続される箇所の面積が小さい。そのため、コンデンサユニットの各外部電極には、小径のビアを少数本（例えば、特許文献１の図５に示す例ではビアが１本）しか接続することができない。これにより、各外部電極に接続されるビア全体の断面積が小さいので、インダクタンスが高くなる。このようにバイパスコンデンサが基板に内蔵された場合、要求される電源インピーダンスを満たさず、半導体集積回路に安定した電源を供給できないおそれがある。

【0006】

ところで、半導体集積回路がインターポーザを介してマザー基板に接続され、このインターポーザにバイパスコンデンサを内蔵させる場合がある。インターポーザにバイパスコンデンサを内蔵すると、バイパスコンデンサの大きさに応じてインターポーザの厚みが増大する。しかしながら、半導体集積回路が用いられる各種電子機器の小型化や薄型化に伴って、インターポーザの薄型化が望まれている。

【0007】

本発明は、上記問題点を解消する為になされたものであり、インターポーザの内部にバイパスコンデンサを実装する構成において、電源インピーダンスを低減しつつ、インターポーザを薄型化することが可能なコンデンサの実装構造を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係るコンデンサの実装構造は、半導体集積回路と、マザー基板と、半導体集積回路とマザー基板との間を中継するインターポーザと、半導体集積回路の電源−グランド間に電気的に接続されるコンデンサと、を備え、コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層される積層体と、積層体の一方の端面に設けられ、第１内部電極に接続される第１外部電極と、積層体の一方の端面に対向する他方の端面に設けられ、第１内部電極に接続される第２外部電極と、積層体の対向する一対の側面に設けられ、第２内部電極に接続される第３外部電極と、を有し、第１外部電極側の一部がインターポーザの内部に埋設され、第１外部電極は、インターポーザの内部に設けられたビアを介して半導体集積回路の電源端子に電気的に接続され、第２外部電極は、マザー基板の電源パターンに電気的に接続され、第３外部電極は、インターポーザの内部又は下面に設けられたグランドパターンに電気的に接続されることを特徴とする。

【0009】

本発明に係るコンデンサの実装構造では、半導体集積回路の電源―グランド間のバイパスコンデンサとして第１〜第３外部電極を備える３端子のコンデンサ（積層コンデンサ）を用い、このコンデンサの第１外部電極側の一部をインターポーザの内部に埋設し、第２外部電極側の残部をインターポーザの外部に出している。そして、本発明に係るコンデンサの実装構造では、このコンデンサの一端側の第１外部電極がインターポーザ内のビアを介して半導体集積回路の電源端子に電気的に接続され、他端側の第２外部電極がマザー基板の電源パターンに電気的に接続され、中間部の第３外部電極がインターポーザの内部又は下面に形成されたグランドパターンに電気的に接続されることで、コンデンサがインターポーザの内部とマザー基板に実装される。このように実装されることで、コンデンサの第１外部電極及び第２外部電極がインターポーザの厚み方向（ビアが延在する方向）に対して略直交して配置されるので、第１外部電極におけるビアに接続される箇所の面積が大きい。したがって、第１外部電極に接続されるビア全体の断面積を大きくすることができ、ビアのインダクタンスを低減することができる。また、コンデンサの第２外部電極側をインターポーザの外部に出すことで、第２外部電極をマザー基板の電源パターンに直接接続することができる。また、第３外部電極をインターポーザのグランドパターンに接続することができる。また、コンデンサを半導体集積回路の直近に配置させることができ、配線のインダクタンスを低減することができる。これらにより、半導体集積回路の電源−グランド間のループのインダクタンスを低減することができる。また、コンデンサが３端子コンデンサとして構成されているので、インダクタンスを低減することができる。これにより、本発明に係るコンデンサの実装構造によれば、インターポーザの内部にバイパスコンデンサを実装する構成において、電源インピーダンスを低減することができ、半導体集積回路に安定した電源を供給することができる。また、本発明に係るコンデンサの実装構造によれば、コンデンサの一部をインターポーザの内部に入れ、コンデンサの残部をインターポーザの外部に出すので（インターポーザにコンデンサ全体を内蔵しないので）、インターポーザを薄型化することができる。

【0010】

本発明に係るコンデンサの実装構造は、半導体集積回路と、マザー基板と、半導体集積回路とマザー基板との間を中継するインターポーザと、半導体集積回路の電源−グランド間に電気的に接続されるコンデンサと、を備え、コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層される積層体と、積層体の一方の端面に設けられ、第１内部電極に接続される第１外部電極と、積層体の一方の端面に対向する他方の端面に設けられ、第１内部電極に接続される第２外部電極と、積層体の対向する一対の側面に設けられ、第２内部電極に接続される第３外部電極と、を有し、第１外部電極側の一部がインターポーザの内部に埋設され、第１外部電極は、インターポーザの内部に設けられたビアを介して半導体集積回路のグランド端子に電気的に接続され、第２外部電極は、マザー基板のグランドパターンに電気的に接続され、第３外部電極は、インターポーザの内部又は下面に設けられた電源パターンに電気的に接続されることを特徴とする。

【0011】

本発明に係るコンデンサの実装構造では、上述したコンデンサの実装構造と同様に、３端子のコンデンサの第１外部電極側の一部をインターポーザの内部に埋設し、第２外部電極側の残部をインターポーザの外部に出している。そして、本発明に係るコンデンサの実装構造では、このコンデンサの一端側の第１外部電極がインターポーザ内のビアを介して半導体集積回路のグランド端子に電気的に接続され、他端側の第２外部電極がマザー基板のグランドパターンに電気的に接続され、中間部の第３外部電極がインターポーザの電源パターンに電気的に接続されることで、コンデンサがインターポーザの内部とマザー基板に実装される。このように実装することで、上述したコンデンサの実装構造と同様に、第１外部電極に接続されるビア全体の断面積を大きくすることができ、ビアのインダクタンスを低減することができる。また、コンデンサの第２外部電極側をインターポーザの外部に出すことで、第２外部電極をマザー基板のグランドパターンに直接接続することができる。さらに、第３外部電極をインターポーザの内部などの電源パターンに接続することができる。これにより、半導体集積回路の電源−グランド間のループのインダクタンスを低減することができる。また、コンデンサが３端子コンデンサとして構成されているので、インダクタンスを低減することができる。これにより、本発明に係るコンデンサの実装構造によれば、インターポーザの内部にバイパスコンデンサを実装する構成において、電源インピーダンスを低減することができ、半導体集積回路に安定した電源を供給することができる。また、本発明に係るコンデンサの実装構造によれば、コンデンサの一部をインターポーザの内部に入れ、コンデンサの残部をインターポーザの外部に出すので、インターポーザを薄型化することができる。

【0012】

本発明に係るコンデンサの実装構造では、コンデンサの第１内部電極及び第２内部電極は、マザー基板の上面に対して略垂直に配置されることが好ましい。このように構成することで、積層体の一端面に設けられる第１外部電極を半導体集積回路側に配置させると共に積層体の他端面に設けられる第２外部電極をマザー基板側に配置させ易く、また、第３外部電極をその中間部に配置させ易い。

【0013】

本発明に係るコンデンサの実装構造では、第３外部電極は、一対の側面、及び、一対の側面に直交しかつ一対の端面に直交する一対の面、に連続して設けられる電極であると好ましい。このように構成することで、積層体の全周に第３外部電極が配置されるので、第３外部電極の接続先の自由度が高くなり、第３外部電極とインターポーザのグランドパターン又は電源パターンとを接続する際の作業性を向上させることができる。

【0014】

本発明に係るコンデンサの実装構造では、第１外部電極は、インターポーザの内部に配置され、第２外部電極は、インターポーザの外部に配置されるとともにマザー基板の上面に沿って配置され、第３外部電極の少なくとも一部は、インターポーザの内部に配置されると好ましい。このように構成することで、第１外部電極、第２外部電極、及び、第３外部電極を上述したように接続することができる。

【0015】

本発明に係るコンデンサの実装構造では、第１外部電極は、インターポーザの上面に対して略平行に配置されると好ましい。このように構成することで、第１外部電極にインターポーザ内のビアを容易に接続することができる。

【0016】

本発明に係るコンデンサの実装構造では、インターポーザは、シリコンで形成されることが好ましい。このように構成することで、薄いインターポーザを形成することができる。

【発明の効果】

【0017】

本発明によれば、インターポーザの内部にバイパスコンデンサを実装する構成において、電源インピーダンスを低減しつつ、インターポーザを薄型化することが可能となる。

【図面の簡単な説明】

【0018】

【図1】実施形態に係るコンデンサの実装構造の構成を示す断面図である。

【図2】実施形態に係るコンデンサの実装構造で用いられるコンデンサの斜視図である。

【図3】図２に示すコンデンサの平断面図であり、（ａ）が第１内部電極が配置される箇所での平断面図であり、（ｂ）が第２内部電極が配置される箇所での平断面図である。

【図4】実施形態に係るコンデンサの実装構造が適用されたＰＤＮの等価回路を示す図である。

【発明を実施するための形態】

【0019】

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、図中、同一又は相当部分には同一符号を用いることとする。また、各図において、同一要素には同一符号を付して重複する説明を省略する。

【0020】

図１を参照して、実施形態に係るコンデンサの実装構造１について説明する。図１は、実施形態に係るコンデンサの実装構造１の構成を示す断面図である。なお、図１の断面図では、見易くするために、ハッチングを省略している。

【0021】

実装構造１は、シリコンダイ１０（特許請求の範囲に記載の半導体集積回路に相当）と、インターポーザ２０と、マザー基板３０と、コンデンサ４０と、を備えている。コンデンサ４０は、シリコンダイ１０の電源−グランド間に電気的に接続されるバイパスコンデンサである。なお、図１ではコンデンサ４０を１個示しているが、実際にはシリコンダイ１０のバイパスコンデンサとして必要な所定個のコンデンサが実装される。

【0022】

シリコンダイ１０は、半導体集積回路が形成されたチップである。シリコンダイ１０は、例えば、ＡＰＵ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のシリコンダイである。シリコンダイ１０は、基板１１（所謂「ゲタ」）を介してインターポーザ２０に実装される。基板１１の下面には、インターポーザ２０に実装するために、例えば、格子状に並べられた略半球形のはんだボール１１ａ（バンプ）が設けられている。シリコンダイ１０は、インターポーザ２０がマザー基板３０に実装されることで、インターポーザ２０を介してマザー基板３０に電気的に接続される。シリコンダイ１０は、例えば、マザー基板３０に設けられた電源回路（図示省略）から給電される。シリコンダイ１０及び基板１１は、例えば、樹脂などの封止材１２により封止され、パッケージ化される。

【0023】

インターポーザ２０は、シリコンダイ１０（基板１１）を支持しつつ、シリコンダイ１０とマザー基板３０との間を中継する基板である。インターポーザ２０は、シリコンダイ１０の基板１１とマザー基板３０との間の端子間隔を変換し、マザー基板３０に実装されることでシリコンダイ１０とマザー基板３０とを電気的に接続する。インターポーザ２０は、シリコンからなるシリコンインターポーザである。

【0024】

インターポーザ２０は、複数の配線層（配線パターン）と複数の絶縁体層とが積層された多層の配線基板である。インターポーザ２０の上面（頂面）２０ａには、基板１１を介してシリコンダイ１０が実装される。シリコンダイ１０を実装するために、例えば、インターポーザ２０の上面２０ａには銅箔などからなるプリント配線パターンが形成されており、このプリント配線パターンに基板１１のはんだボール１１ａが電気的に接続される。インターポーザ２０の下面（底面）２０ｂには、格子状に並べられた略半球形のはんだボール２１が設けられている。このように、インターポーザ２０は、例えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの基板である。

【0025】

インターポーザ２０の内部には、コンデンサ４０の一部が埋設され、コンデンサ４０が実装される。このコンデンサ４０の一部を実装するために、インターポーザ２０には、下面２０ｂ側に開口したキャビティ２０ｃが形成されている。また、インターポーザ２０の内部には、配線パターン（電源パターン、グランドパターン、信号パターン）やビアが設けられている。コンデンサ４０は、例えば、シリコンダイ１０の直下に配置される。このコンデンサ４０の実装方法については、後で詳細に説明する。

【0026】

マザー基板３０は、複数の配線層（配線パターン）と複数の絶縁体層とが積層された多層の配線基板である。マザー基板３０の上面３０ａには、例えば、銅箔などからなるプリント配線パターンが形成されている。上述したインターポーザ２０のはんだボール２１は、このプリント配線パターンに電気的に接続される。このインターポーザ２０とマザー基板３０とが接続される箇所は、例えば、アンダーフィル５０により封止されている。マザー基板３０の内部には、配線パターン（電源パターン、グランドパターン、信号パターン）やビアが設けられている。

【0027】

マザー基板３０の上面３０ａには、コンデンサ４０の一端側が実装される。また、マザー基板３０の上面３０ａには、バルクコンデンサ３１、ボードコンデンサ３２などが実装されている。バルクコンデンサ３１は、低周波域のインピーダンスをカバーするコンデンサである。ボードコンデンサ３２は、バルクコンデンサ３１よりも高周波域のインピーダンスをカバーするコンデンサである。なお、図１で図示を省略しているが、マザー基板３０には電源回路が実装されている。

【0028】

図２及び図３を参照して、コンデンサ４０について説明する。図２は、実施形態に係るコンデンサの実装構造１で用いられるコンデンサ４０の斜視図である。図３は、図２に示すコンデンサ４０の平断面図であり、（ａ）が第１内部電極４６が配置される箇所での平断面図であり、（ｂ）が第２内部電極４７が配置される箇所での平断面図である。

【0029】

コンデンサ４０は、上述したようにバイパスコンデンサである。コンデンサ４０は、シリコンダイ１０の動作中の電源の電圧変動を抑制する機能、ノイズ（例えば、電源−グランド間に入るノイズ、シリコンダイ１０の動作により発生するノイズ）を除去する機能などを有している。

【0030】

コンデンサ４０は、チップ型の積層セラミックコンデンサであり、略直方体形状である。コンデンサ４０は、積層体４１と、第１外部電極４２と、第２外部電極４３と、第３外部電極４４と、を備えている。

【0031】

コンデンサ４０は、電源用端子となる第１外部電極４２及び第２外部電極４３と、グランド用端子となる第３外部電極４４と、からなる３端子コンデンサである。第１外部電極４２は、積層体４１の対向する一対の端面４１ａ，４１ｂのうちの一方の端面４１ａに設けられる。第２外部電極４３は、他方の端面４１ｂに設けられる。第１外部電極４２及び第２外部電極４３は、積層体４１の端面４１ａ，４１ｂだけでなく、積層体４１の主面４１ｅ，４１ｆの一部及び側面４１ｃ，４１ｄの一部まで設けられる。第３外部電極４４は、積層体４１の対向する一対の側面４１ｃ，４１ｄ、及び、一対の主面４１ｅ，４１ｆに連続して設けられる電極である。

【0032】

積層体４１は、複数の誘電体層４５と、複数の第１内部電極４６と、複数の第２内部電極４７と、を有している。積層体４１には、誘電体層４５を挟んで第１内部電極４６と第２内部電極４７とが交互に積層されている。積層体４１は、直方体形状であり、対向する一対の主面４１ｅ，４１ｆの間に対向する一対の端面４１ａ，４１ｂと対向する一対の側面４１ｃ，４１ｄとが配置されている。

【0033】

誘電体層４５は、長方形状の膜状に形成されている。誘電体層４５は、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などを主成分とする誘電体セラミックからなる。なお、これらの主成分には、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。

【0034】

内部電極４６，４７は、薄膜状に形成されている。内部電極４６，４７は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどが用いられる。第１内部電極４６と第２内部電極４７とは、誘電体層４５を介して互いに対向するように、交互に積層されている。

【0035】

第１内部電極４６は、図３（ａ）に示すように、本体部４６ａと、引き出し部４６ｂと、引き出し部４６ｃとからなる。本体部４６ａは、長方形状である。本体部４６ａは、誘電体層４５を介して第２内部電極４７の本体部４７ａに対向する。引き出し部４６ｂは、本体部４６ａの一方の端部（積層体４１の端面４１ａ側の端部）に設けられている。引き出し部４６ｂは、本体部４６ａの幅と同じ幅である。引き出し部４６ｂは、第１外部電極４２に接続されている。引き出し部４６ｃは、本体部４６ａの他方の端部（積層体４１の端面４１ｂ側の端部）に設けられている。引き出し部４６ｃは、本体部４６ａの幅と同じ幅である。引き出し部４６ｃは、第２外部電極４３に接続されている。

【0036】

第２内部電極４７は、図３（ｂ）に示すように、本体部４７ａと、一対の引き出し部４７ｂ，４７ｂとからなる。本体部４７ａは、誘電体層４５を介して第１内部電極４６の本体部４６ａと対向し、本体部４６ａと同様の長方形状である。引き出し部４７ｂ，４７ｂｃは、本体部４７ａの対向する各端部（積層体４１の対向する側面４１ｃ，４１ｄ側の各端部）にそれぞれ設けられている。引き出し部４７ｂは、第３外部電極４４の幅よりも狭い幅であり、所定の長さを有している。引き出し部４７ｂ，４７ｂは、第３外部電極４４に接続されている。

【0037】

第１〜第３外部電極４２，４３，４４は、例えば、Ｃｕ電極と、Ｃｕ電極を覆うように形成されたメッキ層（例えば、ニッケルメッキ層とこのニッケルメッキ層を覆うスズメッキ層）と、を有している。第１外部電極４２は、複数の第１内部電極４６の引き出し部４６ｂに接続されている。第２外部電極４３は、複数の第１内部電極４６の引き出し部４６ｃに接続されている。第３外部電極４４は、複数の第２内部電極４７の一対の引き出し部４７ｂ，４７ｂに接続されている。

【0038】

図１に戻って、このコンデンサ４０の実装方法について説明する。コンデンサ４０の第１外部電極４２側の一部は、インターポーザ２０のキャビティ２０ｃ内に埋設される。キャビティ２０ｃは、少なくとも第３外部電極４４の一部分までを収容する深さを有している。コンデンサ４０の第２外部電極４３側の残部は、インターポーザ２０の外側（マザー基板３０側）に出ている。コンデンサ４０の第２外部電極４３は、マザー基板３０の上面３０ａに沿うように配置される。

【0039】

このようにコンデンサ４０が配置されることで、コンデンサ４０の積層方向Ｄがマザー基板３０の上面３０ａと略平行となる。したがって、コンデンサ４０の第１内部電極４６及び第２内部電極４７は、マザー基板３０の上面３０ａに対して略垂直に配置される。また、コンデンサ４０の積層体４１の端面４１ａ，４１ｂは、マザー基板３０の上面３０ａに対して略平行に配置され、インターポーザ２０の厚み方向に対して略直交して配置される。したがって、コンデンサ４０の第１外部電極４２（端面４１ａに設けられる部分）及び第２外部電極４３（端面４１ｂに設けられる部分）は、インターポーザ２０の上面２０ａやマザー基板３０の上面３０ａに対して略平行に配置される。また、この第１外部電極４２及び第２外部電極４３は、インターポーザ２０の厚み方向（インターポーザ２０内のビアが延在する方向）に対して略直交して配置される。このように配置されるので、第１外部電極４２におけるビアに接続される箇所の面積が大きくなる。

【0040】

第１外部電極４２は、インターポーザ２０の内部に設けられた複数本のビア２０ｄに電気的に接続される。この複数本のビア２０ｄは、コンデンサ４０の第１外部電極４２とインターポーザ２０の上面２０ａに形成された電源パターン２０ｆとを電気的に接続するビアである。電源パターン２０ｆは、シリコンダイ１０の基板１１の電源端子用のはんだボール１１ａに電気的に接続される。

【0041】

第２外部電極４３は、マザー基板３０の上面３０ａに設けられた電源パターン３０ｂに電気的に接続されている。この電源パターン３０ｂは、マザー基板３０のビアや電源パターンなどを介して電源回路に接続されている。

【0042】

第３外部電極４４は、インターポーザ２０の内部に設けられたグランドパターン２０ｅに電気的に接続される。このグランドパターン２０ｅは、インターポーザ２０内のビアなどを介して、マザー基板３０のグランド及びシリコンダイ１０の基板１１のグランド端子用のはんだボール１１ａに接続されている。

【0043】

インターポーザ２０の内部に設けられるビアは、全て同じ径である。第１外部電極４２に接続されるビア２０ｄの本数は、ビアの径（断面積）と第１外部電極４２における端面４１ａ側の面積を考慮して、出来る限り多いことが望ましい。ビア２０ｄの本数を多くするほど、並列に接続されるビア２０ｄ全体の断面積を大きくすることができる。また、ビア２０ｄの軸方向の長さは、短いことが望ましい。

【0044】

この実装構造１の作用について説明する。実装構造１では、コンデンサ４０の一部をインターポーザ２０の内部に入れ、コンデンサ４０の残部をインターポーザ２０の外部に出す構造である。そのため、コンデンサ４０全体をインターポーザ２０の内部に収容する必要がないので、インターポーザ２０を薄型化することができる。特に、シリコンからなるインターポーザ２０を用いているので、ガラスエポキシなどからなるインターポーザよりも薄型化が可能である。

【0045】

実装構造１では、上述したようにコンデンサ４０の第１外部電極４２におけるビアに接続される箇所の面積が大きいので、第１外部電極４２に接続されるビア２０ｄの本数を多くできる。したがって、この多くの本数のビア２０ｄ全体の断面積を大きくすることができ、第１外部電極４２に並列に接続されるビア２０ｄ全体のインダクタンスを低減することができる。さらに、ビア２０ｄの長さを短くすることで、インダクタンスを低減することができる。

【0046】

また、実装構造１では、コンデンサ４０の第２外部電極４３側をインターポーザ２０の外部に出し、第２外部電極４３をマザー基板３０の上面３０ａに沿って配置させることができる。これによって、コンデンサ４０の第２外部電極４３をマザー基板３０の上面３０ａの電源パターン３０ｂに直接接続することができ、配線のインダクタンスを低減することができる。

【0047】

また、実装構造１では、コンデンサ４０の第３外部電極４４の少なくとも一部をインターポーザ２０の内部に配置させることで、第３外部電極４４をインターポーザ２０の内部のグランドパターン２０ｅに接続することができる。これによって、グランド側の配線を短くでき、配線のインダクタンスを低減することができる。

【0048】

また、実装構造１では、コンデンサ４０をインターポーザ２０の内部におけるシリコンダイ１０の直下に配置させることで、シリコンダイ１０の直近にコンデンサ４０を配置させることができる。これによって、シリコンダイ１０の電源−グランド間のループ全体における配線を短くできる。

【0049】

これらにより、実装構造１では、シリコンダイ１０の電源−グランド間のループにおけるインダクタンスを低減することができ、電源インピーダンスを低減することができる。また、実装構造１では、コンデンサ４０が３端子コンデンサとして構成されているので、インダクタンスを低減することができる。

【0050】

図４には、実施形態に係るコンデンサの実装構造１が適用された電源分配網（ＰＤＮ（Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｎｅｔｗｏｒｋ））全体の等価回路を示す。符号Ｍ１で示す破線で囲まれる等価回路は、マザー基板３０に設けられるバルクコンデンサ３１の等価回路である。符号Ｍ２で示す破線で囲まれる等価回路は、マザー基板３０の配線などの等価回路である。符号Ｍ３で示す破線で囲まれる等価回路は、マザー基板３０に設けられるボードコンデンサ３２の等価回路である。符号Ｍ４で示す破線で囲まれる等価回路は、マザー基板３０の配線などの等価回路である。

【0051】

符号Ｉ１で示す破線で囲まれる等価回路は、インターポーザ２０の内部に実装されるコンデンサ４０の等価回路である。符号Ｉ２で示す破線で囲まれる等価回路は、インターポーザ２０の配線などの等価回路である。

【0052】

符号Ｓ１で示す破線で囲まれる等価回路は、シリコンダイ１０をインターポーザ２０に実装するための基板１１などの等価回路である。符号Ｓ２で示す破線で囲まれる等価回路は、シリコンダイ１０の等価回路である。

【0053】

実施形態に係る実装構造１を適用することで、この電源分配網全体の等価回路において符号Ｉ２で示す破線で囲まれる等価回路及び符号Ｓ１で示す破線で囲まれる等価回路におけるインピーダンスを低減することができる。また、３端子のコンデンサ４０を用いているので、符号Ｉ１で示す破線で囲まれる等価回路におけるインピーダンスを低減することができる。

【0054】

実施形態に係る実装構造１によれば、インターポーザ２０の内部にコンデンサ４０に実装する構成において、上述したようにインダクタンスを低減できるので、シリコンダイ１０の電源−グランド間における電源インピーダンスを低減することができる。これによって、シリコンダイ１０に安定した電源を供給することができる。

【0055】

実施形態に係る実装構造１によれば、コンデンサ４０の一部をインターポーザ２０の内部に入れ、その残部をインターポーザ２０の外部に出すので（インターポーザ２０にコンデンサ４０全体を内蔵しないので）、インターポーザ２０を薄型化することができる。特に、大容量のコンデンサ４０を用い、コンデンサ４０を小型化できない場合でも、インターポーザ２０を薄型化することができる。実施形態に係る実装構造１によれば、シリコンからなるインターポーザ２０を適用しているのでので、薄いインターポーザ２０を形成することができる。

【0056】

実施形態に係る実装構造１では、コンデンサ４０の第１内部電極４６及び第２内部電極４７をマザー基板３０の上面３０ａに対して略垂直に配置している。このように配置することで、コンデンサ４０の第１外部電極４２をシリコンダイ１０側に配置させると共に第２外部電極４３をマザー基板３０側に配置させ易く、また、第３外部電極４４をその中間部に配置させ易い。

【0057】

実施形態に係る実装構造１では、第３外部電極４４を積層体４１の側面４１ｃ，４１ｄ及び主面４１ｅ，４１ｆに連続して設けることで、積層体４１の全周に第３外部電極４４が配置される。このように全周の第３外部電極４４とすることで、全周の何れの箇所でも接続できるので、第３外部電極４４の接続先の自由度が高くなり、第３外部電極４４とインターポーザ２０内のグランドパターン２０ｅとを接続する際の作業性を向上させることができる。

【0058】

以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態では第１外部電極４２がビア２０ｄを介して基板１１の電源端子に接続され、第２外部電極４３がマザー基板３０の電源パターン３０ｂに接続され、第３外部電極４４がインターポーザ２０内のグランドパターン２０ｅに接続される構成とした。コンデンサの第１〜第３外部電極の接続先の構成としては、他の構成としてもよい。例えば、コンデンサの第１外部電極（グランド用端子）は、インターポーザの内部のビアを介してシリコンダイの基板のグランド端子に接続される。コンデンサの第２外部電極（グランド用端子）は、マザー基板の上面のグランドパターンに接続される。コンデンサの第３外部電極（電源用端子）は、インターポーザの内部の電源パターンに接続される。このように構成した場合でも、実施形態に係る実装構造１と同様の効果を有する。

【0059】

上記実施形態ではコンデンサ４０の第３外部電極４４がインターポーザ２０の内部のグランドパターン２０ｅに電気的に接続される構成としたが、インターポーザ２０の下面に設けられるグランドパターンに接続される構成としてもよい。

【0060】

上記実施形態ではコンデンサ４０の第３外部電極４４を積層体４１の側面４１ｃ，４１ｄ及び主面４１ｅ，４１ｆに設けられる全周の電極としたが、コンデンサ４０の一対の側面４１ｃ，４１ｄにそれぞれ設けられる対向する一対の第３外部電極としてもよい。

【0061】

上記実施形態ではシリコンで形成されるインターポーザ２０に適用したが、ガラスエポキシなどの他の材料で形成されるインターポーザに適用することもできる。

【符号の説明】

【0062】

１ コンデンサの実装構造
１０ シリコンダイ
１１ 基板
２０ インターポーザ
２０ｄ ビア
２０ｅ グランドパターン
３０ マザー基板
３０ｂ 電源パターン
４０ コンデンサ
４１ 積層体
４２ 第１外部電極
４３ 第２外部電極
４４ 第３外部電極
４５ 誘電体層
４６ 第１内部電極
４７ 第２内部電極

【図1】

【図2】

【図3】

【図4】