特許第6791621号(P6791621)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6791621
(24)【登録日】2020年11月9日
(45)【発行日】2020年11月25日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 25/07 20060101AFI20201116BHJP
   H01L 25/18 20060101ALI20201116BHJP
   H01L 23/36 20060101ALI20201116BHJP
   H01L 23/50 20060101ALI20201116BHJP
【FI】
   H01L25/04 C
   H01L23/36 C
   H01L23/50 U
【請求項の数】7
【全頁数】51
(21)【出願番号】特願2015-179483(P2015-179483)
(22)【出願日】2015年9月11日
(65)【公開番号】特開2017-55043(P2017-55043A)
(43)【公開日】2017年3月16日
【審査請求日】2018年5月8日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】団野 忠敏
(72)【発明者】
【氏名】錦沢 篤志
【審査官】 豊島 洋介
(56)【参考文献】
【文献】 特開2008−288493(JP,A)
【文献】 特開2005−327967(JP,A)
【文献】 特開2009−277949(JP,A)
【文献】 国際公開第2005/124862(WO,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L23/29
23/34 −23/36
23/373−23/427
23/44
23/467−23/473
23/50
25/00 −25/07
25/10 −25/11
25/16 −25/18
(57)【特許請求の範囲】
【請求項1】
チップ搭載部と、
前記チップ搭載部上に搭載され、パワートランジスタを含む第1半導体チップと、
前記チップ搭載部上に搭載され、前記第1半導体チップを制御する第2半導体チップと、
前記チップ搭載部の一部が露出するように、前記第1半導体チップ、前記第2半導体チップ、および前記チップ搭載部を封止する封止体と、
を備える半導体装置であって、
前記チップ搭載部における前記第1半導体チップが搭載されている第1部分の厚さは、前記チップ搭載部における前記第2半導体チップが搭載されている第2部分の厚さより薄く、
前記第1半導体チップは、前記チップ搭載部上に、単層から成る第1接合層を介して搭載され、
前記第2半導体チップは、前記チップ搭載部上に、単層から成る第2接合層を介して搭載され、
前記第1接合層は、導電性の接合材であり、
前記第2接合層は、絶縁性の接合材であり、
前記第1接合層の熱伝導率は、前記第2接合層の熱伝導率より高く、
前記第1接合層の厚さは、前記第2接合層の厚さより薄い、半導体装置。
【請求項2】
請求項1記載の半導体装置において、
複数のリードと、
複数のワイヤと、
を更に有し、
前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止し、
前記複数のワイヤは、前記第1半導体チップの複数の第1パッド電極と前記複数のリードのうちの複数の第1リードとを電気的に接続する複数の第1ワイヤと、前記第2半導体チップの複数の第2パッド電極と前記複数のリードのうちの複数の第2リードとを電気的に接続する複数の第2ワイヤと、を含む、半導体装置。
【請求項3】
請求項2記載の半導体装置において、
前記第2部分の厚さは、前記複数のリードの厚さと同じである、半導体装置。
【請求項4】
請求項1記載の半導体装置において、
前記第1半導体チップの厚さは、前記第2半導体チップの厚さより薄い、半導体装置。
【請求項5】
チップ搭載部と、
前記チップ搭載部上に搭載された第1半導体チップと、
前記チップ搭載部上に搭載された第2半導体チップと、
前記チップ搭載部の一部が露出するように、前記第1半導体チップ、前記第2半導体チップ、および前記チップ搭載部を封止する封止体と、
を備える半導体装置であって、
前記第1半導体チップの動作時の発熱量は、前記第2半導体チップの動作時の発熱量より大きく、
前記チップ搭載部における前記第1半導体チップが搭載されている第1部分の厚さは、前記チップ搭載部における前記第2半導体チップが搭載されている第2部分の厚さより薄く、
前記第1半導体チップは、前記チップ搭載部上に、単層から成る第1接合層を介して搭載され、
前記第2半導体チップは、前記チップ搭載部上に、単層から成る第2接合層を介して搭載され、
前記第1接合層は、導電性の接合材であり、
前記第2接合層は、絶縁性の接合材であり、
前記第1接合層の熱伝導率は、前記第2接合層の熱伝導率より高く、
前記第1接合層の厚さは、前記第2接合層の厚さより薄い、半導体装置。
【請求項6】
請求項5記載の半導体装置において、
複数のリードと、
複数のワイヤと、
を更に有し、
前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止し、
前記複数のワイヤは、前記第1半導体チップの複数の第1パッド電極と前記複数のリードのうちの複数の第1リードとを電気的に接続する複数の第1ワイヤと、前記第2半導体チップの複数の第2パッド電極と前記複数のリードのうちの複数の第2リードとを電気的に接続する複数の第2ワイヤと、を含む、半導体装置。
【請求項7】
請求項6記載の半導体装置において、
前記第2部分の厚さは、前記複数のリードの厚さと同じである、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および電子装置に関し、例えば、チップ搭載部上に複数の半導体チップを並べて配置してパッケージ化した半導体装置、およびその半導体装置を配線基板に搭載した電子装置に好適に利用できるものである。
【背景技術】
【0002】
ダイパッド上に半導体チップを搭載し、半導体チップのパッド電極とリードとをワイヤを介して電気的に接続し、それらを樹脂封止することにより、半導体パッケージ形態の半導体装置を製造することができる。
【0003】
特表2005−506702号公報(特許文献1)には、パワー半導体チップとロジックチップを基板に搭載したマルチチップパッケージに関する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表2005−506702号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
複数の半導体チップを並べて配置してパッケージ化した半導体装置において、信頼性を向上させることが望まれる。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、チップ搭載部上に、パワートランジスタを含む第1半導体チップと、前記第1半導体チップを制御する第2半導体チップとが搭載され、前記チップ搭載部における前記第1半導体チップが搭載されている部分の厚さは、前記チップ搭載部における前記第2半導体チップが搭載されている部分の厚さより薄い。
【0008】
また、一実施の形態によれば、半導体装置は、チップ搭載部上に、第1半導体チップと、前記第1半導体チップより発熱量が小さな第2半導体チップとが搭載され、前記チップ搭載部における前記第1半導体チップが搭載されている部分の厚さは、前記チップ搭載部における前記第2半導体チップが搭載されている部分の厚さより薄い。
【発明の効果】
【0009】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0010】
図1】一実施の形態である半導体装置の上面図である。
図2】一実施の形態である半導体装置の平面透視図である。
図3】一実施の形態である半導体装置の平面透視図である。
図4】一実施の形態である半導体装置の平面透視図である。
図5】一実施の形態である半導体装置の下面図である。
図6】一実施の形態である半導体装置の断面図である。
図7】一実施の形態である半導体装置の断面図である。
図8】一実施の形態である半導体装置の断面図である。
図9】一実施の形態である半導体装置の部分拡大平面透視図である。
図10】一実施の形態である半導体装置の部分拡大断面図である。
図11】一実施の形態である半導体装置の製造工程を示すプロセスフロー図である。
図12】一実施の形態である半導体装置の製造工程中の断面図である。
図13図12に続く半導体装置の製造工程中の断面図である。
図14図13に続く半導体装置の製造工程中の断面図である。
図15図14に続く半導体装置の製造工程中の断面図である。
図16図15に続く半導体装置の製造工程中の断面図である。
図17】一実施の形態である半導体装置の回路図である。
図18】一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。
図19】第1検討例の半導体装置の断面図である。
図20】第2検討例の半導体装置の断面図である。
図21】一実施の形態である半導体装置の第1変形例を示す平面図である。
図22】一実施の形態である半導体装置の第1変形例を示す断面図である。
図23】一実施の形態である半導体装置の第1変形例を示す部分拡大断面図である。
図24】一実施の形態である半導体装置を実装するための配線基板を示す平面図である。
図25図24の配線基板の断面図である。
図26図25の配線基板上に半導体装置を搭載した構造を示す断面図である。
図27】一実施の形態である半導体装置を実装するための配線基板を示す平面図である。
図28図27の配線基板の断面図である。
図29図28の配線基板上に半導体装置を搭載した構造を示す断面図である。
図30】ビア部の形成位置を示すための、配線基板の上面側の平面図である。
図31】配線基板上に半導体装置を搭載した構造を示す断面図である。
図32】ビア部の形成位置を示すための、配線基板の上面側の平面図である。
図33】配線基板の変形例を示す断面図である。
図34図33の配線基板上に半導体装置を搭載した構造を示す断面図である。
図35】配線基板上に半導体装置を搭載した構造を示す断面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0014】
(実施の形態)
本発明の一実施の形態の半導体装置を図面を参照して説明する。
【0015】
<半導体装置(半導体パッケージ)の構造について>
図1は、本発明の一実施の形態である半導体装置PKGの上面図であり、図2図4は、半導体装置PKGの平面透視図であり、図5は、半導体装置PKGの下面図(裏面図)であり、図6図8は、半導体装置PKGの断面図である。図2には、封止部MRを透視したときの半導体装置PKGの上面側の平面透視図が示されている。また、図3は、図2において、更にワイヤBWを透視(省略)したときの半導体装置PKGの上面側の平面透視図が示されている。また、図4は、図3において、更に半導体チップCP1,CP2を透視(省略)したときの半導体装置PKGの上面側の平面透視図が示されている。図1図4では、半導体装置PKGの向きは同じである。なお、図4は、平面図であるが、理解を簡単にするために、ダイパッドDPの薄肉部DP1を、ドットのハッチングを付して示してある。また、図2図4では、封止部MRの外周の位置を点線で示してある。また、図1図2および図5のA−A線の位置での半導体装置PKGの断面が、図6にほぼ対応し、図1図2および図5のB−B線の位置での半導体装置PKGの断面が、図7にほぼ対応し、図1図2および図5のC−C線の位置での半導体装置PKGの断面が、図8にほぼ対応している。また、図9は、図2の一部を拡大した部分拡大平面透視図であり、図10は、図6の一部を拡大した部分拡大断面図である。図10においては、ダイパッドDPと、ダイパッドDP上に接合材BD1を介して搭載された半導体チップCP1と、ダイパッドDP上に接合材BD2を介して搭載された半導体チップCP2とが示されているが、ワイヤBW、リードLDおよび封止部MRについては、図示を省略している。
【0016】
図1図10に示される本実施の形態の半導体装置(半導体パッケージ)PKGは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではQFP(Quad Flat Package)形態の半導体装置である。以下、図1図10を参照しながら、半導体装置PKGの構成について説明する。
【0017】
図1図9に示される本実施の形態の半導体装置PKGは、半導体チップCP1,CP2と、半導体チップCP1,CP2を搭載するダイパッドDPと、導電体によって形成された複数のリードLDと、半導体チップCP1,CP2の複数のパッド電極P1,P2と複数のリードLDとを電気的に接続する複数のワイヤBWと、これらを封止する封止部MRとを有している。
【0018】
封止体としての封止部(封止樹脂部、封止体)MRは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部MRを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部MRの材料として用いても良い。
【0019】
封止部MRは、一方の主面である上面(表面)MRaと、上面MRaの反対側の主面である下面(裏面、底面)MRbと、上面MRaおよび下面MRbに交差する側面MRc1,MRc2,MRc3,MRc4と、を有している(図1および図5図8参照)。すなわち、封止部MRの外観は、上面MRa、下面MRbおよび側面MRc1,MRc2,MRc3,MRc4で囲まれた薄板状とされている。封止部MRの側面MRc1,MRc2,MRc3,MRc4のうち、側面MRc1と側面MRc3とが互いに対向し、側面MRc2と側面MRc4とが互いに対向し、側面MRc1と側面MRc2,MRc4とが互いに交差し、側面MRc3と側面MRc2,MRc4とが互いに交差している。
【0020】
封止部MRの平面形状、すなわち、封止部MRの上面MRaおよび下面MRbの平面形状は、例えば四角形状に形成されており、この四角形の角に丸みを帯びさせることもでき、また、この四角形の4つの角のうち、任意の角を落とすこともできる。
【0021】
複数のリード(リード部)LDは、導電体で構成されており、好ましくは銅(Cu)または銅合金などの金属材料からなる。複数のリードLDのそれぞれは、一部が封止部MR内に封止され、他の一部が封止部MRの側面から封止部MRの外部に突出している。以下では、リードLDのうちの封止部MR内に位置する部分をインナリード部と呼び、リードLDのうちの封止部MR外に位置する部分をアウタリード部と呼ぶものとする。
【0022】
なお、本実施の形態の半導体装置PKGは、各リードLDの一部(アウタリード部)が封止部MRの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部MRの側面から各リードLDがほとんど突出せず、かつ封止部MRの下面MRbで各リードLDの一部が露出した構成(QFN型の構成)などを採用することもできる。
【0023】
複数のリードLDは、封止部MRの側面MRc1側に配置された複数のリードLDと、封止部MRの側面MRc2側に配置された複数のリードLDと、封止部MRの側面MRc3側に配置された複数のリードLDと、封止部MRの側面MRc4側に配置された複数のリードLDとで構成されている。
【0024】
封止部MRの側面MRc1側に配置された複数のリードLDの各アウタリード部は、封止部MRの側面MRc1から封止部MR外に突出している。また、封止部MRの側面MRc2側に配置された複数のリードLDの各アウタリード部は、封止部MRの側面MRc2から封止部MR外に突出している。また、封止部MRの側面MRc3側に配置された複数のリードLDの各アウタリード部は、封止部MRの側面MRc3から封止部MR外に突出している。また、封止部MRの側面MRc4側に配置された複数のリードLDの各アウタリード部は、封止部MRの側面MRc4から封止部MR外に突出している。
【0025】
各リードLDのアウタリード部は、アウタリード部の端部近傍の下面が封止部MRの下面MRbとほぼ同一平面上に位置するように、折り曲げ加工されている。リードLDのアウタリード部は、半導体装置PKGの外部接続用端子部(外部端子)として機能する。
【0026】
ダイパッド(チップ搭載部、タブ)DPは、半導体チップCP1および半導体チップCP2を搭載するチップ搭載部である。ダイパッドDPの平面形状は、例えば四角形状に形成されている。半導体チップCP1と半導体チップCP2とは、ダイパッドDP上に並んで配置され、封止部MRは、ダイパッドDPの一部を封止し、複数のリードLDは、ダイパッドDPの周囲に配置されている。
【0027】
ダイパッドDPは、側面MRc1側の辺(側面)DH1と、側面MRc2側の辺(側面)DH2と、側面MRc3側の辺(側面)DH3と、側面MRc4側の辺(側面)DH4と、を有している(図1および図3参照)。ダイパッドDPの辺(側面)DH1は、封止部MRの側面MRc1に沿った辺(側面)であり、ダイパッドDPの辺(側面)DH2は、封止部MRの側面MRc2に沿った辺(側面)であり、ダイパッドDPの辺(側面)DH3は、封止部MRの側面MRc3に沿った辺(側面)であり、ダイパッドDPの辺(側面)DH4は、封止部MRの側面MRc4に沿った辺(側面)である。
【0028】
封止部MRの側面MRc1側に配置された複数のリードLDは、ダイパッドDPの辺DH1に沿って配置(配列)され、封止部MRの側面MRc2側に配置された複数のリードLDは、ダイパッドDPの辺DH2に沿って配置(配列)されている。また、封止部MRの側面MRc3側に配置された複数のリードLDは、ダイパッドDPの辺DH3に沿って配置(配列)され、封止部MRの側面MRc4側に配置された複数のリードLDは、ダイパッドDPの辺DH4に沿って配置(配列)されている。
【0029】
すなわち、ダイパッドDPの辺DH1と封止部MRの側面MRc1との間に、封止部MRの側面MRc1に沿って、複数のリードLDのインナリード部が配置(配列)され、ダイパッドDPの辺DH2と封止部MRの側面MRc2との間に、封止部MRの側面MRc2に沿って、複数のリードLDのインナリード部が配置(配列)されている。また、ダイパッドDPの辺DH3と封止部MRの側面MRc3との間に、封止部MRの側面MRc3に沿って、複数のリードLDのインナリード部が配置(配列)され、ダイパッドDPの辺DH4と封止部MRの側面MRc4との間に、封止部MRの側面MRc4に沿って、複数のリードLDのインナリード部が配置(配列)されている。
【0030】
封止部MRの下面MRbでは、ダイパッドDPの下面が露出されている(図5図8参照)。封止部MRの上面MRaでは、ダイパッドDPは露出されていない。
【0031】
ダイパッドDPは、導電性を有している。ダイパッドDPは、導電体で構成されており、好ましくは銅(Cu)または銅合金などの金属材料からなる。半導体装置PKGを構成するダイパッドDPおよび複数のリードLDが同じ材料(同じ金属材料)で形成されていれば、より好ましい。これにより、ダイパッドDPおよび複数のリードLDが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置PKGの製造が容易になる。
【0032】
ダイパッドDPの厚さは均一ではなく、厚さが厚い部分である厚肉部DP2と、厚さが薄い部分である薄肉部DP1とを、一体的に有している。図10に示されるように、ダイパッドDPの薄肉部DP1の厚さT1は、ダイパッドDPの厚肉部DP2の厚さT2より薄い(T2>T1)。
【0033】
ダイパッドDPの平面形状を構成する四角形の四隅には、それぞれ吊りリードTLが一体的に形成されている。各吊りリードTLは、ダイパッドDPと同じ材料によりダイパッドDPと一体的に形成されている。ダイパッドDPの外縁の四隅のそれぞれに、吊りリードTLが一体的に形成され、各吊りリードTLのダイパッドDPに接続されている側とは反対側の端部が平面四角形状の封止部MRの四隅(角部)側面に達するまで、封止部MR内を延在している。吊りリードTLは、封止部MRの形成後に封止部MRから突出する部分が切断されており、吊りリードTLの切断により生じた切断面(端面)が封止部MRの四隅側面で露出している。
【0034】
ダイパッドDPの上面(主面)上には、半導体チップCP1が、その表面(主面、上面)を上に向け、かつ、その裏面(下面)をダイパッドDPに向けた状態で搭載されている(図2図3図6および図7参照)。また、ダイパッドDPの上面(主面)上には、半導体チップCP2が、その表面(主面、上面)を上に向け、かつ、その裏面(下面)をダイパッドDPに向けた状態で搭載されている(図2図3図6および図8参照)。ダイパッドDPの上面において、半導体チップCP1が搭載された領域と半導体チップCP2が搭載された領域とは、互いに離間しており、従って、半導体チップCP1と半導体チップCP2とは、平面視において、互いに離間している。
【0035】
すなわち、半導体チップCP1と半導体チップCP2とは、ダイパッドDPの上面上に並んで配置されている。つまり、半導体チップCP1と半導体チップCP2とは、互いに積み重ねられてはおらず、ダイパッドDPの上面上に互いに離間して並んで配置されている。ダイパッドDPの平面寸法(平面積)は、半導体チップCP1,CP2の各平面寸法(平面積)より大きく、平面視において、半導体チップCP1および半導体チップCP2は、ダイパッドDPの上面に内包されているが、半導体チップCP1と半導体チップCP2とは重なってはいない。
【0036】
なお、半導体チップCP1は、ダイパッドDPの薄肉部DP1上に搭載され、半導体チップCP2は、ダイパッドDPの厚肉部DP2上に搭載されている。このため、平面視において、半導体チップCP1はダイパッドDPの薄肉部DP1に内包され、半導体チップCP2はダイパッドDPの厚肉部DP2に内包されている。従って、ダイパッドDPにおける半導体チップCP1が搭載されている部分の厚さ(厚さT1に対応)は、ダイパッドDPにおける半導体チップCP2が搭載されている部分の厚さ(厚さT2に対応)より、薄い。
【0037】
半導体チップCP1の裏面は、接合材(接合材層、接合層、接着層)BD1を介してダイパッドDP(薄肉部DP1)の上面に接着(接合)されて固定され、半導体チップCP2の裏面は、接合材(接合材層、接合層、接着層)BD2を介してダイパッドDP(厚肉部DP2)の上面に接着(接合)されて固定されている(図6図8参照)。すなわち、半導体チップCP1は、ダイパッドDP(薄肉部DP1)の上面上に、接合材BD1を介して搭載され、半導体チップCP2は、ダイパッドDP(厚肉部DP2)の上面上に、接合材BD2を介して搭載されている。半導体チップCP1,CP2は、封止部MR内に封止されており、封止部MRから露出されない。
【0038】
半導体チップCP1は、その裏面(ダイパッドDPに接着される側の主面)に裏面電極BEが形成されている(図6図7および図10参照)。このため、半導体チップCP1を接着するための接合材BD1は導電性を有しており、この導電性の接合材BD1を介して、半導体チップCP1の裏面電極BEがダイパッドDPに接合されて固定されるとともに、電気的に接続されている。このため、ダイパッドDPから導電性の接合材BD1を介して半導体チップCP1の裏面電極BEに、所望の電位を供給することができる。半導体チップCP1の裏面電極BEは、半導体チップCP1内に形成されたパワーMOSFET(後述のパワーMOSFETQ1に対応)のドレインに電気的に接続されている。接合材BD1としては、例えば銀(Ag)ペーストなどの導電性ペースト型の接合材(接着材)を好適に用いることができる。また、接合材BD1用の導電性ペースト型接合材としては、熱硬化型の接合材を好適に用いることができるが、製造された半導体装置PKGにおいては、接合材BD1は既に硬化している。
【0039】
一方、半導体チップCP2の裏面には裏面電極は形成されていない(図6図8および図10参照)。半導体チップCP2を接着するための接合材BD2は、導電性を有しておらず、絶縁性を有している。すなわち、接合材BD2は、絶縁性の接合材からなる。これにより、ダイパッドDPと半導体チップCP2とは、絶縁性の接合材BD2を介して絶縁され、ダイパッドDPから導電性の接合材BD1を介して半導体チップCP1の裏面電極BEに供給する電位は、半導体チップCP2の裏面には供給されなくなる。接合材BD2としては、絶縁性ペースト型の接合材(接着材)を好適に用いることができる。また、接合材BD2用の絶縁性ペースト型接合材としては、熱硬化型の接合材を好適に用いることができるが、製造された半導体装置PKGにおいては、接合材BD2は既に硬化している。
【0040】
ダイパッドDPは、半導体チップCP1で発生した熱を放散するためのヒートシンクとしての機能も有することができる。半導体チップCP1で発生した熱は、接合材BD1を介してダイパッドDPに伝導され、封止部MRから露出されるダイパッドDPの下面(裏面)から、半導体装置PKGの外部に放散することができる。半導体チップCP1とダイパッドDPとの間に介在する接合材BD1は、導電性を有しているため、半導体チップCP2とダイパッドDPとの間に介在する絶縁性の接合材BD2に比べて、熱伝導率が高くなる。半導体チップCP1とダイパッドDPとの間に介在する接合材BD1の熱伝導率が高いことは、半導体チップCP1で発生した熱を、接合材BD1およびダイパッドDPを介して半導体装置PKGの外部に放散させる上では、有利に作用する。
【0041】
一方、半導体チップCP2の発熱量(動作時の発熱量)は、半導体チップCP1の発熱量(動作時の発熱量)より小さい。これは、後述のように、半導体チップCP1は大電流が流れるパワートランジスタを内蔵しているのに対して、半導体チップCP2は、そのようなパワートランジスタを内蔵しておらず、半導体チップCP1に流れる電流に比べて、半導体チップCP2に流れる電流が小さいためである。このため、半導体チップCP2とダイパッドDPとの間に介在する接合材BD2が、絶縁性を有することで熱伝導率が低くなったとしても、半導体チップCP2の発熱に関連した問題は生じにくい。
【0042】
半導体チップCP1,CP2は、例えば、単結晶シリコンなどからなる半導体基板(半導体ウエハ)の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップCP1,CP2は、その厚さと交差する平面形状が四角形状である。
【0043】
半導体チップCP1は、IPD(Intelligent Power Device)チップである。このため、詳細は後述するが、半導体チップCP1は、パワートランジスタ(後述のパワーMOSFETQ1に対応)と、そのパワートランジスタを制御する制御回路(後述の制御回路CLCに対応)とを有している。半導体チップCP2は、マイクロコンピュータを備えた所謂マイコンチップである。このため、半導体チップCP2は、半導体チップCP1(特に半導体チップCP1の制御回路CLC)を制御する回路を有しており、例えば演算回路(CPU)やメモリ回路などを有している。半導体チップCP2は、半導体チップCP1を制御する制御用チップ(制御用の半導体チップ)として用いることができる。すなわち、半導体チップCP2は、半導体チップCP1を制御するための半導体チップである。
【0044】
半導体チップCP1は半導体チップCP2より平面積が大きいが、この平面積の違いは、以下の理由からである。すなわち、半導体チップCP2は、半導体装置PKG全体の寸法を考慮して、できるだけ外形サイズを小さくしたい。これに対し、半導体チップCP1は、パワートランジスタが形成されているが、このパワートランジスタでは、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗の低減は、パワートランジスタを構成する複数の単位トランジスタセルのチャネル幅を広げることで実現できる。このため、半導体チップCP1の外形サイズは、半導体チップCP2の外形サイズより大きくなっている。
【0045】
半導体チップCP1の表面には、複数のパッド電極(パッド、ボンディングパッド、端子)P1が形成されている(図2図3図6図7および図9参照)。また、半導体チップCP2の表面には、複数のパッド電極(パッド、ボンディングパッド、端子)P2が形成されている(図2図3図6図8および図9参照)。なお、以下では、「パッド電極」を単に「パッド」と称する場合もある。
【0046】
ここで、半導体チップCP1において、互いに反対側に位置する2つの主面のうち、複数のパッド電極P1が形成されている側の主面を半導体チップCP1の表面と呼び、この表面とは反対側でかつダイパッドDPに対向する側の主面を半導体チップCP1の裏面と呼ぶものとする。同様に、半導体チップCP2において、互いに反対側に位置する2つの主面のうち、複数のパッド電極P2が形成されている側の主面を半導体チップCP2の表面と呼び、この表面とは反対側でかつダイパッドDPに対向する側の主面を半導体チップCP2の裏面と呼ぶものとする。
【0047】
半導体チップCP1の表面は、四角形状の平面形状を有している(図3および図9参照)。このため、半導体チップCP1は、半導体チップCP1の表面と半導体チップCP1の裏面とを連結する4つの側面SM1,SM2,SM3,SM4を有している。すなわち、半導体チップCP1は、一方の主面である表面と、表面とは反対側の主面である裏面と、表面および裏面に交差する側面SM1,SM2,SM3,SM4と、を有している。ここで、半導体チップCP1において、側面SM1と側面SM3とは互いに反対側に位置し、側面SM2と側面SM4とは互いに反対側に位置し、側面SM1と側面SM3とは互いに平行で、側面SM2と側面SM4とは互いに平行で、側面SM1は側面SM2,SM4と直交し、側面SM3は側面SM2,SM4と直交している。なお、平面視において、半導体チップCP1の各側面SM1,SM2,SM3,SM4は、半導体チップCP1の辺とみなすこともできる。
【0048】
また、半導体チップCP2の表面は、四角形状の平面形状を有している(図3および図9参照)。このため、半導体チップCP2は、半導体チップCP2の表面と半導体チップCP2の裏面とを連結する4つの側面SM5,SM6,SM7,SM8を有している。すなわち、半導体チップCP2は、一方の主面である表面と、表面とは反対側の主面である裏面と、表面および裏面に交差する側面SM5,SM6,SM7,SM8と、を有している。ここで、半導体チップCP2において、側面SM5と側面SM7とは互いに反対側に位置し、側面SM6と側面SM8とは互いに反対側に位置し、側面SM5と側面SM7とは互いに平行で、側面SM6と側面SM8とは互いに平行で、側面SM5は側面SM6,SM8と直交し、側面SM7は側面SM6,SM8と直交している。なお、平面視において、半導体チップCP2の各側面SM5,SM6,SM7,SM8は、半導体チップCP2の辺とみなすこともできる。
【0049】
半導体チップCP1および半導体チップCP2は、半導体チップCP1の側面SM3と半導体チップCP2の側面SM5とが対向するように、ダイパッドDPの上面上に搭載されている(図3および図9参照)。互いに対向する半導体チップCP1の側面SM3と半導体チップCP2の側面SM5とは、略平行とすることができる。
【0050】
半導体チップCP1において、側面SM1は、封止部MRの側面MRc1やダイパッドDPの辺DH1に沿った側面であり、側面SM2は、封止部MRの側面MRc2やダイパッドDPの辺DH2に沿った側面である。また、半導体チップCP1において、側面SM3は、封止部MRの側面MRc3やダイパッドDPの辺DH3に沿った側面であり、側面SM4は、封止部MRの側面MRc4やダイパッドDPの辺DH4に沿った側面である。また、半導体チップCP2において、側面SM5は、封止部MRの側面MRc1やダイパッドDPの辺DH1に沿った側面であり、側面SM6は、封止部MRの側面MRc2やダイパッドDPの辺DH2に沿った側面である。また、半導体チップCP2において、側面SM7は、封止部MRの側面MRc3やダイパッドDPの辺DH3に沿った側面であり、側面SM8は、封止部MRの側面MRc4やダイパッドDPの辺DH4に沿った側面である。
【0051】
ダイパッドDPの上面上において、半導体チップCP1,CP2のうち、半導体チップCP1が封止部MRの側面MRc1に近い側に配置され、半導体チップCP2が封止部MRの側面MRc3に近い側に配置されている。すなわち、ダイパッドDPの上面上において、半導体チップCP1,CP2のうち、半導体チップCP1がダイパッドDPの辺DH1に近い側に配置され、半導体チップCP2がダイパッドDPの辺DH3に近い側に配置されている。
【0052】
平面視において、半導体チップCP1の側面SM1は、封止部MRの側面MRc1側に配置された複数のリードLDのインナリード部と対向し、半導体チップCP1の側面SM2は、封止部MRの側面MRc2側に配置された複数のリードLDのインナリード部と対向している。また、半導体チップCP1の側面SM3は、半導体チップCP2の側面SM5と対向し、半導体チップCP1の側面SM4は、封止部MRの側面MRc4側に配置された複数のリードLDのインナリード部と対向している。また、平面視において、半導体チップCP2の側面SM5は、半導体チップCP1の側面SM3と対向し、半導体チップCP2の側面SM6は、封止部MRの側面MRc2側に配置された複数のリードLDのインナリード部と対向している。また、半導体チップCP2の側面SM7は、封止部MRの側面MRc3側に配置された複数のリードLDのインナリード部と対向し、半導体チップCP2の側面SM8は、封止部MRの側面MRc4側に配置された複数のリードLDのインナリード部と対向している。
【0053】
半導体チップCP1,CP2の複数のパッド電極P1,P2と、複数のリードLDと、が複数のワイヤ(ボンディングワイヤ)BWを介してそれぞれ電気的に接続され、また、半導体チップCP1の複数のパッド電極P1と半導体チップCP2の複数のパッド電極P2とが、複数のワイヤBWを介してそれぞれ電気的に接続されている。
【0054】
つまり、半導体チップCP1の複数のパッド電極P1は、ワイヤBWを介してリードLDに電気的に接続されたパッド電極P1と、ワイヤBWを介して半導体チップCP2のパッド電極P2に電気的に接続されたパッド電極P1とからなる。また、半導体チップCP2の複数のパッド電極P2は、ワイヤBWを介してリードLDに電気的に接続されたパッド電極P2と、ワイヤBWを介して半導体チップCP1のパッド電極P1に電気的に接続されたパッド電極P2とからなる。また、半導体装置PKGは、複数のワイヤBWを有しているが、それら複数のワイヤBWは、半導体チップCP1のパッド電極P1とリードLDとを電気的に接続するワイヤBWと、半導体チップCP2のパッド電極P2とリードLDとを電気的に接続するワイヤBWと、半導体チップCP1のパッド電極P1と半導体チップCP2のパッド電極P2とを電気的に接続するワイヤBWとからなる。
【0055】
なお、半導体チップCP1の表面に形成された複数のパッド電極P1のうち、側面SM1に沿って配置された複数のパッド電極P1は、封止部MRの側面MRc1側に配置された複数のリードLDに、複数のワイヤBWを介してそれぞれ電気的に接続されている。また、半導体チップCP1の表面に形成された複数のパッド電極P1のうち、側面SM2に沿って配置された複数のパッド電極P1は、封止部MRの側面MRc2側に配置された複数のリードLDに、複数のワイヤBWを介してそれぞれ電気的に接続されている。また、半導体チップCP1の表面に形成された複数のパッド電極P1のうち、側面SM4に沿って配置された複数のパッド電極P1は、封止部MRの側面MRc4側に配置された複数のリードLDに、複数のワイヤBWを介してそれぞれ電気的に接続されている。また、半導体チップCP2の表面に形成された複数のパッド電極P2のうち、側面SM6に沿って配置された複数のパッド電極P2は、封止部MRの側面MRc2側に配置された複数のリードLDに、複数のワイヤBWを介してそれぞれ電気的に接続されている。また、半導体チップCP2の表面に形成された複数のパッド電極P2のうち、側面SM7に沿って配置された複数のパッド電極P2は、封止部MRの側面MRc3側に配置された複数のリードLDに、複数のワイヤBWを介してそれぞれ電気的に接続されている。また、半導体チップCP2の表面に形成された複数のパッド電極P2のうち、側面SM8に沿って配置された複数のパッド電極P2は、封止部MRの側面MRc4側に配置された複数のリードLDに、複数のワイヤBWを介してそれぞれ電気的に接続されている。また、半導体チップCP1の表面に形成された複数のパッド電極P1のうちの側面SM3に沿って配置された複数のパッド電極P1と、半導体チップCP2の表面に形成された複数のパッド電極P2のうちの側面SM5に沿って配置された複数のパッド電極P2とは、複数のワイヤBWを介してそれぞれ電気的に接続されている。
【0056】
また、半導体チップCP1の表面に形成された複数のパッド電極P1は、複数のソース用パッド電極P1Sを含んでいる(図9参照)。半導体チップCP1の表面において、ソース用パッド電極P1Sは、側面SM1に沿って複数配置されており、それぞれ、封止部MRの側面MRc1側に配置されたリードLDにワイヤBWを介して電気的に接続されている。このため、ソース用パッド電極P1Sは、ワイヤBWを介してリードLDに電気的に接続されたパッド電極P1に含まれている。ソース用パッド電極P1Sは、ソース用のパッド電極(パッド、ボンディングパッド)であり、半導体チップCP1内に形成されたパワートランジスタ(後述のパワーMOSFETQ1に対応)のソースに電気的に接続されている。ソース用パッド電極P1Sは、半導体チップCP1の表面において、側面SM1に沿って複数配置することができるが、側面SM1からある程度離間して配置することもできる。
【0057】
ワイヤBWは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤBWは、金属からなるため、金属線(金属細線)とみなすこともできる。ワイヤBWは、封止部MR内に封止されており、封止部MRから露出されない。各リードLDにおいて、ワイヤBWの接続箇所は、封止部MR内に位置するインナリード部である。
【0058】
半導体装置PKGが有する複数のワイヤBW(図2に示されるワイヤBWに対応)において、全てのワイヤBWを同じ太さ(直径)にすることもできる。しかしながら、半導体装置PKGが有する複数のワイヤBW(図2に示されるワイヤBWに対応)において、半導体チップCP1のソース用パッド電極P1SとリードLDとを接続するワイヤBWの太さ(直径)を、他のワイヤBWの太さ(直径)より大きくすれば、より好ましい。
【0059】
すなわち、半導体チップCP1のソース用パッド電極P1SとリードLDとを接続するワイヤBWは、他のワイヤBWに比べて大きな電流が流れるため、太さ(直径)を大きくすることで、抵抗を低減して損失を少なくすることができる。一方、半導体チップCP1のソース用パッド電極P1SとリードLDとを接続するワイヤBW以外のワイヤBWについては、それほど大きな電流は流れないため、ワイヤBWの太さ(直径)を小さくすることで、そのワイヤBWに接続されるパッド電極P1,P2の寸法を小さくすることが可能になり、半導体チップCP1,CP2の小型化に有利となる。
【0060】
ワイヤBWとしては、金(Au)ワイヤ、銅(Cu)ワイヤ、アルミニウム(Al)ワイヤ、あるいは銀(Ag)ワイヤなどを好適に用いることができる。
【0061】
<半導体装置の製造工程について>
次に、上記図1図10に示される半導体装置PKGの製造工程(組立工程)について説明する。図11は、上記図1図10に示される半導体装置PKGの製造工程を示すプロセスフロー図である。図12図16は、半導体装置PKGの製造工程中の断面図である。なお、図12図16には、上記図6に相当する断面が示されている。
【0062】
半導体装置PKGを製造するには、まず、リードフレームLFおよび半導体チップCP1,CP2を準備する(図11のステップS1)。
【0063】
図12に示されるように、リードフレームLFは、フレーム枠(図示せず)と、フレーム枠に連結された複数のリードLDと、フレーム枠に複数の吊りリードTLを介して連結されたダイパッドDPとを、一体的に有している。
【0064】
ステップS1では、リードフレームLFの準備と、半導体チップCP1の準備と、半導体チップCP2の準備とは、いずれの順序で行ってもよく、また、同時に行ってもよい。
【0065】
次に、図13に示されるように、半導体チップCP1,CP2のダイボンディング工程を行って、リードフレームのダイパッドDP上に半導体チップCP1を導電性の接合材BD1を介して搭載して接合し、かつ、リードフレームのダイパッドDP上に半導体チップCP2を絶縁性の接合材BD2を介して搭載して接合する(図11のステップS2)。半導体チップCP1の裏面には裏面電極BEが形成されているため、ステップS2では、半導体チップCP1の裏面電極BEが、導電性の接合材BD1を介してダイパッドDPに接合される。
【0066】
なお、ステップS2では、ダイパッドDPの薄肉部DP1上に半導体チップCP1を接合材BD1を介して搭載し、ダイパッドDPの厚肉部DP2上に半導体チップCP2を接合材BD2を介して搭載する。
【0067】
ステップS2のダイボンディング工程が行われた後、図14に示されるように、ワイヤボンディング工程を行う(図11のステップS3)。
【0068】
このステップS3では、半導体チップCP1の複数のパッド電極P1とリードフレームLFの複数のリードLDとの間、半導体チップCP2の複数のパッド電極P2とリードフレームLFの複数のリードLDとの間、および、半導体チップCP1の複数のパッド電極P1と半導体チップCP2の複数のパッド電極P2との間を、複数のワイヤBWを介してそれぞれ電気的に接続する。
【0069】
次に、モールド工程(樹脂成形工程)による樹脂封止を行って、図15に示されるように、半導体チップCP1,CP2およびそれに接続された複数のワイヤBWを封止部MRによって封止する(図11のステップS4)。このステップS4のモールド工程によって、半導体チップCP1,CP2、ダイパッドDP、複数のリードLDのインナリード部、複数のワイヤBWおよび吊りリードTLを封止する封止部MRが形成される。
【0070】
次に、封止部MRから露出しているリードLDのアウタリード部に必要に応じてめっき処理を施してから、封止部MRの外部において、リードLDおよび吊りリードTLを所定の位置で切断して、リードフレームLFのフレーム枠から分離する(図11のステップS5)。
【0071】
次に、図16に示されるように、封止部MRから突出するリードLDのアウタリード部を折り曲げ加工(リード加工、リード成形)する(図11のステップS6)。
【0072】
このようにして、上記図1図10に示されるような半導体装置PKGが製造される。
【0073】
<半導体装置の回路構成について>
次に、図17を参照しながら、半導体装置PKGの回路構成について説明する。図17は、半導体装置PKGの回路図(回路ブロック図)である。
【0074】
上述のように、本実施の形態の半導体装置PKGは、半導体チップCP1,CP2を内蔵している。半導体チップCP1内には、パワートランジスタとしてのパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)Q1と、パワーMOSFETQ1に流れる電流を検知するためのセンスMOSFETQ2と、制御回路CLCとが形成されている。パワーMOSFETQ1は、スイッチ用のパワートランジスタとして機能することができる。
【0075】
なお、本願において、MOSFETというときは、ゲート絶縁膜に酸化膜(酸化シリコン膜)を用いたMISFET(Metal Insulator Semiconductor Field Effect Transistor:MIS型電界効果トランジスタ)だけでなく、酸化膜(酸化シリコン膜)以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。
【0076】
制御回路CLCは、パワーMOSFETQ1およびセンスMOSFETQ2を駆動するドライバ回路(駆動回路)を含んでいる。このため、制御回路CLCは、半導体チップCP1の外部から制御回路CLCに供給された信号に応じて、パワーMOSFETQ1のゲート(後述のゲート電極8に対応)の電位を制御し、パワーMOSFETQ1の動作を制御することができる。すなわち、パワーMOSFETQ1のゲートは、制御回路CLCに接続されており、制御回路CLCからパワーMOSFETQ1のゲートにオン信号(パワーMOSFETQ1をオン状態とするゲート電圧)を供給することで、パワーMOSFETQ1をオン状態とすることができるようになっている。
【0077】
制御回路CLCからパワーMOSFETQ1のゲートにオン信号を供給することでパワーMOSFETQ1がオン状態になると、電源BATの電圧がパワーMOSFETQ1から出力されて負荷LODに供給される。制御回路CLCからパワーMOSFETQ1のゲートにオフ信号を供給する(あるいはオン信号の供給を停止する)ことでパワーMOSFETQ1がオフ状態になると、電源BATから負荷LODへの電圧の供給が停止される。このような半導体チップCP1のパワーMOSFETQ1のオン/オフの制御は、半導体チップCP1の制御回路CLCによって行われる。
【0078】
このように、半導体装置PKGは、電源BATから負荷LODへの電圧の印加のオン・オフの切換を行う、スイッチ用の半導体装置として機能することができる。また、半導体チップCP1のパワーMOSFETQ1はスイッチング素子として機能することができる。また、パワーMOSFETQ1の出力が負荷LODに供給されるため、パワーMOSFETQ1は出力回路とみなすこともできる。また、負荷LODとしては、スイッチ用の半導体装置PKGを介して電源BATに接続することが望まれる任意の電子装置または電子部品を適用することができる。例えば、モータ、ランプあるいはヒータなどを、負荷LODとして用いることができる。
【0079】
また、半導体装置PKGの半導体チップCP1内には、電流検知用のセンスMOSFETQ2が設けられている。パワーMOSFETQ1に流れる電流はセンスMOSFETQ2により検知され、センスMOSFETQ2を流れる電流に応じて、パワーMOSFETQ1が制御される。例えば、センスMOSFETQ2を流れる電流により、パワーMOSFETQ1に過剰な電流(規定値以上の電流)が流れていると判断(検知)したときには、制御回路CLCは、パワーMOSFETQ1のゲート電圧を制御して、パワーMOSFETQ1の電流を所定値以下に制限したり、あるいは、パワーMOSFETQ1を強制的にオフしたりする。これにより、パワーMOSFETQ1に過剰な電流が流れるのを防止することができ、半導体装置PKGおよびそれを用いた電子装置を保護することができる。
【0080】
センスMOSFETQ2は、ドレインおよびゲートがパワーMOSFETQ1と共通とされている。すなわち、半導体チップCP1内に形成されたパワーMOSFETQ1のドレインとセンスMOSFETQ2のドレインとは、いずれも半導体チップCP1の上記裏面電極BEに電気的に接続されているため、互いに電気的に接続されている。このため、半導体チップCP1の上記裏面電極BEは、パワーMOSFETQ1およびセンスMOSFETQ2のドレイン用の裏面電極である。
【0081】
パワーMOSFETQ1およびセンスMOSFETQ2のドレインが接続された半導体チップCP1の裏面電極BEは、半導体装置PKGの端子TE1に接続されている。上記ダイパッドDPがこの端子TE1に対応している。半導体装置PKGの端子TE1(すなわちダイパッドDP)から、上記接合材BD1および半導体チップCP1の裏面電極BEを介して、センスMOSFETQ2のドレインおよびパワーMOSFETQ1のドレインに同じ電位が供給されるようになっている。端子TE1(ダイパッドDP)は、半導体装置PKGの外部に配置された電源(バッテリ)BATと接続されているため、電源BATの電圧が、半導体装置PKGの端子TE1(すなわちダイパッドDP)から、上記接合材BD1および半導体チップCP1の裏面電極BEを介して、パワーMOSFETQ1のドレインおよびセンスMOSFETQ2のドレインに供給される。
【0082】
また、センスMOSFETQ2とパワーMOSFETQ1とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートが制御回路CLCに接続されて、制御回路CLCからセンスMOSFETQ2のゲートおよびパワーMOSFETQ1のゲートに同じゲート信号(ゲート電圧)が入力されるようになっている。具体的には、半導体チップCP1内に形成されたセンスMOSFETQ2のゲート(ゲート電極)とパワーMOSFETQ1のゲート(ゲート電極)は、半導体チップCP1の内部配線を介して、半導体チップCP1内の制御回路CLCに電気的に接続されている。
【0083】
一方、センスMOSFETQ2のソースはパワーMOSFETQ1のソースと共通ではなく、パワーMOSFETQ1のソースとセンスMOSFETQ2のソースとの間は短絡されていない。
【0084】
パワーMOSFETQ1のソースは、半導体装置PKGの端子TE2に接続され、この端子TE2には、半導体装置PKGの外部に配置された負荷LODに接続されている。すなわち、パワーMOSFETQ1のソースは、負荷LODに接続されている。半導体装置PKGが有する複数のリードLDのうち、半導体チップCP1のソース用パッド電極P1SにワイヤBWを介して電気的に接続されたリードLDが、この端子TE2に対応している。具体的には、半導体チップCP1内に形成されたパワーMOSFETQ1のソースは、半導体チップCP1の内部配線を介して、半導体チップCP1のソース用パッド電極P1Sに電気的に接続され、このソース用パッド電極P1Sは、ワイヤBWを介して端子TE2(リードLD)に電気的に接続され、この端子TE2(リードLD)に、負荷LODが接続されている。このため、制御回路CLCからパワーMOSFETQ1のゲートにオン信号を供給することでパワーMOSFETQ1がオン状態(導通状態)になると、電源BATの電圧が、オン状態のパワーMOSFETQ1を介して、負荷LODに供給されることになる。
【0085】
一方、センスMOSFETQ2のソースは、制御回路CLCに接続されている。具体的には、半導体チップCP1内に形成されたセンスMOSFETQ2のソースは、半導体チップCP1の内部配線を介して、半導体チップCP1内の制御回路CLCに電気的に接続されている。
【0086】
なお、図17において、符合のD1はパワーMOSFETQ1のドレインを示し、符号のS1はパワーMOSFETQ1のソースを示し、符合のD2はセンスMOSFETQ2のドレインを示し、符号のS2はセンスMOSFETQ2のソースを示している。
【0087】
センスMOSFETQ2は、パワーMOSFETQ1とともに、半導体チップCP1内に形成されており、このセンスMOSFETQ2は、半導体チップCP1内でパワーMOSFETQ1とカレントミラー回路を構成するように形成され、例えば、パワーMOSFETQ1の1/20000のサイズを備えている。このサイズ比は必要に応じて変更可能である。
【0088】
また、半導体チップCP1内に形成された制御回路CLCは、半導体チップCP1の内部配線を介して、半導体チップCP1の複数のパッド電極P1のうちのいくつかのパッド電極P1に電気的に接続されている。半導体チップCP1の複数のパッド電極P1は、入力用のパッド電極、出力用のパッド電極およびグランド用のパッド電極を含んでおり、これらのパッド電極P1から、制御回路CLCに信号(入力信号)やグランド電位が入力または供給され、また、制御回路CLCから出力された信号(出力信号)が、これらのパッド電極P1から出力される。
【0089】
半導体チップCP1の各パッド電極P1は、ワイヤBWを介して、リードLDまたは半導体チップCP2のパッド電極P2に電気的にされている。すなわち、半導体チップCP1のパッド電極P1には、ワイヤBWを介してリードLDに電気的にされたパッド電極P1と、ワイヤBWを介して半導体チップCP2のパッド電極P2に電気的にされたパッド電極P1とがある。
【0090】
半導体チップCP2は、マイコンチップ(制御用チップ)であり、半導体チップCP1の動作を制御する制御用の半導体チップとして機能することができる。
【0091】
図17では、半導体チップCP2内の回路は示していないが、実際には、半導体チップCP2内には、半導体チップCP1(半導体チップCP1内の回路)を制御する回路が形成されている。すなわち、半導体チップCP1内に形成された制御回路CLCを制御する回路が、半導体チップCP2内に形成されている。
【0092】
半導体チップCP2の内部回路は、半導体チップCP2の内部配線を介して、半導体チップCP2の複数のパッド電極P2に電気的に接続されている。半導体チップCP2の各パッド電極P2は、ワイヤBWを介して、リードLDまたは半導体チップCP1のパッド電極P1に電気的にされている。すなわち、半導体チップCP2のパッド電極P2には、ワイヤBWを介してリードLDに電気的にされたパッド電極P2と、ワイヤBWを介して半導体チップCP1のパッド電極P1に電気的にされたパッド電極P2とがある。
【0093】
半導体チップCP2にワイヤBWを介して接続された複数のリードLDは、入力用のリード、出力用のリードおよびグランド用のリードを含んでおり、これらのリードLDから、半導体チップCP2の内部回路に信号(入力信号)やグランド電位が入力または供給され、また、半導体チップCP2の内部回路から出力された信号(出力信号)が、これらのリードLDから出力される。
【0094】
半導体チップCP2にワイヤBWを介して接続された複数のリードLDのいずれかは、半導体装置PKGの外部に配置された電源BATにレギュレータREGを介して接続されている。電源BATの電圧は、レギュレータREGで半導体チップCP2の電源電圧として相応しい電圧に変換されてから、レギュレータREGが接続されたリードLDに供給され、そのリードLDに接続されたワイヤBWを介して半導体チップCP2に供給されるようになっている。
【0095】
半導体チップCP2の複数のパッド電極P2のうちのいくつかのパッド電極P2は、半導体チップCP1の複数のパッド電極P1のうちのいくつかのパッド電極P1と、それぞれワイヤBWを介して電気的に接続されている。半導体チップCP2の内部回路を、半導体チップCP2のパッド電極P2、ワイヤBW(パッド電極P1,P2間を接続するワイヤBW)および半導体チップCP1のパッド電極P1を介して、半導体チップCP1の内部回路(例えば制御回路CLC)に電気的に接続することができる。
【0096】
また、半導体チップCP2に電気的に接続されたリードLDと、半導体チップCP1に電気的に接続されたリードLDとを、半導体装置PKGの外部において電気的に接続することも可能である。例えば、半導体装置PKGを配線基板(実装基板)に実装し、この配線基板において、半導体チップCP2に電気的に接続されたリードLDと、半導体チップCP1に電気的に接続されたリードLDとを、その配線基板の配線などを介して電気的に接続することができる。これにより、半導体チップCP2の内部回路を、半導体装置PKGの外部の配線(例えば半導体装置PKGを実装した配線基板の配線)などを経由して、半導体チップCP1の内部回路(例えば制御回路CLC)に電気的に接続することもできる。
【0097】
ここで、半導体チップCP1の内部回路とは、半導体チップCP1内に形成された回路に対応し、半導体チップCP2の内部回路とは、半導体チップCP2内に形成された回路に対応する。半導体チップCP1の内部配線とは、半導体チップCP1内に形成された配線に対応し、半導体チップCP2の内部配線とは、半導体チップCP2内に形成された配線に対応する。
【0098】
<半導体チップの構造について>
次に、半導体チップCP1の構造について説明する。
【0099】
図18は、半導体チップCP1の要部断面図であり、半導体チップCP1において、上記パワーMOSFETQ1を構成するトランジスタが形成されている領域(パワーMOSFET形成領域)の要部断面図が示されている。
【0100】
ここで、半導体チップCP1において、上記パワーMOSFETQ1を構成するトランジスタが形成されている領域(平面領域)を、パワーMOSFET形成領域と称することとする。また、半導体チップCP1において、上記センスMOSFETQ2を構成するトランジスタが形成されている領域(平面領域)を、センスMOSFET形成領域と称することとする。また、半導体チップCP1において、上記制御回路CLCが形成されている領域(平面領域)を、制御回路形成領域と称することとする。半導体チップCP1,CP2は、半導体チップCP1のパワーMOSFET形成領域より半導体チップCP1の制御回路形成領域が半導体チップCP2に近くなるように、上記ダイパッドDP上に並んで配置されている。
【0101】
半導体チップCP1において、上記パワーMOSFETQ1を構成するトランジスタが形成されている領域(パワーMOSFET形成領域)の構造について、図18を参照して説明する。なお、図18は、パワーMOSFET形成領域の断面構造を図示しているが、センスMOSFET形成領域の断面構造も、図18の構造と基本的には同じであるが、センスMOSFET形成領域では、後述のソース配線M2Sは、保護膜13で覆われており、露出されていない。
【0102】
上記パワーMOSFETQ1は、半導体チップCP1を構成する半導体基板1の主面に形成されている。
【0103】
図18に示されるように、半導体チップCP1を構成する半導体基板1は、例えばヒ素(As)などのn型の不純物が導入されたn型の単結晶シリコンなどからなる。半導体基板1として、n型の単結晶シリコン基板からなる基板本体上にそれより低不純物濃度のn型の単結晶シリコンからなるエピタキシャル層(半導体層)を形成した半導体基板(いわゆるエピタキシャルウエハ)を用いることも可能である。
【0104】
半導体基板1の主面には、例えば酸化シリコンなどからなるフィールド絶縁膜(図示せず)が形成されている。
【0105】
パワーMOSFET形成領域において、フィールド絶縁膜で囲まれた活性領域に、パワーMOSFETQ1を構成する複数の単位トランジスタセルが形成されており、パワーMOSFETQ1は、パワーMOSFET形成領域に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスMOSFET形成領域において、フィールド絶縁膜で囲まれた活性領域に、センスMOSFETQ2を構成する複数の単位トランジスタセルが形成されており、センスMOSFETQ2は、センスMOSFET形成領域に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。
【0106】
パワーMOSFET形成領域に形成される個々の単位トランジスタセルと、センスMOSFET形成領域に形成される個々の単位トランジスタセルとは、基本的には同じ構造を有しているが、パワーMOSFET形成領域とセンスMOSFET形成領域とは、その面積が相違しており、センスMOSFET形成領域の面積はパワーMOSFET形成領域の面積より小さい。このため、単位トランジスタセルの接続数は、パワーMOSFETQ1とセンスMOSFETQ2とで異なり、センスMOSFETQ2を構成する並列接続された単位トランジスタセルの数は、パワーMOSFETQ1を構成する並列接続された単位トランジスタセルの数より少ない。このため、センスMOSFETQ2とパワーMOSFETQ1とでソース電位が同じであれば、センスMOSFETQ2には、パワーMOSFETQ1に流れる電流より小さな電流が流れるようになっている。パワーMOSFET形成領域およびセンスMOSFET形成領域の各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のMOSFETで形成されている。
【0107】
半導体基板1は、上記単位トランジスタセルのドレイン領域としての機能を有している。半導体基板1(半導体チップCP1)の裏面全体に、ドレイン用の裏面電極(裏面ドレイン電極、ドレイン電極)BEが形成されている。この裏面電極BEは、例えば半導体基板1の裏面から順にチタン(Ti)層、ニッケル(Ni)層および金(Au)層を積み重ねて形成されている。上記半導体装置PKGにおいては、半導体チップCP1のこの裏面電極BEは、上記接合材BD1を介して上記ダイパッドDPに接合されて電気的に接続される。
【0108】
また、パワーMOSFET形成領域およびセンスMOSFET形成領域において、半導体基板1中に形成されたp型の半導体領域3は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp型の半導体領域3の上部に形成されたn型の半導体領域4は、上記単位トランジスタセルのソース領域としての機能を有している。従って、n型の半導体領域4はソース用の半導体領域である。また、p型の半導体領域3の上部であってn型の半導体領域4の隣接間に、p型の半導体領域5が形成されている。このp型の半導体領域5の不純物濃度は、p型の半導体領域3の不純物濃度より高い。
【0109】
また、パワーMOSFET形成領域およびセンスMOSFET形成領域において、半導体基板1には、その主面から半導体基板1の厚さ方向に延びる溝(トレンチ)6が形成されている。溝6は、n型の半導体領域4の上面からn型の半導体領域4およびp型の半導体領域3を貫通し、その下層の半導体基板1中で終端するように形成されている。この溝6の底面および側面には、酸化シリコンなどからなるゲート絶縁膜7が形成されている。また、溝6内には、ゲート絶縁膜7を介して、ドープトポリシリコンなどからなるゲート電極8が埋め込まれている。ゲート電極8は、上記単位トランジスタセルのゲート電極としての機能を有している。
【0110】
半導体基板1の主面上には、ゲート電極8を覆うように、層間絶縁膜9が形成されている。層間絶縁膜9には、コンタクトホール(貫通孔)が形成され、層間絶縁膜9に形成された各コンタクトホールには、導電性のプラグ10が埋め込まれている。
【0111】
プラグ10が埋めこまれた層間絶縁膜9上には、配線M1が形成されている。配線M1は、第1層目の配線層の配線である。
【0112】
層間絶縁膜9上には、配線M1を覆うように、層間絶縁膜11が形成されている。層間絶縁膜11には、スルーホール(貫通孔)が形成され、層間絶縁膜11に形成された各スルーホールには、導電性のプラグ12が埋め込まれている。
【0113】
プラグ12が埋めこまれた層間絶縁膜11上には、配線M2およびパッド電極P1が形成されている。配線M2は、第2層目の配線層の配線である。
【0114】
配線M1は、導電膜からなるが、具体的には金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。同様に、配線M2およびパッド電極P1は、導電膜からなるが、具体的には金属膜からり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。
【0115】
配線M1は、ゲート配線(図示せず)とソース配線M1Sとを含んでいる。配線M2は、ゲート配線(図示せず)とソース配線M2Sとを含んでいる。
【0116】
ソース用のn型の半導体領域4は、半導体領域4上に配置されたプラグ10を介して、ソース配線M1Sに電気的に接続され、そのソース配線M1Sに、p型の半導体領域5が、半導体領域5上に配置されたプラグ10を介して電気的に接続されている。すなわち、互いに隣り合う半導体領域4と半導体領域5とは、それぞれプラグ10を介して共通のソース配線M1Sに電気的に接続されている。そして、このソース配線M1Sは、ソース配線M1Sとソース配線M2Sとの間に配置されたプラグ12を介して、ソース配線M2Sと電気的に接続されている。
【0117】
型の半導体領域5は、p型の半導体領域3と同じ導電型でかつp型の半導体領域3と接しているため、p型の半導体領域5はp型の半導体領域3と電気的に接続されている。このため、ソース配線M2Sは、プラグ12、ソース配線M1Sおよびプラグ10を通じて、ソース用のn型の半導体領域4と電気的に接続されるとともに、チャネル形成用のp型の半導体領域3にも電気的に接続されている。
【0118】
パワーMOSFETQ1のソース(パワーMOSFET形成領域の半導体領域4)に電気的に接続されたソース配線M2Sは、パワーMOSFET形成領域のほぼ全体に形成されており、一部が保護膜13の開口部14から露出され、そのソース配線M2Sの露出部によって上記ソース用パッド電極P1Sが形成されている。
【0119】
また、センスMOSFETQ2のソース(センスMOSFET形成領域の半導体領域4)に電気的に接続されたソース配線M2Sは、センスMOSFET形成領域のほぼ全体に形成されており、保護膜13によって覆われているため、露出されない。センスMOSFETQ2のソースに電気的に接続されたソース配線M1S,M2Sは、半導体チップCP1内に形成された制御回路CLCに電気的に接続されている。パワーMOSFETQ1のソースに電気的に接続されたソース配線M1S,M2Sと、センスMOSFETQ2のソースに電気的に接続されたソース配線M1S,M2Sとは、電気的に接続されておらず、分離されている。
【0120】
また、パワーMOSFET形成領域およびセンスMOSFET形成領域に形成されている複数のゲート電極8は、互いに電気的に接続されるとともに、プラグ10、配線M1のうちのゲート配線(図示せず)、プラグ12、および配線M2のうちのゲート配線(図示せず)を介して、半導体チップCP1内に形成された制御回路CLCに電気的に接続されている。
【0121】
層間絶縁膜11上に、配線M2およびパッド電極を覆うように、絶縁性の保護膜13が形成されている。保護膜13は、例えば、ポリイミド樹脂などの樹脂膜からなる。この保護膜13は、半導体チップCP1の最上層の膜である。保護膜13には複数の開口部14が形成されており、各開口部14からは、パッド電極P1を構成する導体パターンの一部あるいはソース配線M2Sの一部が露出されている。但し、上記ソース用パッド電極P1Sは、保護膜13の開口部14から露出するソース配線M2Sによって形成され、上記ソース用パッド電極P1S以外のパッド電極P1は、配線M2と同層に形成された導体パターン(パッド電極P1電極用の導体パターン)によって形成されている。上記ソース用パッド電極P1S以外のパッド電極P1を構成する導体パターン(図32では図示されない)は、配線M2と同層に同工程で形成されており、例えば四角形状の平面形状を有している。開口部14から露出するパッド電極P1(ソース用パッド電極P1Sも含む)の表面には、メッキ法などで金属層(図示せず)を形成する場合もある。
【0122】
また、上記図9において、上記パワーMOSFETQ1のソース用のパッド電極である複数のソース用パッド電極P1Sは、最上層の保護膜13によって互いに分離されているが、ソース配線M2Sやソース配線M1Sを通じて互いに電気的に接続されている。
【0123】
このような構成の半導体チップCP1においては、上記パワーMOSFETQ1およびセンスMOSFETQ2の単位トランジスタの動作電流は、ドレイン用のn型の半導体基板1とソース用のn型の半導体領域4との間をゲート電極8の側面(すなわち、溝6の側面)に沿って半導体基板1の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップCP1の厚さ方向に沿って形成される。
【0124】
このように、半導体チップCP1は、トレンチ型ゲート構造を有する縦型のMOSFETが形成された半導体チップであり、上記パワーMOSFETQ1およびセンスMOSFETQ2は、それぞれ、トレンチゲート型MISFETによって形成されている。ここで、縦型のMOSFETとは、ソース・ドレイン間の電流が、半導体基板の厚さ方向(半導体基板の主面に略垂直な方向)に流れるMOSFETに対応する。
【0125】
また、半導体チップCP1において、制御回路形成領域には、上記制御回路CLCを構成する複数のトランジスタや配線M1,M2が形成されているが、ここではその図示および説明は省略する。
【0126】
また、半導体チップCP1は、上記パワーMOSFETQ1を複数内蔵することもできる。
【0127】
<検討例について>
図19は、本発明者が検討した第1検討例の半導体装置(半導体パッケージ)PKG101の断面図であり、上記図6に相当する断面図が示されている。
【0128】
図19に示される第1検討例の半導体装置PKG101は、主として以下の点が、本実施の形態の半導体装置PKGと相違している。
【0129】
すなわち、図19に示される第1検討例の半導体装置PKG101は、2つのダイパッドDP101,DP102を有しており、そのうちの一方のダイパッドDP101上に、半導体チップCP1に相当する半導体チップCP101が接合材BD1を介して搭載され、他方のダイパッドDP102上に、半導体チップCP2に相当する半導体チップCP102が接合材BD2を介して搭載されている。ダイパッドDP101とダイパッドDP102とは、一体的に形成されたものではなく、電気的に分離されている。すなわち、ダイパッドDP101,DP102は、封止部MRに封止されているが、ダイパッドDP101とダイパッドDP102とは、間に封止部MRの一部が介在することで、電気的に分離されている。また、封止部MRの裏面では、ダイパッドDP101,DP102の各下面が露出されている。
【0130】
本実施の形態や第1検討例の半導体装置とは異なり、半導体チップCP101,CP102を同じ半導体パッケージに内蔵させるのではなく、半導体チップCP101を内蔵する半導体パッケージと、半導体チップCP102を内蔵する半導体パッケージとを、別々に用意する場合、そのような半導体パッケージを用いて製造する電子装置において、必要な部品点数が多くなる。このため、製造コストの増加を招いてしまい、また、電子装置の小型化に不利である。
【0131】
それに対して、図19に示される第1検討例の半導体装置PKG101では、半導体装置PKG101内に、半導体チップCP101と半導体チップCP102とを内蔵させている。このため、半導体装置PKG101を用いて製造する電子装置において、必要な部品点数を低減することができる。このため、電子装置の製造コストの低下を図ることができ、また、電子装置の小型化を図ることができる。
【0132】
しかしながら、このような第1検討例の半導体装置PKG101においては、次のような課題が生じてしまう。
【0133】
すなわち、半導体チップCP101搭載用のダイパッドDP101と、半導体チップCP102搭載用のダイパッドDP102とがそれぞれ必要になり、ダイパッドDP101とダイパッドDP102とを封止部MRによって離間させる必要があるため、半導体装置PKG101の平面寸法が大きくなる。このため、半導体装置PKG101の小型化には不利となっている。
【0134】
また、ダイパッドDP101用の吊りリードと、ダイパッドDP102用の吊りリードとが、封止部MR内に存在することになるため、吊りリードの数が多い分、リードLDの数が減少してしまう。このため、半導体装置PKG101のピン数(リードLDの数)の増加に不利である。また、吊りリードの数が多くなることも、半導体装置PKG101の平面寸法の増大を招いてしまう。
【0135】
また、ダイパッドDP101とダイパッドDP102との間に挟まれた部分の封止部MRに応力が発生してクラックが生じる虞がある。これは、半導体装置PKG101の信頼性の低下を招いてしまう。
【0136】
図20は、本発明者が検討した第2検討例の半導体装置(半導体パッケージ)PKG201の断面図であり、上記図6および上記図19に相当する断面図が示されている。
【0137】
第2検討例の半導体装置PKG201では、半導体チップCP1に相当する半導体チップCP201と、半導体チップCP2に相当する半導体チップCP202とを、共通のダイパッドDP201上に搭載している。なお、ダイパッドDP201の厚さは均一であり、ダイパッドDP201における半導体チップCP201が搭載されている部分の厚さT201は、ダイパッドDP201における半導体チップCP202が搭載されている部分の厚さT202と同じである(すなわちT201=T202)。なお、このダイパッドDP201の厚さT201,T202は、本実施の形態のダイパッドDPの厚肉部DP2の厚さT2と同じに設定されている。
【0138】
半導体チップCP201,CP202を共通のダイパッドDP201上に搭載したことにより、図20に示される第2検討例の半導体装置PKG201は、図19に示される第1検討例の半導体装置PKG101に比べて、平面寸法を小さくすることができるため、半導体装置の小型化を図ることができる。また、図19に示される第1検討例の半導体装置PKG101に比べて、図20に示される第2検討例の半導体装置PKG201は、吊りリードの数を少なくすることができる。このため、半導体装置PKG201のピン数(リードLDの数)を増加させることができる。また、図19に示される第1検討例の半導体装置PKG101で生じ得る、ダイパッドDP101とダイパッドDP102との間に挟まれた部分の封止部MRにクラックが発生する懸念が、図20に示される第2検討例の半導体装置PKG201では無くなるので、半導体装置PKG201の信頼性を向上させることができる。
【0139】
しかしながら、このような第2検討例の半導体装置PKG201においては、次のような課題が生じてしまう。
【0140】
すなわち、共通のダイパッドDP201上に、半導体チップCP201と半導体チップCP202とが並んで配置されている場合、半導体チップCP201で生じた熱が、ダイパッドDP201を通じて半導体チップCP202に伝導してしまう。このため、半導体チップCP201で生じた熱の影響を、半導体チップCP202が受けやすくなってしまう。
【0141】
図20には、第2検討例の半導体装置PKG201において、半導体チップCP201で生じた熱の主とした伝導経路HK201,HK202を矢印で示してある。伝導経路HK201は、半導体チップCP201から接合材BD1を介してダイパッドDP201に伝わった熱が、ダイパッドDP201内を下方向に伝導して、ダイパッドDPの下面から半導体装置PKG201の外部(例えば半導体装置PKG201を実装した実装基板など)へ放熱される経路である。伝導経路HK202は、半導体チップCP201から接合材BD1を介してダイパッドDP201に伝わった熱が、ダイパッドDP201内を横方向に伝導して、半導体チップCP202側に伝導する経路である。この伝導経路HK202で伝わった熱は、ダイパッドDP201から接合材BD2を介して半導体チップCP202に伝わり、半導体チップCP202の温度上昇を招いてしまう。
【0142】
ここで、半導体チップCP201は、上記半導体チップCP1に相当するものであり、大電流が流れるパワートランジスタを内蔵しているため、発熱量が大きい。それに対して、半導体チップCP202は、上記半導体チップCP2に相当するものであり、半導体チップCP201を制御する半導体チップであり、そのようなパワートランジスタを内蔵しておらず、半導体チップCP201に流れる電流に比べて、半導体チップCP202に流れる電流は小さい。このため、半導体チップCP202の発熱量は、半導体チップCP201の発熱量より小さい。このため、半導体チップCP202は、自身が発生する熱量はそれほど大きくないため、自身の発熱による温度上昇はそれほど大きくないが、半導体チップCP201からダイパッドDP201を通じて半導体チップCP202側に伝導された熱(上記伝導経路HK202で伝導された熱)により、温度が余分に上昇してしまうため、半導体チップCP202の温度はかなり上昇してしまう。すなわち、図19の第1検討例の半導体装置PKG101の場合は、半導体チップCP101を搭載したダイパッドDP101と、半導体チップCP102を搭載したダイパッドDP102とが、封止部MRを介して分離されているため、半導体チップCP102は、半導体チップCP101の発熱の影響をそれほど受けずに済み、半導体チップCP102の温度上昇は、あまり大きくはなかった。しかしながら、図20の第2検討例の半導体装置PKG201の場合は、半導体チップCP201と半導体チップCP202とを共通のダイパッドDP201上に搭載したため、上記伝導経路HK202での熱伝導が生じてしまい、半導体チップCP202は、ダイパッドDP201を通じて、半導体チップCP201の発熱の影響を受けやすくなる。このため、半導体チップCP202の温度上昇が促進されてしまうのである。従って、図20の第2検討例の半導体装置PKG201の場合は、半導体チップCP201の発熱に起因して、半導体チップCP202の温度が上昇してしまう。半導体チップCP202の温度上昇は、半導体装置PKG201の信頼性や性能の低下につながるため、できるだけ抑制することが望ましい。
【0143】
<主要な特徴と効果について>
本実施の形態の半導体装置PKGは、ダイパッドDP(チップ搭載部)と、ダイパッドDP上に搭載された半導体チップCP1(第1半導体チップ)および半導体チップCP2(第2半導体チップ)と、半導体チップCP1、半導体チップCP2、およびダイパッドDPの少なくとも一部を封止する封止部MR(封止体)と、を備えている。
【0144】
ここで、半導体チップCP1は、パワートランジスタを含む半導体チップ(第1半導体チップ)であり、半導体チップCP2は、半導体チップCP1(第1半導体チップ)を制御する半導体チップ(第2半導体チップ)である。別の見方をすると、半導体チップCP1(第1半導体チップ)の動作時の発熱量は、半導体チップCP2(第2半導体チップ)の動作時の発熱量より大きい。
【0145】
本実施の形態の主要な特徴のうちの一つは、ダイパッドDP(チップ搭載部)における半導体チップCP1が搭載されている部分(第1部分)の厚さは、ダイパッドDP(チップ搭載部)における半導体チップCP2が搭載されている部分(第2部分)の厚さより薄いことである。これにより、半導体チップCP1の発熱に起因して、半導体チップCP2の温度が上昇してしまうのを抑制または防止することができ、半導体装置PKの信頼性や性能を向上させることができる。以下、具体的に説明する。
【0146】
本実施の形態では、ダイパッドDPの厚さは均一ではなく、ダイパッドDPは、厚さが厚い部分である厚肉部DP2と、厚さが薄い部分である薄肉部DP1と、が一体的に形成されている。ここで、ダイパッドDPの厚肉部DP2の厚さT2は、ダイパッドDPの薄肉部DP1の厚さT1より厚い(T2>T1)。言い換えると、ダイパッドDPの薄肉部DP1の厚さT1は、ダイパッドDPの厚肉部DP2の厚さT2より薄い(T2>T1)。なお、厚さT2は、ダイパッドDPの厚肉部DP2における、半導体チップCP2搭載面に略垂直な方向の厚み(寸法)に対応している。また、厚さT1は、ダイパッドDPの薄肉部DP1における、半導体チップCP1搭載面に略垂直な方向の厚み(寸法)に対応している。
【0147】
半導体チップCP1は、ダイパッドDPの薄肉部DP1上に接合材BD1を介して搭載され、半導体チップCP2は、ダイパッドDPの厚肉部DP2上に接合材BD2を介して搭載されている。これにより、上述のように、ダイパッドDPにおける半導体チップCP1が搭載されている部分(半導体チップCP1の直下の薄肉部DP1に対応)の厚さ(厚さT1に対応)は、ダイパッドDPにおける半導体チップCP2が搭載されている部分(半導体チップCP2の直下の厚肉部DP2に対応)の厚さ(厚さT2に対応)より薄くなる。
【0148】
上記図6には、本実施の形態の半導体装置PKGにおいて、半導体チップCP1で生じた熱の主とした伝導経路HK1,HK2を矢印で示してある。伝導経路HK1は、上記伝導経路HK201に対応する伝導経路であり、半導体チップCP1から接合材BD1を介してダイパッドDP(薄肉部DP1)に伝わった熱が、ダイパッドDP(薄肉部DP1)内を下方向に伝導して、ダイパッドDP(薄肉部DP1)の下面から半導体装置PKGの外部(例えば半導体装置PKGを実装した実装基板など)へ放熱される経路である。伝導経路HK2は、半導体チップCP1から接合材BD1を介してダイパッドDP(薄肉部DP1)に伝わった熱が、ダイパッドDP内を横方向に伝導して、半導体チップCP2側(半導体チップCP2直下の厚肉部DP2側)に伝導する経路である。この伝導経路HK2で伝わった熱は、ダイパッドDP(半導体チップCP2直下の厚肉部DP2)から接合材BD2を介して半導体チップCP2に伝わることにより、半導体チップCP2の温度上昇を招き、半導体チップCP2の動作を不安定にする場合がある。
【0149】
上記図20の第2検討例の半導体装置PKG201では、半導体チップCP201の直下のダイパッドDP201の厚さT201がある程度大きい。このため、半導体装置PKG201を実装基板などに実装した際に、半導体装置PKG201内の半導体チップCP201と、実装基板との間の熱抵抗が比較的大きくなる。これにより、上記伝導経路HK201の熱伝導はある程度抑制されてしまい、上記伝導経路HK202の熱伝導が大きくなってしまう。このため、半導体チップCP1で生じた熱が、上記伝導経路HK202を経由して半導体チップCP202に伝わりやすく、半導体チップCP202の温度上昇が促進されてしまう。
【0150】
それに対して、本実施の形態では、ダイパッドDPは、厚さが厚い厚肉部DP2と、厚さが薄い薄肉部DP1とを有しており、厚さが薄い薄肉部DP1上に半導体チップCP1を搭載しているため、ダイパッドDPにおける半導体チップCP1が搭載されている部分の厚さ、すなわち、半導体チップCP1の直下に位置する部分のダイパッドDPの厚さ(T1)を薄くすることができる。このため、半導体装置PKGを実装基板などに実装した際に、半導体装置PKG内の半導体チップCP1と実装基板との間の熱抵抗を小さくすることができるので、上記伝導経路HK1の熱伝導を促進させることができ、その分、上記伝導経路HK2の熱伝導を抑制することができる。
【0151】
すなわち、半導体チップCP1で生じた熱を、上記伝導経路HK1を速やかに伝導させて、半導体装置PKGの外部に放熱させるためには、実装基板と半導体装置PKG内の半導体チップCP1との間の熱抵抗を小さくすることが有効であり、従って、半導体チップCP1の直下に位置する部分のダイパッドDPの厚さ(T1)を薄くすることが有効である。また、半導体チップCP1で生じた熱を、上記伝導経路HK1を速やかに伝導させて、半導体装置PKGの外部に放熱させることができれば、その分、半導体チップCP1で生じた発熱量のうち、半導体チップCP1から上記伝導経路HK2を経由して半導体チップCP2の直下のダイパッドDPに伝わる熱量を小さくすることができる。このため、半導体チップCP1の直下に位置する部分のダイパッドDPの厚さ(T1)を薄くすることは、半導体チップCP1で生じた熱を、上記伝導経路HK1を速やかに伝導させて半導体装置PKGの外部に放熱させることにつながるとともに、半導体チップCP1から上記伝導経路HK2を経由して半導体チップCP2の直下のダイパッドDPに伝わる熱量を小さくすることにつながる。
【0152】
一方、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)は、半導体チップCP2の熱浴(ヒートシンク)としても機能することができる。このため、半導体チップCP1から上記伝導経路HK2を経由して半導体チップCP2の直下のダイパッドDP(厚肉部DP2)に伝わる熱量が同じであれば、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の熱容量が大きいほど、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の温度上昇は少なくて済み、従って、半導体チップCP2の温度上昇も少なくて済む。ここで、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の厚さ(T2)が厚いほど、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の熱容量は大きくなる。このため、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の厚さ(T2)が厚いほど、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の温度上昇は少なくて済み、従って、半導体チップCP2の温度上昇も少なくて済む。
【0153】
つまり、半導体チップCP1の直下に位置する部分のダイパッドDP(薄肉部DP1)の厚さ(T1)を薄くすることは、上記伝導経路HK1の熱伝導を促進させ、上記伝導経路HK2の熱伝導を抑制するように作用する。そして、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の厚さ(T2)を厚くすることは、上記伝導経路HK2で伝導された熱量による半導体チップCP2の温度上昇を、抑制するように作用する。半導体チップCP1で生じた熱に起因した半導体チップCP2の温度上昇を抑制するためには、上記厚さT1を薄くして上記伝導経路HK2の熱伝導を抑制することと、上記厚さT2を厚くして半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の熱容量を大きくすることとが、有効である。本実施の形態では、半導体チップCP1の直下に位置する部分のダイパッドDP(薄肉部DP1)の厚さ(T1)を薄くし、かつ、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の厚さ(T2)を厚くする。これにより、半導体チップCP1から上記伝導経路HK2で半導体チップCP2の直下のダイパッドDP(厚肉部DP2)に伝導された熱量を少なくするとともに、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の熱容量が大きいことで、上記伝導経路HK2で伝導された熱量による半導体チップCP2の温度上昇を抑制することができる。
【0154】
上記図20の第2検討例の半導体装置PKG201では、ダイパッドDP201の厚さは均一であり、半導体チップCP201の直下に位置する部分のダイパッドDP201の厚さT201と、半導体チップCP202の直下に位置する部分のダイパッドDP201の厚さT202と同じである(T201=T202)。この場合、半導体チップCP201の直下に位置する部分のダイパッドDP201の厚さT201が厚ければ、半導体チップCP201から上記伝導経路HK202を経由して半導体チップCP202の直下のダイパッドDP201に伝わる熱量もある程度大きくなり、それゆえ半導体チップCP202の温度上昇もある程度大きくなる。
【0155】
ここで、上記図20の第2検討例の半導体装置PKG201において、ダイパッドDP201の厚さは均一にしたまま、ダイパッドDP201の厚さを薄くする場合を仮定する。この場合、T201=T202の関係が維持されているため、半導体チップCP201の直下に位置する部分のダイパッドDP201の厚さT201だけでなく、半導体チップCP202の直下に位置する部分のダイパッドDP201の厚さT202も薄くなる。この場合、半導体チップCP201の直下に位置する部分のダイパッドDP201の厚さT201が薄いことで、上記伝導経路HK201の熱伝導を促進させ、上記伝導経路HK202の熱伝導を抑制することができ、従って、半導体チップCP201から上記伝導経路HK202を経由して半導体チップCP202の直下のダイパッドDP201に伝わる熱量を小さくすることができる。しかしながら、この場合、半導体チップCP202の直下に位置する部分のダイパッドDP201の厚さT202も薄くなっており、この厚さT202が薄い構造は、半導体チップCP202の直下のダイパッドDP201の熱容量が小さく、半導体チップCP202の直下のダイパッドDP201に熱が伝わると、半導体チップCP202の温度が上昇しやすい構造である。このため、厚さT201を薄くして、半導体チップCP201から上記伝導経路HK202を経由して半導体チップCP202の直下のダイパッドDP201に伝わる熱量を少なくしても、厚さT202が薄いことで半導体チップCP202が温度上昇しやすい構造になっているため、半導体チップCP201の温度上昇を抑制する効果は、得られないか、得られたとしても、小さなものとなる。
【0156】
それに対して、本実施の形態では、半導体チップCP1の直下に位置する部分のダイパッドDPの厚さ(T1)を、半導体チップCP2の直下に位置する部分のダイパッドDPの厚さ(T2)より薄くしている。言い換えると、半導体チップCP2の直下に位置する部分のダイパッドDPの厚さ(T2)を、半導体チップCP1の直下に位置する部分のダイパッドDPの厚さ(T1)より厚くしている。このため、半導体チップCP1の直下に位置する部分のダイパッドDPの厚さ(T1)を薄くし、かつ、半導体チップCP2の直下に位置する部分のダイパッドDPの厚さ(T2)を厚くすることができる。厚さT1を薄くしたことにより、上記伝導経路HK2の熱伝導を抑制できる構造が得られ、厚さT2を厚くしたことにより、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)の熱容量を大きくして、半導体チップCP202が温度上昇しにくい構造が得られる。これにより、半導体チップCP1から上記伝導経路HK2を経由して半導体チップCP2の直下のダイパッドDP(厚肉部DP2)に伝わる熱量を少なくすることができるとともに、その熱量によって半導体チップCP2の温度が上昇するのを抑制することができる。従って、半導体チップCP1で生じた熱に起因した半導体チップCP2の温度上昇を抑制することができる。これにより、半導体装置PKGの動作時の半導体チップCP2の温度上昇を抑制または防止することができ、半導体装置PKGの信頼性や性能を向上させることができる。
【0157】
本実施の形態の他の特徴について、更に説明する。
【0158】
本実施の形態では、上述のように、ダイパッドDPにおける半導体チップCP1が搭載されている部分の厚さ(T1)は、ダイパッドDPにおける半導体チップCP2が搭載されている部分の厚さ(T2)より薄い。更に、本実施の形態では、ダイパッドDPにおける半導体チップCP1が搭載されている部分の厚さ(T1)は、ダイパッドDPにおける半導体チップCP2が搭載されている部分の厚さ(T2)の50%以下(T1≦T2×0.5)であれば、より好ましい。これにより、半導体チップCP1で生じた熱に起因した半導体チップCP2の温度上昇を抑制する効果を、より的確に得ることができる。
【0159】
また、ダイパッドDPの薄肉部DP1の厚さ(T1)を薄くし過ぎると、ダイパッドDPの強度が低下し、半導体装置PKGの製造工程が行いにくくなる虞がある。このため、ダイパッドDPにおける半導体チップCP1が搭載されている部分の厚さ(T1)は、ダイパッドDPにおける半導体チップCP2が搭載されている部分の厚さ(T2)の20%以上(T1≧T2×0.2)であれば、より好ましい。
【0160】
また、ダイパッドDPにおける半導体チップCP2が搭載されている部分の厚さ(T2)、すなわち、ダイパッドDPの厚肉部DP2の厚さT2は、リードLDの厚さT3と同じであることが、好ましい。これにより、半導体装置PKGを製造するのに用いる上記リードフレームLFを作製しやすくなる。このため、半導体装置PKGを製造しやすくなり、また、半導体装置の製造コストの低減を図ることができる。なお、リードLDの厚さT3は、上記図6図8に示されている。
【0161】
すなわち、半導体装置PKGを製造する際には、半導体装置PKG製造用の上記リードフレームLFが用いられる。リードフレームLFにおいては、ダイパッドDPと複数の吊りリードTLと複数のリードLDとフレーム枠とが、一体的に連結されている。このリードフレームLFは、金属板などの板状の部材を加工して作製することができる。リードフレームLFを作製する際には、リードフレームLFの元となる金属板のうち、ダイパッドDPの薄肉部DP1となる部分を、エッチングまたはプレス加工などの手法を用いて薄くすれば、厚さが薄い薄肉部DP1と、厚さが厚い厚肉部DP2とを一体的に有したダイパッドDPを容易かつ的確に形成することができる。その場合、ダイパッドDPの厚肉部DP2とリードLDとは、リードフレームLFの元となる金属板の厚さとほぼ同じ厚さを有したものとなり、従って、ダイパッドDPの厚肉部DP2の厚さ(T2)とリードLDの厚さ(T3)とは、ほぼ同じになる。このため、ダイパッドDPの場合は、の厚肉部DP2の厚さT2が、リードLDの厚さT3と同じであれば、半導体装置PKGを製造するのに用いるリードフレームLFを作製しやすくなる。
【0162】
図21および図22は、本実施の形態の半導体装置PKGの第1変形例を示す平面図(図21)および断面図(図22)であり、それぞれ上記図4および図6に対応するものである。なお、以下では、理解を簡単にするために、第1変形例の半導体装置PKGを、符号PKG1を付して半導体装置PKG1と称することとする。
【0163】
図21においては、封止部MR、ワイヤBWおよび半導体チップCP1,CP2を透視(省略)したときの第1変形例の半導体装置PKG1の上面側の平面透視図が示されおり、封止部MRの外周の位置を点線で示してある。また、図21のA−A線の位置での半導体装置PKG1の断面が、図22にほぼ対応している。なお、図21は、平面図であるが、理解を簡単にするために、ダイパッドDPの薄肉部DP1にドットのハッチングを付し、また、半導体チップCP1,CP2の各搭載位置を二点鎖線で示してある。
【0164】
図21および図22に示される第1変形例の半導体装置PKG1が、上記図1図10に示される半導体装置PKGと相違しているのは、図21および図22に示される第1変形例の半導体装置PKG1の場合は、ダイパッドDPに関して、平面視において、薄肉部DP1が、周囲を厚肉部DP2で囲まれていることである。すなわち、図21および図22に示される第1変形例の半導体装置PKG1の場合は、ダイパッドDPにおいて、薄肉部DP1は、窪み部(凹部)となっている。それ以外は、図21および図22に示される第1変形例の半導体装置PKG1も、上記図1図10に示される半導体装置PKGとほぼ同様の構成を有している。
【0165】
上記図3の場合は、平面視において、ダイパッドDPにおける厚肉部DP2と薄肉部DP1とは、互いに隣り合っており、厚肉部DP2と薄肉部DP1との境界(ダイパッドDPの辺DH2から辺DH4に達する境界線)を挟んで、一方の側の全体が厚肉部DP2となっており、他方の側の全体が薄肉部DP1となっている。このため、ダイパッドDPにおいて、薄肉部DP1は厚肉部DP2に囲まれてはおらず、薄肉部DP1は、ダイパッドDPの辺DH1,DH2,DH4に到達し、厚肉部DP2は、ダイパッドDPの辺DH2,DH3,DH4に到達している。
【0166】
一方、図21および図22に示される第1変形例の場合は、平面視において、薄肉部DP1が、周囲を厚肉部DP2で囲まれており、従って、平面視において、ダイパッドDPの外周部(周縁部)は、厚肉部DP2で構成されている。
【0167】
なお、平面視において、半導体チップCP1搭載領域は、薄肉部DP1に内包され、半導体チップCP2搭載領域は、厚肉部DP2に内包されていることは、図21および図22に示される第1変形例の半導体装置PKG1と、上記図1図10に示される半導体装置PKGとで共通である。
【0168】
図21および図22に示される第1変形例の半導体装置PKG1は、上記図1図10に示される半導体装置PKGで得られる効果に加えて、更に次のような効果も得ることができる。すなわち、図21および図22に示される第1変形例の場合は、ダイパッドDPの外周部は、厚肉部DP2で構成されているため、ダイパッドDPの強度を高めることができる。これにより、半導体装置PKGの製造工程を行いやすくなる。
【0169】
図23は、本実施の形態の半導体装置PKGの第2変形例を示す部分拡大断面図であり、上記図10に対応するものである。なお、以下では、理解を簡単にするために、第2変形例の半導体装置PKGを、符号PKG2を付して半導体装置PKG2と称することとする。
【0170】
なお、上記図10と同様に、図23においても、ダイパッドDPと、ダイパッドDP上に接合材BD1を介して搭載された半導体チップCP1と、ダイパッドDP上に接合材BD2を介して搭載された半導体チップCP2とが示されているが、ワイヤBW、リードLDおよび封止部MRについては、図示を省略している。
【0171】
図23に示される第2変形例の半導体装置PKG2が、上記図1図10に示される半導体装置PKGと相違しているのは、次の2つの点である。
【0172】
一点目は、図23に示される第2変形例の半導体装置PKG2においては、半導体チップCP1の厚さT4が、半導体チップCP2の厚さT5より薄いことである(T4<T5)。すなわち、上記図1図10の半導体装置PKGの場合は、半導体チップCP1の厚さが、半導体チップCP2の厚さとほぼ同じであったが、図23の第2変形例の半導体装置PKG2の場合は、半導体チップCP1を薄型化することにより、半導体チップCP1の厚さT4を、半導体チップCP2の厚さT5より薄くしている。このため、図23の第2変形例の半導体装置PKG2の場合は、半導体チップCP2の厚さT5は、半導体チップCP1の厚さT4より厚くなっている。
【0173】
二点目は、図23に示される第2変形例の半導体装置PKG2においては、半導体チップCP2をダイパッドDP(厚肉部DP2)に接合する接合材BD2(第2接合層)の厚さT7が、半導体チップCP1をダイパッドDP(薄肉部DP1)に接合する接合材BD1(第1接合層)の厚さT6より厚いことである(T7>T6)。すなわち、上記図1図10の半導体装置PKGの場合は、半導体チップCP2を接合する接合材BD2の厚さと、半導体チップCP1を接合する接合材BD1の厚さとが、ほぼ同じであったが、図23の第2変形例の半導体装置PKG2の場合は、半導体チップCP2を接合する接合材BD2の厚さ(T7)を、半導体チップCP1を接合する接合材BD1の厚さ(T6)より厚くしている。言い換えると、図23の第2変形例の半導体装置PKG2の場合は、半導体チップCP1を接合する接合材BD1の厚さ(T6)を、半導体チップCP2を接合する接合材BD2の厚さ(T7)より薄くしている。なお、接合材BD1の厚さT6は、ダイパッドDPと半導体チップCP1との間の接合材BD1の厚さに対応し、接合材BD2の厚さT7は、ダイパッドDPと半導体チップCP2との間の接合材BD2の厚さに対応している。
【0174】
まず、上記一点目に関する利点について、説明する。
【0175】
半導体チップCP1は、動作時の発熱量が大きいが、主として半導体チップCP1の表面側(表面付近)で発熱する。これは、半導体チップCP1において、パワートランジスタを構成するトランジスタ素子は、半導体チップCP1を構成する半導体基板(上記半導体基板1に対応)の主面側に形成されているからである。
【0176】
このため、半導体チップCP1の厚さが厚い場合は、半導体チップCP1の表面側で生じた熱がダイパッドDP(薄肉部DP1)に伝わりにくくなり、上記伝導経路HK1で半導体装置PKGの外部(半導体装置PKGを実装した実装基板など)に放熱しにくくなる。このため、半導体チップCP1については、厚さ(T4)を薄くして、半導体チップCP1の表面側(表面付近)で生じた熱を、速やかにダイパッドDP(薄肉部DP1)に伝導させ、上記伝導経路HK1で半導体装置PKGの外部に放熱することが望ましい。
【0177】
一方、半導体チップCP2については、半導体チップCP1に比べて動作時の発熱量が小さいため、半導体チップCP2からダイパッドDPへの熱伝導は、あまり考慮する必要はない。それよりは、半導体チップCP2の厚さ(T5)を厚くすることにより半導体チップCP2の熱容量を確保し、それによって、半導体チップCP1で生じた熱がダイパッドDPを経由して半導体チップCP2に伝わったときに、半導体チップCP2の温度上昇を抑制できるようにすることが望ましい。
【0178】
このため、図23に示される第2変形例の半導体装置PKG2のように、半導体チップCP1の厚さT4が、半導体チップCP2の厚さT5より薄ければ(すなわちT4<T5)、より好ましい。これにより、半導体チップCP1の厚さT4を薄くしたことで、半導体チップCP1の表面側で生じた熱を、上記伝導経路HK1で半導体装置PKGの外部に放熱しやすくなるとともに、半導体チップCP2の厚さT5を厚くしたことで、半導体チップCP2の温度上昇を更に抑制することができるようになる。
【0179】
次に、上記二点目に関する利点について、説明する。
【0180】
半導体チップCP1の表面側(表面付近)で生じた熱を、速やかにダイパッドDP(薄肉部DP1)に伝導させ、上記伝導経路HK1で半導体装置PKGの外部に放熱させるためには、接合材BD1の熱抵抗を小さくすることが有効である。接合材BD1の厚さT6を小さくすれば、接合材BD1の熱抵抗を小さくすることができる。また、半導体チップCP1で生じた熱が、上記伝導経路HK2を経由して半導体チップCP2の直下のダイパッドDP(厚肉部DP2)に伝わったときに、半導体チップCP1の温度上昇を抑えるためには、接合材BD2の熱抵抗を大きくしてダイパッドDP(厚肉部DP2)から半導体チップCP2へ熱が伝わりづらくすることが有効である。接合材BD2の厚さT7を厚くすれば、接合材BD2の熱抵抗を大きくすることができる。
【0181】
このため、図23に示される第2変形例の半導体装置PKG2のように、接合材BD1の厚さT6が接合材BD2の厚さT7より薄ければ(T6<T7)、より好ましい。これにより、接合材BD1の厚さT6を薄くしたことで、半導体チップCP1の表面側で生じた熱を、上記伝導経路HK1で半導体装置PKGの外部に放熱しやすくなるとともに、接合材BD2の厚さT7を厚くしたことで、半導体チップCP2の温度上昇を更に抑制することができるようになる。
【0182】
なお、図23に示される第2変形例の半導体装置PKG2では、上記一点目(T4<T5の関係)と上記二点目(T6<T7の関係)との両方が成り立っているが、上記一点目(T4<T5の関係)と上記二点目(T6>T7の関係)とのうち、いずれか一方のみが成り立つ場合もあり得る。上記一点目(T4<T5の関係)と上記二点目(T6<T7の関係)とのうち、いずれか一方のみが成り立つ場合でも、上述した効果を得ることができるが、上記一点目(T4<T5の関係)と上記二点目(T6<T7の関係)との両方が成り立てば、その効果は非常に大きなものとなる。
【0183】
また、上述したように、接合材BD1については、接合材BD1自身の熱抵抗を小さくすることが望ましく、それによって、半導体チップCP1で生じた熱を、速やかにダイパッドDP(薄肉部DP1)に伝導させ、上記伝導経路HK1で半導体装置PKGの外部に放熱させることができる。一方、接合材BD2については、接合材BD2自身の熱抵抗を大きくすることが望ましく、それによって、ダイパッドDP(厚肉部DP2)から半導体チップCP2へ熱が伝わりづらくすることができる。このため、接合材BD1については、熱抵抗を小さくし、一方、接合材BD2については、熱抵抗を大きくすることが望ましい。熱抵抗は、熱伝導性に依存しており、熱伝導性が高いほど、熱抵抗は低くなる。
【0184】
このため、上記図1図10の半導体装置PKG、上記図21および図22の第1変形例の半導体装置PKG1および上記図23の第2変形例の半導体装置PKG2のいずれにおいても、接合材BD1の熱伝導性(熱伝導率)は、接合材BD2の熱伝導性(熱伝導率)より高いことが好ましい。言い換えると、接合材BD2の熱伝導性(熱伝導率)は、接合材BD1の熱伝導性(熱伝導率)より低いことが好ましい。これにより、半導体チップCP1で生じた熱を、上記伝導経路HK1で半導体装置PKGの外部に放熱しやすくなるとともに、ダイパッドDPから半導体チップCP2への熱伝導を抑制しやすくなり、半導体チップCP2の温度上昇を更に抑制することができるようになる。
【0185】
熱伝導性と電気伝導性は、関連しており、電気伝導性が高ければ、熱伝導性も高くなり、逆に、電伝導性が低ければ、熱伝導性も低くなる相間関係がある。このため、接合材BD1として導電性の接合材を用い、かつ、接合材BD2として絶縁性の接合材を用いた場合には、接合材BD1の熱伝導性は、接合材BD2の熱伝導性より高くなるため、上述した効果を得ることができる。
【0186】
一方、接合材BD1と接合材BD2の両方に、導電性の接合材(例えば銀ペーストなど)を用いる場合もあり得る。例えば、半導体チップCP1が、裏面電極を有していない場合は、半導体チップCP1の裏面電極に特定の電圧を供給する必要が無いため、接合材BD1と接合材BD2の両方に導電性の接合材を用いることが可能である。また、半導体チップCP1が裏面電極を有している場合であっても、その裏面電極に供給する電位がグランド電位の場合には、接合材BD1と接合材BD2の両方に導電性の接合材を用いることが可能である。
【0187】
しかしながら、接合材BD1と接合材BD2の両方に導電性の接合材を用いる場合であっても、接合材BD1の熱伝導性(熱伝導率)は、接合材BD2の熱伝導性(熱伝導率)より高いことが好ましい。これにより、半導体チップCP1で生じた熱を、上記伝導経路HK1で半導体装置PKGの外部に放熱しやすくなるとともに、ダイパッドDPから半導体チップCP2への熱伝導を抑制しやすくなり、半導体チップCP2の温度上昇を更に抑制することができるようになる。
【0188】
例えば、導電性の接合材として銀(Ag)ペーストを用いる場合、銀ペーストの銀含有率(銀フィラー含有率)を高くすれば、その銀ペーストの熱伝導性は高くなる。このため、接合材BD1と接合材BD2の両方に銀ペーストを用いる場合は、接合材BD1用の銀ペーストにおける銀含有率を、接合材BD2用の銀ペーストにおける銀含有率より高くすることで、接合材BD1(接合材BD1用の銀ペースト)の熱伝導性を、接合材BD2(接合材BD2用の銀ペースト)の熱伝導性より高くすることができる。
【0189】
<半導体装置の実装構造について>
次に、本実施の形態の半導体装置PKGの実装構造について説明する。以下では、上記半導体装置PKGを配線基板PB1に実装する場合について説明するが、半導体装置PKGの代わりに、上記第1変形例の半導体装置PKG1または上記第2変形例の半導体装置PKG2を用いることもできる。
【0190】
図24は、本実施の形態の半導体装置PKGを実装するための配線基板(実装基板)PB1を示す平面図であり、配線基板PB1の上面側の平面図が示されている。図25は、配線基板PB1の断面図であり、図24のD−D線の位置での断面図が、図25に対応している。図26は、配線基板PB1上に半導体装置PKGを搭載(実装)した構造を示す断面図であり、図25に対応する断面図(図24のD−D線の位置での断面図)が示されている。なお、図24では、配線基板PB1の上面側のレジスト層RS1を透視(省略)するとともに、レジスト層RS1の開口部OP1,OP2の位置を点線で示してある。また、図24においては、配線基板PB1上に半導体装置PKGを搭載したときの、半導体装置PKGに内蔵される半導体チップCP1,CP2の平面位置を、二点鎖線で示してある。すなわち、配線基板PB1上に半導体装置PKGが実装された状態(図26の状態)では、半導体装置PKGに内蔵される半導体チップCP1,CP2は、平面視において、図24の二点鎖線で示される位置に、存在することになる。
【0191】
まず、図24および図25に示される配線基板PB1の構造について説明する。
【0192】
配線基板PB1は、絶縁性の基材層(絶縁基板)BSと、基材層BSの上面上に形成された導体パターンと、その導体パターンを覆うように基材層BSの上面上に形成されたレジスト層(半田レジスト層)RS1と、基材層BSの下面上に形成された導体パターンと、その導体パターンを覆うように基材層BSの下面上に形成されたレジスト層(半田レジスト層)RS2と、を有している。レジスト層RS1,RS2は、それぞれ絶縁層とみなすことができる。
【0193】
基材層BSの上面上に形成された導体パターン、すなわち配線基板PB1の上面側の導体パターンは、半導体装置PKGのリードLDを接続するための導体パターンPT1と、半導体装置PKGのダイパッドDPを接合するための導体パターンPT2とを含んでいる。導体パターンPT1のうち、半導体装置PKGのリードLDに接合される部分は、レジスト層RS1の開口部OP1から露出されているが、それ以外は、レジスト層RS1で覆われている。開口部OP1は、平面視において、導体パターンPT1に内包されている。また、導体パターンPT2のうち、外周部は、レジスト層RS1で覆われているが、外周部以外は、レジスト層RS1の開口部OP2から露出されている。開口部OP2は、平面視において、導体パターンPT2に内包されている。
【0194】
導体パターンPT1のうち、レジスト層RS1の開口部OP1から露出される部分は、半導体装置PKGのリードLDを接続するためのボンディングリード部(電極、端子)とみなすことができる。また、導体パターンPT1のうち、レジスト層RS1で覆われて、基材層BSの上面上を延在している部分は、配線とみなすことができ、その配線は、ボンディングリード部と一体的に形成されている。
【0195】
導体パターンPT2のうち、レジスト層RS1の開口部OP2から露出される部分は、半導体装置PKGのダイパッドDPを接合するための電極(パッド電極)とみなすことができる。以下では、導体パターンPT2のうち、レジスト層RS1の開口部OP2から露出された部分を、電極(パッド電極)PE1と称することとする。電極PE1は、レジスト層RS1で覆われずに露出されており、電極PE1と開口部OP2とは、平面視において一致している。
【0196】
基材層BSの下面上に形成された導体パターン、すなわち配線基板PB1の下面側の導体パターンは、大面積の導体パターンPT3を含んでいる。導体パターンPT3は、例えば、電源パターンまたはグランドパターンである。
【0197】
配線基板PB1の上面側の導体パターンPT2は、複数のビア部VHを介して、配線基板PB1の下面側の導体パターンPT3に、電気的に接続されている。ビア部VHは、基材層BSに形成されたスルーホール(貫通孔)とそこに埋め込まれた導電体(導体膜)により形成されている。ビア部VHは、配線基板PB1の上面側の導体パターンPT2と配線基板PB1の下面側の導体パターンPT3とを電気的に接続するとともに、熱的にも接続しており、サーマルビアとして機能することができる。
【0198】
次に、配線基板PB1上に半導体装置PKGを搭載(実装)した構造について説明する。なお、配線基板とその配線基板上に搭載された半導体装置PKGとは、種々の電子装置の構成要素となり得るため、配線基板とその配線基板上に搭載された半導体装置PKGとは、電子装置の一部とみなすことができる。このため、図26の断面図や後述の図29の断面図は、配線基板とその配線基板上に搭載された半導体装置PKGとを有する電子装置の断面図とみなすこともできる。
【0199】
配線基板PB1上に半導体装置PKGを搭載(実装)する場合、図26に示されるように、半導体装置PKGのダイパッドDPの下面が、配線基板PB1の電極PE1(レジスト層RS1の開口部OP2から露出される部分の導体パターンPT2)に、導電性の接合材(接合材層、接合層、接着層)BD3を介して接合されている。これにより、半導体装置PKGのダイパッドDPは、配線基板PB1の電極PE1(導体パターンPT2)と、導電性の接合材BD3を介して電気的に接続されている。また、半導体装置PKGの各リードLDのアウタリード部の下面が、配線基板PB1の導体パターンPT1のボンディングリード部(レジスト層RS1の開口部OP1から露出される部分の導体パターンPT1)に、導電性の接合材(接合材層、接合層、接着層)BD4を介して接合されている。これにより、半導体装置PKGの各リードLDは、配線基板PB1の導体パターンPT1のボンディングリード部と、導電性の接合材BD4を介して電気的に接続されている。接合材BD3,BD4は、好ましくは半田である。
【0200】
このように、半導体装置PKGは、配線基板PB1上に搭載されて固定される。
【0201】
半導体装置PKGの半導体チップCP1で生じた熱は、上記接合材BD1を介してダイパッドDPに伝導され、接合材BD3を介して配線基板PB1の上面側の導体パターンPT2に伝導される。すなわち、半導体装置PKGの半導体チップCP1で生じた熱は、上記伝導経路HK1で配線基板PB1の上面側の導体パターンPT2に伝導される。ダイパッドDPから配線基板PB1の上面側の導体パターンPT2に伝導された熱は、更に複数のビア部VHを介して配線基板PB1の下面側の導体パターンPT3に伝導することができる。
【0202】
<半導体装置の実装構造の改善について>
本発明者の検討によれば、上記図24図26に示される配線基板PB1を用いた場合、次のような現象が生じることが分かった。
【0203】
すなわち、半導体チップCP1で生じた熱が、図26において矢印で示される伝導経路HK3で半導体チップCP2に伝わり、それが半導体チップCP2の温度上昇に寄与する虞がある。具体的には、半導体装置PKGに内蔵されている半導体チップCP1で生じた熱は、上記伝導経路HK1で半導体装置PKGのダイパッドDPから接合材BD3や配線基板PB1の上面側の導体パターンPT2に伝導される。この際、上記伝導経路HK1で半導体装置PKGのダイパッドDPから接合材BD3や導体パターンPT2に伝導された熱は、接合材BD3や導体パターンPT2内で横方向に伝導され、半導体チップCP2の直下に位置する部分の接合材BD3や導体パターンPT2にも到達する。そして、半導体チップCP2の直下に位置する部分の接合材BD3や導体パターンPT2から、ダイパッドDPに熱が伝わり、その熱が上記接合材BD2を介して半導体チップCP2に伝わることで、半導体チップCP2の温度が上昇してしまう。つまり、導体パターンPT2と接合材BD3が、半導体チップCP1で生じた熱が半導体チップCP2に伝導される熱伝導経路として作用してしまうのである。
【0204】
半導体チップCP1の発熱に起因して半導体チップCP2の温度が上昇してしまうのをできるだけ抑制するためには、半導体装置PKGを搭載する配線基板(実装基板)の構造を改善することも有効である。半導体装置PKGを搭載する配線基板として、以下に説明する配線基板(実装基板)PB2を用いることで、半導体チップCP1の発熱に起因して半導体チップCP2の温度が上昇するのを更に抑制することができる。以下、具体的に説明する。
【0205】
図27は、本実施の形態の半導体装置PKGを実装するための配線基板(実装基板)PB2を示す平面図であり、配線基板PB2の上面側の平面図が示されている。図28は、配線基板PB2の断面図であり、図27のE−E線の位置での断面図が、図28に対応している。図29は、配線基板PB2上に半導体装置PKGを搭載(実装)した構造を示す断面図であり、図28に対応する断面(図27のE−E線の位置での断面図)が示されている。図27図29は、上記図24図26に相当するものである。なお、図27では、配線基板PB2の上面側のレジスト層RS1を透視(省略)するとともに、レジスト層RS1の開口部OP1,OP2a,OP2bの位置を点線で示してある。また、図27においては、配線基板PB2上に半導体装置PKGを搭載したときの、半導体装置PKGに内蔵される半導体チップCP1,CP2の平面位置を、二点鎖線で示してある。すなわち、配線基板PB2上に半導体装置PKGが実装された状態(図29の状態)では、半導体装置PKGに内蔵される半導体チップCP1,CP2は、平面視において、図27の二点鎖線で示される位置に、存在することになる。また、図30は、ビア部VHの形成位置を示すための、配線基板PB2の上面側の平面図であり、レジスト層RS1を透視(省略)して導体パターンPT1,PT2a,PT2bを示すとともに、ビア部VHの形成位置も一緒に示してある。
【0206】
まず、図27および図28に示される配線基板PB2の構造について説明する。
【0207】
配線基板PB2が、上記配線基板PB1と主として相違しているのは、上記配線基板PB1の上面側の導体パターンPT2を、配線基板PB2では、導体パターンPT2aおよび導体パターンPT2bに分割していることである。
【0208】
配線基板PB2は、絶縁性の基材層(絶縁基板)BSと、基材層BSの上面上に形成された導体パターンと、その導体パターンを覆うように基材層BSの上面上に形成されたレジスト層(半田レジスト層)RS1と、基材層BSの下面上に形成された導体パターンと、その導体パターンを覆うように基材層BSの下面上に形成されたレジスト層(半田レジスト層)RS2と、を有している。レジスト層RS1,RS2は、それぞれ絶縁層とみなすことができる。
【0209】
基材層BSの上面上に形成された導体パターン、すなわち配線基板PB2の上面側の導体パターンは、半導体装置PKGのリードLDを接続するための導体パターンPT1と、半導体装置PKGのダイパッドDPを接合するための導体パターンPT2a,PT2bとを含んでいる。導体パターンPT1のうち、半導体装置PKGのリードLDに接合される部分は、レジスト層RS1の開口部OP1から露出されているが、それ以外は、レジスト層RS1で覆われている。導体パターンPT1および開口部OP1については、配線基板PB2も、上記配線基板PB1と同様であるので、ここではその繰り返しの説明は省略する。
【0210】
導体パターンPT2aと導体パターンPT2bとは、つながっておらず、互いに分離されている。すなわち、導体パターンPT2aと導体パターンPT2bとは、別々の独立した導体パターンである。導体パターンPT2aのうち、外周部は、レジスト層RS1で覆われているが、外周部以外は、レジスト層RS1の開口部OP2aから露出されている。また、導体パターンPT2bのうち、外周部は、レジスト層RS1で覆われているが、外周部以外は、レジスト層RS1の開口部OP2bから露出されている。開口部OP2aは、平面視において、導体パターンPT2aに内包されており、また、開口部OP2bは、平面視において、導体パターンPT2bに内包されている。開口部OP2aと開口部OP2bとは、つながっていない。
【0211】
導体パターンPT2aのうち、レジスト層RS1の開口部OP2aから露出される部分は、半導体装置PKGのダイパッドDPを接合するための電極(パッド電極)とみなすことができる。また、導体パターンPT2bのうち、レジスト層RS1の開口部OP2bから露出される部分も、半導体装置PKGのダイパッドDPを接合するための電極(パッド電極)とみなすことができる。以下では、導体パターンPT2aのうち、レジスト層RS1の開口部OP2aから露出された部分を、電極(パッド電極)PE1aと称することとする。また、導体パターンPT2bのうち、レジスト層RS1の開口部OP2bから露出された部分を、電極(パッド電極)PE1bと称することとする。電極PE1aは、レジスト層RS1で覆われずに露出されており、電極PE1aと開口部OP2aとは、平面視において一致している。また、電極PE1bは、レジスト層RS1で覆われずに露出されており、電極PE1bと開口部OP2bとは、平面視において一致している。
【0212】
基材層BSの下面上に形成された導体パターン、すなわち配線基板PB2の下面側の導体パターンは、大面積の導体パターンPT3を含んでいる。導体パターンPT3は、平面視において、導体パターンPT2を内包している。導体パターンPT3は、例えば、電源電位が供給される電源パターンか、あるいは、グランド電位が供給されるグランドパターンである。半導体チップCP2の裏面電極BEに供給する電位が電源電位の場合は、導体パターンPT3は電源パターンであり、半導体チップCP2の裏面電極BEに供給する電位がグランド電位の場合は、導体パターンPT3はグランドパターンである。導体パターンPT3は、基材層BSの下面のほぼ全体に形成することもできる。
【0213】
配線基板PB2の上面側の導体パターンPT2aは、複数のビア部VHを介して、配線基板PB2の下面側の導体パターンPT3に、電気的に接続されている。ビア部VHは、基材層BSに形成されたスルーホール(貫通孔)とそこに埋め込まれた導電体(導体膜)により形成されている。配線基板PB2の上面側の導体パターンPT2aと配線基板PB2の下面側の導体パターンPT3とを接続するビア部VHは、導体パターンPT2aと導体パターンPT3とが平面視において重なる領域に、複数設けられている。ビア部VHは、配線基板PB2の上面側の導体パターンPT2aと配線基板PB2の下面側の導体パターンPT3とを電気的に接続するとともに、熱的にも接続しており、サーマルビアとして機能することができる。
【0214】
次に、配線基板PB2上に半導体装置PKGを搭載(実装)した構造について説明する。
【0215】
配線基板PB2上に半導体装置PKGを搭載(実装)する場合、図29に示されるように、半導体装置PKGの各リードLDのアウタリード部の下面が、配線基板PB1の導体パターンPT1のボンディングリード部(レジスト層RS1の開口部OP1から露出される部分の導体パターンPT1)に、導電性の接合材(接合材層、接合層、接着層)BD4を介して接合されている。これにより、半導体装置PKGの各リードLDは、配線基板PB1の導体パターンPT1のボンディングリード部と、導電性の接合材BD4を介して電気的に接続されている。この点は、配線基板PB2を用いた場合(図29の場合)も、上記配線基板PB1を用いた場合(図26の場合)と同様である。
【0216】
しかしながら、ダイパッドDPと配線基板の導体パターンとの接合に関しては、配線基板PB2を用いた場合(図29の場合)と、上記配線基板PB1を用いた場合(図26の場合)とで、相違している。
【0217】
すなわち、配線基板PB2上に半導体装置PKGを搭載(実装)する場合、図29に示されるように、半導体装置PKGのダイパッドDPの下面の一部が、配線基板PB2の電極PE1a(レジスト層RS1の開口部OP2aから露出される部分の導体パターンPT2a)に、導電性の接合材(接合材層、接合層、接着層)BD3aを介して接合されている。また、半導体装置PKGのダイパッドDPの下面の他の一部が、配線基板PB2の電極PE1b(レジスト層RS1の開口部OP2bから露出される部分の導体パターンPT2b)に、導電性の接合材(接合材層、接合層、接着層)BD3bを介して接合されている。これにより、半導体装置PKGのダイパッドDPは、配線基板PB2の電極PE1a(導体パターンPT2a)に導電性の接合材BD3aを介して電気的に接続され、また、配線基板PB2の電極PE1b(導体パターンPT2b)に導電性の接合材BD3bを介して電気的に接続される。電極PE1a(導体パターンPT2a)と電極PE1b(導体パターンPT2b)とは、つながっておらず、互いに分離されているため、電極PE1aとダイパッドDPとを接合する接合材BD3aと、電極PE1bとダイパッドDPとを接合する接合材BD3bとは、つながっておらず、互いに分離されている。図29の場合は、ダイパッドDPの薄肉部DP1が接合材BD3aを介して電極PE1aに接合され、また、ダイパッドDPの厚肉部DP2が、接合材BD3bを介して電極PE1bに接合されている。接合材BD3a,BD3b,BD4は、好ましくは半田である。
【0218】
このように、半導体装置PKGは、配線基板PB2上に搭載されて固定される。
【0219】
半導体装置PKGを配線基板PB2上に実装する工程は、例えば次のようにして行うことができる。すなわち、まず、半導体装置PKGおよび配線基板PB2を用意してから、配線基板PB2の電極PE1a上と、電極PE1b上と、導体パターンPT1のボンディングリード部上とに、導電性接合材として半田ペーストなど供給する。それから、配線基板PB2上に半導体装置PKGを配置(搭載)してから、半田リフロー処理を行う。これにより、半田ペーストが溶融、固化して、上記接合材BD3a,BD3b,BD4となり、半導体装置PKGが配線基板PB2に固定される。
【0220】
次に、配線基板PB2上に半導体装置PKGを搭載した構造の主要な特徴と効果について説明する。
【0221】
配線基板PB2は、上面側に形成されかつ互いに分離された電極PE1a(第1電極)および電極PE1b(第2電極)を有している。そして、チップ搭載部のうち、電極PE1aに接合材BD3a(第1導電性接合層)を介して接合された部分(第1部分)上に、半導体チップCP1(第1半導体チップ)が搭載され、チップ搭載部のうち、電極PE1bに接合材BD3b(第2導電性接合層)を介して接合された部分(第2部分)上に、半導体チップCP2(第2半導体チップ)が搭載されている。すなわち、ダイパッドDPの第1部分が、電極PE1aに接合材BD3aを介して接合され、そのダイパッドDPの第1部分上に半導体チップCP1が搭載され、また、ダイパッドDPの第2部分が、電極PE1bに接合材BD3bを介して接合され、そのダイパッドDPの第2部分上に半導体チップCP2が搭載されている。
【0222】
このため、半導体装置PKG内の半導体チップCP1で生じた熱は、上記接合材BD1を介してダイパッドDP(薄肉部DP1)に伝導され、そのダイパッドDP(薄肉部DP1)から接合材BD3aを介して配線基板PB2の上面側の電極PE1a(導体パターンPT2a)に伝導される。すなわち、半導体装置PKGの半導体チップCP1で生じた熱は、上記伝導経路HK1で配線基板PB2の上面側の導体パターンPT2aに伝導されて放熱される。この電極PE1a(導体パターンPT2a)は、電極PE1b(導体パターンPT2b)とはつながっておらず、分離されており、それに伴い、接合材BD3aと接合材BD3も、つながっておらず、分離されている。このため、ダイパッドDPから接合材BD3aや電極PE1a(導体パターンPT2a)に伝導された熱は、接合材BD3bや電極PE1b(導体パターンPT2b)には伝導されずに済む。従って、半導体チップCP1で生じた熱が、上記伝導経路HK3で半導体チップCP2に伝わってしまうのを防止することができる。
【0223】
つまり、上記配線基板PB1を用いた場合は、導体パターンPT2と接合材BD3が、半導体チップCP1で生じた熱が半導体チップCP2に伝導される熱伝導経路として作用してしまう。それに対して、配線基板PB2を用いた場合は、電極PE1a(導体パターンPT2a)と電極PE1b(導体パターンPT2b)とが分離されていることで、電極PE1a(導体パターンPT2a)および電極PE1b(導体パターンPT2b)や接合材BD3a,BD3bは、半導体チップCP1で生じた熱が半導体チップCP2に伝導される熱伝導経路として作用せずに済む。このため、半導体チップCP1の発熱量のうち、半導体チップCP2の直下のダイパッドDP(厚肉部DP2)に伝わる熱量を少なくすることができ、従って、半導体チップCP1から半導体チップCP2に伝わる熱量を少なくすることができる。これにより、半導体チップCP1の発熱に起因して半導体チップCP2の温度が上昇するのを更に抑制することができる。従って、配線基板とその配線基板上に搭載した半導体装置を備える電子装置の信頼性や性能を、向上させることができる。
【0224】
また、配線基板PB2上に半導体装置PKGが搭載された構造において、半導体チップCP1,CP2と電極PE1a,PE1bの平面的な位置関係は、次のようになっていることが好ましい。
【0225】
すなわち、平面視において、半導体チップCP1は、少なくとも一部が電極PE1aと重なり、かつ、電極PE1bとは重なっていないことが好ましく、また、平面視において、半導体チップCP2は、少なくとも一部が電極PE1bと重なり、かつ、電極PE1aとは重なっていないことが好ましい。平面視において、半導体チップCP1が電極PE1aに内包されていれば、更に好ましく、また、平面視において、半導体チップCP2が電極PE1bに内包されていれば、更に好ましい。
【0226】
これにより、半導体チップCP1で生じた熱を、半導体チップCP1の直下のダイパッドDPを通じて配線基板PB2の電極PE1a(導体パターンPT2a)に的確に伝導させることができるとともに、電極PE1b(導体パターンPT2b)には伝導されにくくすることができる。また、配線基板PB2の電極PE1a(導体パターンPT2a)に伝導された熱が、半導体チップCP2には伝導されにくくすることができる。従って、半導体チップCP1の発熱に起因して半導体チップCP2の温度が上昇するのを、より的確に抑制することができるようになる。
【0227】
また、電極PE1a(導体パターンPT2a)の平面寸法(面積)は、電極PE1b(導体パターンPT2b)の平面寸法(面積)より大きいことが好ましい。これにより、半導体チップCP1で生じた熱を、上記伝導経路HK1で配線基板PB2の電極PE1b(導体パターンPT2b)に伝導させやすくなる。
【0228】
また、電極PE1a(導体パターンPT2a)の下に、複数のビア部VHを設け、それら複数のビア部VHを介して、電極PE1a(導体パターンPT2a)を、電極PE1a(導体パターンPT2a)より下層の導体パターンPT3に電気的に接続することが好ましい。そうすることで、電極PE1a(導体パターンPT2a)の下の複数のビア部VHがサーマルビアとして機能することができるため、ダイパッドDPから配線基板PB2の上面側の電極PE1a(導体パターンPT2a)に伝導された熱を、複数のビア部VHを介して、電極PE1a(導体パターンPT2a)より下層の導体パターンPT3に伝導することができる。これにより、半導体チップCP1から上記伝導経路HK1で配線基板PB2の電極PE1a(導体パターンPT2a)に伝導させた熱を、配線基板PB2の下側に伝導させることができるため、上記伝導経路HK1での熱伝導を促進させることができる。このため、上記伝導経路HK2の熱伝導を更に抑制しやすくなるため、半導体チップCP1の発熱に起因して半導体チップCP2の温度が上昇するのを、更に抑制することができる。また、半導体チップCP1が裏面電極BEを有している場合は、導体パターンPT3から、複数のビア部VH、電極PE1a(導体パターンPT2a)、接合材BD3a、ダイパッドDPおよび上記接合材BD1を介して、半導体チップCP1の裏面電極BEに所望の電位(例えば電源電位またはグランド電位)を供給することができる。
【0229】
また、図30に示されるように、導体パターンPT2aの下に、多数(複数)のビア部VHを設けることが好ましい。それら多数(複数)のビア部VHは、平面視において、導体パターンPT2aのほぼ全体にわたって、アレイ状に配列させることができる。また、図27および図30を参照すると分かるように、平面視において、半導体チップCP1と重なる位置に、ビア部VHを複数設けることが好ましい。これにより、半導体チップCP1から上記伝導経路HK1で配線基板PB2の電極PE1a(導体パターンPT2a)に伝導させた熱を、ビア部VHを通じて配線基板PB2の下側に伝導させやすくなる。
【0230】
また、半導体チップCP2の発熱量は、半導体チップCP1の発熱量より小さい。このため、配線基板PB2において、電極PE1b(導体パターンPT2b)の下には、電極PE1b(導体パターンPT2b)と導体パターンPT3とを電気的に接続するビア部(VH)は形成しなくともよい。図27図30には、電極PE1b(導体パターンPT2b)の下にビア部(VH)を設けていない場合が示されている。この場合、配線基板PB2に設けるビア部(VH)の数を少なくすることができるため、配線基板PB2を作製しやすくなる。
【0231】
しかしながら、半導体チップCP2の温度上昇をできるだけ抑制させるという観点では、電極PE1b(導体パターンPT2b)の下に、複数のビア部VHを設け、それら複数のビア部VHを介して、電極PE1b(導体パターンPT2b)を、電極PE1b(導体パターンPT2b)より下層の導体パターンPT3に電気的に接続することもできる。そうすれば、電極PE1b(導体パターンPT2b)の下の複数のビア部VHがサーマルビアとして機能することができるため、ダイパッドDPから接合材BD3bを介して配線基板PB2の上面側の電極PE1b(導体パターンPT2b)に伝導させた熱を、更に複数のビア部VHを介して、下層の導体パターンPT3に伝導することができるようになる。
【0232】
図31および図32には、電極PE1b(導体パターンPT2b)の下に、複数のビア部VHを設けた場合が示されている。なお、図31は、配線基板PB2上に半導体装置PKGを搭載(実装)した構造を示す断面図であり、上記図29に対応する断面図である。また、また、図32は、ビア部VHの形成位置を示すための、配線基板PB2の上面側の平面図であり、上記図30に対応するものであり、レジスト層RS1を透視(省略)して導体パターンPT1,PT2a,PT2bを示すとともに、ビア部VHの形成位置も一緒に示してある。
【0233】
平面視において、導体パターンPT2bの下に設ける複数のビア部VHは、平面視において、導体パターンPT2bのほぼ全体にわたって、アレイ状に配列させることができるが、図32のように、一列のみ配列させることも可能である。半導体チップCP2の発熱量は、半導体チップCP1の発熱量より小さいため、導体パターンPT2bの下に設けるビア部VHの数は、導体パターンPT2aの下に設けるビア部VHの数より少なくてもよい。
【0234】
なお、図32の場合は、平面視において、導体パターンPT2bにおける導体パターンPT2aに対向する側の辺に沿うように、ビア部VH(導体パターンPT2bの下に設けるビア部VH)を配列させている。そうすれば、ビア部VHの数を少なくしても、上記伝導経路HK2で伝導される熱を、接合材BD3b、導体パターンPT2bおよびその下のビア部VHを介して下層の導体パターンPT3に伝導させやすくなるからである。
【0235】
また、上記図27図30の場合は、配線基板PB2の上面側の導体パターンPT2aを、ビア部VHを介して、配線基板PB2の下面側の導体パターンPT3に、電気的および熱的に接続している。他の形態として、配線基板PB2の上面側の導体パターンPT2aを、ビア部VHを介して、配線基板PB2の内層の導体パターンに、電気的および熱的に接続することもでき、その場合を、図33および図34を参照して説明する。
【0236】
図33は、配線基板PB2の変形例を示す断面図であり、上記図28に対応するものである。図34は、図33の配線基板PB2に半導体装置PKGを搭載(実装)した構造を示す断面図であり、上記図29に対応するものである。図33に示される変形例の配線基板PB2を、符号PB2aを付して配線基板PB2aと称することとする。
【0237】
図33および図34に示される配線基板PB2aが、上記図28および図29に示される配線基板PB2と相違しているのは、以下の点である。
【0238】
すなわち、図33の配線基板PB2aは、配線基板PB2aの上面側の導体パターン(PT1,PT2a,PT2b)と、配線基板PB2aの下面側の導体パターン(PT3)と、配線基板PB2aの内層の導体パターン(PT4,PT5)とを有している。具体的には、配線基板PB2aは、下から順に積層された絶縁層BS1,BS2,BS3と、絶縁層BS3の上面上に形成された導体パターンと、その導体パターンを覆うように絶縁層BS3の上面上に形成されたレジスト層RS1と、絶縁層BS1の下面上に形成された導体パターンと、その導体パターンを覆うように絶縁層BS1の下面上に形成されたレジスト層RS2と、を有している。配線基板PB2aは、更に、絶縁層BS1と絶縁層BS2との間に形成された導体パターンと、絶縁層BS2と絶縁層BS3との間に形成された導体パターンと、も有している。
【0239】
絶縁層BS3の上面上に形成された導体パターン、すなわち配線基板PB2aの上面側の導体パターンは、上記導体パターンPT1,PT2a,PT2bを含んでおり、また、絶縁層BS1の下面上に形成された導体パターン、すなわち配線基板PB2aの下面側の導体パターンは、上記導体パターンPT3を含んでいる。また、絶縁層BS1と絶縁層BS2との間に形成された導体パターンは、導体パターンPT5を含んでおり、絶縁層BS2と絶縁層BS3との間に形成された導体パターンは、導体パターンPT4を含んでいる。
【0240】
図33および図34に示される配線基板PB2aにおいては、配線基板PB2aの上面側の導体パターンPT2aは、複数のビア部VHを介して、配線基板PB2の内層の導体パターンPT4に、電気的に接続されている。このビア部VHは、絶縁層BS3に形成されたスルーホール(貫通孔)とそこに埋め込まれた導電体(導体膜)により形成されている。配線基板PB2aの上面側の導体パターンPT2aと配線基板PB2aの内層の導体パターンPT4とを接続するビア部VHは、導体パターンPT2aと導体パターンPT4とが平面視において重なる領域に、複数設けられている。ビア部VHは、配線基板PB2aの上面側の導体パターンPT2aと配線基板PB2aの内層の導体パターンPT4とを電気的に接続するとともに、熱的にも接続しており、サーマルビアとして機能することができる。
【0241】
図33および図34に示される配線基板PB2aの他の構成は、上記図28および図29に示される配線基板PB2とほぼ同様であるので、ここではその繰り返しの説明は省略する。また、図34に示される半導体装置PKGの実装構造についても、上記図29の場合とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0242】
図33および図34の場合は、配線基板PB2の上面側の導体パターンPT2aを、ビア部VHを介して、配線基板PB2の内層の導体パターンPT4に、電気的に接続している。これにより、電極PE1a(導体パターンPT2a)の下の複数のビア部VHがサーマルビアとして機能することができるため、ダイパッドDPから配線基板PB2の上面側の電極PE1a(導体パターンPT2a)に伝導された熱を、複数のビア部VHを介して、電極PE1a(導体パターンPT2a)より下層の導体パターンPT4に伝導することができる。これにより、半導体チップCP1から上記伝導経路HK1で配線基板PB2の電極PE1a(導体パターンPT2a)に伝導させた熱を、配線基板PB2の下側に伝導させることができるため、上記伝導経路HK1での熱伝導を促進させることができる。このため、上記伝導経路HK2の熱伝導を抑制しやすくなるため、半導体チップCP1の発熱に起因して半導体チップCP2の温度が上昇するのを、抑制することができる。また、半導体チップCP1が裏面電極BEを有している場合は、導体パターンPT4から、複数のビア部VH、電極PE1a(導体パターンPT2a)、接合材BD3a、ダイパッドDPおよび上記接合材BD1を介して、半導体チップCP1の裏面電極BEに所望の電位(例えば電源電位またはグランド電位)を供給することができる。導体パターンPT4は、例えば、電源電位が供給される電源パターンか、あるいは、グランド電位が供給されるグランドパターンとすることができる。
【0243】
また、図33および図34の場合は、配線基板PB2aの上面側の導体パターンPT2aを、複数のビア部VHを介して、配線基板PB2の内層の導体パターンPT4に電気的かつ熱的に接続している。更に他の形態として、配線基板PB2aの上面側の導体パターンPT2aを、複数のビア部VHを介して、配線基板PB2の内層の導体パターンPT5あるいは最下層の導体パターンPT3と電気的かつ熱的に接続することも可能である。
【0244】
このため、上記図28および図29の場合のビア部VHによる接続と、図33および図34の場合のビア部VHによる接続とを包括的にとらえる次のように表現できる。すなわち、配線基板(PB2,PB2a)の上面側の電極PE1a(導体パターンPT2a)は、その電極PE1a(導体パターンPT2a)の下に配置された複数のビア部VHを介して、電極PE1a(導体パターンPT2a)より下層の導体パターン(PT3,PT4)と電気的に接続されている。
【0245】
図35は、図34の構造において、電極PE1b(導体パターンPT2b)の下に、複数のビア部VHを設けた場合が示されている。なお、図35は、配線基板PB2a上に半導体装置PKGを搭載(実装)した構造を示す断面図であり、上記図34に対応する断面図である。
【0246】
図35の場合は、配線基板PB2aにおいて、電極PE1b(導体パターンPT2b)の下に、複数のビア部VHを設け、それら複数のビア部VHを介して、電極PE1b(導体パターンPT2b)を、電極PE1b(導体パターンPT2b)より下層の導体パターンPT4に電気的に接続している。これにより、電極PE1b(導体パターンPT2b)の下の複数のビア部VHがサーマルビアとして機能することができるため、ダイパッドDPから接合材BD3bを介して配線基板PB2の上面側の電極PE1b(導体パターンPT2b)に伝導させた熱を、更に複数のビア部VHを介して、下層の導体パターンPT4に伝導することができるようになる。
【0247】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0248】
例えば、上記配線基板PB2,PB2aは、上記半導体装置PKG(変形例の半導体装置PKG1,PKG2も含む)を搭載する場合に適用すれば、特に効果が大きいが、上記図20の第2検討例の半導体装置PKG201を搭載する場合に適用しても有効である。上記配線基板PB1上に半導体装置PKG201を搭載した場合に比べて、上記配線基板PB2,PB2a上に半導体装置PKG201を搭載した場合の方が、配線基板を経由した半導体チップCP201から半導体チップCP202への熱伝導を抑制または防止できるため、半導体チップCP201の発熱に起因して半導体チップCP202の温度が上昇するのを抑制することができる。
【0249】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【0250】
[付記1]
配線基板と、前記配線基板の第1主面上に搭載された半導体装置と、を有する電子装置であって、
前記半導体装置は、
第2主面および前記第2主面とは反対側の第3主面を有する、導電性のチップ搭載部と、
前記チップ搭載部の前記第2主面上に搭載された第1半導体チップと、
前記チップ搭載部の前記第2主面上に搭載された第2半導体チップと、
前記第1半導体チップ、前記第2半導体チップ、および前記チップ搭載部の少なくとも一部を封止する封止体と、
を有し、
前記第1半導体チップの動作時の発熱量は、前記第2半導体チップの動作時の発熱量より大きく、
前記半導体装置の前記チップ搭載部の前記第3主面は、前記封止体から露出されており、
前記配線基板は、前記第1主面側に形成されかつ互いに分離された第1電極および第2電極を有し、
前記チップ搭載部の第1部分が、前記第1電極に第1導電性接合層を介して接合され、
前記チップ搭載部の第2部分が、前記第2電極に第2導電性接合層を介して接合され、
前記チップ搭載部の前記第1部分上に前記第1半導体チップが搭載され、
前記チップ搭載部の前記第2部分上に前記第2半導体チップが搭載されている、電子装置。
【符号の説明】
【0251】
1 半導体基板
3 p型の半導体領域
4 n型の半導体領域
5 p型の半導体領域
6 溝
7 ゲート絶縁膜
8 ゲート電極
9,11 層間絶縁膜
10,12 プラグ
13 保護膜
14 開口部
BAT 電源
BD1,BD2,BD3,BD3a,BD3b,BD4 接合材
BE 裏面電極
BS 基材層
BW ワイヤ
CLC 制御回路
DH1,DH2,DH3,DH4,DH5,DH6,DH7,DH8 辺
CP1,CP2、CP101,CP102,CP201,CP202 半導体チップ
DP,DP101,DP102,DP201 ダイパッド
DP1 薄肉部
DP2 厚肉部
LD リード
LF リードフレーム
LOD 負荷
M1,M2 配線
M1S,M2S ソース配線
MR 封止部
MRa 上面
MRb 下面
MRc1,MRc2,MRc3,MRc4 側面
OP1,OP2,OP2a,OP2b 開口部
P1,P2 パッド電極
P1S ソース用パッド電極
PB1,PB2,PB2a 配線基板
PE1,PE1a,PE1b 電極
PKG,PKG1,PKG2,PKG101,PKG201 半導体装置
PT1,PT2,PT2a,PT2b,PT3,PT4,PT5 導体パターン
Q1 パワーMOSFET
Q2 センスMOSFET
REG レギュレータ
RS1,RS2 レジスト層
SM1,SM2,SM3,SM4,SM5,SM6,SM7,SM8 側面
TL 吊りリード
VH ビア部
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