特許第6793035号(P6793035)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6793035
(24)【登録日】2020年11月11日
(45)【発行日】2020年12月2日
(54)【発明の名称】記憶素子の動作シミュレーション方法
(51)【国際特許分類】
   G06F 30/367 20200101AFI20201119BHJP
   H01L 27/11521 20170101ALI20201119BHJP
   H01L 27/11568 20170101ALI20201119BHJP
   H01L 21/336 20060101ALI20201119BHJP
   H01L 29/788 20060101ALI20201119BHJP
   H01L 29/792 20060101ALI20201119BHJP
【FI】
   G06F17/50 662G
   H01L27/11521
   H01L27/11568
   H01L29/78 371
【請求項の数】13
【全頁数】30
(21)【出願番号】特願2016-255157(P2016-255157)
(22)【出願日】2016年12月28日
(65)【公開番号】特開2018-106588(P2018-106588A)
(43)【公開日】2018年7月5日
【審査請求日】2019年5月14日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】黄 俐昭
(72)【発明者】
【氏名】宮森 充
(72)【発明者】
【氏名】常野 克己
【審査官】 松浦 功
(56)【参考文献】
【文献】 特開2005−166741(JP,A)
【文献】 特開2005−190328(JP,A)
【文献】 特開2009−076188(JP,A)
【文献】 米国特許出願公開第2012/0166169(US,A1)
【文献】 TADAYONI, M. et al. ,Challenges of Modeling the Split-Gate SuperFlash Memory Cell with 1.1V Select Transistor,2016 International Conference on Microelectronic Test Structures (ICMTS) [online],IEEE,2016年 3月,pp. 142-146,[検索日 2020.07.31],インターネット,URL,https://ieeexplore.ieee.org/document/7476194
(58)【調査した分野】(Int.Cl.,DB名)
G06F 30/30 −30/398
H01L 21/336
H01L 27/115 −27/11597
H01L 29/788 −29/792
(57)【特許請求の範囲】
【請求項1】
設計支援装置が、選択ゲートと、メモリゲートと、を有し、不揮発性メモリにおいてデータを記憶する記憶素子の動作シミュレーションを、前記記憶素子の素子モデルを用いて実行する方法であって、
前記記憶素子の素子モデルは、
前記選択ゲートに印加される選択ゲート電圧によりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する第1のトランジスタモデルと、
前記メモリゲートに印加されるメモリゲート電圧によりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する第2のトランジスタモデルと、
前記選択ゲートと前記メモリゲートとを絶縁する絶縁膜の下部に形成されるギャップ領域に対応して設定され、前記選択ゲート電圧と前記メモリゲート電圧とに応じて抵抗値が変化する可変抵抗モデルと、
有し、
前記可変抵抗モデルは、前記第1のトランジスタモデルのソース前記第2のトランジスタモデルのドレインとの間に接続されている、
ことを特徴とする、記憶素子の動作シミュレーション方法。
【請求項2】
前記可変抵抗モデルの抵抗値は、前記第1のトランジスタモデルにおけるチャネル抵抗の前記選択ゲート電圧に対する依存性よりも緩やかに変化し、前記選択ゲートの電圧とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加に対して減少する
ことを特徴とする、請求項1に記載の記憶素子の動作シミュレーション方法
【請求項3】
前記可変抵抗モデルの特性は、前記メモリゲートトランジスタの下部に形成されるチャージトラップ層に電荷がチャージされていない消去状態の抵抗値が、前記チャージトラップ層に前記電荷がチャージされた書き込み状態の抵抗値よりも低くなるように設定される
ことを特徴とする、請求項1に記載の記憶素子の動作シミュレーション方法
【請求項4】
前記可変抵抗モデルは、直列に接続される第1の可変抵抗モデルから第3の可変抵抗モデルを有し、
前記第1の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加とともに減少し、
前記第2の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加とともに減少し、かつ、前記選択ゲート電圧に対する依存性が前記第1の可変抵抗モデルより弱く、
前記第3の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加と共に減少し、かつ、前記選択ゲート電圧に対する依存性が前記第2の可変抵抗モデルより弱い
ことを特徴とする、請求項1に記載の記憶素子の動作シミュレーション方法
【請求項5】
前記第3の可変抵抗モデルの前記メモリゲート電圧に対する傾きは前記第1の可変抵抗モデル及び前記第2の可変抵抗モデルより小さい
ことを特徴とする、請求項4に記載の記憶素子の動作シミュレーション方法
【請求項6】
前記第1の可変抵抗モデルから前記第3の可変抵抗モデルと並列に接続され、予め決まった抵抗値が設定される固定抵抗モデルを有する
ことを特徴とする、請求項4に記載の記憶素子の動作シミュレーション方法
【請求項7】
前記可変抵抗モデルは、第1の可変抵抗モデル、第2の可変抵抗モデル及び第3のトランジスタモデルを有し、
前記第1の可変抵抗モデル、第2の可変抵抗モデル及び第3のトランジスタモデルは直列に接続され、かつ、前記第3のトランジスタモデルのゲートには、前記メモリゲート電圧が印加され、
前記第1の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加とともに減少し、
前記第2の可変抵抗モデルの特性は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加とともに減少し、かつ、前記選択ゲート電圧に対する依存性が前記第1の可変抵抗モデルより弱い
ことを特徴とする、請求項1に記載の記憶素子の動作シミュレーション方法
【請求項8】
前記第1の可変抵抗モデル、前記第2の可変抵抗モデル及び前記第3のトランジスタモデルと並列に接続され、予め決まった抵抗値が設定される固定抵抗モデルを有する
ことを特徴とする、請求項7に記載の記憶素子の動作シミュレーション方法
【請求項9】
前記可変抵抗モデルは、第1の可変抵抗モデル、第2の可変抵抗モデル、第3の可変抵抗モデル及び第3のトランジスタモデルを有し、
前記第1の可変抵抗モデルから第3の可変抵抗モデル及び第3のトランジスタモデルは直列に接続され、かつ、前記第3のトランジスタモデルのゲートには、前記メモリゲート電圧が印加され、
前記第1の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加とともに減少し、
前記第2の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加とともに減少し、かつ、前記選択ゲート電圧に対する依存性が前記第1の可変抵抗モデルより弱く、
前記第3の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加と共に減少し、かつ、前記選択ゲート電圧に対する依存性が前記第2の可変抵抗モデルより弱い
ことを特徴とする、請求項1に記載の記憶素子の動作シミュレーション方法
【請求項10】
前記第1の可変抵抗モデルから前記第3の可変抵抗モデル及び前記第3のトランジスタモデルと並列に接続され、予め決まった抵抗値が設定される固定抵抗モデルを有する
ことを特徴とする、請求項9に記載の記憶素子の動作シミュレーション方法
【請求項11】
前記第1のトランジスタモデル、前記第2のトランジスタモデル及び前記可変抵抗モデルは、BSIM(Berkeley Short-channel IGFET Model)に準拠した素子パラメータを有する
ことを特徴とする、請求項1に記載の記憶素子の動作シミュレーション方法
【請求項12】
前記素子モデルは、MONOS型メモリ、或いは、フローティングゲート型メモリの動作を模擬する
ことを特徴とする、請求項1に記載の記憶素子の動作シミュレーション方法
【請求項13】
設計支援装置が、選択ゲートと、メモリゲートと、を有し、不揮発性メモリにおいてデータを記憶する記憶素子の動作シミュレーションを、トランジスタ、抵抗、コンデンサ及び前記記憶素子の素子モデルを含むプロセスデザインキットを用いて実行する方法であって、
前記記憶素子の素子モデルは、
前記選択ゲートに印加される選択ゲート電圧によりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する第1のトランジスタモデルと、
前記メモリゲートに印加されるメモリゲート電圧によりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する第2のトランジスタモデルと、
前記選択ゲートと前記メモリゲートとを絶縁する絶縁膜の下部に形成されるギャップ領域に対応して設定され、前記選択ゲート電圧と前記メモリゲート電圧とに応じて抵抗値が変化する可変抵抗モデルと、
を有し、
前記可変抵抗モデルは、前記第1のトランジスタモデルのソース前記第2のトランジスタモデルのドレインとの間に接続されている、
ことを特徴とする、記憶素子の動作シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は素子モデル及びプロセスデザインキットに関し、特に、スプリットゲート型構造を持つ不揮発性メモリの記憶素子の素子モデル及び当該素子モデルを含むプロセスデザインキットに関する。
【背景技術】
【0002】
半導体装置の回路設計では、設計した回路の動作検証を製造前に行うために回路シミュレーションを行う。この回路シミュレーションでは、トランジスタ、抵抗等の回路素子の特性を数値的にモデル化した回路モデルを用いて動作検証が行われる。この素子モデルの一例が非特許文献1に開示されている。
【0003】
非特許文献1では、半導体装置のうち不揮発性メモリの記憶素子として用いられるスプリットゲート型のフローティングゲート型メモリ素子の素子モデルとして、2つのMOSSFET(電界効果型トランジスタ)モデルを直列接続する構成を持つ素子モデルが開示されている。この非特許文献1で開示されている素子モデルを図19に示す。図19に示すように、非特許文献1に開示される素子モデルでは、フローティングゲートFGに相当するMOSFET(電界効果型トランジスタ)を表現するFGトランジスタモデル122と、選択ゲートSGに相当するMOSFETを表現するSGトランジスタモデル121を直列接続することによって、メモリ素子の電気特性を表現する素子モデルが構成される。
【0004】
なお、非特許文献1に記載される素子モデルがモデリングの対象とする、スプリットゲート型のフローティングゲート型不揮発性メモリ素子の構造は以下の通りである。非特許文献1に記載される図面に基づき、フローティングゲート型のスプリットゲート型メモリ素子を成す主要な構造を図20に示した。図20に示すように、フローティングゲート型メモリでは、シリコン基板10の表面に沿ってドレイン拡散領域11及びソース拡散領域12が形成される。そして、シリコン基板10の上層にフローティングゲートFGが形成される。フローティングゲートFGとシリコン基板10との間には絶縁膜13が形成される。また、フローティングゲートFGの上層には、絶縁膜13を介してコントロールゲートCGが形成される。
【0005】
また、フローティングゲートFGに隣接してリコン基板10の上層に絶縁膜13を介して選択ゲートSGが形成される。絶縁膜13を介して隣接して設けられたフローティングゲートFGと選択ゲートSGが覆う半導体基板の領域を挟み込むようにドレイン拡散領域11及びソース拡散領域12が形成される。また、各ゲートの配置上、シリコン基板10の表面に選択ゲートSG及びフローティングゲートFGのいずれもがその上層に形成されないギャップ領域が形成される。そして、フローティングゲートFGに蓄積された電荷の有無によって“0”または“1”のデータを記憶する。典型的な例ではフローティングゲートFGに電子が注入された書き込み状態では“0”が記憶され、フローティングゲートFG中の電子が消去された消去状態では“1”が記憶される。
【0006】
なお、非特許文献1に記載されるメモリ素子はセルを選択するためのコントロールゲートCGとデータを記憶するためのフローティングゲートFGが分離されているため、スプリットゲート型と呼ばれる。また、ドレイン拡散領域11あるいはソース拡散領域12の一部はフローティングゲートFGまたは選択ゲートSGの下部に達する場合もある。また、二つの拡散領域のうちドレイン拡散領域11とソース拡散領域12のいずれがフローティングゲートFG側に設けられるかについては、いずれの方式も存在する。
【0007】
また、素子モデルに関しては記載されていないが、非特許文献2にスプリットゲート型のMONOS(Metal-Oxide-Nitride-Oxide-silicon)型メモリ素子の構造が開示されている。スプリットゲート型のMONOS型メモリ素子は、非特許文献1に記載されたスプリットゲート型のフローティングゲート型メモリ素子とはデータの物理的な記録方法が異なる不揮発性メモリ素子である。
【0008】
MONOS型不揮発性メモリ素子では、フローティングゲート型メモリ素子のフローティングゲートFGとコントロールゲートCGの積層構造に代えて、チャージトラップ層とその上部に設けられるメモリゲートMGが積層される構造を持つ。そしてフローティングゲート型メモリ素子ではフローティングゲートに電荷を蓄積してデータを記憶するのに代えて、MONOS型不揮発性メモリ素子ではチャージトラップ層に蓄積される電荷を制御することによって記憶動作を行う。特に非特許文献2に記載されるメモリ素子は選択ゲートSGとメモリゲートMGが分離されるため、スプリットゲート側型のMONOS型素子と呼ばれる。
【0009】
以下、非特許文献2に記載されるスプリットゲート型のMONOS型不揮発性メモリ素子の構造の詳細を説明する。図21に非特許文献2に記載される記憶素子の断面図を示す。図21に示すように、スプリットゲート型のMONOS型不揮発性メモリ素子は、シリコン基板10に形成されたドレイン拡散領域11及びソース拡散領域12を有する。そして、ドレイン拡散領域11からソース拡散領域12に至る領域を覆うようにシリコン基板10の上層に選択ゲートSG及びメモリゲートMGが形成される。
【0010】
また、選択ゲートSG及びメモリゲートMGは、シリコン基板10とは絶縁膜13を介して接している。また、選択ゲートSGとメモリゲートMGとが絶縁膜13で絶縁されるように形成される。また、図21に示す例では、絶縁膜13は、メモリゲートMGの下部の厚みが、選択ゲートSGの下部の厚みよりも厚くなっている。また、スプリットゲート型MONOS型メモリでは、各ゲートの配置上、シリコン基板10の表面に選択ゲートSG及びメモリゲートMGのいずれもがその上層に形成されないギャップ領域が形成される。選択ゲートSGの下部に位置する絶縁膜13は選択ゲートSGに対するゲート絶縁膜を成し、メモリゲートMGの下部に位置する絶縁膜13はメモリゲートMGに対するゲート絶縁膜を成す。
【0011】
また、絶縁膜13に含まれる一部の領域において、チャージトラップ層が設けられる。一例としては、メモリゲートMG下部の絶縁膜13にチャージトラップ層が設けられる。チャージトラップ層の一例としてはメモリゲートMG下部の絶縁膜13を下から酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の順に積層された積層膜とすることで、その界面や絶縁膜中のトラップ等に電荷を蓄えるチャージトラップ層を形成する。MONOS型メモリは、このチャージトラップ層に蓄積させるキャリアTEの状態を制御することでデータ1を記憶するのかデータ0を記憶するのかが制御される。一例としてはチャージトラップ層にキャリアTEとして電子が保持されている状態が書き込み状態でデータ0が記憶された状態に対応し、チャージトラップ層に正孔を注入した状態が消去状態でデータ1が記憶された状態に対応する。消去状態においては、チャージトラップ層に正孔が保持されるか、または書き込み状態においてチャージトラップ層に注入された電子の少なくとも一部が電気的に中和されるが、どのような場合においても消去状態においては、書き込み状態でチャージトラップ層に蓄積された電子がメモリゲートトランジスタのしきい値電圧や、メモリセルの素子電流に与えていた影響が縮小される。なお、チャージトラップ層の電荷の極性は、メモリゲートが成す電界効果型トランジスタがN型の場合について説明したが、トランジスタおよび電荷の極性をすべて反転しても良い。
【0012】
なお、MONOS型のスプリットゲート型不揮発性メモリの選択ゲートSGは文献によってはコントロールゲートと記される場合もあるが、機能的にはフローティングゲートを持つスプリットゲート型不揮発性メモリの選択ゲートSGに相当するので、本明細書では選択ゲートSGと記載する。
【0013】
また、非特許文献2に記載されるスプリットゲート型のMOONS型不揮発性メモリ素子は他の不揮発性メモリ素子に比べて集積性、信頼性、および高速性に優れるという特徴がある。
【先行技術文献】
【非特許文献】
【0014】
【非特許文献1】M, Tadayoni , S. Martinie, O. Rozeau, S. Hariharanl , C. Raynaud, N. DOl, "Challenges of modeling the split-Gate SuperFlash memory cell with 1.1 V select transistor", 2016 International Conference on Microelectronic Test Structures, pp.142-146
【非特許文献2】Y. Taito, T. Kono, M. Nakano, T. Saito, T. Ito, K. Noguchi, H. Hidaka, T. Yamauchi, "A 28nm embedded split-Gate MONOS (SG-MONOS) flash macro for automotive achieving 6.4 GB/s read throughput by 200 MHx no-wait read operation and 2.0 MB/s write throughput at Tj of 170C, IEEE JSSC, vol. 51, pp.213-221
【発明の概要】
【発明が解決しようとする課題】
【0015】
以下の分析は本発明を行うに当たって発明者によってなされたものである。
【0016】
非特許文献2に記載されるスプリットゲート型のMONOS型不揮発性メモリセルに対して、非特許文献1に記載されるスプリットゲート型のフローティング型不揮発性メモリセルの素子モデルと同様の構成を適用したメモリセルの素子モデルとして、図22に示す比較例にかかる素子モデル100を作成し、スプリットゲート型のフローティング型不揮発性メモリセルのセル電流の実測値と比較を行った。その結果、ある一定の条件下でモデル精度上の特有な問題が発生することが分かった。また、前記精度上の特有な問題は素子の微細化とともに顕著化し、回路シミュレーションによる回路検証の精度を劣化される可能性があることが分かった。
【0017】
以下、詳細を説明する。図21に示すスプリットゲート型のフローティング型不揮発性メモリセルの素子モデルにおいて、フローティングゲートを表現するトランジスタモデルを、スプリットゲート型のMONOS型不揮発性メモリセルのメモリゲートを表現するトランジスタモデルに置き換え、選択ゲートトランジスタモデルとメモリゲートモデルの二つのトランジスタモデルの直列接続よりなる、メモリ素子モデルを作成し、スプリットゲート型のMONOS型不揮発性メモリセルのセル電流の実測値と比較をおこなった。その結果、以下第一の課題と第二の課題に挙げた特有の精度上の問題が発生することが解った。また、モデルの作成にかかわる問題として以下の第三の課題と第四の課題があることが解った。
【0018】
第一の課題として、選択ゲート電圧Vsgまたはメモリゲート電圧Vmgの一方または両方が低い値に設定された時に、スプリットゲート型のフローティング型不揮発性メモリセルのセル電流の実測値が、比較例にかかる素子モデル100が表現する電流値よりも低くなるという、特有の精度上の問題があることが解った。
【0019】
第二の課題として、比較例にかかる素子モデル100では、スプリットゲート型のフローティング型不揮発性メモリセルのセル電流の温度依存性の再現性において、誤差が発生するという、特有の精度上の問題があることが解った。
【0020】
第三の課題として、実用上の問題を述べる。スプリットゲート型のFMONOS型メモリセルを構成する選択ゲートトランジスタとメモリゲートトランジスタは、BSIM(Berkeley Short-channel IGFET Model)などの通常のMOSFETモデルが仮定するMOSFET構造と比較すると、両者の接続部の拡散層を欠くという相違点、およびゲート電極およびゲート絶縁膜の構造が異なるという相違点がある。また、導入される不純物分布が異なるなどその他の様々な物理的な構造上の相違がある。そのため、スプリットゲート型のFMONOS型メモリセルを構成する選択ゲートトランジスタとメモリゲートトランジスタは、通常のMOSFETモデルでは表現できない様々な特性上の特徴を持つと考えられる。しかし、MOSFETモデルのモデル式自体を前記物理的な構造上の相違に対応させて変更し新たなモデル体系を作成する場合は、そのモデル体系を新たに作成する技術的な難度に加えて、新たに作成したモデル体系に回路シミュレータを対応させる必要が生じるといった実用上の難点がある。従ってモデル精度の問題とモデル作成の難度や実用上の難点といった問題が同時に解決されることが、スプリットゲート型のFMONOS型メモリセルを含む回路の回路シミュレーションを実施するにあたっては望ましい。
【0021】
第四の課題として、比較例にかかる素子モデル100では、スプリットゲート型のMONOS型不揮発性メモリセルの消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルとの特性の相違を、メモリゲートトランジスタモデルのしきい値電圧パラメータおよびその他の少数のモデルパラメータを変更しても表現できず、特にメモリゲートトランジスタモデルに対して多数のモデルパラメータの変更が必要であることが解った。モデル作成上の工数の観点から、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルの一方のモデルから他方のモデルを生成することを、できるだけ少数のパラメータの変更で実現できることが望ましい。
【0022】
なお、セル電流とは、メモリ素子を流れる電流のことであり、例えば図21に示したメモリセルにおいてはドレイン拡散領域11とソース拡散領域12の間に流れる電流である。非特許文献2に記載される素子の場合は選択ゲートトランジスタのドレイン電流をセル電流とみなしても良い。また、本明細書においては、選択ゲートにより形成される電界効果型トランジスタ(MOSFET)を選択ゲートトランジスタ、メモリゲートにより形成される電界効果型トランジスタ(MOSFET)をメモリゲートトランジスタと記載する。また、選択ゲートトランジスタの電流値等の特性を表現するモデルを選択ゲートトランジスタモデル、メモリゲートトランジスタの電流値等の特性を表現するモデルをメモリゲートトランジスタモデルと記載する。また、選択ゲートに印加される電圧を選択ゲート電圧、メモリゲートに印加される電圧をメモリゲート電圧と記載する。また、本明細書においてトランジスタとは、電界効果型トランジスタ(MOFFET)を指す。また、なお、本命社署においてはセル電流とは読み出し電流を指し、書き込み状態のセル電流とは書き込み状態にあるセルの読み出し電流、消去状態のセル電流とは消去状態にあるセルの読み出し電流を言う。
【課題を解決するための手段】
【0023】
一実施の形態によれば、素子モデルは、選択ゲートに印加される選択ゲート電圧によりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する第1のトランジスタモデルと、メモリゲートに印加されるメモリゲート電圧によりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する第2のトランジスタモデルと、選択ゲートとメモリゲートとを絶縁する絶縁膜の下部に形成されるギャップ領域に対応して設定され、選択ゲート電圧とメモリゲート電圧とに応じて抵抗値が変化する可変抵抗モデルと、を有し、第1のトランジスタモデルと第2のトランジスタモデルとの間に可変抵抗モデルが設けられる。
【発明の効果】
【0024】
前記一実施の形態によれば、記憶素子を含む回路の回路シミュレーションの精度を高めることができる。
【図面の簡単な説明】
【0025】
図1】実施の形態1にかかる記憶素子の素子モデルを説明する図である。
図2】実施の形態1にかかる記憶素子を説明する断面図及びグラフである。
図3】実施の形態1にかかる記憶素子に用いられる可変抵抗に設定される特性を説明する図である。
図4】実施の形態1にかかる記憶素子の素子モデルの特性を説明する図である。
図5】実施の形態1にかかる記憶素子における電界の影響を説明する図である。
図6】実施の形態1にかかる記憶素子における静電気的な結合を等価的な容量ネットワークのモデルによって説明する図である。
図7】実施の形態1にかかる記憶素子の書き込み状態と消去状態を説明する図である。
図8】実施の形態1にかかる記憶素子の素子モデルの特性を説明する図である。
図9】実施の形態2にかかる記憶素子の素子モデルを説明する図である。
図10】実施の形態2にかかる記憶素子の素子モデル中の3つの可変抵抗のメモリゲート電圧依存性及び温度依存性を説明する図である。
図11】実施の形態2にかかる記憶素子の素子モデル中の3つの可変抵抗の選択ゲート電圧依存性を説明する図である。
図12】実施の形態2にかかる記憶素子の選択ゲート電圧の違いにより生じる電界の違いを説明する図である。
図13】実施の形態2にかかる記憶素子に用いられる可変抵抗の抵抗特性を書き込み状態と消去状態とで比較した図である。
図14】実施の形態3にかかる記憶素子の素子モデルの特性を説明する図である。
図15】実施の形態4にかかる記憶素子の素子モデルの特性を説明する図である。
図16】実施の形態5にかかる記憶素子を説明する断面図である。
図17】実施の形態5にかかる記憶素子の素子モデルを説明する図である。
図18】実施の形態6にかかる設計支援装置及びプロセスデザインキットを説明する図である。
図19】非特許文献1にかかる記憶素子の素子モデルを説明する図である。
図20】フローティングゲート型のスプリットゲート型メモリ素子を成す主要な構造を説明する断面図である。
図21】非特許文献2に記載される記憶素子の断面図である。
図22】比較例にかかる記憶素子の素子モデルを説明する図である。
【発明を実施するための形態】
【0026】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0027】
実施の形態1
以下では、設計支援装置(例えば、回路シミュレータ)において回路素子の動作を数値的に模擬する素子モデルについて説明する。以下で説明する素子モデルは、特に、記憶装置において記憶素子として機能するスプリットゲート型メモリの1つであるMONOS(Metal-Oxide-Nitride-Oxide-silicon)型メモリに関するものである。なお、スプリットゲート型メモリの別の形態であるフローティングゲート型メモリについては別の実施の形態で説明する。
【0028】
図1に示すように、実施の形態1にかかる素子モデル1は、第1のトランジスタモデル(例えば、選択ゲートトランジスタモデルMSG)、第2のトランジスタモデル(例えば、メモリゲートトランジスタモデルMMG)、可変抵抗モデルR0を有する。
【0029】
実施の形態1にかかる素子モデル1では、選択ゲートトランジスタを表現する選択ゲートトランジスタモデルMSGと、可変抵抗モデルR0、メモリゲートトランジスタを表現するメモリゲートトランジスタモデルMMGを図1に示すように直列接続する。そして、実施の形態1にかかる素子モデル1では、可変抵抗モデルR0の抵抗値が、選択ゲート電圧Vsgおよびメモリゲート電圧Vmgの双方に依存するように設定される。さらに、可変抵抗モデルR0の抵抗値が選択ゲート電圧Vsgの増加とともに減少し、かつ、可変抵抗モデルR0の抵抗値が選択ゲート電圧Vmgの増加ともに減少するように設定される。
【0030】
また、実施の形態1にかかる素子モデル1では、可変抵抗モデルR0の抵抗値の選択ゲート電圧Vsg依存性は、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗のVsg依存性よりも弱く設定される。また、実施の形態1にかかる素子モデル1では可変抵抗モデルR0の抵抗値が素子温度の上昇とともに減少するように設定され、可変抵抗モデルR0の抵抗値は、選択ゲート電圧Vsgが高い条件においても素子温度の上昇とともに減少するモデルとする。
【0031】
実施の形態1にかかる素子モデル1においては、選択ゲートトランジスタモデルMSGは、選択ゲートSGに印加される選択ゲート電圧Vsgによりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する。メモリゲートトランジスタモデルMMGは、メモリゲートMGに印加されるメモリゲート電圧Vmgによりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する。可変抵抗モデルR0は、選択ゲートSGとメモリゲートMGとを絶縁する絶縁膜13の下部に形成されるギャップ領域を模擬するために設定された、選択ゲート電圧Vsgとメモリゲート電圧Vmgとに応じて抵抗値が変化する抵抗モデルである。
【0032】
実施の形態1にかかる素子モデル1においては、スプリットゲート型のフローティング型不揮発性メモリセルにおけるモデル精度上の特有な問題に対して、発明者によって特に支配的と特定された少数の要因を表現した可変抵抗R0モデルを付加するという簡便な方法で取り込むことで、解決している。したがって、選択ゲートトランジスタモデルMSGとメモリゲートトランジスタモデルMMGについては、BSIM4などの既存の形式のMOSFETモデルをそのまま使用することができ、モデル式を既存の形式から変更したMOSFETモデルを必要としない。従って、既存のMOSFETモデルの形式とは異なる形式のMOSFETモデルを使用する場合に生じる回路シミュレータの修正などシミュレーション方法の変更をすることなく、モデル精度上の特有な問題を解決することができる。
【0033】
以下、発明の原理を説明する。なお、本明細書においては選択ゲートトランジスタとメモリゲートトランジスタがともにNチャネル型である場合について記載するが、本発明は極性が反転された素子に適用しても良い。
【0034】
図2の下図のグラフは、書き込み状態にあるスプリットゲート形のMONOS型不揮発性メモリ(例えば、図2の上図)について、発明者によって二次元デバイスシミュレータにより解析を行い、シリコン基板10表面のチャネ電位分布を求めた結果である。図2の下図に示すように、ギャップ領域及びその近傍に相当する位置のシリコン基板10の表面における電位の低下が認められた。これはギャップ領域及びその近傍では電位が低下して電気伝導に寄与するキャリアの濃度が低下し、キャリアの伝導に対する電位障壁が形成され、ギャップ領域近傍に寄生抵抗が形成されることを示している。
【0035】
従って、本発明においては、ギャップ領域近傍に形成される寄生抵抗のバイアス依存性や温度依存性の特徴を寄生抵抗モデルR0としてモデル化し、その寄生抵抗モデルを素子モデルに取り込むことで、メモリ素子モデルの精度が向上する。そして、可変抵抗モデルR0を選択ゲートトランジスタを表現するトランジスタモデルとメモリゲートトランジスタを表現するトランジスタモデルの間に挿入することで、ギャップ領域近傍に形成される寄生抵抗を、その位置も含めて、物理的に正しい形で表現している。
【0036】
なお、本明細書で述べるデバイスシミュレーションでは、チャージトラップ層がメモリゲートの下部に置かれるとともに、チャージトラップ層はメモリゲートと選択ゲートの中間部まで延長していることを仮定し、書き込み状態においてチャージトラップ層にトラップされる電子は、メモリゲートの下部と、ギャップ領域の上部の一部領域を含めた範囲に分布すると仮定した。
【0037】
第一から第三の特徴。
本発明においては、前記ギャップ領域近傍に形成される寄生抵抗の特徴を可変抵抗モデルR0に反映されることにより、物理的に妥当でかつ高精度のモデルを実現するものであるが、まず、前記寄生抵抗のバイアス依存性に関する特徴である第一から第三の特徴を説明する。図2の下図と同様の設定で実施した二次元デバイスシミュレータによる解析を実施した結果、次の三つの傾向が特に顕著であることが解った。
【0038】
第一の特徴
ギャップ領域近傍に形成される寄生抵抗は選択ゲート電圧Vsgの増加とともに減少する。
【0039】
第二の特徴
ギャップ領域近傍に形成される寄生抵抗はメモリゲート電圧Vmgの増加とともに減少する。
【0040】
第三の特徴
ギャップ領域近傍に形成される寄生抵抗の選択ゲート電圧Vsg依存性は、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗のVsg依存性に比べて、緩やかである。
【0041】
また、第三の特徴に関連する特徴として、選択ゲート電圧Vsgが小さい場合には寄生抵抗の選択ゲート電圧Vsgに対して強く依存し、選択ゲート電圧Vsgが大きい場合には寄生抵抗の選択ゲート電圧Vsg依存性が弱くなる。
【0042】
そして、図3に示すように、これら第一から第三の特徴をもつ可変抵抗モデルR0を本実施形態において使用することにより、メモリ素子のセル電流実測値と素子モデルの電流値との間の誤差を解消または低減することができる。なお、図3は、実施の形態1にかかる記憶素子に用いられる可変抵抗に設定される特性を説明する図である。なお、破線は選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗のVsgに対して対数プロットした場合の傾きだけを視覚的に示したものであり、選択ゲートトランジスタのチャネル抵抗と寄生抵抗の大小関係を示すものではない。
【0043】
続いて、実施の形態1にかかる素子モデル1を用いた場合のシミュレーション結果について説明する。当該説明では、可変抵抗モデルR0を用いない素子モデル100を比較例として参照しながら、実施の形態1にかかる素子モデル1のシミュレーション精度について説明することによって本発明の効果を説明する。図22に比較例にかかる記憶素子の素子モデル100を説明する図を示す。図22に示すように、比較例にかかる素子モデル100は、図1に示した実施の形態1にかかる素子モデル1から可変抵抗モデルR0を除いて、選択ゲートトランジスタモデルMSGとメモリゲートトランジスタモデルMMGを直列接続したものである。
【0044】
図4は第一から第三の特徴を持つ寄生抵抗モデルR0を備えた実施の形態1にかかる素子モデル1が表現する電流値とメモリ素子のセル電流実測値との比較結果、および比較例にかかる素子モデル100が表現する電流値とメモリ素子のセル電流実測値との比較結果を示した図である。
【0045】
図4に示すように、可変抵抗モデルR0を持たない比較例にかかる素子モデル100では、メモリゲート電圧Vmgが高い時のセル電流をシミュレーション結果において表現することができるが、メモリゲート電圧Vmgが低くなると実際の記憶素子のドレイン電流特性とシミュレーション結果との間にズレが生じる。一方、実施の形態1にかかる素子モデル1では、メモリゲート電圧Vmgの大小によらず、実際の記憶素子のドレイン電流特性とシミュレーションで得られるドレイン電流特性とが一致する。これは、実施の形態1にかかる素子モデル1ではギャップ領域の寄生抵抗の特徴を表現する寄生抵抗モデルR0を導入したことによってもたらされた効果である。また、実施の形態1にかかる素子モデル1では、選択ゲートトランジスタモデルMSGとメモリゲートトランジスタモデルMMGの間に可変抵抗モデルR0を接続するが、これはギャップ領域の寄生抵抗が選択ゲートトランジスタとメモリゲートトランジスタの間に存在するという物理的な構造と整合する。このため、物理的なギャップ領域の寄生抵抗に接続される選択ゲートトランジスタとメモリゲートトランジスタの接続点電圧を正確に表すことが出来る。
【0046】
以下、第一から第三の特徴の起源をより詳細に説明するとともに、これらの特徴をモデルに取り込むことの必要性と効果を説明する。
【0047】
図5に実施の形態1にかかる記憶素子における電界の影響を説明する図を示す。図5中の実線の矢印は、選択ゲートSGからシリコン基板10の表面のチャネル形成領域に向かう電気力線である。また図5中の破線の矢印は、メモリゲートMGからシリコン基板10の表面のチャネル形成領域に向かう電気力線である。
【0048】
そして、図5に示すように、ギャップ領域には、選択ゲートSGの電気力線およびメモリゲートMGの電気力線の両方が到達する。つまり、ギャップ領域の表面の電位は、選択ゲートSG及びメモリゲートMGの両方の電気力線の影響を受ける。このことから、ギャップ領域に形成される寄生抵抗は、選択ゲート電圧Vsgとメモリゲート電圧Vmgの両方に対して依存するようにモデル化する必要がある。しかしながら、通常のMOSFETモデルを用いたモデルでは、2つのゲート電圧に依存する特性を表現することができない。実施の形態1にかかる素子モデル1では、この問題を、選択ゲート電圧Vsgとメモリゲート電圧Vmgの両方に対して抵抗値が依存する可変抵抗モデルを選択ゲートモデルとメモリゲートモデルの間に直列接続して挿入することで、このギャップ領域に特有の抵抗特性を表現することができる。
【0049】
第一から第三の特徴の起源と、これらの特徴をモデルに取り込むことの有効性について、図6の等価的な容量ネットワークのモデルを用いて検討した結果を説明する。なお、図6はメモリ素子内の静電気的な結合を表現する等価的な容量ネットワークのモデルである。
【0050】
まず、選択ゲートSG下部のシリコン基板10の表面P1の電位は、ゲート容量C1と基板容量Cbの容量分割によって規定される。一方、ギャップ領域の表面P2の電位は、選択ゲートSGとギャップ領域の表面P2との間に形成される容量C2、メモリゲートMGとギャップ領域の表面P2との間に形成される容量C3、及びギャップ領域における基板容量Cb2の容量分割によって規定される。
【0051】
ここで、ギャップ領域の表面P2と選択ゲートSGの距離が図6の水平方向に離れていること、及び、選択ゲートSGの端部の電気力線は図5に示すよう広がること、により選択ゲートSGとギャップ領域の表面P2との静電気的な結合は、選択ゲートSGと選択ゲートSGの直下のシリコン基板10の表面P1との静電気的な結合より弱くなる。従って、選択ゲートSGとギャップ領域の表面P2との静電気結合を表す容量C2は、選択ゲートSG直下のゲート容量C1よりも小さい。
【0052】
また、選択ゲートSG直下の表面P1に接続する等価的な容量はゲート容量C1と基板容量Cbだけであるが、ギャップ領域の表面P2においては、選択ゲートSGと表面P2との間の容量C2と基板容量Cb2だけでなく、メモリゲートMGとギャップ領域の表面P2との静電気的結合を表す容量C3も加わる。
【0053】
このため、ギャップ領域の表面P2の電位の選択ゲート電圧Vsgに対する感度は、必ず選択ゲートSG直下のシリコン基板10の表面P1の電位の選択ゲート電圧Vsgに対する感度よりも弱くなる。従って、ギャップ領域の表面P2での電位は、ゲート直下のシリコン基板10の表面P1の電位よりも選択ゲート電圧Vsgの変動に対して緩やかに変動することになる。これを数式容で表すと以下の通りになる。
φp1=(C1Vsg+CbVb)/(C1+Cb)・・・(1)
であるので、
dφp1/dVsg=C1/(C1+Cb) ・・・(2)
φp2=(C2Vsg+(Cb2+C3)Vb)/(C1+Cb2+C3)・・・(3)
なので、
dφp2/dVsg=C2/(C1+Cb2+C3)・・・(4)
となる。
【0054】
ここで、式(2)と式(4)を比べると、分子のC2はC1よりも小さく、またCbとCb2の値が大きく変わらないことを考慮すると分母の(C1+Cb2+C3)はC3が加わる分だけ(C1+Cb)より大きいことから、式(4)は式(2)よりも小さな値と取る。上記は反転層が形成されないサブスレッショルド領域で成立する式であるが、ギャップ領域で寄生抵抗が顕著になる状態ではギャップ領域に反転層が形成されないことを考えると、ギャップ領域の表面P2での電位の選択ゲート電圧Vsgに対する感度は、選択ゲートトランジスタのチャネル部P1の電位の選択ゲート電圧Vsgに対する感度よりも小さい。従って、ギャップ領域の寄生抵抗は選択ゲート電圧Vsgの変化に対して、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗の選択ゲート電圧Vsgに対する感度よりも小さいと言える。
【0055】
ここで、φp1はP1の電位、φp2はP2の電位、dφp1/dVsgはφp1をVsgに微分したものでVsgの変化に対するφp1の変化の割合、dφp2/dVsgはφp2をVsgに微分したものでVsgの変化に対するφp2の変化の割合を示す。Vsgは選択ゲート電圧、Vbはシリコン基板の電圧である基板電圧である。
【0056】
すなわち、ギャップ領域の寄生抵抗の選択ゲート電圧Vsgに対する感度αを、選択ゲート電圧Vsgの変化に対する寄生抵抗値の変化の割合の絶対値として式(5)のように表し、選択ゲートトランジスタのチャネル抵抗の選択ゲート電圧Vsgに対する感度αを、選択ゲート電圧Vsgの変化に対する選択ゲートトランジスタのチャネル抵抗の変化の割合の絶対値として式(6)のように表すと、αはαchよりも小さい。すなわち式(7)の関係が成立する。
α=|ΔR0 / ΔVsg| ・・・(5)
αch=|ΔRch / ΔVsg| ・・・(6)
αch>α ・・・(7)
ここで、Rchとは選択ゲートトランジスタのチャネル抵抗である。
【0057】
このため、ギャップ領域部分に形成される寄生抵抗のVsg依存性は、選択ゲートMG直下に形成される選択ゲートトランジスタのチャネル抵抗のVsg依存性よりも弱くなる。この傾向は選択ゲートMGの直下に反転層が形成されない選択ゲートトランジスタのサブスレッショルド領域に対して明確に現れる。
【0058】
通常のMOSFETモデルではこのようなギャップ領域の寄生抵抗の選択ゲート電圧Vsg依存性における特殊な傾向を扱うことができない。しかしながら、実施の形態1にかかる素子モデル1では、選択ゲートトランジスタのサブスレッショルド領域におけるチャネル抵抗の選択ゲート電圧Vsg依存性よりも緩やかに選択ゲート電圧Vsgに依存する抵抗モデルR0を、メモリ素子のドレイン電流モデルに導入するので、実施の形態1にかかる素子モデル1では、このような抵抗特性の表現が可能となる。
【0059】
また、本発明では典型的には少なくとも選択ゲートトランジスタのしきい値電圧を含むVsgの範囲で式(7)を満たすようにR0を設定する。これにより、選択ゲートトランジスタには反転層が形成されるが、ギャップ領域には反転層が形成されないことにより、ギャップ領域の寄生抵抗が大きくなり、かつギャップ領域の寄生抵抗のVsg依存性が、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗のVsg依存性よりも緩やかになることを表現できる。
【0060】
また、図6において、メモリゲートとギャップ領域の表面P2は静電気的に結合するので、メモリゲート電圧Vmgが増加するとギャップ領域の表面P2の電位が上昇することになる。そのため、メモリゲート電圧Vmgの増加は、ギャップ領域に形成される電気抵抗を減少させることになる。
【0061】
また、同様に図6においては選択ゲートとギャップ領域の表面P2が静電気的に結合するので、選択ゲート電圧Vsgが増加するとギャップ領域の表面P2の電位が上昇することになる。そのため、メモリゲート電圧Vsgが低下は、メモリゲート電圧Vsgの増加はギャップ領域に形成される電気抵抗を減少させることになる。
【0062】
しかし、前述の通り通常のMOSFETモデルを用いたモデルでは、2つのゲート電圧に依存する特性を表現することができない。実施の形態1にかかる素子モデル1では、この問題を、選択ゲート電圧Vsgとメモリゲート電圧Vmgの両方に対して抵抗値が依存する可変抵抗モデルR0を選択ゲートモデルMSGとメモリゲートモデルMMGの間に直列接続して挿入することとともに、選択ゲート電圧Vsgが増加とともに可変抵抗の抵抗値が減少する性質と、メモリゲート電圧Vmgが増加とともに可変抵抗の抵抗値が減少する性質とを、可変抵抗モデルR0に持たせることにより、前記ギャップ領域およびその近傍に特有の抵抗特性を表現することができ、その結果メモリ素子モデルとしてのモデル精度を向上させることができる。
【0063】
一般にBSIM等のMOSFETモデルでは寄生抵抗のパラメータを持っているが、通常のMOSFETにおける寄生抵抗に起因した電流低下は、MOSFETのゲート電圧が高い条件で顕著化する。しかし、今回見出された第一の課題はゲート電圧が低い条件で顕著化するという特徴があり、ソース/ドレイン拡散層のシート抵抗等に起因するMOSFETにおける通常の寄生抵抗では表現できない。なお、通常の寄生抵抗の影響が、MOSFETのゲート電圧が高い条件での電流に対して顕著化するのは、ゲート電圧が高い場合は、MOSFETのチャネル抵抗が低く、全抵抗に占める寄生抵抗の寄与が増加するためである。ゲート電圧が高い場合に電流値が低下する特性であれば、MOSFETモデルに含まれる通常の寄生抵抗パラメータを調整するか、あるいは素子モデル内に寄生抵抗に相当する抵抗を加えることでモデリングできる。しかし、図4左上図に示すように、比較例にかかる素子モデル100が表現する電流値は、MONOS型のスプリットゲート型メモリのセル電流実測値に対して、選択ゲート電圧Vsgとメモリゲート電圧Vmgの双方が両方が低い場合に誤差が増大しており、通常の寄生抵抗では表現できない特有の精度上の問題、すなわち第一の課題が発生している。これに対して、実施の形態1にかかる素子モデル1では図4左上図に示すように誤差が抑制され、第一の課題が解決される。
【0064】
また、実施の形態1にかかる素子モデル1では、第一の課題に対して発明者によって特に支配的と特定された少数の要因を表現した上述のような可変抵抗モデルR0を付加するという簡便な方法で取り込むことで、第一の課題が解決されている。選択ゲートトランジスタモデルMSGとメモリゲートトランジスタモデルMMGについては、BSIM4などの既存の形式のMOSFETモデルをそのまま使用することができ、既存の形式とは異なるMOSFETモデルを使用する場合に生じる回路シミュレータの修正などシミュレーション方法の変更をする必要が無いので、第三の課題が解決される。
【0065】
第四の特徴。
前記ギャップ領域近傍に形成される寄生抵抗の第四の特徴として、前記寄生抵抗の温度依存性に関する特徴を図7を参照して説明する。第四の特徴は、可変抵抗モデルR0の抵抗値が素子温度の上昇とともに減少するように設定されることである。また、可変抵抗モデルR0の抵抗値は選択ゲート電圧Vsgが高い条件においても素子温度の上昇とともに減少するように設定される。
【0066】
一般の電界効果型トランジスタでは、ゲート電圧が低い領域では電気伝導に寄与するキャリアの数が温度の上昇とともに増加するので、高温側で抵抗が減少する。また、一般の電界効果型トランジスタでは、ゲート電圧が高くなると反転層が形成されるが、反転層中の電気伝導に寄与するキャリアの数の温度依存性は弱い。その一方で高温ではフォノン散乱が顕著化するため、その結果高温側で抵抗が増加する。
【0067】
しかし、ギャップ領域は選択ゲートからもメモリゲートからも離れているため、選択ゲートあるいはメモリゲート電圧が高くなっても反転層が形成されない。その結果、選択ゲート電圧、メモリゲート電圧のいずれにもよらず、可変抵抗モデルR0の抵抗値が素子温度の上昇とともに減少する。このような効果は、通常のMOSFETモデルでは扱えないが、実施の形態1にかかる素子モデル1では、可変抵抗モデルR0の抵抗値が素子温度の上昇とともに減少するように設定することで、スプリットゲート型のMONOS型不揮発性メモリに特有の温度依存性を表現することができる。
【0068】
図8は温度が増減したときの実施の形態1にかかる素子モデル1の特性を説明する図である。図8は第一から第四の特徴を持つ寄生抵抗モデルR0を備えた実施の形態1にかかる素子モデル1が表現する電流値とメモリ素子のセル電流実測値との比較結果、および比較例にかかる素子モデル100が表現する電流値とメモリ素子のセル電流実測値との比較結果を示した図である。
【0069】
図8に示すように、比較例にかかる素子モデル100では、室温のセル電流を表現するモデルを作成した場合に、モデルを構成するトランジスタモデルが持つ温度依存性パラメータを調整しても、室温以外の温度の特性を表現することができなかった。すなわち、比較例にかかる素子モデル100では、セル電流の温度依存性を表現できない。これは比較例にかかる素子モデル100がトランジスタモデルだけで構成されている一方で、ギャップ領域の抵抗がトランジスタの温度特性とは異なる性質の温度特性を持つことが原因である。一方、実施の形態1にかかる記憶素子の素子モデルはギャップ領域の抵抗に特有の温度依存性が、寄生抵抗モデルR0において表現されるので、図8に示すようにセル電流の温度依存性を再現することができる。従って、実施の形態1にかかる素子モデル1は第二の課題を解決できる。
【0070】
また、実施の形態1にかかる素子モデル1では、第二の課題の解決に対しても、第二の課題に対して発明者によって特に支配的と特定された少数の要因を表現した上述のような可変抵抗モデルR0を付加するという簡便な方法で表す。取り込むので、したがって、選択ゲートトランジスタモデルMSGとメモリゲートトランジスタモデルMMGについては、BSIM4などの既存の形式のMOSFETモデルをそのまま使用することができる。そのため、既存の形式とは異なるMOSFETを使用する場合に生じる回路シミュレータの修正などシミュレーション方法の変更をする必要が無い。従って実施の形態1にかかる素子モデル1は第二の課題と第三の課題を同時に解決することができる。
【0071】
次に、実施の形態1にかかる素子モデル1によって、消去状態に対応するモデルと書き込み状態に対応するモデルを構成する場合の例を説明する。
【0072】
二次元デバイスシミュレータを用いた解析結果より、ギャップ領域近傍に形成される寄生抵抗は、チャージトラップ層に電子が蓄積される場合に、電子が蓄積されない場合よりも大きいという特徴が見いだされた。これは、チャージトラップ層に蓄積された電子が前記ギャップ領域近傍の電位を低下させることにより、前記ギャップ領域近傍に形成される寄生抵抗を増大させることが原因である。
【0073】
この結果、ギャップ領域の寄生抵抗に起因する、スプリットゲート型のMONOS型不揮発性メモリ素子のセル電流に関する前記第一から第四の特徴も、チャージトラップ層に電子が多く蓄積される書き込み状態ではより顕著になる。その一方でチャージトラップ層に正孔が蓄積されるか、あるいは書き込み状態において蓄積された電子が正孔の注入によって電気的に中和される消去状態においては前記第一から第四の特徴は弱くなる。
【0074】
したがって、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルの一方のモデルから他方のモデルを生成する場合には、選択ゲートトランジスタモデルとメモリゲートトランジスタモデルのモデルの一方または両方のモデルパラメータ、具体的には例えばBSIMなどのトランジスタモデルのパラメータを変更するだけでなく、ギャップ領域の寄生抵抗を表現する可変抵抗モデルR0を変更することが有効である。このとき、少なくとも書き込み状態のセル電流に対してギャップ領域の寄生抵抗の影響が大きいバイアス領域で、消去状態のセル電流を表現するモデルにおける可変抵抗モデルR0が表現する抵抗値よりも、書き込み状態のセル電流を表現するモデルにおける可変抵抗モデルR0が表現する抵抗値は、より大きな値に設定される。以上の関係を図7に示す。
【0075】
本実施の形態においては、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルとの間で、一方のモデルから他方のモデルを生成する場合には、選択ゲートトランジスタモデルとメモリゲートトランジスタモデルの一方または両方のモデルパラメータを変更するだけでなく、可変抵抗モデルR0が表現する抵抗値を変更する。そのため、消去状態のセル電流と書き込み状態のセル電流との間の相違に影響するギャップ領域の寄生抵抗の物理的な性質における消去状態と書き込み状態との間の変化を、より直接的に表現できる。
【0076】
その結果、比較例にかかる素子モデル100において、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルとの間で、一方のモデルから他方のモデルを生成する場合に比べて、選択ゲートトランジスタモデルとメモリゲートトランジスタモデルのモデルの一方または両方のモデルパラメータの変更が少なくて済み、第四の課題の課題が解決される。
【0077】
なお、本発明において、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルとの間で、一方のモデルから他方のモデルを生成する場合には、可変抵抗モデルR0の変更と同時に変更されるトランジスタのモデルパラメータは、主にはメモリゲートトランジスタモデルのしきい値電圧に関わるパラメータ、およびメモリゲートトランジスタモデルのキャリア移動度やキャリアの飽和速度に関わるパラメータであるが、他のモデルパラメータもいくらか調整されても良い。
【0078】
以上に述べた実施の形態1にかかる素子モデル1は、不揮発性メモリにおいてデータを記憶する記憶素子の動作を、回路の動作をシミュレーションする設計支援装置上で模擬するために用いられる。特に、選択ゲートとメモリゲートとを有する記憶素子の動作を、回路の動作をシミュレーションする設計支援装置上で模擬するためにこの素子モデルは用いられる。
【0079】
また、実施の形態1にかかる素子モデル1では、選択ゲートトランジスタモデルMSGは、選択ゲートSGに印加される選択ゲート電圧Vsg、選択ゲートトランジスタモデルMSGのドレインは、記憶素子のドレインとなっており、ドレイン電圧Vdが印加される。また、メモリゲートトランジスタモデルMMGのソースは、記憶素子のソースとなっており、ソース電圧Vsが印加される。そして、選択ゲートトランジスタモデルMSGのソースとメモリゲートトランジスタモデルMMGのドレインとの間に可変抵抗モデルR0が設けられる。また、選択ゲートトランジスタモデルMSGのバックゲートとメモリゲートトランジスタモデルMMGのバックゲートには、バックゲート電圧Vbが印加される。
【0080】
また、実施の形態1にかかる素子モデル1では、選択ゲートトランジスタモデルMSG及びメモリゲートトランジスタモデルMMG、可変抵抗モデルR0は、MOSFETの特性を表現するモデルであり、例えばBSIM(Berkeley Short-channel IGFET Model)に準拠した素子パラメータを有するものとするが、HisimなどMOSFETの特性を表現する他のパラメータ体系に基づくものであっても良い。
【0081】
以上に述べた本実施の形態に記載した発明においては不揮発性メモリの選択ゲートトランジスタモデルMSGとメモリゲートトランジスタモデルMMGの間にバイアス依存性を持つ可変抵抗モデルR0を挿入することにより、不揮発性メモリのセル電流の特徴を正確に表現することができる。
【0082】
本実施の形態に記載した発明においては、特に、二次元デバイスシミュレーションおよび実測値の解析から明らかとなったギャップ領域における寄生抵抗のバイアス依存性や温度依存性における特徴を、可変抵抗モデルR0に反映させることにより、二つの通常のトランジスタモデルに一つの可変抵抗モデルを付け足しただけの簡単な構成であるにも関わらず、従来の素子モデルにおいて表現できなかった不揮発性メモリのセル電流の特徴を精度良く再現することができる。
【0083】
また、本実施の形態に記載した発明においては、二つの通常のトランジスタモデルに一つの可変抵抗モデルを付け足すだけの単純な構成を持ち、トランジスタモデルのモデル式などトランジスタモデルの形態自体に特殊な変更を加えるものではないので、回路シミュレータが特殊なトランジスタモデルに対応している必要がなく、通常の回路シミュレータによっても不揮発性メモリのセル電流の特徴を精度良く再現することができる。
【0084】
また、本実施の形態に記載した発明においては、特殊なトランジスタモデルを使用しないことから、通常のトランジスタモデルと同等の計算の安定性や計算の収束性が得られる。
【0085】
そして、このように、記憶素子に印加される選択ゲート電圧Vsg及びメモリゲート電圧Vmg、或いは、温度の変動に対して、実際のデバイスの測定結果との一致度が高いシミュレーション結果を得られる素子モデル1を用いることで、回路シミュレーションの精度を高めることができる。また、設計時の想定と、実際のデバイスの特性とのズレを小さくすることで、製造される半導体装置の不具合を設計時に予め解消することができるため、実施の形態1にかかる素子モデル1を用いることで、開発期間の短縮と、半導体装置の信頼性を高めることができる。
【0086】
実施の形態2
実施の形態2では、実施の形態1にかかる素子モデル1のより具体的な構成例について説明する。なお、実施の形態2の説明において、実施の形態1で説明した要素については実施の形態1と同じ符号を付して説明を省略する。
【0087】
図9に実施の形態2にかかる素子モデル2を説明する図を示す。図9に示すように、実施の形態2にかかる素子モデル2では、可変抵抗モデルR0を複数の抵抗又は可変抵抗を用いて構成する。具体的には、実施の形態2では、直列に接続される第1の可変抵抗モデルから第3の可変抵抗モデル(例えば、可変抵抗モデルR1、可変抵抗モデルR2、可変抵抗モデルR3)及び固定抵抗モデルR4の合成抵抗により可変抵抗モデルR0を構成する。
【0088】
ギャップ領域寄生抵抗の選択ゲート電圧Vsg依存性の特徴として、選択ゲート電圧Vsgが小さい場合にはギャップ領域寄生抵抗の選択ゲート電圧Vsgに対して強く依存し、選択ゲート電圧Vsgが大きい場合には寄生抵抗の選択ゲート電圧Vsg依存性が弱くなる傾向をもつ。横軸にVsgを取り、縦軸にギャップ領域寄生抵抗の対数を取ってプロットした場合、その傾きは選択ゲート電圧Vsgの増加とともに緩やかになる。図3で説明したように、実施の形態1にかかる素子モデル1の可変抵抗モデルR0は上記のようなギャップ領域寄生抵抗の選択ゲート電圧依存性を表す。より具体的な例として、実施の形態2では、選択ゲートVsgに対する依存性の強弱が異なる複数の可変抵抗により、上記のようなギャップ領域寄生抵抗の選択ゲート電圧依存性を表す。
【0089】
なお、固定抵抗モデルR4は、可変抵抗モデルR1〜R3に対して並列接続される、予め決まった抵抗値が設定される抵抗モデルである。この固定抵抗モデルは、可変抵抗モデルR1〜R3の直列接続からなる合成抵抗の値が大きくなった時に、可変抵抗モデルR0の抵抗値が大きくなりすぎ、回路シミュレーションが不安定化することを防ぐためのバイパス抵抗である。この固定抵抗モデルR4の抵抗値は、例えば1GΩから100TΩ程度の値に設定され、典型的には1TΩ程度の値に設定される。また、可変抵抗モデルR1〜R3のそれぞれ、あるいは一部に対してバイパス抵抗を並列に接続しても良く、この場合であっても、固定抵抗モデルR4と同様の効果が得られる。可変抵抗モデルR1〜R3のそれぞれ、あるいは一部に対してバイパス抵抗を並列に接続した場合には、直列接続全体に対して並列に接続されるバイパス抵抗R4は省略しても良い。固定抵抗モデルR4は、回路シミュレーションを安定化することを目的に付加するものであるので、可変抵抗モデルR1〜R3の実際の抵抗値や実際にシミュレーションを行う際のバイアス条件や回路動作条件によっては、固定抵抗モデルR4を付加しなくても安定なシミュレーションを実施できる場合は固定抵抗モデルR4を省略しても良い。
【0090】
続いて、可変抵抗モデルR1〜R3に対して設定する特性について説明する。そこで、図10に実施の形態2にかかる記憶素子の素子モデル中の3つの可変抵抗のメモリゲート電圧依存性及び温度依存性を説明する図を示す。
【0091】
図10に示すように、可変抵抗モデルR1〜R3は、いずれも選択ゲート電圧Vsgに対して依存性を持つ抵抗であり、選択ゲート電圧Vsgの減少とともに抵抗値は増加する。また、式(5)で示される感度αは、可変抵抗モデルR1、可変抵抗モデルR2、可変抵抗モデルR3のそれぞれで異なり、同一の選択ゲート電圧Vsgで比較したときに可変抵抗モデルR1、可変抵抗モデルR2、可変抵抗モデルR3の順に小さくなるように設定される。
【0092】
また、より典型的には、図11に示す通りある一定の選択ゲート電圧Vsg範囲を含む第一のVsgバイアス領域ではR1、R2、R3のうちR1が最も大きく、第一のVsgバイアス領域よりも選択ゲート電圧Vsgが高いバイアス範囲である第二のVsgバイアス領域では、R1、R2、R3のうちR2が最も大きく、第二のVsgバイアス領域よりも選択ゲート電圧Vsgが高いバイアス範囲である第三のVsgバイアス領域では、R1、R2、R3のうちR3が最も大きい。
【0093】
そして、少なくもメモリセルに対して読み出し動作を行う電圧範囲内のあるメモリゲート電圧Vmgにおいて、選択ゲート電圧Vsgの最も低い領域で可変抵抗モデルR1の抵抗値が最も大きく、選択ゲート電圧Vsgの最も高い領域で可変抵抗モデルR3の抵抗値が最も大きく、可変抵抗モデルR1の抵抗値が最大となる選択ゲート電圧Vsgの範囲と可変抵抗モデルR3の抵抗値が最大となる選択ゲート電圧Vsgの範囲との中間に相当する選択ゲート電圧Vsgの範囲では可変抵抗モデルR2の抵抗値が最も大きい。
【0094】
ここで、可変抵抗モデルR1〜R3が表すチャネル抵抗の説明に用いるために、図12に実施の形態2にかかる記憶素子の選択ゲート電圧の違いにより生じる電界の違いを説明する図を示す。
【0095】
可変抵抗モデルR2は、典型的には図12の上図に示したように、選択ゲートSGからの電気力線の影響が大きくなることにより、ギャップ領域の電位の選択ゲート電圧Vsgに対する依存性が、選択ゲートSG直下のシリコン基板10の電位の選択ゲート電圧依存性よりも弱い場合のチャネル抵抗を表現するものである。
【0096】
可変抵抗モデルR3は、典型的には図12の下図に示すように、選択ゲートSG下の反転層が形成されたときに、ギャップ領域の電位の選択ゲート電圧依存性が可変抵抗モデルR2により表現した成分よりも更に弱くなることを表現する。これは可変抵抗モデルR3がギャップ領域の抵抗を受け持つバイアス範囲では、選択ゲートSG下部に反転層が形成されるため、選択ゲートSGからの電界が選択ゲート下の反転層により遮蔽され、選択ゲートSGからの電界がギャップ領域へ回り込んでギャップ領域の電位を変動させる作用が弱くなることを表現するものである。
【0097】
可変抵抗モデルR1は、典型的には選択ゲートSG直下の抵抗に対する補正成分であり、選択ゲート直下のチャネル抵抗の選択ゲート電圧依存性と同程度か、それよりも若干弱い選択ゲート電圧依存性を持つ。但し、これらの効果を上記とは異なる配分により上記とは異なる個数の抵抗に配分し、ギャップ領域抵抗を表現しても良い。
【0098】
また、図10の上図に示すように、可変抵抗モデルR1〜R3は、メモリゲート電圧Vmgが低いほど抵抗値が大きくなるように定式化する。或いは、少なくも可変抵抗モデルR2については、メモリゲート電圧Vmgが低いほど抵抗値が大きくなるように定式化する。
【0099】
また、選択ゲート電圧Vsgが高い領域では、選択ゲート電圧Vsgが低い領域に比べてギャップ抵抗のメモリゲート電圧Vmgに対する依存性を小さくするように、ギャップ領域の抵抗をモデリングする。これは、セル電流実測値の解析結果に基づく操作である。
【0100】
また、メモリゲートMGの下部でギャップ領域寄りの位置にあるチャージトラップ層の上部に局在してキャリアTEがトラップされた場合は、さらにメモリゲートMGの飽和領域におけるピンチオフ抵抗の増加をもたらすことが確認されたが、この効果も可変抵抗R1からR3、典型的にはR3に繰り込まれても良い。
【0101】
また、図10の下図に示すように、可変抵抗モデルR1〜R3は、温度が低いほど抵抗値が大きくなるように定式化する。例えば、(8)式から(10)式のようなモデル式を用いて実測値を再現するように定式化する。
R1=f11(Vsg)×g(Vmg)×h(T)・・・(8)
R2=f12(Vsg)×g(Vmg)×h(T)・・・(9)
R3=f13(Vsg)×g(Vmg)×h(T)・・・(10)
【0102】
(8)式から(10)式においては、Tは温度である。また、f11(Vcg)、f12(Vcg)、f13(Vcg)はVcgの増加に対して減少する関数である。g(Vcg)、g(Vcg)、g(Vcg)はVmgの増加に対して減少する関数である。h(T)、g(T)、g(T)は温度の増加に対して減少する関数である。
【0103】
また、(8)式から(10)式におけるf11(Vsg)、f12(Vsg)、f13(Vsg)は例えば以下のように表される。
11(Vsg)=exp(−A11×Vcg+B11)・・・(11)
12(Vsg)=exp(−A12×Vcg+B12)・・・(12)
13(Vsg)=exp(−A13×Vcg+B13)・・・(13)
ここで、A11、A12、A13、B11、B12、B13は定数であり、また典型的にはA11とA12は正の定数であり、A13は正の定数またはゼロである。また、典型的にはA11はA12よりも大きく、A12はA13より大きい。
【0104】
また、より一般的に発明の要請を満たす関数として(14)式から(16)式を用いても良い。
R1=f21(Vcg,Vmg,T)・・・(14)
R2=f22(Vcg,Vmg,T)・・・(15)
R3=f23(Vcg,Vmg,T)・・・(16)
ここで、f21(Vcg,Vmg,T)、f22(Vcg,Vmg,T)、f23(Vcg,Vmg,T)はVcgの増加に対して減少し、メモリゲート電圧Vmgの増加に対して減少し、温度の増加に対して減少する関数である。
【0105】
また、(14)式から(16)式におけるf21(Vcg,Vmg,T)、f22(Vcg,Vmg,T)、f23(Vcg,Vmg,T)は、メモリゲート電圧Vmgおよび温度Tを典型的なメモリセル動作に対応する一定値とした場合に、例えば以下のように表すことができる特徴を持つ関数である。
21(Vsg)=exp(−A21×Vcg+B21)・・・(17)
22(Vsg)=exp(−A22×Vcg+B22)・・・(18)
23(Vsg)=exp(−A23×Vcg+B23)・・・(19)
ここで、A21、A22、A23、B21、B22、B23は定数であり、また典型的にはA21とA22は正の定数であり、A23は正の定数またはゼロである。また、典型的にはA21はA22よりも大きく、A22はA23より大きい。
【0106】
典型的なメモリセル動作に対応するメモリゲート電圧Vmgとは例えばゼロボルトであり、典型的なメモリセル動作に対応する温度Tとは例えば摂氏25度である。また、前述したR1、R2およびR3の関係に対応して、メモリゲート電圧Vmgおよび温度Tを典型的なメモリセル動作に対応する一定値とした場合に、ある一定の選択ゲート電圧Vsg範囲を含む第一のVsgバイアス領域ではf21、f22、f23のうちf21が最も大きく、第一のVsgバイアス領域よりも選択ゲート電圧Vsgが高いバイアス範囲である第二のVsgバイアス領域では、f21、f22、f23のうちf22が最も大きく、第二のVsgバイアス領域よりも選択ゲート電圧Vsgが高いバイアス範囲である第三のVsgバイアス領域では、f21、f22、f23のうちf23が最も大きい。また、R3はR1やR2に比べて値が小さいので、式(10)、式(16)に代えてR3を小さな値の定数かあるいはゼロに置き換えても良い。
【0107】
また、本実施の形態においては選択ゲートトランジスタのサブスレッショルド領域におけるチャネル抵抗を式(20)で示される関数でフィッティングし、式(18)のA22の値を式(20)のAchよりも小さな値に設定する。
Rch=exp(−Ach×Vcg+Bch)・・・(20)
これにより、寄生抵抗R0が選択ゲート電圧Vsgの変化に対して、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗の選択ゲート電圧Vsg依存性よりも緩やかに変化するようにする。
【0108】
また、特に、選択ゲートトランジスタのしきい値電圧を含む選択ゲート電圧Vsgの範囲を前記第二のVsgバイアス領域とする。これにより、選択ゲートトランジスタには反転層が形成されるが、ギャップ領域には反転層が形成されないことにより、ギャップ領域の寄生抵抗が大きくなり、かつギャップ領域の寄生抵抗の選択ゲート電圧Vsg依存性が、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗の選択ゲート電圧Vsg依存性よりも緩やかになることを表現できる。
【0109】
ここで、実施の形態2にかかる素子モデル2においても、書き込み状態と消去状態では可変抵抗モデルR1〜R3の抵抗値を大きく変えた方が良い。そこで、図13に実施の形態2にかかる記憶素子に用いられる可変抵抗の抵抗特性を書き込み状態と消去状態とで比較した図を示す。
【0110】
図13の上図は、第1の例であり、消去状態における可変抵抗モデルR1〜R3の特性を書き込み状態の可変抵抗モデルR1〜R3の特性よりも抵抗値を低くする例である。図13の下図は、第2の例であり、消去状態における可変抵抗モデルR1〜R3の値を、書き込み状態の可変抵抗モデルR1〜R3の抵抗値よりも小さい一定値とした場合である。また、消去状態における可変抵抗モデルR1〜R3の値を一定値とする例として図示はしていないが、可変抵抗モデルR1〜R3の値をゼロにしても良い。このように、消去状態の可変抵抗モデルR1〜R3の抵抗値を書き込み状態よりも小さくすることで、可変抵抗モデルR1〜R3が素子モデル1の特性に与える影響を小さくすることができる。
【0111】
上記説明より、実施の形態2では、複数の可変抵抗モデルを組み合わせることで、容易に実施の形態1にかかる素子モデル1の可変抵抗モデルR0の条件を満たすモデルを構築することができ、実施の形態1と同様にシミュレーション精度の向上を実現することができる。
【0112】
なお、可変抵抗モデルR1〜R3のうち2つの抵抗については、その2つの抵抗を合成した1つの抵抗で表現しても良い。この場合、図9において固定抵抗モデルR4と並列に接続されるのは直列に接続された2つの抵抗となる。また、可変抵抗モデルR1〜R3を、3つの抵抗を合成した1つの抵抗で表現しても良い。この場合、図9において固定抵抗モデルR4と並列に接続されるのは1つの抵抗となる。また、例えばモデルの精密化のために、可変抵抗モデルR1〜R3の少なくとも1つを、さらに直列に接続される複数の抵抗モデルに分割しても良い。この場合、固定抵抗モデルR4と並列に接続されるのは直列に接続された4つ以上の抵抗となる。また、シミュレーションの安定化のために、固定抵抗モデルR4以外の並列抵抗を付加しても良い。例えば、可変抵抗モデルR1〜R3のいずれかに対して、並列接続される固定抵抗モデルを接続しても良い。
【0113】
可変抵抗モデルR1〜R3に代えて、R1とR2の二つの可変抵抗モデルだけを用いる場合、選択ゲート電圧Vsgの変化に対する寄生抵抗値の変化の割合の絶対値(|ΔR0 / ΔVsg|)は、同一の選択ゲート電圧Vsgで比較したときに可変抵抗モデルR1、可変抵抗モデルR2の順に小さくなるように設定される。ここで、可変抵抗モデルR1は可変抵抗モデルR2よりも低い選択ゲート電圧Vsgにおいて変抵抗モデルR2よりも抵抗値が大きくなる可変抵抗モデルである。
【0114】
実施の形態3
実施の形態3では、実施の形態2にかかる素子モデル2の変形例となる素子モデル3について説明する。なお、実施の形態3の説明において、実施の形態1、2で説明した要素については実施の形態1、2と同じ符号を付して説明を省略する。
【0115】
図14に実施の形態3にかかる素子モデル3を説明する図を示す。図14に示すように、実施の形態3にかかる素子モデル3は、実施の形態2にかかる素子モデル2の可変抵抗モデルR3を第3のトランジスタモデル(例えば、トランジスタモデルMMG2)に置き換えたものである。トランジスタモデルMMG2は、ソースが可変抵抗モデルR2の一端に接続され、ドレインがメモリゲートトランジスタモデルMMGのドレインに接続される。また、トランジスタモデルMMG2のゲートには、メモリゲート電圧Vmgが与えられる。
【0116】
ここで、トランジスタモデルMMG2は、閾値電圧をメモリゲートトランジスタモデルMMGの閾値電圧よりも高く設定する。これにより、メモリゲートトランジスタのギャップ領域寄りの領域に局在してトラップされた電子(図2上図のキャリアTEのうち、メモリゲートの下部に位置する電子)による、メモリゲートトランジスタのピンチオフ抵抗の増加を表現できる。
【0117】
上記説明より、実施の形態3にかかる素子モデル3では、メモリゲートトランジスタのピンチオフ抵抗の増加を表現することで、回路シミュレーションの精度を高めることができる。
【0118】
実施の形態4
実施の形態4では、実施の形態2にかかる素子モデル2の変形例となる素子モデル4について説明する。なお、実施の形態4の説明において、実施の形態1、2で説明した要素については実施の形態1、2と同じ符号を付して説明を省略する。
【0119】
図15に実施の形態4にかかる素子モデル4を説明する図を示す。図15に示すように、実施の形態4にかかる素子モデル4は、実施の形態2にかかる素子モデル2の可変抵抗モデルR0に第3のトランジスタモデル(例えば、トランジスタモデルMMG2)を追加したものである。トランジスタモデルMMG2は、ソースが可変抵抗モデルR3の一端に接続され、ドレインがメモリゲートトランジスタモデルMMGのドレインに接続される。また、トランジスタモデルMMG2のゲートには、メモリゲート電圧Vmgが与えられる。
【0120】
ここで、トランジスタモデルMMG2は、実施の形態3と同様に閾値電圧をメモリゲートトランジスタモデルMMGの閾値電圧よりも高く設定する。これにより、メモリゲートトランジスタのギャップ領域寄りの領域に局在してトラップされた電子(図2上図のキャリアTEのうち、メモリゲートの下部に位置する電子)による、メモリゲートトランジスタのピンチオフ抵抗の増加を表現できる。
【0121】
上記説明より、実施の形態4にかかる素子モデル4では、実施の形態2にかかる素子モデル2で表現される記憶素子の特性に加えて、メモリゲートトランジスタのピンチオフ抵抗の増加を表現することで、回路シミュレーションの精度を高めることができる。
【0122】
実施の形態5
実施の形態5では、スプリットゲート型のフローティングゲート型不揮発性メモリに対して、可変抵抗モデルR0を有する素子モデル適用する場合のモデル作成方法について説明する。そこで、図16に実施の形態5にかかる記憶素子を説明する断面図を示す。
【0123】
ここで、フローティングゲート型メモリにおいても、シリコン基板10、フローティングゲートFG及びコントロールゲートCGは、それぞれ絶縁膜13を介して接するように形成される。そのため、フローティングゲート型メモリにおいてもフローティングゲートFG或いはコントロールゲートCGと選択ゲートSGのいずれにも覆われないシリコン基板10の表面が存在し、この領域がギャップ領域となる。
【0124】
このフローティングゲート型メモリにおいても、実施の形態1から実施の形態4に関する検討と同じ検討を行うことで、ギャップ領域に対応する可変抵抗モデルR0を設定することができる。そこで、実施の形態5では、実施の形態1から実施の形態4と同様に可変抵抗モデルR0を用いた素子モデル5を作成する。
【0125】
そこで、図17に実施の形態5にかかる記憶素子の素子モデル5を説明する図を示す。図17に示すように、フローティングゲート型メモリの素子モデル5では、実施の形態1の素子モデル1のメモリゲートトランジスタモデルMMGをコントロールゲートトランジスタモデルMCGに置き換える。このコントロールゲートトランジスタモデルMCGは、メモリゲートトランジスタモデルMMGに対応するものであり、BSIMに準拠したパラメータ、あるいはHisimなどBSIM以外のトランジスタモデルのパラメータを有する。
【0126】
また、フローティングゲート型メモリでは、フローティングゲートFGがMONOS型メモリのチャージトラップ層と同じ機能を持つ。そのため、図5等で説明したメモリゲートがチャネル部に与える電界は、フローティングゲート型メモリのコントロールゲートと浮遊ゲートの積層構造によりチャネル部に与えられる電界と読み替えて、可変抵抗モデルR0、コントロールゲートトランジスタモデルMCGのパラメータを検討することが好ましい。
【0127】
フローティングゲート型メモリは、MONOS型のメモリのようにチャージトラップ層に電荷を蓄積することによりデータを記録するものではないが、選択ゲートとフローティングゲートの間に、スプリットゲート型のMONOS型メモリと同様に存在するギャップ領域の寄生抵抗が、チャージトラップ層への電荷の蓄積以外の理由により、顕著化する場合には本発明を適用しても良い。
【0128】
また、MONOS型やフローティングゲート型以外のスプリットゲート型のメモリ素子についても、二つのゲートに挟まれた領域の寄生抵抗が素子特性に影響する場合には、本発明に記載されるゲート電極やその他構成要素の名称を、対象とする半導体素子の対応する構成要素に読み替えることにより、本発明を適用しても良い。
【0129】
さらにはスプリットゲート型のメモリ素子以外の半導体素子において、二つのゲートに挟まれた領域の寄生抵抗が素子特性に影響する場合には、本発明に記載されるゲート電極やその他構成要素の名称を、対象とする半導体素子の対応する構成要素に読み替えることにより、本発明を適用しても良い。
【0130】
上記説明より、可変抵抗モデルR0を素子モデルに含めることで、ギャップ領域を有するスプリットゲート型メモリの全般について、実施の形態1で説明した考え方を適用できることがわかる。また、可変抵抗モデルR0を含むスプリットゲート型メモリの素子モデルを用いることでスプリットゲート型メモリを含む回路のシミュレーションの精度を高めることができる。
【0131】
実施の形態6
実施の形態6では、実施の形態1から実施の形態5で説明した素子モデルを含むプロセスデザインキットについて説明する。そこで、図18に実施の形態6にかかる設計支援装置及びプロセスデザインキットを説明する図を示す。
【0132】
図18に示す設計支援装置は、例えば、回路シミュレーションプログラムを実行する演算装置である。そして、プロセスデザインキットには、NMOSトランジスタモデル、PMOSトランジスタモデル、抵抗モデル、コンデンサモデル等の一般的か回路素子の素子モデルに加えて、実施の形態1から実施の形態5で説明した素子モデルの少なくとも1つを含む記憶素子モデルが含まれる。
【0133】
設計支援装置は、例えば、設計支援装置内、或いは、設計支援装置の外部に設けられる記憶装置に格納されたプロセスデザインキットを読み込むことで、検証対象の回路のネットリストを作成し、当該ネットリストを用いて回路特性のシミュレーションを行う。
【0134】
ここで、実施の形態1から実施の形態5で説明した素子モデルに含まれるトランジスタモデルは、いずれも既存のトランジスタモデルであるBSIMに準拠したパラメータ、或いはHisimなどのBSIM以外の既存のトランジスタモデルのパラメータにより構成することができ、新たに特殊なトランジスタモデルを導入する必要が無いので、設計声援装置での特殊な対応を必要とせず、プロセスデザインキットに含まれる他の素子モデルと同様に設計支援装置で読み込むことができる。
【0135】
このようにプロセスデザインキット内に実施の形態1から実施の形態5で説明した素子モデルを含むことで、スプリットゲート型の不揮発性メモリを含む回路のシミュレーション精度を高めることができる。
【0136】
その他の実施の形態
なお、上記各実施の形態で説明した素子モデルにおいて、可変抵抗モデルがドレイン電圧依存性や基板バイアス依存性など、選択ゲート電圧Vsg依存性やメモリゲート電圧Vmg依存性以外のバイアス依存性を持っても良い。
【0137】
また、MONOS型メモリにおいて、データ消去のための正孔が絶縁膜中に残留する場合において、当該正孔に起因するギャップ領域の寄生抵抗が大きい場合、或いは、正孔とともに電子が残留することによりメモリゲート下部に不均一な電荷が残留する場合など、メモリセルのドレイン電流に寄生抵抗分を考慮する必要がある場合には可変抵抗モデルR0に当該影響を反映させることができる。
【0138】
また、上記説明では、Nチャネルトランジスタを用いたメモリ素子について記述したが、Pチャネルトランジスタを用いたメモリ素子についても極性を反転させることで上記において説明した考え方を適用できる。上記で説明した考え方は、バルク基板上の形成された不揮発性メモリに限らず、SOI基板上、FINFET上、あるいはガラス基板上など、バルク基板以外の基板上に形成された不揮発性メモリに適用することもできる。
【0139】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【0140】
1〜5 素子モデル
10 シリコン基板
11 ドレイン拡散領域
12 ソース拡散領域
13 ゲート絶縁膜
SG 選択ゲート
MSG 選択ゲートトランジスタモデル
MG メモリゲート
MMG メモリゲートトランジスタモデル
MMG2 トランジスタモデル
FG フローティングゲート
CG コントロールゲート
MCG コントロールゲートトランジスタモデル
TE キャリア
Vsg 選択ゲート電圧
Vmg メモリゲート電圧
R0〜R3 可変抵抗モデル
R4 固定抵抗モデル
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22