特許 6793586 ボルテージレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6793586

(24)【登録日】2020年11月12日

(45)【発行日】2020年12月2日

(54)【発明の名称】ボルテージレギュレータ

(51)【国際特許分類】

   G05F 1/56 20060101AFI20201119BHJP

【ＦＩ】

   G05F1/56 310K

   G05F1/56 310P

   G05F1/56 320H

【請求項の数】11

【全頁数】12

(21)【出願番号】特願2017-68172(P2017-68172)

(22)【出願日】2017年3月30日

(65)【公開番号】特開2018-169912(P2018-169912A)

(43)【公開日】2018年11月1日

【審査請求日】2020年1月17日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】坂口 薫

(72)【発明者】

【氏名】津村 和宏

【審査官】 栗栖 正和

(56)【参考文献】

【文献】 特開２００８−１９８８１７（ＪＰ，Ａ）

【文献】 特開平０４−２７４５０４（ＪＰ，Ａ）

【文献】 特開２０１１−０２４４０５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／００８３０２８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

入力端子に入力される外部電圧から前記外部電圧よりも低い一定の内部電圧を生成し、出力端子に出力する電圧出力回路と、
温度上昇に応じて出力電圧を低下させる感温回路と、
前記感温回路の出力およびテスト端子に接続された過熱検出回路と、
前記感温回路の出力およびテスト端子に接続された電圧検出回路とを備えるボルテージレギュレータであって、
前記感温回路の出力電圧および前記テスト端子の電圧が第一の電圧より低いとき、前記過熱検出回路が出力する出力停止信号に基づいて前記電圧出力回路の出力が停止され、
前記テスト端子の電圧が前記感温回路の出力電圧および前記第一の電圧よりも高い第二の電圧より高いとき、前記電圧検出回路が出力するテストモード信号に基づいて前記出力端子に前記外部電圧が出力されることを特徴とするボルテージレギュレータ。

【請求項2】

前記過熱検出回路は、非反転入力端子が前記感温回路の出力および前記テスト端子に接続され、反転入力端子に前記第一の電圧が入力され、出力信号が前記出力停止信号となる第一のコンパレータを有することを特徴とする請求項１に記載のボルテージレギュレータ。

【請求項3】

前記電圧検出回路は、非反転入力端子が前記感温回路の出力および前記テスト端子に接続され、反転入力端子に前記第二の電圧が入力され、出力信号が前記テストモード信号となる第二のコンパレータを有することを特徴とする請求項１または２に記載のボルテージレギュレータ。

【請求項4】

前記電圧検出回路は、前記テスト端子にゲートとドレインが接続されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタのソースと接地端子との間に接続された抵抗とを備え、
前記ＮＭＯＳトランジスタのソースの電圧が前記テストモード信号となることを特徴とする請求項１または２に記載のボルテージレギュレータ。

【請求項5】

前記ＮＭＯＳトランジスタは、Ｐ型ゲートを有する異極ゲートＭＯＳトランジスタであることを特徴とする請求項４に記載のボルテージレギュレータ。

【請求項6】

前記電圧出力回路は、
前記出力端子の電圧に基づく電圧と基準電圧とが入力されるエラーアンプと、
ソースが前記入力端子に接続され、ドレインが前記出力端子に接続され、前記エラーアンプの出力する電圧に基づいてゲートが制御される出力トランジスタと、
ゲートに前記出力停止信号が入力され、ソースが前記入力端子に接続され、ドレインが前記出力トランジスタのゲートに接続されたＰＭＯＳトランジスタと、
ゲートに前記テストモード信号が入力され、ソースが接地端子に接続され、ドレインが前記出力トランジスタのゲートに接続されたＮＭＯＳトランジスタとを有することを特徴とする請求項１乃至５のいずれか一項に記載のボルテージレギュレータ。

【請求項7】

前記電圧出力回路は、前記入力端子と前記出力トランジスタのゲートとの間に直列に接続されたクランプ回路およびスイッチをさらに有し、
前記スイッチがオンしているとき、前記クランプ回路は、前記出力トランジスタのゲートが所定の電圧を下回らないようクランプし、
前記スイッチは、前記テストモード信号を受けるとオフすることを特徴とする請求項６に記載のボルテージレギュレータ。

【請求項8】

前記電圧出力回路は、
前記出力端子の電圧に基づく電圧と基準電圧とが入力されるコンパレータと、
前記コンパレータの出力と前記テストモード信号とが入力される論理回路と、
前記入力端子と前記出力トランジスタのゲートとの間に接続され、前記論理回路の出力により制御されるオーバーシュート抑制回路とをさらに有し、
前記論理回路は、前記テストモード信号を受けると、前記オーバーシュート抑制回路を停止する信号を出力することを特徴とする請求項６または７に記載のボルテージレギュレータ。

【請求項9】

前記電圧出力回路は、
前記出力端子とは別に設けられた電圧調整端子の電圧に基づく電圧と基準電圧とが入力されるエラーアンプと、
ソースが前記入力端子に接続され、ドレインが前記出力端子に接続され、前記エラーアンプの出力する電圧に基づいてゲートが制御される出力トランジスタと、
ゲートに前記出力停止信号が入力され、ソースが前記入力端子に接続され、ドレインが前記出力トランジスタのゲートに接続されたＰＭＯＳトランジスタと、
前記入力端子と前記出力トランジスタのゲートとの間に直列に接続されたクランプ回路およびスイッチとを有し、
前記スイッチがオンしているとき、前記クランプ回路は、前記出力トランジスタのゲートが所定の電圧を下回らないようクランプし、
前記スイッチは、前記テストモード信号を受けるとオフし、
前記電圧検出回路が前記テストモード信号を出力しているとき、前記電圧調整端子には前記内部電圧より低い電圧が入力されていることを特徴とする請求項１乃至５のいずれか一項に記載のボルテージレギュレータ。

【請求項10】

前記エラーアンプは、前記テストモード信号を受けると、動作を停止することを特徴とする請求項６乃至８のいずれか一項に記載のボルテージレギュレータ。

【請求項11】

前記感温回路は、一端に電源電圧を受け、他端が前記テスト端子に接続された電流源と、前記テスト端子と接地端子との間に順方向接続されたダイオード素子とを有することを特徴とする請求項１乃至１０のいずれか一項に記載のボルテージレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ボルテージレギュレータに関する。

【背景技術】

【0002】

従来、外部端子（入力端子）に入力される外部電圧から当該外部電圧よりも低い一定の内部電圧を生成し、出力端子に出力するボルテージレギュレータにおいて、出力端子に接続される外部回路のストレステストを行うため、あるいは、ボルテージレギュレータの出力トランジスタに大電圧（外部端子−接地端子間電圧）を印加して、出力トランジスタのストレステストを行うために、出力端子の電圧を内部電圧から外部電圧に切り替えられるようにしたものが、例えば、特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平４−２７４５０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１に示されたボルテージレギュレータでは、出力端子の電圧を内部電圧から外部電圧に切り替えられるようにするために、専用のテスト端子を追加する必要があり、回路面積の増加に繋がるという課題があった。
したがって、本発明は、回路規模の増加を抑えつつ、出力端子の電圧を内部電圧から外部電圧に切り替えることが可能なボルテージレギュレータを提供することを目的とする。

【課題を解決するための手段】

【0005】

本発明のボルテージレギュレータは、入力端子に入力される外部電圧から前記外部電圧よりも低い一定の内部電圧を生成し、出力端子に出力する電圧出力回路と、温度上昇に応じて出力電圧を低下させる感温回路と、前記感温回路の出力およびテスト端子に接続された過熱検出回路と、前記感温回路の出力およびテスト端子に接続された電圧検出回路とを備えるボルテージレギュレータであって、前記感温回路の出力電圧および前記テスト端子の電圧が第一の電圧より低いとき、前記過熱検出回路が出力する出力停止信号に基づいて前記電圧出力回路の出力が停止され、前記テスト端子の電圧が前記感温回路の出力電圧および前記第一の電圧よりも高い第二の電圧より高いとき、前記電圧検出回路が出力するテストモード信号に基づいて前記出力端子に前記外部電圧が出力されることを特徴とする。

【発明の効果】

【0006】

本発明によれば、ボルテージレギュレータに一般に搭載されている過熱保護回路（上記における感温回路と過熱検出回路とを含む回路）とこれをテストするためのテスト端子とを備えたボルテージレギュレータにおいて、当該テスト端子に接続された電圧検出回路を備え、テスト端子に入力される電圧が過熱保護回路をテストするための第一の電圧よりも高い第二の電圧より高いときに電圧検出回路がテストモード信号を出力し、テストモード信号に基づいて出力端子に外部電圧が出力される構成としたことにより、専用の端子を設けることなく、出力端子に外部電圧を出力することを可能としている。このように、専用の端子を追加する必要がないため、回路規模の増加を抑えつつ、出力端子の電圧を内部電圧から外部電圧に切り替えることが可能となる。

【図面の簡単な説明】

【0007】

【図1】本発明の実施形態によるボルテージレギュレータを説明するためのブロック図である。

【図2】図１に示すボルテージレギュレータにおける感温回路の一具体例を示す回路図である。

【図3】図１に示すボルテージレギュレータにおける電圧出力回路及び電圧検出回路それぞれの第１の具体例と、過熱検出回路の一具体例を示す回路図である。

【図4】図１に示すボルテージレギュレータにおける電圧検出回路の第２の具体例を示す回路図である。

【図5】図１に示すボルテージレギュレータにおける電圧出力回路の第２の具体例を示す回路図である。

【図6】図１に示すボルテージレギュレータにおける電圧出力回路の第３の具体例を示す回路図である。

【図7】図１に示すボルテージレギュレータにおける電圧出力回路の第４の具体例を示す回路図である。

【発明を実施するための形態】

【0008】

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態によるボルテージレギュレータ１０を説明するためのブロック図である。

【0009】

本実施形態のボルテージレギュレータ１０は、入力端子２０と、出力端子２１と、テスト端子２２と、電圧出力回路１１と、感温回路１２と、過熱検出回路１３と、電圧検出回路１４とを備えている。
電圧出力回路１１は、入力端子２０に入力される外部電圧Ｖｉｎから外部電圧Ｖｉｎよりも低い一定の内部電圧を生成し、出力端子２１に出力する。
テスト端子２２には、テスト信号ＴＥが入力される。

【0010】

感温回路１２は、温度上昇に応じて出力電圧を低下させる。また、感温回路１２の出力は、出力がテスト端子２２に接続されている。
過熱検出回路１３は、入力が感温回路１２の出力およびテスト端子２２に接続されており、電圧出力回路１１に出力停止信号ＳＴを出力する。

【0011】

電圧検出回路１４は、入力が感温回路１２の出力およびテスト端子２２に接続されており、電圧出力回路１１にテストモード信号ＴＭを出力する。
また、感温回路１２、過熱検出回路１３、および電圧出力回路１１内の出力停止回路（図示せず）によって、過熱保護回路が構成されている。

【0012】

かかる構成のボルテージレギュレータ１０の動作について、以下に説明する。
まず、ボルテージレギュレータ１０の過熱保護回路に関する動作について説明する。
通常動作時においては、ボルテージレギュレータ１０の温度が上昇すると、感温回路１２の出力がその温度に応じて低下していく。そして、感温回路１２の出力が第一の電圧よりも低くなると、過熱検出回路１３は、出力停止信号ＳＴをアクティブにする。
これにより、電圧出力回路１１内の出力停止回路が出力端子２１への出力を停止する。このようにして、ボルテージレギュレータ１０を過熱状態から保護することができる。

【0013】

過熱保護回路をテストする場合、テスト端子２２にテスト信号ＴＥとして、上記第一の電圧近辺の電圧を入力していき、過熱保護回路（過熱検出回路１３）が動作を開始する（出力端子２１への出力が停止する）電圧を調べる。かかるテストの結果により得られた過熱保護回路の動作開始電圧を改めて第一の電圧とし、過熱検出回路１３に設定する。

【0014】

次に、ボルテージレギュレータ１０の出力端子２１の電圧を内部電圧から入力端子２０に入力される外部電圧Ｖｉｎに切り替えるテストモードにする場合の動作について説明する。このテストモードは、例えば、出力端子２１に接続される外部回路（図示せず）のストレステストを行ったり、ボルテージレギュレータ１０の電圧出力回路１１内の出力トランジスタ（図示せず）に大電圧を印加して、出力トランジスタのストレステストを行うなどのためのものである。

【0015】

テストモードにする場合、テスト信号ＴＥとして、感温回路１２の出力電圧および過熱検出回路１３に設定された第一の電圧よりも高い第二の電圧より高い電圧をテスト端子２２に入力する。

【0016】

これにより、電圧検出回路１４は、テストモード信号ＴＭをアクティブにする。これに基づいて、電圧出力回路１１は、入力端子２０に入力されている外部電圧Ｖｉｎを出力端子２１に出力する。

【0017】

このように、本実施形態によれば、通常、過熱保護回路のテスト用に使用されるテスト端子２２を、ボルテージレギュレータ１０の出力端子２１の電圧を内部電圧から外部電圧Ｖｉｎに切り替えるテストモードにするための信号を入力する端子として兼用することができる。したがって、端子の追加、すなわち回路規模の増加を抑えつつ、上記テストモードを実現することができる。

【0018】

以上、本実施形態の構成および動作について説明したが、本実施形態をより詳細に説明するために、以下、図１に示す各回路の具体例について説明する。
図２は、図１に示すボルテージレギュレータ１０における感温回路１２の一具体例である感温回路１２₁を示す回路図である。

【0019】

感温回路１２₁は、一端が外部電圧Ｖｉｎが入力される入力端子２０に接続され、他端がテスト端子２２に接続された電流源１２１と、テスト端子２２と接地端子との間に順方向接続されたダイオード素子１２０とを有する。ダイオード素子１２０は、感温素子として機能する。
かかる構成により、温度が上昇すると、テスト端子２２の電圧が低下していく。

【0020】

なお、本例では、電流源１２１の一端に電源電圧として外部電圧Ｖｉｎを供給する例を示したが、これに限らず、ボルテージレギュレータ１０の内部で生成される電圧を電源電圧としてもかまわない。

【0021】

図３は、図１に示すボルテージレギュレータ１０における電圧出力回路１１および電圧検出回路１４それぞれの第１の具体例である電圧出力回路１１₁および電圧検出回路１４₁と、過熱検出回路１３の一具体例である過熱検出回路１３₁を示す回路図である。なお、図１に示すボルテージレギュレータ１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

【0022】

電圧出力回路１１₁は、出力トランジスタ１１０と、エラーアンプ１１１と、抵抗分圧回路１１２と、基準電圧源１１３と、ＰＭＯＳトランジスタ１１４と、ＮＭＯＳトランジスタ１１５とを有している。

【0023】

出力トランジスタ１１０は、ソースが入力端子２０に接続され、ドレインが出力端子２１に接続されている。
抵抗分圧回路１１２は、出力端子２１と接地端子との間に接続されている。
エラーアンプ１１１は、非反転入力端子に抵抗分圧回路１１２により分圧された分圧電圧が入力され、反転入力端子に基準電圧源１１３の基準電圧が入力されている。

【0024】

ＰＭＯＳトランジスタ１１４は、ゲートに出力停止信号ＳＴが入力され、ソースが入力端子２０に接続され、ドレインが出力トランジスタ１１０のゲートに接続されている。なお、ＰＭＯＳトランジスタ１１４は、図１の説明において記載した出力停止回路として機能する。
ＮＭＯＳトランジスタ１１５は、ゲートにテストモード信号ＴＭが入力され、ソースが接地端子に接続され、ドレインが出力トランジスタ１１０のゲートに接続されている。

【0025】

電圧出力回路１１₁は、かかる構成により、出力端子２１の電圧に基づく電圧と基準電圧源１１３の基準電圧とが入力されるエラーアンプ１１１の出力する電圧に基づいて出力トランジスタ１１０のゲートが制御され、これにより、入力端子２０に入力される外部電圧Ｖｉｎよりも低い一定の内部電圧を出力端子２１に出力することができる。

【0026】

過熱検出回路１３₁は、コンパレータ１３０と基準電圧源１３１とを有している。
コンパレータ１３０の非反転入力端子は、感温回路１２の出力およびテスト端子２２に接続され、反転入力端子は、基準電圧源１３１の電圧である第一の電圧を受け、コンパレータ１３０の出力信号が出力停止信号ＳＴとなる。

【0027】

電圧検出回路１４₁は、コンパレータ１４０と基準電圧源１４１とを有している。
コンパレータ１４０の非反転入力端子は、感温回路１２の出力およびテスト端子２２に接続され、反転入力端子は、基準電圧源１４１の電圧である第二の電圧を受け、コンパレータ１４０の出力信号がテストモード信号ＴＭとなる。

【0028】

そして、出力停止信号ＳＴが電圧出力回路１１₁内のＰＭＯＳトランジスタ１１４のゲートに入力され、テストモード信号ＴＭが電圧出力回路１１₁内のＮＭＯＳトランジスタ１１５のゲートに入力される。
また、テストモード信号ＴＭは、電圧出力回路１１₁内のエラーアンプ１１１にも入力される。
本例においては、感温回路１２、過熱検出回路１３₁、および電圧出力回路１１₁内のＰＭＯＳトランジスタ１１４（出力停止回路）によって、過熱保護回路が構成されている。

【0029】

通常動作時に過熱保護回路が機能する場合、または過熱保護回路のテストを行う場合、感温回路１２の出力電圧が基準電圧源１３１の電圧である第一の電圧より低くなる、またはテスト端子２２にテスト信号ＴＥとして第一の電圧より低い電圧を入力すると、コンパレータ１３０の出力である出力停止信号ＳＴがロウレベルとなる。これにより、ＰＭＯＳトランジスタ１１４がオンする。

【0030】

このとき、コンパレータ１４０の出力であるテストモード信号ＴＭもロウレベルとなるため、ＮＭＯＳトランジスタ１１５はオフする。
したがって、出力トランジスタ１１０のゲートがハイレベルとなるため、出力トランジスタ１１０がオフする。よって、電圧出力回路１１₁の出力が停止される。
このようにして、過熱保護回路を機能させる、あるいは過熱保護回路を機能させたテスト状態とすることができる。

【0031】

一方、ボルテージレギュレータ１０の出力端子２１の電圧を内部電圧から外部電圧Ｖｉｎに切り替えるテストモードにする場合、テスト端子２２に基準電圧源１４１の電圧である第二の電圧より高い電圧を入力する。これにより、コンパレータ１４０の出力であるテストモード信号ＴＭがハイレベルとなる。これにより、ＮＭＯＳトランジスタ１１５がオンする。

【0032】

また、エラーアンプ１１１にもハイレベルのテストモード信号ＴＭが入力され、これに基づいて、エラーアンプ１１１は、動作を停止する。
また、このとき、コンパレータ１３０の出力である出力停止信号ＳＴもハイレベルとなるため、ＰＭＯＳトランジスタ１１４はオフする。

【0033】

したがって、出力トランジスタ１１０のゲートは、ロウレベル（接地電圧）となり、出力トランジスタ１１０のゲート−ソース間に、ボルテージレギュレータ１０における最も大きい電圧が印加されることとなる。これにより、出力トランジスタ１１０のストレステストを行うことができる。

【0034】

また、出力トランジスタ１１０のドレインである出力端子２１には、出力電圧として、入力端子２０に入力されている外部電圧Ｖｉｎが出力される。これにより、出力端子２１に接続される外部回路（図示せず）のストレステストを行うことも可能となる。

【0035】

次に、図４を用いて、図１に示すボルテージレギュレータ１０における電圧検出回路１４の第２の具体例である電圧検出回路１４₂について説明する。
図４に示すように、本例における電圧検出回路１４₂は、テスト端子２２にゲートとドレインが接続されたＮＭＯＳトランジスタ１４２と、ＮＭＯＳトランジスタ１４２のソースと接地端子との間に接続された抵抗１４３とを有している。そして、ＮＭＯＳトランジスタ１４２のソースの電圧がテストモード信号ＴＭとなる。

【0036】

その他の点は、図３に示すボルテージレギュレータ１０と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
本例では、電圧検出回路１４₂が上記のように構成されていることから、第二の電圧がＮＭＯＳトランジスタ１４２の閾値電圧と電圧出力回路１１₁内のＮＭＯＳトランジスタ１１５の閾値電圧とによって決まる。

【0037】

図２に示したように、感温回路１２がダイオード素子を用いて構成されている場合、感温回路１２の出力電圧の上限は、およそ０．９Ｖとなる。
そのため、第二の電圧は、０．９Ｖ以上となっている必要がある。この場合、ＮＭＯＳトランジスタ１４２として、Ｐ型ゲートを有する異極ゲートＭＯＳトランジスタを採用するのが好適である。異極ゲートＭＯＳトランジスタの閾値電圧は、通常のＭＯＳトランジスタの閾値電圧よりも高く設定しやすいため、これを採用することにより、第二の電圧を確実に０．９Ｖ以上とすることが容易となる。

【0038】

次に、図５を用いて、図１に示すボルテージレギュレータ１０における電圧出力回路１１の第２の具体例である電圧出力回路１１₂について説明する。
本例の電圧出力回路１１₂は、入力端子２０に入力される外部電圧Ｖｉｎが特に高電圧である場合に、好適に用いられる。すなわち、図３および４に示す電圧出力回路１１₁では、外部電圧Ｖｉｎが高電圧である場合、出力トランジスタ１１０のゲートの電圧が大きく振れて、接地電圧に近い電圧まで下がってしまうようなことが生じると、出力トランジスタ１１０のゲート−ソース間の電圧が耐圧を超えてしまい、出力トランジスタ１１０が壊れてしまうおそれがある。

【0039】

これに対し、電圧出力回路１１₂によれば、このような問題を回避することができる。
本例における電圧出力回路１１₂は、図５に示すように、図３および４に示す電圧出力回路１１₁に対し、入力端子２０と出力トランジスタ１１０のゲートとの間に直列に接続されたクランプ回路２００およびスイッチ２０１をさらに有している。スイッチ２０１は、テストモード信号ＴＭがハイレベルになるとオフする。
その他の点は、図３および４に示す電圧出力回路１１₁と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

【0040】

かかる構成により、スイッチ２０１がオンしている通常状態においては、クランプ回路２００は、出力トランジスタ１１０のゲートが所定の電圧を下回らないようクランプしている。したがって、出力トランジスタ１１０のゲート−ソース間の電圧が耐圧を超えることを防止することができる。

【0041】

一方、ボルテージレギュレータ１０をテストモードにする場合は、テストモード信号ＴＭがハイレベルとなり、スイッチ２０１がオフして、クランプを停止する。
このように、本例によれば、テストモード時に影響を与えることなく、通常動作時に出力トランジスタ１１０のゲート−ソース間に大電圧がかかることを防止できる。

【0042】

次に、図６を用いて、図１に示すボルテージレギュレータ１０における電圧出力回路１１の第３の具体例である電圧出力回路１１₃について説明する。本例の電圧出力回路１１₃は、出力端子２１の電圧のオーバーシュートを抑制する機能を追加したものである。

【0043】

本例における電圧出力回路１１₃は、図６に示すように、図３および４に示す電圧出力回路１１₁に対し、コンパレータ３００、ＯＲ回路（論理回路）３０１、およびオーバーシュート抑制回路として機能するＰＭＯＳトランジスタ３０２とをさらに有している。

【0044】

コンパレータ３００は、非反転入力端子に基準電圧源１１３の電圧が入力され、反転入力端子に抵抗分圧回路１１２により分圧された分圧電圧が入力されている。コンパレータ３００の非反転入力端子には、オフセットが設けられている。

【0045】

ＯＲ回路３０１には、コンパレータ３００の出力とテストモード信号ＴＭとが入力されている。
ＰＭＯＳトランジスタ３０２は、ソースが入力端子２０に接続され、ドレインが出力トランジスタ１１０のゲートに接続され、ゲートがＯＲ回路３０１の出力に接続されている。
その他の点は、図３および４に示す電圧出力回路１１₁と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

【0046】

かかる構成により、出力端子２１の電圧にオーバーシュートが発生すると、コンパレータ３００の反転入力端子の電圧が上昇するため、コンパレータ３００の出力はロウレベルとなる。これをＯＲ回路３０１が受けると、ＯＲ回路３０１の出力はロウレベルとなる。したがって、ＰＭＯＳトランジスタ３０２のゲートがロウレベルとなり、ＰＭＯＳトランジスタ３０２はオンする。これにより、出力トランジスタ１１０がオフするため、オーバーシュートを抑制することができる。

【0047】

一方、ボルテージレギュレータ１０をテストモードにする場合は、テストモード信号ＴＭがハイレベルとなり、これをＯＲ回路３０１が受けるため、ＯＲ回路３０１の出力はハイレベルとなる。したがって、ＰＭＯＳトランジスタ３０２のゲートがハイレベルとなり、ＰＭＯＳトランジスタ３０２はオフする。すなわち、オーバーシュート抑制回路が停止する。
このように、本例によれば、テストモード時に影響を与えることなく、オーバーシュート抑制機能を備えることが可能となる。

【0048】

次に、図７を用いて、図１に示すボルテージレギュレータ１０における電圧出力回路１１の第４の具体例である電圧出力回路１１₄について説明する。
本例における電圧出力回路１１₄は、図７に示すように、図５に示す電圧出力回路１１₂の変形例となっている。

【0049】

すなわち、電圧出力回路１１₄は、図５に示す電圧出力回路１１₂と同様に、クランプ回路２００とスイッチ２０１を備えており、スイッチ２０１がオンしている通常状態においては、クランプ回路２００は、出力トランジスタ１１０のゲートが所定の電圧を下回らないようクランプしている。よって、出力トランジスタ１１０のゲート−ソース間の電圧が耐圧を超えることを防止することができる。

【0050】

一方、電圧出力回路１１₄は、図５に示す電圧出力回路１１₂に対し、抵抗分圧回路１１２を出力端子２１から切り離し、代わりに出力端子２１とは別に設けられた電圧調整端子４００に接続するとともに、ＮＭＯＳトランジスタ１１５を削除し、さらにエラーアンプ１１１にテストモード信号ＴＭを入力しない構成となっている。
したがって、ボルテージレギュレータ１０をテストモードにする場合は、テストモード信号ＴＭがハイレベルとなり、スイッチ２０１がオフして、クランプを停止する。

【0051】

このとき、本例では、電圧調整端子４００に内部電圧より低い電圧、例えば接地電圧を入力する。これにより、エラーアンプ１１１の出力はロウレベル（接地電圧）となる。したがって、出力トランジスタ１１０のゲートがロウレベル（接地電圧）となり、本例の電圧出力回路１１₄を用いたボルテージレギュレータ１０においても、他の例の電圧出力回路１１₁〜１１₃を用いたボルテージレギュレータ１０と同様、外部端子２０に入力されている外部電圧Ｖｉｎを出力端子２１に出力することができる。

【0052】

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、電圧出力回路１１は、図５に示す出力トランジスタのゲートをクランプするための構成と、図６に示すオーバーシュートを抑制するための構成の両方を備えるように構成されてもよい。

【符号の説明】

【0053】

１０ ボルテージレギュレータ
１１、１１₁、１１₂、１１₃、１１₄ 電圧出力回路
１２、１２₁ 感温回路
１３ 過熱検出回路
１４ 電圧検出回路
２０ 入力端子
２１ 出力端子
２２ テスト端子
ＴＥ テスト信号
ＳＴ 出力停止信号
ＴＭ テストモード信号
１１１ エラーアンプ
１１２ 抵抗分圧回路
１１３、１３１、１４１ 基準電圧源
１１４ 出力停止回路（ＰＭＯＳトランジスタ）
１２０ ダイオード素子
１２１ 電流源
１３０、１４０、３００ コンパレータ
３０２ オーバーシュート抑制回路（ＰＭＯＳトランジスタ）
４００ 電圧調整端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】