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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6793711
(24)【登録日】2020年11月12日
(45)【発行日】2020年12月2日
(54)【発明の名称】選択的にエッチングされた自己整合ビアプロセス
(51)【国際特許分類】
H01L 21/768 20060101AFI20201119BHJP
【ＦＩ】
H01L21/90 A
【請求項の数】17
【外国語出願】
【全頁数】28
(21)【出願番号】特願2018-234561(P2018-234561)
(22)【出願日】2018年12月14日
(65)【公開番号】特開2019-153780(P2019-153780A)
(43)【公開日】2019年9月12日
【審査請求日】2018年12月17日
(31)【優先権主張番号】62/599,664
(32)【優先日】2017年12月15日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】518434728
【氏名又は名称】マイクロマテリアルズ エルエルシー
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林特許業務法人
(72)【発明者】
【氏名】リン， ヤン−チェン
(72)【発明者】
【氏名】チョウ， チンチュン
(72)【発明者】
【氏名】チャン， イン
(72)【発明者】
【氏名】ウォン， ホー−ヤン デーヴィッド
(72)【発明者】
【氏名】ミトラ， ウダイ
(72)【発明者】
【氏名】フリード， レジーナ
【審査官】
早川 朋一
(56)【参考文献】
【文献】
米国特許出願公開第２０１７／００５３８６３（ＵＳ，Ａ１）
【文献】
米国特許第０９６８５４０６（ＵＳ，Ｂ１）
【文献】
米国特許出願公開第２０１７／０２７１２０２（ＵＳ，Ａ１）
【文献】
特開平０２−２７５６３４（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３２０５−２１／３２１５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５２
Ｈ０１Ｌ ２３／５２２−２３／５３２
(57)【特許請求の範囲】
【請求項1】
基板上の第１の絶縁層上に、前記第１の絶縁層の第１の方向に沿って延びる第１の導電線を凹設すること、
前記第１の絶縁層および凹設された前記第１の導電線の上に第２の絶縁層を堆積させること、
前記第２の絶縁層上に、前記第１の導電線のうちの１本と位置整合された第１の開口を有するハードマスクを形成すること、
前記ハードマスク上に、前記第１の開口と位置整合された第２の開口を有するフォトレジストを形成すること、
前記第２の開口を通してある深さまで前記第２の絶縁層を部分的にエッチングすること、
前記第１の開口を有する前記ハードマスクを残すように、前記フォトレジストを除去すること、および
ビアを形成するように、前記第１の開口を通して前記第２の絶縁層をエッチングすること
を含む、自己整合ビアを提供する方法であって、
前記第２の絶縁層を堆積させることが、
余剰部分が形成されるように前記第２の絶縁層を堆積させること、
前記余剰部分を除去すること、及び
追加の第２の絶縁層を堆積させること
を含む、方法。
前記第１の絶縁層および凹設された前記第１の導電線の上に第２の絶縁層を堆積させること、
前記第２の絶縁層上に、前記第１の導電線のうちの１本と位置整合された第１の開口を有するハードマスクを形成すること、
前記ハードマスク上に、前記第１の開口と位置整合された第２の開口を有するフォトレジストを形成すること、
前記第２の開口を通してある深さまで前記第２の絶縁層を部分的にエッチングすること、
前記第１の開口を有する前記ハードマスクを残すように、前記フォトレジストを除去すること、および
ビアを形成するように、前記第１の開口を通して前記第２の絶縁層をエッチングすること
を含む、自己整合ビアを提供する方法であって、
前記第２の絶縁層を堆積させることが、
余剰部分が形成されるように前記第２の絶縁層を堆積させること、
前記余剰部分を除去すること、及び
追加の第２の絶縁層を堆積させること
を含む、方法。
【請求項2】
前記第２の絶縁層を堆積させる前に、凹設された前記第１の導電線と前記第１の絶縁層の上に、ライナを堆積させることをさらに含む、請求項１に記載の方法。
【請求項3】
前記ライナは、窒化ケイ素、炭窒化ケイ素、酸化アルミニウム、窒化アルミニウム、または酸化ハフニウムのうちの１種または複数種を含む共形ライナである、請求項２に記載の方法。
【請求項4】
前記第１の導電線を露出させるために、前記第１の開口を通して前記第２の絶縁層をエッチングした後で、前記ライナを除去することをさらに含む、請求項２に記載の方法。
【請求項5】
前記ライナを除去することが、前記第１の導電線に対し、前記ライナを選択的にエッチングすることを含む、請求項４に記載の方法。
【請求項6】
前記ライナが共形薄膜である、請求項２に記載の方法。
【請求項7】
前記ハードマスクが、窒化チタン、炭化タングステン、またはホウ炭化タングステンのうちの１種または複数種を含む、請求項１に記載の方法。
【請求項8】
前記ハードマスクを形成することが、前記第２の絶縁層上にハードマスク材料を堆積させ、トレンチリソグラフィによって前記ハードマスクをパターニングして、前記第１の開口を形成することを含む、請求項１に記載の方法。
【請求項9】
前記ハードマスク上に前記フォトレジストを形成することは、前記第２の開口を形成するために、前記第２の絶縁層に対し、前記ハードマスク上にフォトレジスト材料を選択的に堆積させることを含む、請求項１に記載の方法。
【請求項10】
前記ハードマスク上に前記フォトレジストを形成することは、前記第１の開口に露出した前記ハードマスクと前記第２の絶縁層上に、フォトレジスト材料の共形層を堆積させて、前記フォトレジスト内に前記第２の開口をリソグラフィでパターニングすることを含む、請求項１に記載の方法。
【請求項11】
前記ビア中に第２の導電性材料を堆積させることをさらに含む、請求項１に記載の方法。
【請求項12】
前記第２の導電性材料を堆積させることは、前記ビア内と、前記第２の絶縁層の上端面上とに前記第２の導電性材料を堆積させて、前記第２の導電性材料の余剰部分を形成し、次いで、前記第２の絶縁層の前記上端面から、前記第２の導電性材料を除去することを含む、請求項１１に記載の方法。
【請求項13】
第１の方向に延びる複数の第１の導電線を備える、第１の絶縁層を含む基板を準備すること、
前記第１の導電線の上端面が前記第１の絶縁層の上端面より下の凹み深さとなるように、前記第１の導電線を凹設すること、
凹設された前記第１の導電線と前記第１の絶縁層の上に、共形ライナを堆積させること、
前記第１の絶縁層と、凹設された前記第１の導電線の上の前記共形ライナ上に、第２の絶縁層を堆積させること、
前記第２の絶縁層上に、前記第１の導電線のうちの１本と位置整合された第１の開口を有するハードマスクを形成すること、
前記ハードマスク上に、前記第１の開口と位置整合された第２の開口を有するフォトレジストを形成すること、
前記第２の開口を通して、ある深さまで前記第２の絶縁層を部分的にエッチングすること、
前記第１の開口を有する前記ハードマスクを残すように、前記フォトレジストを除去すること、
凹設された前記第１の導電線内の前記ライナを露出させるように、前記第１の開口を通して前記第２の絶縁層をエッチングすること、および
ビアを形成するように、前記第１の導電線内の前記ライナを除去すること
を含む、自己整合ビアを形成する方法であって、
前記第２の絶縁層を堆積させることが、
余剰部分が形成されるように前記第２の絶縁層を堆積させること、
前記余剰部分を除去すること、及び
追加の第２の絶縁層を堆積させること
を含む、方法。
前記第１の導電線の上端面が前記第１の絶縁層の上端面より下の凹み深さとなるように、前記第１の導電線を凹設すること、
凹設された前記第１の導電線と前記第１の絶縁層の上に、共形ライナを堆積させること、
前記第１の絶縁層と、凹設された前記第１の導電線の上の前記共形ライナ上に、第２の絶縁層を堆積させること、
前記第２の絶縁層上に、前記第１の導電線のうちの１本と位置整合された第１の開口を有するハードマスクを形成すること、
前記ハードマスク上に、前記第１の開口と位置整合された第２の開口を有するフォトレジストを形成すること、
前記第２の開口を通して、ある深さまで前記第２の絶縁層を部分的にエッチングすること、
前記第１の開口を有する前記ハードマスクを残すように、前記フォトレジストを除去すること、
凹設された前記第１の導電線内の前記ライナを露出させるように、前記第１の開口を通して前記第２の絶縁層をエッチングすること、および
ビアを形成するように、前記第１の導電線内の前記ライナを除去すること
を含む、自己整合ビアを形成する方法であって、
前記第２の絶縁層を堆積させることが、
余剰部分が形成されるように前記第２の絶縁層を堆積させること、
前記余剰部分を除去すること、及び
追加の第２の絶縁層を堆積させること
を含む、方法。
【請求項14】
前記共形ライナは、窒化ケイ素、炭窒化ケイ素、酸化アルミニウム、窒化アルミニウム、または酸化ハフニウムのうちの１種または複数種を含む、請求項１３に記載の方法。
【請求項15】
前記ビア中に第２の導電性材料を堆積させることをさらに含む、請求項１３に記載の方法。
【請求項16】
前記追加の第２の絶縁層が、前記第２の絶縁層とは異なる材料である、請求項１に記載の方法。
【請求項17】
前記第１の開口及び前記第２の開口が、同じサイズである、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、電子デバイス製造の分野、特には、集積回路（ＩＣ）製造に関する。
【背景技術】
【0002】
一般的に、集積回路（ＩＣ）は、半導体材料、典型的には、ケイ素の微小チップ上に形成された一組の電子デバイス、例えば、トランジスタを意味する。通常、ＩＣは、ＩＣの電子デバイスを相互に、および外部接続に接続するための金属線を有する、１つまたは複数のメタライゼーションの層を含む。通常、層間誘電材料の層が、絶縁のために、ＩＣのメタライゼーション層の間に設置されている。
【0003】
ＩＣのサイズが減少するにつれて、金属線間の間隔が減少する。通常、相互接続構造を製造するために、１層のメタライゼーションと別の層のメタライゼーションに位置整合させて接続することを伴う、プレーナプロセス（planar process）が使用される。
【0004】
通常、メタライゼーション層における金属線のパターン化は、そのメタライゼーション層の上方のビアとは独立して実施される。しかしながら、従来式のビア製造技法は、完全ビア自己整合を提供することができない。従来式の技法においては、上部メタライゼーション層内の線を、下部メタライゼーションに接続するために形成されたビアは、位置不整合を生ずることが多い。ビア線不整合（via-line misalignment）は、ビア抵抗を増大させ、誤った金属線への潜在的な短絡を招く。ビア線不整合は、デバイス故障を生じさせて、歩留りを減少させ、製造コストを増大させる。
【0005】
したがって、当該技術において、自己整合ビアの改良式の形成方法に対する要望が引き続き存在している。
【発明の概要】
【0006】
本開示の１つまたは複数の実施形態は、自己整合ビアを提供する方法を対象とする。基板上の第１の絶縁層上に第１の導電線が凹設される。第１の導電線は、第１の絶縁層上で第１の方向に沿って延びている。第１の絶縁層と凹設された第１の導電線の上に、第２の絶縁層が堆積される。第２の絶縁層上にハードマスクが形成される。ハードマスクは、第１の導電線のうちの１本と位置整合された第１の開口を有する。ハードマスク上にフォトレジストが形成される。フォトレジスは、第１の開口と位置整合された第２の開口を有する。第２の絶縁層は、第２の開口を通してある深さまで部分的にエッチングされる。第１の開口を有するハードマスクを残すように、フォトレジストが除去される。第１の開口を通して第２の絶縁層がエッチングされて、ビアを形成する。
【0007】
本開示の追加の実施形態は、自己整合ビアを形成する方法を対象とする。第１の方向に延びる複数の第１の導電線を備える、第１の絶縁層を含む基板が準備される。第１の導電線の上端面が第１の絶縁層の上端面より下の凹み深さとなるように、第１の導電線が凹設される。凹設された第１の導電線と第１の絶縁層の上に、共形ライナ（conformal liner）が堆積される。第１の絶縁層と、凹設された第１の導電線の上のライナ上に、第２の絶縁層が堆積される。ハードマスクが第２の絶縁層上に形成される。ハードマスクは、第１の導電線のうちの１本と位置整合された、第１の開口を有する。 ハードマスク上に、第１の開口と位置整合された第２の開口を有するフォトレジストが形成される。第２の絶縁層は、第２の開口を通してある深さまで部分的にエッチングされる。 フォトレジストが除去されて、第１の開口を有するハードマスクが残る。第２の絶縁層は、第１の開口を通してエッチングされて、凹設された第１の導電線内のライナを露出させる。第１の導電線内のライナが除去されてビアが形成される。
【0008】
本開示のさらに別の実施形態は、自己整合ビアを形成する方法を対象とする。第１の方向に延びる複数の第１の導電線を備える、第１の絶縁層を含む基板が準備される。第１の導電線の上端面が、第１の絶縁層の上端面より下に凹み深さとなるように、第１の導電線が凹設される。第１の絶縁層と、凹設された第１の導電線の上に、第２の絶縁層が直接、堆積される。第２の絶縁層上にハードマスクが形成される。ハードマスクは、第１の導電線のうちの１本と位置整合された第１の開口を有する。ハードマスク上にフォトレジストが形成される。フォトレジストは、第１の開口と位置整合された第２の開口を有する。第２の絶縁層は、第２の開口を通してある深さまで、部分的にエッチングされる。フォトレジストが除去されて、第１の開口を有するハードマスクが残される。第２の絶縁層が第１の開口を通してエッチングされて、第１の導電線を露出させてビアが形成される。
【0009】
本開示の上記の特徴が詳細に理解できるように、上記で要約された、本開示のより具体的な説明を、実施形態を参照して行ってもよく、その一部が添付の図面に示されている。しかしながら、添付の図面は、本開示の典型的な実施形態だけを示すものであり、したがって、本開示は、その範囲を限定するものではなく、同等に有効な他の実施形態を受け入れることができる。本明細書に記載されている実施形態は、類似の参照符号は類似の要素を示す添付の図面の図において、限定としてではなく、例示として示される。
【図面の簡単な説明】
【0010】
【図1A】１つまたは複数の実施形態による、完全自己整合ビアをもたらす電子デバイス構造の横断面図である。
【図25】１つまたは複数の実施形態により、完全自己整合ビアを提供する、プラズマシステムのブロック図である。
【発明を実施するための形態】
【0011】
本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載されている構成または処理ステップの詳細に限定されないことを理解されたい。本開示は他の実施形態が可能であり、様々な方法で実施または実行することができる。
【0012】
本明細書で使用される「基板」とは、製造プロセス中に薄膜処理（film processing）がその上で行われる、基板上に形成された、任意の基板または材料表面を指す。例えば、処理を行うことができる基板表面としては、材料、例えば、ケイ素、酸化ケイ素、歪みケイ素（strained silicon）、シリコンオンインシュレータ（ＳＯＩ）、炭素ドープケイ素酸化物、アモルファスケイ素、ドープドケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイア、ならびに用途に応じて、金属、金属窒化物、金属合金、および他の導電性材料などの任意の他の金属を挙げることができる。基板としては、限定なしで、半導体ウェハが挙げられる。 基板は、基板表面を研磨、エッチング、還元、酸化、水酸化、焼鈍および／または焼成するための、前処理工程に供してもよい。本開示では、開示された薄膜処理ステップのいずれも、基板自体の表面上での直接的な薄膜処理に加えて、以下でより詳細に開示されるように、基板上に形成された下層に対して実行してもよく、「基板表面」という用語には、文脈が示すように、そのような下層を含めることを意図している。したがって、例えば、薄膜／層または部分的な薄膜／層が基板表面上に堆積されている場合、新たに堆積された薄膜／層の露出面が基板表面となる。
【0013】
本明細書および添付の特許請求の範囲で使用されるとき、用語「前駆体」、「反応物」、「反応性ガス」などは、基板表面と反応することができる任意のガス種を指して、同義で使用される。
【0014】
完全自己整合ビアを提供するための方法および装置について説明する。実施形態によっては、基板上の第１の絶縁層上に第１の方向に沿って延びる一組の第１の導電線を含む、第１のメタライゼーション層が形成される。第２の絶縁層が、第１の絶縁層上に形成される。第１のメタライゼーション層の上の第２の絶縁層上に一組の第２の導電線を含む、第２のメタライゼーション層が形成される。第２の導電線の組は、第２の方向に沿って延びる。第１のメタライゼーション層と第２のメタライゼーション層との間に、ビアが形成される。ビアは、第１の導電線のうちの１本に向かう第２の方向に沿って自己整合される。ビアは、以下でさらに詳細に説明されるように、第２の導電線のうちの１本に向かう第１の方向に沿って自己整合される。実施形態によっては、第１の方向と第２の方向はある角度で互いに交差する。実施形態によっては、第１の方向と第２の方向は互いに実質的に直交している。実施形態によっては、完全自己整合ビアは、下部および上部メタライゼーション層内の導電線に向かう、少なくとも２つの方向に沿って自己整合されているビアである。
【0015】
本開示の１つまたは複数の実施形態は、ビア不整合問題を有利に解消し、誤った金属線への電気的な短絡を回避する。完全自己整合ビアは、従来型ビアに対して、より低いビア抵抗と容量の便益をもたらす。自己整合ビアの実施形態は、実質的に誤差のない、ビアとメタライゼーション層の導電線との間の完全な整合をもたらし、有利にはデバイス歩留まりを向上させ、かつ／またはデバイスコストを低減する。
【0016】
以下の説明では、本開示の１つまたは複数の実施形態の完全な理解をもたらすために、具体的な材料、化学的性質、要素の寸法などのような、多数の具体的な詳細が述べられる。しかしながら、本開示の１つまたは複数の実施形態は、これらの具体的な詳細なしでも実施できることは、当業者には明らかであろう。他の例では、半導体製造プロセス、技術、材料、機器などは、この説明を不必要に不明瞭にすることを避けるために、詳細には説明していない。当業者であれば、含まれる説明により、過度の実験をすることなく適切な機能を実現することができるだろう。
【0017】
本開示の特定の例示的な実施形態が添付の図面に記載され示されているが、そのような実施形態は単なる例示であり、本開示を限定しないこと、および当業者であれば修正形態を思い付くことができるので、本開示は、図示して説明される特定の構造および配置に限定されないことを理解すべきである。
【0018】
明細書全体を通して「一実施形態」、「別の実施形態」、または「実施形態」と言及することは、その実施形態に関して説明した特定の特徴、構造、または特性が本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中の様々な箇所における「一実施形態において」または「実施形態において」という句の出現は、必ずしもすべてが本開示の同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態において任意適切な方法で組合せることができる。
【0019】
さらに、発明の態様は、本開示の単一の開示された実施形態の全ての特徴よりも少ない範囲にある。したがって、詳細な説明に続く特許請求の範囲は、この詳細な説明に明示的に組み込まれており、各請求項は、この開示の別々の実施形態としてそれ自体に基づいている。本開示をいくつかの実施形態について説明してきたが、当業者であれば、本開示が説明した実施形態に限定されず、添付の特許請求の範囲の趣旨および範囲内で修正および変更を加えて実施できることを認識するであろう。したがって説明は、限定的ではなく、説明的なものとみなすべきである。
【0020】
本開示の１つまたは複数の実施形態による例示的な工程を図１Ａ〜図２４Ｂに示す。図のそれぞれは、Ａ図（例えば、図１Ａ）とＢ図（例えば、図１Ｂ）に分割されている。各図に対するＡ図は、デバイスの一部分の側面図である。Ｂ図は、対応するＡ図に示されたデバイスの一部分の上面図であって、Ａ図がその上に示されている横断面線Ａ−Ａ’を示している。
【0021】
図１Ａおよび図１Ｂは、本開示の１つまたは複数の実施形態による、完全自己整合ビアをもたらすための電子デバイス構造の横断面図１００および上面図１１０をそれぞれ示す。横断面図１００は、図１Ａに示されるように、軸線Ａ−Ａ’に沿っている。下部メタライゼーション層（Ｍｘ）は、図１Ａおよび図１Ｂに示すように、基板１０１上の第１の絶縁層１０２上のＸ軸（方向）１２１に沿って延びる、一組の第１の導電線１０３を含む。図１Ｂに示すように、Ｘ軸（方向）１２１は、角度１２３でＹ軸（方向）１２２と交差する。実施形態によっては、角度１２３は約９０度である。別の実施形態では、角度１２３は９０度以外の角度である。図１Ａに示す座標軸は、Ａ図のそれぞれに対する座標軸を表わしている。同様にして、図１Ｂに示す座標は、Ｂ図のそれぞれに対する座標軸を表わしている。図１Ａの座標軸は、Ｙ軸（方向１２２）およびＺ軸（方向１２４）を示す。Ｚ軸（方向１２４）に沿って変位する成分は、上方または下方、または同様に呼んでもよい。しかしながら、これは単に説明を目的としたものであり、当業者は、電子デバイス構造が任意の向きにできることを認識するであろう。
【0022】
第１の絶縁層１０２はトレンチ１０４を含む。トレンチ１０４は底部および側壁を有する。底部および側壁は、第１の絶縁層１０２によって境界を定められている。第１の導電線１０３は、第１の絶縁層１０２内に形成されたトレンチ１０４内に堆積される。
【0023】
一実施形態では、基板１０１は半導体材料、例えば、ケイ素（Ｓｉ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、ケイ素ゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ＩｎＰ、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、その他の半導体材料、またはそれらの任意の組合せを含む。一実施形態では、基板１０１は、バルク下部基板（bulk lower substrate）、中間絶縁層、および上端単結晶層（top monocrystalline layer）を含む、セミコンダクタ・オン・アイソレータ（ＳＯＩ）基板である。上端単結晶層には、上に挙げた任意の材料、例えばケイ素を含めることができる。様々な実施形態において、基板は、例えば、有機物、セラミック、ガラス、または半導体の基板とすることができる。基板を形成することができる材料のいくつかの例がここに記載されているが、受動的および能動的な電子デバイス（例えば、トランジスタ、メモリ、コンデンサ、インダクタ、抵抗器、スイッチ、集積回路、増幅器、光電子デバイス、または他の任意の電子デバイス）の基礎となることができる任意の材料が、本開示の趣旨と範囲内に含まれる。
【0024】
実施形態によっては、基板１０１は、集積回路用の１つまたは複数のメタライゼーション相互接続層を含む。少なくともいくつかの実施形態においては、基板１０１は、メタライゼーション層を接続するように構成された相互接続、例えばビアを含む。少なくともいくつかの実施形態においては、基板１０１は、電子デバイス、例えば、トランジスタ、メモリ、コンデンサ、抵抗器、光電子デバイス、スイッチ、および電気絶縁層、例えば層間誘電体、トレンチ絶縁層、または電子デバイス製造の当業者に知られている他の任意の絶縁層によって離隔されている、他の任意の能動的および受動的な電子デバイスを含む。実施形態によっては、基板は、基板１０１と基板１０１の上の１つまたは複数の層との間の格子不一致を吸収し、格子転位および欠陥を閉じ込めるための１つまたは複数のバッファ層を含む。
【0025】
第１の絶縁層１０２は、隣接するデバイスを絶縁して漏洩を防止するのに適した任意の材料とすることができる。実施形態によっては、電気絶縁層１０２は、酸化物層、例えば、二酸化ケイ素、または電子デバイスの設計によって決定される他の任意の電気絶縁層である。実施形態によっては、第１の絶縁層１０２は、層間誘電体（ＩＬＤ：interlayer dielectric）を含む。実施形態によっては、第１の絶縁層１０２は、それらに限定はされないが、例えば、二酸化ケイ素、酸化ケイ素、炭素ドープ酸化物（ＣＤＯ：carbon doped oxide）、例えば、炭素ドープ二酸化ケイ素、多孔質二酸化ケイ素、窒化ケイ素、またはそれらの任意の組合せなどの材料を含む、低ｋ誘電体（low-k dielectric）である。
【0026】
実施形態によっては、第１の絶縁層１０２は、５未満のｋ値を有する誘電材料を含む。実施形態によっては、第１の絶縁層１０２は、２未満のｋ値を有する誘電材料を含む。実施形態によっては、第１の絶縁層１０２は、窒化物、酸化物、ポリマー、ホスホシリケートガラス、フルオロシリケート（ＳｉＯＦ）ガラス、有機シリケートガラス（ＳｉＯＣＨ）、電子デバイス設計によって決定される他の電気絶縁層、またはそれらの任意の組合せを含む。実施形態によっては、第１の絶縁層１０２は、ポリイミド、エポキシ、ベンゾシクロブテン（ＢＣＢ）、およびＷＰＲシリーズ材料などの感光性材料、またはスピンオングラスを含めてもよい。
【0027】
実施形態によっては、第１の絶縁層１０２は、基板１０１上の他の金属線から１つの金属線を絶縁するための、低ｋ層間誘電体である。実施形態によっては、第１の絶縁層１０２の厚さは、約１０ナノメートル（ｎｍ）から約２ミクロン（μｍ）までの、およその範囲内にある。
【0028】
一実施形態では、第１の絶縁層１０２は、それに限定はされないが、化学蒸着（「ＣＶＤ」）、物理蒸着（「ＰＶＤ」）、分子線エピタキシー（「ＭＢＥ」）、有機金属化学気相成長（「ＭＯＣＶＤ」）、原子層堆積（「ＡＬＤ」）、スピンオン、またはマイクロ電子デバイス製造の当業者に知られている他の絶縁性堆積技術などの、堆積技術の１つを用いて堆積される。
【0029】
実施形態によっては、第１の導電線１０３（すなわち金属線）を含む下部メタライゼーション層Ｍｘは、電子デバイスのバックエンドメタライゼーションの一部である。実施形態によっては、マイクロ電子デバイス製造の当業者に公知の１つまたは複数のパターニングおよびエッチング技術を用いて、ハードマスクを使用して第１の絶縁層１０２をパターニングおよびエッチングして、トレンチ１０４を形成する。実施形態によっては、第１の絶縁層１０２内のトレンチのサイズは、プロセスの後段で形成される導電線のサイズによって決まる。
【0030】
実施形態によっては、第１の導電線１０３を形成することは、導電性材料の層でトレンチ１０４を充填することを伴う。実施形態によっては、ベース層（図示せず）が最初にトレンチ１０４の内部側壁および底部に堆積され、次に導電層がベース層上に堆積される。実施形態によっては、ベース層は、導電性バリア層（図示せず）上に堆積された導電性シード層（図示せず）を含む。シード層には銅を含めることができ、導電性バリア層には、アルミニウム、チタン、タンタル、窒化タンタル、および類似の金属を含めることができる。導電性バリア層は、シード層、例えば、銅から第１の絶縁層１０２中への導電性材料の拡散を防ぐのに使用することができる。さらに、導電性バリア層は、シード層（例えば銅）に接着力を与えるのに使用することができる。
【0031】
実施形態によっては、ベース層を形成するために、導電性バリア層がトレンチ１０４の側壁および底部に堆積され、次いでシード層が導電性バリア層上に堆積される。別の実施形態では、導電性ベース層は、トレンチ１０４の側壁および底部に直接堆積される、シード層を含む。導電性バリア層およびシード層のそれぞれは、半導体製造の当業者に知られている任意の薄膜堆積技術、例えばスパッタリング、ブランケット堆積（blanket deposition）などを使用して堆積させることができる。実施形態によっては、導電性バリア層およびシード層のそれぞれは、約１ｎｍから約１００ｎｍのおよその範囲内の厚さを有する。実施形態によっては、バリア層は、下の金属層への導電性を確立するためにエッチングされた薄い誘電体としてもよい。実施形態によっては、バリア層は、すべて省略して、銅線の適当なドーピングを使用して、「自己形成バリア」を作製してもよい。
【0032】
実施形態によっては、第１の導電線１０３（例えば、銅）は、電気めっきプロセスによって、銅のベース層のシード層上に堆積される。実施形態によっては、導電層は、マイクロ電子デバイス製造の当業者に知られている、ダマシンプロセスを使用してトレンチ１０４内に堆積される。実施形態によっては、導電層は、これらに限定はされないが、電気めっき、無電解、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＭＯＣＶＤ、ＡＬＤ、スピンオン、またはマイクロ電子デバイス製造の当業者には知られている他の堆積技術などの、選択的堆積技術を用いて、トレンチ１０４内のシード層上に堆積される。
【0033】
実施形態によっては、第１の導電線１０３のための導電層用の材料の選択は、シード層用の材料の選択を決定する。例えば、第１の導電線１０３の材料が銅を含む場合、シード層の材料も銅を含む。実施形態によっては、第１の導電線１０３は、金属、例えば、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、インジウム（Ｉｎ）、錫（Ｓｎ）、鉛（Ｐｄ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）またはそれらの任意の組合せを含む。
【0034】
メタライゼーション層Ｍｘの第１の導電線１０３用に使用することができる適切な導電性材料としては、それらに限定はされないが、金属、例えば、銅、タンタル、タングステン、ルテニウム、チタン、ハフニウム、ジルコニウム、アルミニウム、銀、スズ、鉛、金属合金、金属炭化物、例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、炭化アルミニウム、他の導電性材料、またはそれらの任意の組合せが挙げられる。
【0035】
実施形態によっては、マイクロ電子デバイス製造の分野における当業者に知られている化学機械研磨（ＣＭＰ：chemical-mechanical polishing）技術を使用して、導電層およびベース層の一部を除去して第１の導電線１０３の上端部分を第１の絶縁層１０２の上端部分と平らにする。
【0036】
非限定的な一例では、Ｚ軸方向１２４に沿った第１の導電線１０３の厚さは、約１０ｎｍから約１０００ｎｍのおよその範囲内にある。実施形態によっては、第１の導電線１０３の厚さは、約２０ｎｍから約２００ｎｍの範囲内である。非限定的な一例では、第１の導電線１０３の幅は、約５ｎｍから約５００ｎｍの範囲内である。非限定的な一例では、隣接する第１の導電線１０３間の間隔（ピッチ）は、約２ｎｍから約５００ｎｍの範囲内である。実施形態によっては、隣接する第１の導電線１０３間の間隔（ピッチ）は、約５ｎｍから約５０ｎｍの範囲内にある。
【0037】
実施形態によっては、下部メタライゼーション層Ｍｘは他のメタライゼーション層（図示せず）に接続するように構成される。一実施形態では、メタライゼーション層Ｍｘは、電子デバイス、例えばトランジスタ、メモリ、コンデンサ、抵抗器、光電子デバイス、スイッチ、ならびに電気絶縁層、例えば、層間誘電体、トレンチ絶縁層、または電子デバイス製造の当業者に知られている他の任意の絶縁層によって離隔されている任意の他の能動的および受動的な電子デバイスに電気的接触をもたらすように構成される。
【0038】
図２Ａは、１つまたは複数の実施形態に従って第１の導電線１０３が凹設された後の、図１Ａの図１００と類似する図２００である。図２Ｂは、一実施形態により、第１の導電線１０３が凹設された後の、図１Ｂと類似する図２１０である。第１の導電線１０３は、所定の凹み深さまで凹設されて、凹設された第１の導電線２０１を形成する。図２Ａおよび図２Ｂに示すように、絶縁層１０２にトレンチ２０２が形成されている。各トレンチ２０２は、絶縁層１０２の一部である側壁２０４と、凹設された第１の導電線２０１の上端面２０３である底部とを有する。
【0039】
実施形態によっては、トレンチ２０２の深さ（すなわち、Ｚ軸に沿った）は、約５ｎｍから約５００ｎｍの範囲内、または約１０ｎｍから約２５０ｎｍの範囲内、または約１５ｎｍから約２００ｎｍの範囲内、または約２０ｎｍから約１００ｎｍの範囲内である。実施形態によっては、凹設された第１の導電線２０１は、凹設前の第１の導電線１０３の初期高さの約１０％から約９０％の範囲内である高さ（すなわち、Ｚ軸に沿った）を有する。実施形態によっては、凹設された第１の導電線２０１は、凹設前の第１の導電線１０３の初期高さの約２０％から約８０％の範囲内、または約３０％から約７０％の範囲内、または約４０％から約６０％の範囲内、または約５０％の高さを有する。実施形態によっては、第１の導電線１０３は、電子デバイス製造の当業者に知られているウェットエッチング、ドライエッチング、またはそれらの組合せ技術のうちの１つまたは複数を用いて凹設される。
【0040】
実施形態によっては、第１の絶縁層１０２上に形成された、第１の導電線２０１は、流動性酸化ケイ素（ｆ−ＳｉＯ）または超低ｋ誘電材料のうちの１種または複数種を含む。いくつかの実施形態の第１の導電線２０１は、超低ｋ誘電材料を損傷することなく、選択的に凹設される。実施形態によっては、第１の導電線２０１は平坦な上端面２０３を維持しながら凹設される。このように使用されるとき、用語「平坦」は、側壁２０４に隣接する上端面２０３の縁部が、上端面２０３の中心に対して、第１の導電線２０１が凹設される深さの１０％、５％または２％を超えて、高さが変化しないことを意味する。
【0041】
図３Ａおよび図３Ｂは、それぞれ、一実施形態によりライナ３０１が凹設された導電線２０１上に堆積された後の、図２Ａに類似する図３００および図２Ｂに類似する図３１０である。ライナ３０１は、図３に示すように、トレンチ２０２の底部上と側壁上に堆積される。ライナ３０１は、任意選択要素であり、本開示のすべての実施形態に組み入れなくてもよい。図３Ａおよび３Ｂに示す実施形態において、ライナ３０１は、（後述するように）第２の絶縁層を堆積させる前に、凹設された第１の導電線２０１と、第１の絶縁層１０２の上に堆積される。ライナ３０１無しで実施される、当該方法の別の実施形態について以下に記述する。
【0042】
実施形態によっては、第１の導電線２０１が、後のプロセスにおいて（例えば、タングステン堆積中、または他のプロセス中に）性質を変えるのを防護するために、ライナ３０１が堆積される。実施形態によっては、ライナ３０１は、導電性ライナである。別の実施形態によっては、ライナ３０１は、非導電性ライナである。実施形態によっては、ライナ３０１が非導電性ライナである場合に、ライナ３０１は、以下にさらに詳細に記述するように、後でプロセスにおいて除去される。実施形態によっては、ライナは、第１の導電線２０１の低ｋ誘電体（超低ｋ誘電体を含む）への露出を回避するのを助け、かつ／または自己誘導ビアエッチングのためのエッチング停止層としての役割を果たす。
【0043】
ライナ３０１は、例えば、第１の導電線２０１、第１の絶縁層１０２、およびそれに続く第２の絶縁層４０１の組成に応じて、任意の適切な材料とすることができる。実施形態によっては、ライナ３０１は誘電材料である。実施形態によっては、ライナ３０１は、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、炭窒化ケイ素（ＳｉＣＮ）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（ＳｉＮ）、酸化アルミニウム（ＡｌＯ）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ）、酸化チタン（ＴｉＯ）のうちの１種または複数種を含む。当業者は、様々な薄膜に対する化学式が非化学量論的であることを認識するであろう。例えば、酸化ハフニウム薄膜はＨｆＯで表わされ、これは、単に、薄膜がハフニウムと酸素を含み、それらの元素の化学量論的な量ではないことを意味している。実施形態によっては、式の元素のそれぞれは、原子ベースで約５％、１０％、１５％、２０％、２５％、３０％、３５％、４０％または４５％以上の量で存在する。一実施形態では、ライナ３０１は、約０．５ｎｍから約１０ｎｍの範囲内の厚さに堆積される。
【0044】
一実施形態において、ライナ３０１は、原子層堆積（ＡＬＤ：atomic layer deposition）技術を使用して堆積される。実施形態によっては、ライナ３０１は、これらに限定されないが、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＭＯＣＶＤ、スピンオン、またはマイクロエレクトロニクスデバイス製造の当業者に知られている他のライナ堆積技術などの、堆積技術の１つを用いて堆積される。実施形態によっては、ライナ３０１は共形薄膜（conformal film）として堆積される。このように使用されるとき、用語「共形（conformal）」は、トレンチ２０２の側壁２０４または導電線２０１の上端面２０３上の任意の点におけるライナ３０１の厚さが、ライナ３０１の平均厚さに対して±１０％、±５％、±２％または±１％を超えて変化しないことを意味する。
【0045】
図４Ａおよび図４Ｂは、それぞれ、一実施形態により、第２の絶縁層４０１がライナ３０１上に堆積された後の、図３Ａに類似する図４００および図３Ｂに類似する図４１０である。第２の絶縁層４０１は、その上にライナ３０１を有して、トレンチ２０２内に凹設された第１の導電線２０１によって形成されたギャップを充填する、ギャップ充填層として堆積される。第２の絶縁層４０１が堆積されて、その結果として第１の絶縁層１０２の上のライナ３０１の上に余剰部分（overburden）４０２が形成される。余剰部分は任意好適な厚さとすることができ、後続の工程で除去してもよい。実施形態によっては、余剰部分は既知の量であり、図５Ａ〜６Ｂで後述されるプロセスによっては除去されない。
【0046】
第２の絶縁層４０１は、低ｋ誘電材料である。実施形態によっては、第２の絶縁層４０１は、流動性シリコンオキシカーバイド（ｆ−ＳｉＯＣ）薄膜または低ｋギャップ充填薄膜を含む。実施形態によっては、第２の絶縁層４０１は、それらに限定はされないが、ＡＬＤ、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＭＯＣＶＤ、スピンオン、またはマイクロ電子デバイス製造の当業者に知られている他のライナ堆積技術などの、堆積技術の１つを用いて堆積される。
【0047】
図５Ａおよび図５Ｂは、それぞれ、一実施形態により第２の絶縁層４０１の一部分が除去されて、ライナ３０１の上端部分３０２を露出させた後の、図４Ａに類似する図５００および図４Ｂに類似する図５１０である。実施形態によっては、平坦化プロセス（planarization process）はライナ３０１で停止し、第２の絶縁層４０１の上端面４０３を、ライナ３０１の上端部分３０２と実質的に同一平面上に残す。ライナ３０１が存在する、図示の実施形態では、平坦化プロセスは、ライナ３０１を通して第１の絶縁層１０２を露出させない。第２の絶縁層４０１は、マイクロ電子デバイス製造の当業者に知られている化学機械研磨（ＣＭＰ）技術の１つを用いて除去することができる。
【0048】
図６Ａおよび図６Ｂは、それぞれ、追加の第２の絶縁層６０１が、平坦化された第２の絶縁層４０１およびライナ３０１の上に堆積された後の、図５Ａに類似する図６００および図５Ｂに類似する図６１０である。追加の第２の絶縁層６０１は、第２の絶縁層４０１と同組成とするか、または異なる組成とすることができる。これらの図に示された実施形態において、追加の第２の絶縁層６０１は、第２の絶縁層４０１と同じ材料であり、ライナ３０１のギャップ内の第２の絶縁層４０１と追加の第２の絶縁層６０１との組合せはシームレス層を形成し、第２の絶縁層６０１と呼ばれる。
【0049】
第２の絶縁層６０１は、ライナ３０１の上に厚さＴの第２の絶縁層６０１が存在するように形成される。実施形態によっては、第２の絶縁層の厚さは、デュアルダマシン構造における後のトレンチ深さで使用されるのとほぼ同じ厚さである。
【0050】
実施形態によっては、第２の絶縁層６０１は、流動性酸化ケイ素（ｆ−ＳｉＯ）層の１層または複数層を含む。少なくともいくつかの実施形態においては、第２の絶縁層６０１は、酸化物層、例えば、二酸化ケイ素層、または電子デバイス設計によって決定される他の任意の電気絶縁層を含む。実施形態によっては、第２の絶縁層６０１は、層間誘電体（ＩＬＤ）である。実施形態によっては、第２の絶縁層６０１は、これらに限定はされないが、例えば、二酸化ケイ素、酸化ケイ素、炭素系材料、例えば、多孔質炭素膜、炭素ドープ酸化物（ＣＤＯ）、例えば、炭素ドープ二酸化ケイ素、多孔質二酸化ケイ素、多孔質ＳｉＯＣＨ（porous silicon oxide carbide hydride）、窒化ケイ素、またはそれらの任意の組合せなどの材料を含む、低ｋ誘電体である。実施形態によっては、第２の絶縁層６０１は、３未満のｋ値を有する誘電材料である。実施形態によっては、第２の絶縁層６０１は、約２．２から約２．７までのおよその範囲内のｋ値を有する誘電材料である。実施形態によっては、第２の絶縁層６０１は、２未満のｋ値を有する誘電材料を含む。実施形態によっては、第２の絶縁層６０１は、絶縁層１０２について上述した絶縁層のうちの１つを表わす。
【0051】
実施形態によっては、第２の絶縁層６０１は、１つの導電線２０１を隣接する導電線２０１から絶縁するための、低ｋ層間誘電体である。実施形態によっては、第２の絶縁層６０１は、これらに限定はされないが、ＣＶＤ、スピンオン、ＡＬＤ、ＰＶＤ、ＭＢＥ、ＭＯＣＶＤ、またはマイクロ電子デバイス製造の当業者に知られている他の低ｋ絶縁層堆積技術などの、堆積技術の１つを用いて堆積される。
【0052】
図７Ａおよび図７Ｂは、それぞれ、一実施形態によりハードマスク７０１が第２の絶縁層６０１上に形成された後の、図６Ａに類似する図７００および図６Ｂに類似する図７１０である。実施形態によっては、ハードマスク７０１はメタライゼーション層ハードマスクである。実施形態によっては、ハードマスク７０１は、Ｚ軸において第１の導電線２０１のうちの１本の上に位置整合されている、第１の開口７０２を有する。実施形態によっては、ハードマスク７０１材料を第２の絶縁層６０１上に堆積させ、トレンチリソグラフィを使用してハードマスク７０１をパターニングして、１つまたは複数の第１の開口７０２を形成する。
【0053】
ハードマスク７０１における第１の開口７０２の寸法および形状は、形成されている電子デバイス構造の構成に応じて変わり得る。 実施形態によっては、第１の開口７０２は、第１の開口７０２と位置整合された第１の導電線２０１よりも幅が広い。
【0054】
ハードマスク７０１は、これらに限定されないが、窒化チタン、炭化タングステン、またはホウ炭化タングステン（tungsten borocarbide）を含む、任意好適な材料とすることができる。実施形態によっては、ハードマスク７０１は、カーボンハードマスク層、金属酸化物ハードマスク層、金属窒化物ハードマスク層、窒化ケイ素ハードマスク層、酸化ケイ素ハードマスク層、炭化物ハードマスク層、またはマイクロ電子デバイス製造の当業者に知られている他のハードマスク層である。実施形態によっては、ハードマスク７０１は、マイクロ電子デバイス製造の当業者に知られている１つまたは複数のハードマスクパターニング技法を使用して形成される。
【0055】
図８Ａおよび図８Ｂは、それぞれ、フォトレジスト８０１がハードマスク７０１上に形成された後の、図７Ａに類似する図８００、および図７Ｂに類似する図８１０である。フォトレジスト８０１は、第２の開口８０２が第１の導電線２０１のうちの１本の上に形成されるように、第１の開口７０２と位置整合された第２の開口８０２を含む。
【0056】
実施形態によっては、ハードマスク７０１上にフォトレジスト８０１を形成することは、選択的堆積プロセスを含み、この場合に、フォトレジスト８０１材料は、実質的にハードマスク７０１上にのみ堆積され、第１開口７０２を通して露出する第２絶縁層６０１上には堆積されない。実施形態によっては、フォトレジスト８０１は、ハードマスク７０１上にフォトレジスト材料の共形層として形成され、第２の絶縁層６０１は、リソグラフィパターニングによって、第１の開口７０２および第２の開口８０２を通して露出する。第２の開口８０２のサイズは、第１の開口７０２のサイズと同じでも、異なっていてもよい。図に示す実施形態では、フォトレジスト８０１は、第１の開口７０２の側面が覆われて、より小さい第２の開口８０２が形成されるように、ハードマスク７０１上に選択的に堆積される。実施形態によっては、第２の開口８０２のサイズおよび寸法は、第２の開口８０２がそれと位置整合されている第１の導電線２０１の幅よりも大きい。
【0057】
実施形態によっては、フォトレジスト８０１は、底部反射防止コーティング（ＢＡＲＣ：bottom anti-reflective coating）層を含む。実施形態によっては、フォトレジスト８０１は、それらに限定はされないが、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＰＥＣＶＤ、スピンオン、またはマイクロ電子デバイス製造当業者に知られている他の絶縁層堆積技術などの、堆積技術の１つを用いて堆積される。実施形態によっては、第２の開口８０２は、マイクロ電子デバイス製造の当業者に知られているパターニングおよびエッチング技術の１つまたは複数を用いて形成される。
【0058】
図９Ａおよび図９Ｂは、それぞれ、第２の絶縁層６０１が、第２の開口８０２を通して部分的にエッチングされて開口９０１を形成した後の、図８Ａに類似する図９００、および図８Ｂに類似する図９１０である。実施形態によっては、第２の絶縁層６０１は、第２の開口８０２を通して選択的にエッチングされて、一実施形態による開口９０１を形成する。実施形態によっては、第２の絶縁層６０１の一部分を除去するために使用されるエッチングプロセスは、ライナ３０１または第１の絶縁層１０２のうちの１つまたは複数に比べ、第２の絶縁層６０１に対して選択的である。
【0059】
図１０Ａおよび図１０Ｂは、それぞれ、フォトレジスト８０１を除去して第２の絶縁層６０１上に第１の開口７０２を有するハードマスク７０１を残した後の、図９Ａに類似する図１０００、および図９Ｂに類似する図１０１０である。第２の開口８０２が第１の開口７０２よりも小さかった、図示の実施形態では、フォトレジスト８０１を除去すると、第２の絶縁層６０１の上端面１００１が露出する。第１の開口７０２と第２の開口８０２が同じサイズである実施形態では、第２の絶縁層６０１の上端面１００１は露出しない。
【0060】
実施形態によっては、フォトレジスト８０１を除去することは、ハードマスク７０１および第２の絶縁層６０１に比べ、フォトレジスト８０１に対して選択的であるプロセスを含む。実施形態によっては、フォトレジスト８０１は、マイクロ電子デバイス製造の当業者に知られている１つまたは複数の除去技術を用いて除去される。
【0061】
図１１Ａおよび図１１Ｂは、それぞれ、第１の開口７０２を通して第２の絶縁層６０１をエッチングしてトレンチ１１０１を形成した後の、図１０Ａに類似する図１１００、および図１０Ｂに類似する図１１１０である。いくつかの実施形態のエッチングプロセスは、ライナ３０１または第１の絶縁層１０２に比べ、第２の絶縁材料６０１に対して選択的であり、その結果としてエッチングプロセスはライナ３０１で停止する。図示の実施形態では、第１の開口７０２を介する等方性エッチングプロセスは、第１の開口７０２と位置整合された第１の導電線２０１の上端１１０２上のライナ３０１と、第１の導電線２０１に隣接する第１の絶縁層１０２の上端１１０３上のライナ３０１とを露出させる。実施形態によっては、第２の絶縁層６０１をエッチングすることは、自己誘導プロセスであり、第１の導電線２０１のうちの１本と位置整合された凹みトレンチ１１０１に閉じ込められる。実施形態によっては、第２の絶縁層６０１をエッチングすることは、マイクロ電子デバイス製造の当業者に知られている１つまたは複数の除去技術を用いて達成される。
【0062】
図１２Ａおよび１２Ｂは、それぞれ、トレンチ１１０１を通して、露出したライナ３０１を除去してビア１２０１を形成した後の、図１１Ａに類似する図１２００、および図１１Ｂに類似する図１２１０である。ライナ３０１は、第１の開口７０２を通して第２の絶縁層６０１を貫通してエッチングした後に除去されて、第１の開口７０２と、ビア１２０１の側壁１２０３とに位置整合された、第１の導電線２０１の上端面２０３を露出させる。実施形態によっては、ライナ３０１を除去することは、第２の絶縁層６０１、第１の絶縁層１０２、および第１の導電線２０１に比べ、ライナ３０１に対して選択的である、選択的エッチングプロセスを含む。実施形態によっては、ライナ３０１は、乾式除去プロセスまたは湿式除去プロセスのうちの１つまたは複数によって除去される。ライナ３０１を除去すると、さらなる処理のための限界寸法（すなわち露出した第１の導電線２０１の上方のビアの幅）が増大する。実施形態によっては、ライナ３０１は、マイクロ電子デバイス製造の当業者に知られている１つまたは複数の除去技術を用いて除去される。
【0063】
図１３Ａおよび図１３Ｂは、それぞれ、第２の絶縁層６０１からハードマスク７０１を除去した後の、図１２Ａに類似する図１３００、および図１２Ｂに類似する図１３１０である。ハードマスク７０１を除去すると、第１の導電線２０１の上端面２０３、および隣接する第１の絶縁層１０２の上端面１２０２を備える、ビア１２０１が残る。ハードマスク７０１の除去は、第１の導電線２０１、第１の絶縁層１０２、および第２の絶縁層６０１に比べ、ハードマスク７０１に対して選択的なプロセスを使用して行うことができる。実施形態によっては、プロセスが、第１の絶縁層１０２、第２の絶縁層６０１、および第１の導電線２０１に比べ、ハードマスク７０１およびライナ３０１に対して選択的となるように、ハードマスク７０１の除去は、ライナ３０１の除去と同時に行われる。実施形態によっては、ハードマスク７０１は、マイクロ電子デバイス製造の当業者に知られている１つまたは複数のマスク層除去技法を用いて除去される。
【0064】
図１４Ａおよび１４Ｂは、それぞれ、第２の導電線１４０１がビア１２０１中に堆積された後の、図１３Ａに類似する図１４００、および図１３Ｂに類似する図１４１０である。実施形態によっては、第２の導電線１４０１を形成することは、導電性材料の層でビア１２０１を充填することを伴う。実施形態によっては、最初にベース層（図示せず）が、ビア１２０１の内部側壁および底部に堆積され、次いで導電層が、ベース層上に堆積される。実施形態によっては、ベース層は、導電性バリア層（図示せず）上に堆積された、導電性シード層（図示せず）を含む。シード層には銅を含めることができ、導電性バリア層にはアルミニウム、チタン、タンタル、窒化タンタル、および同様の金属を含めることができる。導電性バリア層は、シード層、例えば、銅から絶縁層中への導電性材料の拡散を防ぐために使用することができる。 さらに、導電性バリア層を使用して、シード層（例えば銅）に接着力を与えることができる。
【0065】
実施形態によっては、ベース層を形成するために、導電性バリア層が、トレンチの側壁および底部に堆積され、次いでシード層が、導電性バリア層上に堆積される。別の実施形態では、導電性ベース層は、トレンチの側壁および底部に直接堆積される、シード層を含む。導電性バリア層およびシード層のそれぞれは、半導体製造の当業者に知られている任意の薄膜堆積技術、例えばスパッタリング、ブランケット堆積などを用いて堆積させることができる。実施形態によっては、導電性バリア層およびシード層のそれぞれは、約１ｎｍから約１００ｎｍのおよその範囲内の厚さを有する。実施形態によっては、バリア層は、下の金属層への導電性を確立するためにエッチングされている、薄い誘電体としてもよい。実施形態によっては、バリア層は完全に省略されてもよく、銅線の適切なドーピングを使用して、「自己形成バリア」を作成してもよい。
【0066】
実施形態によっては、導電層、例えば、銅は、電気めっきプロセスによって、銅のベース層のシード層上に堆積される。実施形態によっては、導電層は、マイクロ電子デバイス製造の当業者に知られている、ダマシンプロセスを使用してトレンチ中に堆積される。実施形態によっては、導電層は、それらに限定はされないが、電気めっき、無電解、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＭＯＣＶＤ、ＡＬＤ、スピンオン、またはマイクロ電子デバイス製造の当業者に知られている他の堆積技術などの、選択的堆積技術を使用して、トレンチ内および開口内のシード層上に堆積される。
【0067】
実施形態によっては、第２の導電線１４０１用の材料の選択によって、シード層のための材料の選択が決まる。例えば、第２の導電線１４０１の材料が銅を含む場合には、シード層の材料にも銅を含めてもよい。実施形態によっては、第２の導電線１４０１は、金属、例えば、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、インジウム（Ｉｎ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、またはそれらの任意の組合せを含む。実施形態によっては、導電線１４０１に使用することができる導電性材料の例として、これらに限定されないが、金属合金、金属炭化物、例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、炭化アルミニウム、その他の導電性材料、またはそれらの任意の組合せが挙げられる。
【0068】
実施形態によっては、第２の導電線１４０１を堆積させることは、ビア１２０１内および第２の絶縁層６０１の上端面６０２上に、第２の導電性材料を堆積させて、余剰部分を形成することを含む。上端面６０２上の導電性材料の部分（すなわち、余剰部分）は、マイクロ電子デバイス製造の当業者に知られている、化学機械研磨（ＣＭＰ）技術を使用して除去することができる。
【0069】
実施形態によっては、第２の導電線１４０１の（Ｚ軸方向に沿って測定された）厚さは、約１５ｎｍから約１０００ｎｍのおよその範囲内にある。実施形態によっては、導電線１４０１の厚さは、約２０ｎｍから約２００ｎｍである。実施形態によっては、導電線１４０１の（Ｙ軸方向に沿って測定された）幅は、約５ｎｍから約５００ｎｍのおよその範囲内にある。実施形態によっては、（Ｙ軸方向に沿って測定された）導電線１４０１間の間隔（ピッチ）は、約２ｎｍから約５００ｎｍ、または約５ｎｍから約５０ｎｍの範囲内である。
【0070】
本開示の別の実施形態を、図１５Ａから図２４Ｂについて説明する。この実施形態では、このプロセスは、ライナ３０１を含まない。図１Ａ〜図１４Ｂの構成要素と類似の、図１５Ａ〜図２４Ｂの構成要素には、同じ参照番号を使用する。
【0071】
図１５Ａおよび図１５Ｂは、それぞれ、一実施形態により第２の絶縁層４０１が第１の絶縁層１０２上、および第１の導電線２０１上に堆積された後の、図２Ａに類似する図１５００、および図２Ｂに類似する図１５１０である。第２の絶縁層４０１は、トレンチ２０２内に凹設された第１の導電線２０１によって形成されたギャップを充填するための、ギャップ充填層として堆積される。第２の絶縁層４０１は、第１の絶縁層１０２の上に余剰部分４０２が形成されるように、堆積される。余剰部分は、任意好適な厚さで、後続のプロセスにおいて除去してもよい。実施形態によっては、余剰部分は、既知の量であり、下記の図１６Ａ〜１７Ｂに記載するプロセスによって除去されない。
【0072】
第２の絶縁層４０１は、低ｋ誘電材料である。実施形態によっては、第２の絶縁層４０１は、流動性シリコンオキシカーバイド（ｆ−ＳｉＯＣ）薄膜または低ｋギャップ充填薄膜を含む。実施形態によっては、第２の絶縁層４０１は、それらに限定はされないが、ＡＬＤ、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＭＯＣＶＤ、スピンオン、またはマイクロ電子デバイス製造の当業者に知られている他のライナ堆積技術などの、堆積技術の１つを用いて堆積される。
【0073】
図１６Ａおよび図１６Ｂは、それぞれ、一実施形態により、第２の絶縁層４０１の余剰部分４０２が除去されて、第１の絶縁層１０２の上端面１０５と、第１の導電線２０１の上端面４０３とを露出させた後の、図１５Ａに類似する図１６００、および図１５Ｂに類似する図１６１０である。実施形態によっては、平坦化プロセスは、第２の絶縁層４０１の上端面４０３を、第１の絶縁層１０２の上端面１０５と実質的に同一平面上に残すために停止する。第２の絶縁層４０１の余剰部分４０２は、マイクロ電子デバイス製造の当業者に知られている化学機械研磨（ＣＭＰ）技術のうちの１つを用いて除去することができる。
【0074】
図１７Ａおよび図１７Ｂは、それぞれ、平坦化された第１の絶縁層１０２の上端面１０５上と、第２の絶縁層４０１の上端面４０３上に、追加の第２の絶縁層６０１が堆積された後の、図１６Ａに類似する図１７００、および図１６Ｂに類似する図１７１０である。追加の第２の絶縁層６０１は、第２の絶縁層４０１と同じ組成でも、異なる組成でもよい。図に記載された実施形態では、追加の第２の絶縁層６０１は、第２の絶縁層４０１と同じ材料であるため、その組合せはシームレス層を形成し、第２の絶縁層６０１と呼ばれる。
【0075】
第２の絶縁層６０１は、ライナ３０１の上端上に第２の絶縁層６０１の厚さＴが存在するように形成される。実施形態によっては、第２の絶縁層の厚さは、デュアルダマシン構造における後のトレンチ深さで使用されるのとほぼ同じ厚さである。
【0076】
実施形態によっては、第２の絶縁層６０１は、流動性酸化ケイ素（ｆ−ＳｉＯ）層の１層または複数層を含む。少なくともいくつかの実施形態においては、第２の絶縁層６０１は、酸化物層、例えば、二酸化ケイ素、または電子デバイス設計によって決定される他の任意の電気絶縁層を含む。実施形態によっては、第２の絶縁層６０１は、層間誘電体（ＩＬＤ）である。実施形態によっては、第２の絶縁層６０１は、これらに限定はされないが、例えば、二酸化ケイ素、酸化ケイ素、炭素系材料、例えば、多孔質炭素膜、炭素ドープ酸化物（ＣＤＯ）、例えば、炭素ドープ二酸化ケイ素、多孔質二酸化ケイ素、多孔質ＳｉＯＣＨ、窒化ケイ素、またはそれらの任意の組合せなどの材料を含む、低ｋ誘電体である。実施形態によっては、第２の絶縁層６０１は、３未満のｋ値を有する誘電材料である。実施形態によっては、第２の絶縁層６０１は、約２．２から約２．７までのおよその範囲内のｋ値を有する誘電材料である。実施形態によっては、第２の絶縁層６０１は、２未満のｋ値を有する誘電材料を含む。実施形態によっては、第２の絶縁層６０１は、絶縁層１０２に関して上述した絶縁層のうちの１つを表わす。
【0077】
実施形態によっては、第２の絶縁層６０１は、隣接する導電線２０１から１つの導電線２０１を絶縁するための、低ｋ層間誘電体である。実施形態によっては、第２の絶縁層６０１は、これらに限定はされないが、ＣＶＤ、スピンオン、ＡＬＤ、ＰＶＤ、ＭＢＥ、ＭＯＣＶＤ、またはマイクロ電子デバイス製造の当業者に知られている他の低ｋ絶縁層堆積技術などの、堆積技術の１つを用いて堆積される。
【0078】
図１８Ａおよび図１８Ｂは、それぞれ、一実施形態によりハードマスク７０１が第２の絶縁層６０１上に形成された後の、図１７Ａに類似する図１８００、および図１７Ｂに類似する図１８１０である。実施形態によっては、ハードマスク７０１は、メタライゼーション層ハードマスクである。実施形態によっては、ハードマスク７０１は、Ｚ軸において、第１の導電線２０１のうちの１本の上に位置整合されている、第１の開口７０２を有する。実施形態によっては、ハードマスク７０１を、第２の絶縁層６０１上に堆積させ、トレンチリソグラフィを使用してハードマスク７０１をパターニングして、１つまたは複数の第１の開口７０２を形成する。
【0079】
ハードマスク７０１内の第１の開口７０２の寸法および形状は、形成されている電子デバイス構造の構成に応じて変化する可能性がある。実施形態によっては、第１の開口７０２は、第１の開口７０２と位置整合された第１の導電線２０１よりも幅が広い。
【0080】
ハードマスク７０１は、それらには限定されないが、窒化チタン、炭化タングステン、または炭化ホウ素タングステンを含む、任意好適な材料とすることができる。 実施形態によっては、ハードマスク７０１は、カーボンハードマスク層、金属酸化物ハードマスク層、金属窒化物ハードマスク層、窒化ケイ素ハードマスク層、酸化ケイ素ハードマスク層、炭化物ハードマスク層、またはマイクロ電子デバイス製造の当業者に知られている他のハードマスク層である。実施形態によっては、ハードマスク７０１は、マイクロ電子デバイス製造の当業者に知られている、１つまたは複数のハードマスクパターニング技法を用いて形成される。
【0081】
図１９Ａおよび図１９Ｂは、それぞれ、ハードマスク７０１上にフォトレジスト８０１が形成された後の、図１８Ａに類似する図１９００、および図１８Ｂに類似する図１９１０である。フォトレジスト８０１は、第２の開口８０２が、第１の導電線２０１の１つの上に形成されるように、第１の開口７０２と位置整合された、第２の開口８０２を含む。
【0082】
実施形態によっては、ハードマスク７０１上にフォトレジスト８０１を形成することは、フォトレジスト８０１材料が実質的にハードマスク７０１上にのみ堆積され、第１開口７０２を通して露出する第２絶縁層６０１上には堆積されない、選択的堆積プロセスを含む。実施形態によっては、フォトレジスト８０１は、ハードマスク７０１上のフォトレジスト材料の共形層として形成され、第２の絶縁層６０１は、リソグラフィパターニングによって第１の開口７０２および第２の開口８０２を通して露出する。第２の開口８０２のサイズは、第１の開口７０２のサイズと同じであっても、異なっていてもよい。図に示す実施形態では、フォトレジスト８０１は、第１の開口７０２の側面が覆われて、より小さい第２の開口８０２を創り出すように、ハードマスク７０１上に選択的に堆積される。実施形態によっては、第２の開口８０２のサイズおよび寸法は、第２の開口８０２がそれと位置整合されている、第１の導電線２０１の幅よりも大きい。
【0083】
実施形態によっては、フォトレジスト８０１は、底部反射防止コーティング（ＢＡＲＣ）層を含む。実施形態によっては、フォトレジスト８０１は、それらに限定はされないが、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＰＥＣＶＤ、スピンオン、またはマイクロ電子デバイス製造当業者に知られている他の絶縁層堆積技術などの、堆積技術の１つを用いて堆積される。実施形態によっては、第２の開口８０２は、マイクロ電子デバイス製造の当業者に知られている、パターニングおよびエッチング技術の１つまたは複数を使用して形成される。
【0084】
図２０Ａおよび図２０Ｂは、それぞれ、第２の絶縁層６０１が第２の開口８０２を通して部分的にエッチングされて開口９０１を形成した後の、図１９Ａに類似する図２０００、および図１９Ｂに類似する図２０１０である。実施形態によっては、第２の絶縁層６０１は、第２の開口８０２を通して選択的にエッチングされて、一実施形態による開口９０１を形成する。実施形態によっては、第２の絶縁層６０１の一部分を除去するために使用されるエッチングプロセスは、第１の絶縁層１０２に比べ、第２の絶縁層６０１に対して選択的である。
【0085】
図２１Ａおよび図２１Ｂは、それぞれ、フォトレジスト８０１を除去して、第１の開口７０２を備えるハードマスク７０１を、第２の絶縁層６０１上に残した後の、図２０Ａに類似する図２１００、および図２０Ｂに類似する図２１１０である。第２の開口８０２が第１の開口７０２よりも小さかった、図示の実施形態では、フォトレジスト８０１を除去すると、第２の絶縁層６０１の上端面１００１が露出する。第１の開口７０２と第２の開口８０２が同じサイズである実施形態では、第２の絶縁層６０１の上端面１００１は露出していない。
【0086】
実施形態によっては、フォトレジスト８０１を除去することは、ハードマスク７０１および第２の絶縁層６０１に比べ、フォトレジスト８０１に対して選択的であるプロセスを含む。実施形態によっては、フォトレジスト８０１は、マイクロ電子デバイス製造の当業者に知られている１つまたは複数の除去技術を用いて除去される。
【0087】
図２２Ａおよび図２２Ｂは、それぞれ、第１の開口７０２を通して第２の絶縁層６０１をエッチングしてトレンチ１１０１を形成した後の、図２１Ａに類似する図２２００、および図２１Ｂに類似する図２２１０である。いくつかの実施形態のエッチングプロセスは、第１の絶縁層１０２および／または第１の導電線２０１に比べ、第２の絶縁材料６０１に対して選択的であり、結果としてエッチングプロセスは第１の導電線２０１で停止する。図示の実施形態では、第１の開口部７０２を通した等方性エッチングプロセスにより、第１の開口部７０２と位置整合された第１の導電線２０１の上端面２０３と、第１の導電線２０１に隣接する第１の絶縁層１０２の上端面１２０２とを露出させる。
【0088】
実施形態によっては、第２の絶縁層６０１に対するエッチングプロセスは、第１の絶縁層１０２に対して、約５：１以上の選択性を有する。図２２Ａに示すように、いくらかの量の第１の絶縁層１０２を除去することができるので、第１の絶縁層１０２の上端面１２０２の丸められた角２２０２をエッチングプロセス中に形成することができる。これにより、ビアの限界寸法が開かれ、後続の工程において第２の導電線によるギャップ充填をより容易にすることが可能になる。
【0089】
実施形態によっては、第２の絶縁層６０１をエッチングすることは、自己誘導プロセスであり、第１の導電線２０１のうちの１本と位置整合された凹みトレンチに閉じ込められる。実施形態によっては、第２の絶縁層６０１をエッチングすることは、マイクロ電子デバイス製造の当業者に知られている１つまたは複数の除去技術を用いて達成される。
【0090】
図２３Ａおよび図２３Ｂは、それぞれ、第２の絶縁層６０１からハードマスク７０１を除去した後の、図２２Ａに類似する図２３００、および図２２Ｂに類似する図２３１０である。ハードマスク７０１を除去すると、ビア１２０１が、第１の導電線２０１の上端面２０３、および隣接する第１の絶縁層１０２の上端面１２０２と共に残る。ハードマスク７０１の除去は、第１の導電線２０１、第１の絶縁層１０２、および第２の絶縁層６０１に比べ、ハードマスク７０１に対して選択的なプロセスを使用して行うことができる。実施形態によっては、ハードマスク７０１は、マイクロ電子デバイス製造の当業者に知られている１つまたは複数のマスク層除去技術を用いて除去される。
【0091】
図２４Ａおよび２４Ｂは、それぞれ、第２の導電線１４０１がビア１２０１中に堆積された後の、図２３Ａに類似する図２４００、および図２３Ｂに類似する図２４１０である。実施形態によっては、第２の導電線１４０１を形成することは、導電性材料の層でビア１２０１を充填することを伴う。実施形態によっては、最初にベース層（図示せず）が、ビア１２０１の内部側壁および底部に堆積され、次いで導電層が、ベース層上に堆積される。実施形態によっては、ベース層は、導電性バリア層（図示せず）上に堆積された、導電性シード層（図示せず）を含む。シード層には銅を含めることができ、導電性バリア層にはアルミニウム、チタン、タンタル、窒化タンタル、および同様の金属を含めることができる。導電性バリア層は、シード層、例えば、銅から絶縁層中への導電性材料の拡散を防ぐために使用することができる。 さらに、導電性バリア層を使用して、シード層（例えば銅）に接着力を与えることができる。
【0092】
実施形態によっては、ベース層を形成するために、導電性バリア層が、トレンチの側壁および底部に堆積され、次いでシード層が、導電性バリア層上に堆積される。別の実施形態では、導電性ベース層は、トレンチの側壁および底部に直接堆積される、シード層を含む。導電性バリア層およびシード層のそれぞれは、半導体製造の当業者に知られている任意の薄膜堆積技術、例えばスパッタリング、ブランケット堆積などを用いて堆積させることができる。実施形態によっては、導電性バリア層およびシード層のそれぞれは、約１ｎｍから約１００ｎｍのおよその範囲内の厚さを有する。実施形態によっては、バリア層は、下の金属層への導電性を確立するためにエッチングされている、薄い誘電体としてもよい。実施形態によっては、バリア層は完全に省略されてもよく、銅線の適切なドーピングを使用して、「自己形成バリア」を作成してもよい。
【0093】
実施形態によっては、導電層、例えば、銅は、電気めっきプロセスによって、銅のベース層のシード層上に堆積される。実施形態によっては、導電層は、マイクロ電子デバイス製造の当業者に知られている、ダマシンプロセスを使用してトレンチ中に堆積される。実施形態によっては、導電層は、それらに限定はされないが、電気めっき、無電解、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＭＯＣＶＤ、ＡＬＤ、スピンオン、またはマイクロ電子デバイス製造の当業者に知られている他の堆積技術などの、選択的堆積技術を使用して、トレンチ内および開口内のシード層上に堆積される。
【0094】
実施形態によっては、第２の導電線１４０１用の材料の選択によって、シード層のための材料の選択が決まる。例えば、第２の導電線１４０１の材料が銅を含む場合には、シード層の材料にも銅を含めてもよい。実施形態によっては、第２の導電線１４０１は、金属、例えば、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、インジウム（Ｉｎ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、またはそれらの任意の組合せを含む。実施形態によっては、導電線１４０１に使用することができる導電性材料の例として、これらに限定されないが、金属合金、金属炭化物、例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、炭化アルミニウム、その他の導電性材料、またはそれらの任意の組合せが挙げられる。
【0095】
実施形態によっては、第２の導電線１４０１を堆積させることは、ビア１２０１内および第２の絶縁層６０１の上端面６０２上に、第２の導電性材料を堆積させて、余剰部分を形成することを含む。上端面６０２上の導電性材料の部分（すなわち、余剰部分）は、マイクロ電子デバイス製造の当業者に知られている、化学機械研磨（ＣＭＰ）技術を使用して除去することができる。
【0096】
実施形態によっては、第２の導電線１４０１の（Ｚ軸方向に沿って測定された）厚さは、約１５ｎｍから約１０００ｎｍのおよその範囲内にある。実施形態によっては、導電線１４０１の厚さは、約２０ｎｍから約２００ｎｍである。実施形態によっては、導電線１４０１の（Ｙ軸方向に沿って測定された）幅は、約５ｎｍから約５００ｎｍのおよその範囲内にある。実施形態によっては、（Ｙ軸方向に沿って測定された）導電線１４０１間の間隔（ピッチ）は、約２ｎｍから約５００ｎｍ、または約５ｎｍから約５０ｎｍの範囲内である。
【0097】
図２５は、一実施形態による、完全に自己整合ビアを提供するための動作の少なくともいくつかを実行するためのプラズマシステムのブロック図を示す。図２５に示すように、システム２５００は処理チャンバ２５０１を有する。電子デバイス構造２５０３を保持するための可動台座２５０２が処理チャンバ２５０１内に設置されている。台座２５０２は、静電チャック（ＥＳＣ：electrostatic chuck）、ＥＳＣに埋め込まれたＤＣ電極、および冷却／加熱ベースを備える。一実施形態では、台座２５０２は移動陰極として機能する。一実施形態では、ＥＳＣは、Ａｌ２Ｏ３材料、Ｙ２Ｏ３、または電子デバイス製造の当業者に知られている他のセラミック材料を含む。台座２５０２のＤＣ電極にはＤＣ電源２５０４が接続されている。
【0098】
図２５に示すように、電子デバイス構造２５０３は、開口２５０８を通して装填され、台座２５０２上に設置されている。電子デバイス構造２５０３は、上述の電子デバイス構造のうちの１つを表わす。システム２５００は、１種または複数種のプロセスガス２５１２を、マスフローコントローラ２５１１を介してプラズマ源２５１３に入力するための入口を含む。シャワーヘッド２５１４を含むプラズマ源２５１３は、処理チャンバ２５０１に結合されて、プラズマを発生させるために１種または複数種のガス２５１２を受け入れる。プラズマ源２５１３は、ＲＦ源電力（RF source power）２５１０に結合されている。シャワーヘッド２５１４を通るプラズマ源２５１３は、高周波電界を用いて１種または複数種のプロセスガス２５１２から、処理チャンバ２５０１内でプラズマ２５１５を発生させる。プラズマ２５１５は、イオン、電子、ラジカル、またはそれらの任意の組合せなどの、プラズマ粒子を含む。一実施形態では、電源２５１０は、プラズマ２５１５を生成するために約４００ｋＨｚから約１６２ＭＨｚまでの周波数で約５０Ｗ〜約３０００Ｗの電力を供給する。
【0099】
プラズマバイアス電力２５０５がＲＦ整合（RF match）２５０７を介して台座２５０２（例えば陰極）に結合されて、プラズマを励起する。一実施形態では、プラズマバイアス電力２５０５は、約２ＭＨｚから６０ＭＨｚの間で、特定の実施形態では約１３ＭＨｚの周波数で、１０００Ｗ以下であるバイアス電力を供給する。プラズマバイアス電力２５０６もまた、例えば、約４００ｋＨｚから約６０ＭＨｚの周波数で、そして特定の実施形態では、約６０ＭＨｚで１０００Ｗ以下である別のバイアス電力を供給するために、設けることができる。プラズマバイアス電力２５０６およびバイアス電力２５０５は、ＲＦ整合２５０７に接続されて、二重周波数バイアス電力を供給する。一実施形態では、台座２５０２に印加される総バイアス電力は約１０Ｗから約３０００Ｗである。
【0100】
図２５に示すように、圧力制御システム２５０９は、処理チャンバ２５０１に圧力を供給する。図２５に示すように、チャンバ２５０１は、チャンバ内での処理中に生成された、揮発性生成物を排出するための１つまたは複数の排出口２５１６を有する。一実施形態では、プラズマシステム２５００は誘導結合プラズマ（ＩＣＰ：inductively coupled plasma）システムである。一実施形態では、プラズマシステム２５００は容量結合プラズマ（ＣＣＰ：capacitively coupled plasma）システムである。
【0101】
制御システム２５１７は、チャンバ２５０１に結合されている。制御システム２５１７は、プロセッサ２５１８、プロセッサ２５１８に結合された温度コントローラ２５１９、プロセッサ２５１８に結合されたメモリ２５２０、およびプロセッサ２５１８に結合された入出力デバイス２５２１を含み、本明細書で説明するように、完全自己整合ビアを形成する。
【0102】
実施形態によっては、プロセッサ２５１８は、基板上の第１の絶縁層上での第１の導電線の凹設を制御するための構成を有し、第１の導電線は第１の絶縁層上で第１の方向に沿って延びる。実施形態によっては、プロセッサ２５１８は、凹設された第１の導電線上へのライナの堆積を制御するための構成を有する。 実施形態によっては、プロセッサ２５１８は、第２の絶縁層の堆積を制御するための構成を有する。実施形態によっては、プロセッサ２５１８は、第２の絶縁層の余剰部分の除去を制御するための構成を有する。実施形態によっては、プロセス２５１８は、所定量の第２の絶縁層を堆積するための構成を有する。 実施形態によっては、プロセッサ２５１８は、ハードマスクを形成するための構成を有する。実施形態によっては、プロセッサ２５１８は、ハードマスクにおける第１の開口の形成を制御する構成を有する。 実施形態によっては、プロセッサ２５１８は、フォトレジストの形成を制御するための構成を有する。実施形態によっては、プロセッサ２５１８は、フォトレジストに第２の開口を形成することを制御するための構成を有する。実施形態によっては、プロセッサ２５１８は、第２の開口部を通して第２の絶縁層のエッチングを制御するための構成を有する。実施形態によっては、プロセッサ２５１８はフォトレジストの除去を制御するための構成を有する。実施形態によっては、プロセッサ２５１８は、第１の導電線のうちの１本または第１の導電線上のライナまでの、完全自己整合ビア開口を形成するために、第２の絶縁層のエッチングを制御する構成を有する。実施形態によっては、プロセッサ２５１８は、ビアを通して露出させられたライナを選択的に除去するための構成を有する。実施形態によっては、プロセッサ２５１８は、上述のように、導電層の自己整合ビア開口中への堆積を制御するための構成を有する。
【0103】
制御システム２５１７は、本明細書に記載されている方法の少なくともいくつかを実行するように構成されており、ソフトウェアまたはハードウェア、あるいはその両方の組合せとしてもよい。プラズマシステム２５００は、それらに限定はされないが、エッチャー（etcher）、クリーナー、炉、または電子デバイスを製造するための他の任意のプラズマシステムなど、当該技術で知られている任意のタイプの高性能処理プラズマシステムとすることができる。
【0104】
前述の明細書において、本開示の実施形態を、その特定の例示的な実施形態を参照して説明した。以下の特許請求の範囲に記載されているような、本開示の実施形態のより広い趣旨と範囲から逸脱することなく、それらの実施形態に対して様々な修正がなされてもよいことは明らかであろう。したがって、本明細書および図面は、制約的な意味ではなく、説明的な意味でみなされるべきである。
【符号の説明】
【0105】
Ｍｘ 下部メタライゼーション層１００ 横断面図
１０１ 基板
１０２ 第１の絶縁層
１０３ 第１の導電線
１０４ トレンチ
１０５ 上端面
１１０ 上面図
１２１ Ｘ軸（方向）
１２２ Ｙ軸（方向）
１２３ 角度
１２４ Ｚ軸（方向）
２０１ 第１の導電線
２０２ トレンチ
２０３ 上端面
２０４ 側壁
３０１ ライナ
３０２ 上端部分
４０１ 第２の絶縁層
４０２ 余剰部分
４０３ 上端面
６０１ 第２の絶縁層
７０１ ハードマスク
７０２ 第１の開口
８０１ フォトレジスト
８０２ 第２の開口
９０１ 開口
１００１ 上端面
１１０１ トレンチ
１１０２ 上端
１１０３ 上端
１２０１ ビア
１２０２ 上端面
１４０１ 第２の導電線
２５００ システム
２５０１ 処理チャンバ
２５０２ 台座
２５０３ 電子デバイス構造
２５０４ ＤＣ電源
２５０５ プラズマバイアス電力
２５０６ プラズマバイアス電力
２５０７ ＲＦ整合
２５０８ 開口
２５０９ 圧力制御システム
２５１０ ＲＦ源電力
２５１１ マスフローコントローラ
２５１２ プロセスガス
２５１３ プラズマ源
２５１４ シャワーヘッド
２５１５ プラズマ
２５１６ 排出口
２５１７ 制御システム
２５１８ プロセッサ
２５１９ 温度コントローラ
２５２０ メモリ
２５２１ 入出力デバイス
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】
【図21A】
【図21B】
【図22A】
【図22B】
【図23A】
【図23B】
【図24A】
【図24B】
【図25】