特許第6797005号(P6797005)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6797005
(24)【登録日】2020年11月19日
(45)【発行日】2020年12月9日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 29/739 20060101AFI20201130BHJP
   H01L 29/78 20060101ALI20201130BHJP
【FI】
   H01L29/78 655G
   H01L29/78 652D
   H01L29/78 652F
   H01L29/78 652N
   H01L29/78 653C
【請求項の数】11
【全頁数】43
(21)【出願番号】特願2016-227933(P2016-227933)
(22)【出願日】2016年11月24日
(65)【公開番号】特開2018-85449(P2018-85449A)
(43)【公開日】2018年5月31日
【審査請求日】2019年4月5日
【前置審査】
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】長田 尚
【審査官】 綿引 隆
(56)【参考文献】
【文献】 特開2016−184622(JP,A)
【文献】 特開平10−150194(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/331
H01L 21/336
H01L 29/739
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
第1主面および前記第1主面と反対側の第2主面を有する半導体基板と、
前記半導体基板の内部に形成された第1導電型の第1半導体層と、
前記第1半導体層と前記第2主面との間の前記半導体基板に形成された、前記第1導電型と異なる第2導電型の第2半導体層と、
平面視において、前記半導体基板の中央部に設けられたセル形成領域と、
平面視において、前記セル形成領域の外側に設けられたターミネーション領域と、
前記セル形成領域の前記半導体基板の前記第1主面側に、平面視において、第1方向に互いに離間して設けられ、前記第1方向と直交する第2方向に延在する複数の素子部と、
前記セル形成領域の前記半導体基板の前記第1主面側に、平面視において、前記複数の素子部のそれぞれの間に設けられた複数の介在部と、
を備え、
前記複数の素子部のそれぞれは、
前記第1主面から前記第1半導体層の途中まで達し、前記素子部と前記介在部との一方の境部に設けられ、平面視において、前記第2方向に延在する第1溝と、
前記第1主面から前記第1半導体層の途中まで達し、前記素子部と前記介在部との他方の境部に設けられ、平面視において、前記第2方向に延在する第2溝と、
前記第1主面から前記第1半導体層の途中まで達し、前記第1溝と前記第2溝との間に設けられ、平面視において、前記第2方向に延在する第3溝と、
前記第1溝の内部に第1絶縁膜を介して埋め込まれた第1トレンチ電極と、
前記第2溝の内部に第2絶縁膜を介して埋め込まれた第2トレンチ電極と、
前記第3溝の内部に第3絶縁膜を介して埋め込まれた第3トレンチ電極と、
前記第1溝と前記第3溝との間の前記半導体基板の前記第1主面側に形成され、前記第1絶縁膜および前記第3絶縁膜に接触する、前記第2導電型の第1半導体領域と、
前記第2溝と前記第3溝との間の前記半導体基板の前記第1主面側に形成され、前記第2絶縁膜および前記第3絶縁膜に接触する、前記第2導電型の第2半導体領域と、
前記第1半導体領域の途中まで達し、前記第1溝と前記第3溝との間に設けられ、平面視において、前記第2方向に延在する第1接続部と、
前記第2半導体領域の途中まで達し、前記第2溝と前記第3溝との間に設けられ、平面視において、前記第2方向に延在する第2接続部と、
前記第1接続部と前記第3溝との間および前記第2接続部と前記第3溝との間の前記半導体基板の前記第1主面側に、前記第1接続部および前記第2接続部の深さより浅く形成され、前記第3絶縁膜に接触し、平面視において、前記第2方向に互いに一定の間隔で配置された複数の前記第1導電型の第3半導体領域と、
を有し、
前記複数の介在部のそれぞれは、
前記第1主面から前記第1半導体層に達する、前記第2導電型の第4半導体領域、
を有し、
前記セル形成領域は、
平面視において、前記セル形成領域の中央部に位置する第1領域と、
平面視において、前記第1領域と前記ターミネーション領域との間に位置する第2領域と、
を有し、
前記第1領域の前記素子部に形成された複数の前記第3半導体領域は、前記第2方向に第1間隔で配置され、前記第2領域の前記素子部に形成された複数の前記第3半導体領域は、前記第2方向に第2間隔で配置され、前記第2間隔は、前記第1間隔よりも大きく、
前記第1領域では、前記介在部を挟んで、前記第1方向に互いに隣り合う2つの前記素子部において、一方の前記素子部に形成された複数の前記第3半導体領域のうち、前記第2方向に互いに隣り合う2つの前記第3半導体領域に挟まれた領域の前記第1方向に、他方の前記素子部に形成された複数の前記第3半導体領域のうち、1つの前記第3半導体領域が配置されている、半導体装置。
【請求項2】
請求項記載の半導体装置において、
前記第2領域では、前記介在部を挟んで、前記第1方向に互いに隣り合う2つの前記素子部において、一方の前記素子部に形成された複数の前記第3半導体領域のうち、前記第2方向に互いに隣り合う2つの前記第3半導体領域に挟まれた領域の前記第1方向に、他方の前記素子部に形成された複数の前記第3半導体領域のうち、1つの前記第3半導体領域が配置されている、半導体装置。
【請求項3】
請求項記載の半導体装置において、
前記第1領域では、前記第1方向に互いに隣り合う2つの前記素子部において、一方の前記素子部に形成された複数の前記第3半導体領域のうち、前記第2方向に互いに隣り合う2つの前記第3半導体領域の前記第1間隔の半分の位置の前記第1方向に、他方の前記素子部に形成された複数の第3半導体領域のうち、1つの前記第3半導体領域が配置され、
前記第2領域では、前記第1方向に互いに隣り合う2つの前記素子部において、一方の前記素子部に形成された複数の前記第3半導体領域のうち、前記第2方向に互いに隣り合う2つの前記第3半導体領域の前記第2間隔の半分の位置の前記第1方向に、他方の前記素子部に形成された複数の第3半導体領域のうち、1つの前記第3半導体領域が配置されている、半導体装置。
【請求項4】
請求項記載の半導体装置において、
前記第1領域および前記第2領域ではそれぞれ、平面視において、複数の前記第3半導体領域は千鳥配置されている、半導体装置。
【請求項5】
請求項記載の半導体装置において、
前記第1領域および前記第2領域ではそれぞれ、平面視において、三角形の各頂点に前記第3半導体領域が位置する基本パターンが連続して配列されている、半導体装置。
【請求項6】
請求項記載の半導体装置において、
前記第1領域および前記第2領域ではそれぞれ、前記第1方向に互いに隣り合う2つの前記素子部のそれぞれに形成された複数の前記第3半導体領域は、前記第1方向に互いに隣り合う2つの前記素子部の間に位置する前記介在部を挟んで非対称に配置されている、半導体装置。
【請求項7】
請求項記載の半導体装置において、
前記第2領域では、前記第1方向に互いに隣り合う2つの前記素子部のそれぞれに形成された複数の前記第3半導体領域は、前記第1方向に互いに隣り合う2つの前記素子部の間に位置する前記介在部を挟んで対称に配置されている、半導体装置。
【請求項8】
請求項記載の半導体装置において、
前記第1領域では、前記第1方向に互いに隣り合う2つの前記素子部において、一方の前記素子部に形成された複数の前記第3半導体領域のうち、前記第2方向に互いに隣り合う2つの前記第3半導体領域の前記第1間隔の半分の位置の前記第1方向に、他方の前記素子部に形成された複数の第3半導体領域のうち、1つの前記第3半導体領域が配置されている、半導体装置。
【請求項9】
請求項記載の半導体装置において、
前記第1領域では、平面視において、複数の前記第3半導体領域は千鳥配置されている、半導体装置。
【請求項10】
請求項記載の半導体装置において、
前記第1領域では、平面視において、三角形の各頂点に前記第3半導体領域が位置する基本パターンが連続して配列されている、半導体装置。
【請求項11】
請求項記載の半導体装置において、
前記第1領域では、前記第1方向に互いに隣り合う2つの前記素子部のそれぞれに形成されている前記複数の第3半導体領域は、前記第1方向に互いに隣り合う2つの前記素子部の間に位置する前記介在部を挟んで非対称に配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関し、例えばIE(Injection Enhancement)型トレンチゲートIGBT(Insulated Gate Bipolar Transistor)を備えた半導体装置に好適に利用できるものである。
【背景技術】
【0002】
コレクタ−エミッタ間飽和電圧VCE(sat)の低いIGBTとしてトレンチゲートIGBTが広く使用されており、セル形成領域において、エミッタ電極に接続されたアクティブセル領域と、フローティング領域を含むインアクティブセル領域とが交互に配置されることにより、IE効果を利用可能としたIE型トレンチゲートIGBTが開発されている。IE効果とは、IGBTがオン状態のときにエミッタ電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高めるものである。
【0003】
国際特許公開WO 11/111500号(特許文献1)には、絶縁ゲート型半導体装置において、隣り合う第1の溝の間に当該第1の溝と平行に設けられた第2の溝が1つ以上形成され、第2の溝内には絶縁膜を介して第1の導電体が埋め込まれている技術が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際特許公開WO 11/111500号
【発明の概要】
【発明が解決しようとする課題】
【0005】
IE型トレンチゲートIGBTとしてEGE構造(エミッタ−ゲート−エミッタ構造)のアクティブセル領域を有するIGBTを備えた半導体装置がある。
【0006】
EGE構造のアクティブセル領域を有するIGBTを備えた半導体装置では、負荷短絡耐量を向上させるため、インアクティブセル領域にフローティング領域が設けられている。しかし、フローティング領域を広くすると、コレクタ側から見たときの寄生pnpバイポーラトランジスタのベース抵抗が大きくなるため、ベース電流供給(電子供給)が小さくなり、IE効果が低下するという課題がある。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態の半導体装置は、半導体基板のセル形成領域の第1主面側に、第1方向に互いに離間して設けられ、第1方向と直交する第2方向に延在する複数のハイブリッドセル領域と、複数のハイブリッドセル領域のそれぞれの間に設けられた複数のインアクティブセル領域と、を有する。複数のハイブリッドセル領域のそれぞれは、第2方向に延在する第1溝、第2溝、および第1溝と第2溝との間に形成された第3溝を有する。さらに、第1溝と第3溝との間および第2溝と第3溝との間の半導体基板の第1主面側に形成された第1導電型のボディ領域、ボディ領域の途中まで達し、第1溝と第3溝との間に設けられた第1接続部、並びにボディ領域の途中まで達し、第2溝と第3溝との間に設けられた第2接続部を有する。さらに、複数のハイブリッドセル領域のそれぞれは、第1接続部と第3溝部との間および第2接続部と第3溝部との間の半導体基板の第1主面側に、第1接続部および第2接続部の深さより浅く形成され、第2方向に互いに一定の間隔で配置された複数の第2導電型のエミッタ領域を有し、セル形成領域では、複数のエミッタ領域は、平面視において、千鳥配置されている。
【発明の効果】
【0009】
一実施の形態によれば、EGE構造のアクティブセル領域を有するIGBTを備えた半導体装置のIE効果を向上させることができる。
【図面の簡単な説明】
【0010】
図1】実施の形態1による半導体装置(半導体チップ)を示す平面図である。
図2】実施の形態1による半導体装置(セル形成領域およびゲート配線引き出し領域)を示す平面図である。
図3】実施の形態1による半導体装置(セル形成領域)を示す平面図である。
図4図2のA1−A1線に沿った断面図である。
図5】実施の形態1による半導体装置の製造工程を示す断面図(図2のA2−A2線に沿った断面図)である。
図6図5に続く、半導体装置の製造工程中の断面図である。
図7図6に続く、半導体装置の製造工程中の断面図である。
図8図7に続く、半導体装置の製造工程中の断面図である。
図9図8に続く、半導体装置の製造工程中の断面図である。
図10図9に続く、半導体装置の製造工程中の断面図である。
図11】比較例による半導体装置(セル形成領域およびゲート配線引き出し領域)を示す平面図である。
図12図11のB−B線に沿った断面図である。
図13】比較例による半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。
図14】比較例による半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。
図15】比較例による半導体装置におけるpチャネル型の寄生MOSFETを示す断面図である。
図16】比較例による半導体装置(セル形成領域)を示す断面図である。
図17】EGE構造のアクティブセル領域を備えた半導体装置におけるコレクタ−エミッタ間飽和電圧VCE(sat)とp型フローティング領域のX軸方向の幅との関係を示すグラフ図である。
図18】比較例による半導体装置(セル形成領域)を示す断面図である。
図19】比較例による半導体装置における電子供給領域を説明する平面図である。
図20】比較例による半導体装置における電子電流のシミュレーション結果を示す図である。
図21】実施の形態1による半導体装置における電子供給領域を説明する平面図である。
図22】実施の形態1による半導体装置および比較例による半導体装置の各々の動作波形の一例を示すグラフ図である。
図23】実施の形態1の変形例による半導体装置(セル形成領域およびゲート配線引き出し領域)を示す平面図である。
図24図23のC−C線に沿った断面図である。
図25】比較例による半導体装置(セル形成領域)を示す平面図である。
図26】半導体装置におけるターンオフ時の破壊モードを示す波形図である。
図27】実施の形態2による半導体装置(セル形成領域)の第1例を示す平面図である。
図28】実施の形態2による半導体装置(セル形成領域)の第2例を示す平面図である。
図29】実施の形態3による電子システムを示す回路ブロック図である。
図30】実施の形態3によるモジュールを示す等価回路図である。
図31】IGBTの動作状態を説明する概略図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0012】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
【0013】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0014】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0015】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【0016】
以下、図面を参照しながら本実施の形態による半導体装置について詳細に説明する。本実施の形態による半導体装置は、IE型トレンチゲートIGBTである。IGBTがオン状態のときに、エミッタ電極側(上面側、表面側)へのホール(正孔)の排出が制限され、ドリフト領域に蓄積される電荷の濃度を高めることができるというIE効果を奏するため、IE型と呼ばれる。さらに、本実施の形態による半導体装置は、互いに一定の間隔で配列された3つのトレンチ電極のうち、中央に配置された1つのトレンチ電極(TG1)が、ゲート電極と電気的に接続され、両端に配置された2つのトレンチ電極(TG2、TG3)の各々が、エミッタ電極と電気的に接続されるため、EGE構造(エミッタ−ゲート−エミッタ構造)と呼ばれる。
【0017】
なお、以下の説明では、図31に示すように、IGBTがオフ状態(遮断状態)からオン状態に切り替わるスイッチング動作を「ターンオン」、IGBTがオン状態からオフ状態(遮断状態)に切り替わるスイッチング動作を「ターンオフ」と称する。そして、ターンオン時の損失を「ターンオン損失」、オン状態の損失を「導通損失」、ターンオフ時の損失を「ターンオフ損失」と称する。
【0018】
(実施の形態1)
<本実施の形態1による半導体装置の構成>
本実施の形態1による半導体装置の構成について、図1を用いて説明する。
【0019】
図1は、本実施の形態1による半導体装置(半導体チップ)を示す平面図である。なお、図1では、理解を簡単にするために、絶縁膜FPF(図4参照)を除去して透視した状態を示し、セル形成領域AR1、エミッタパッドEPおよびゲートパッドGPの外周を二点鎖線により示している。
【0020】
図1に示すように、本実施の形態1による半導体装置としての半導体チップCHPは、半導体基板SSを有する。半導体基板SSは、一方の主面としての上面Sa(図4参照)と、他方の主面としての、上面と反対側の下面Sb(図4参照)と、を有する。また、半導体基板SSは、上面Saの一部の領域としてのセル形成領域AR1と、上面Saの他の部分の領域としてのゲート配線引き出し領域AR2と、を有する。ゲート配線引き出し領域AR2は、セル形成領域AR1に対して、例えば半導体基板SSの外周側に設けられている。
【0021】
セル形成領域AR1には、エミッタ電極EEが設けられている。エミッタ電極EEの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドEPとなっている。エミッタパッドEPは、エミッタ電極EEを覆うように形成された絶縁膜FPF(図4参照)に形成された開口部OP1から露出した部分のエミッタ電極EEからなる。エミッタ電極EEは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
【0022】
ゲート配線引き出し領域AR2には、ゲート配線GLおよびゲート電極GEが設けられている。ゲート配線GLは、エミッタ電極EEに対して、例えば半導体基板SSの外周側に設けられている。ゲート配線GLは、ゲート電極GEに接続されている。ゲート電極GEの中央部は、ボンディングワイヤ等を接続するためのゲートパッドGPとなっている。ゲートパッドGPは、ゲート電極GEを覆うように形成された絶縁膜FPF(図4参照)に形成された開口部OP2から露出した部分のゲート電極GEからなる。ゲート配線GLおよびゲート電極GEは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
【0023】
<本実施の形態1による半導体装置のセル形成領域の構成>
本実施の形態1による半導体装置のセル形成領域の構成について、図2図4を用いて説明する。
【0024】
図2は、本実施の形態1による半導体装置(セル形成領域およびゲート配線引き出し領域)を示す平面図である。図3は、本実施の形態1による半導体装置(セル形成領域)を示す平面図である。図4は、図2のA1−A1線に沿った断面図である。なお、図2では、理解を簡単にするために、絶縁膜FPF、エミッタ電極EEおよび層間絶縁膜IL(図4参照)を除去して透視した状態を示し、セル形成領域AR1およびゲート配線GLの外周を二点鎖線により示している。また、図3では、図面を見易くするために、n型エミッタ領域を黒く塗りつぶしている。
【0025】
図2図4に示すように、半導体基板SSの上面Sa内で互いに交差、好適には直交する2つの方向をX軸方向およびY軸方向とし、半導体基板SSの上面Saに垂直な方向、すなわち、上下方向をZ軸方向とする。このとき、セル形成領域AR1には、図2に示すように、複数の、アクティブセル領域としてのハイブリッドセル領域LChと、複数のインアクティブセル領域LCiとが設けられている。複数のハイブリッドセル領域LChは、平面視において、Y軸方向にそれぞれ延在し、かつ、X軸方向に周期的に配列されている。複数のインアクティブセル領域LCiは、平面視において、Y軸方向にそれぞれ延在し、かつ、X軸方向に周期的に配列されている。また、ハイブリッドセル領域LChと、インアクティブセル領域LCiとは、X軸方向に交互に配置されている。
【0026】
なお、本明細書では、「平面視において、」とは、半導体基板SSの上面Saに垂直な方向から視た場合を意味する。
【0027】
ハイブリッドセル領域LChには、IGBTのトランジスタとしての素子部PR1が形成され、インアクティブセル領域LCiには、互いに隣り合う2つの素子部PR1の間に介在する介在部PR2が形成されている。
【0028】
次に、本実施の形態1による半導体装置の平面構造について、図2および図3を用いて説明する。
【0029】
図2および図3に示すように、ハイブリッドセル領域LChは、ハイブリッドサブセル領域LCh1と、ハイブリッドサブセル領域LCh2と、を有する。また、ハイブリッドセル領域LChには、ハイブリッドサブセル領域LCh1と、ハイブリッドサブセル領域LCh2との境界面に、トレンチゲート電極としてのトレンチ電極TG1が設けられている。
【0030】
トレンチ電極TG1は、ハイブリッドセル領域LChの中央に設けられている。これにより、ハイブリッドサブセル領域LCh1の幅Wh1と、ハイブリッドサブセル領域LCh2の幅Wh2とを等しくすることができ、ハイブリッドサブセル領域LCh1と、ハイブリッドサブセル領域LCh2とをトレンチ電極TG1を中心として対称に配置することができる。
【0031】
ハイブリッドセル領域LChには、トレンチ電極TG2と、トレンチ電極TG3とが設けられている。トレンチ電極TG2およびTG3は、トレンチ電極TG1を挟んでX軸方向における両側にそれぞれ設けられている。トレンチ電極TG2およびTG3は、エミッタ電極EEと電気的に接続されている。ハイブリッドセル領域LChには、互いに隣り合うトレンチ電極TG2とトレンチ電極TG3との間に、p型ボディ領域PBが設けられている。また、当該p型ボディ領域PBよりも深くn型ホールバリア領域NHBが設けられている(図4参照)。
【0032】
ハイブリッドサブセル領域LCh1では、p型ボディ領域PBの、半導体基板SSの上面Sa側の部分には、複数のn型エミッタ領域NEが設けられている。p型ボディ領域PBは、p型の導電型の半導体領域であり、n型エミッタ領域NEは、p型の導電型とは異なるn型の導電型の半導体領域である。ハイブリッドサブセル領域LCh1において、p型ボディ領域PBは、平面視において、Y軸方向に沿って、連続して形成されている。ハイブリッドサブセル領域LCh1において、複数のn型エミッタ領域NEは、Y軸方向に沿って、互いに一定の間隔で配置されている。
【0033】
なお、本明細書では、半導体の導電型がp型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本明細書では、半導体の導電型がn型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
【0034】
ハイブリッドサブセル領域LCh2では、p型ボディ領域PBの、半導体基板SSの上面Sa側の部分には、複数のn型エミッタ領域NEが設けられている。ハイブリッドサブセル領域LCh2において、p型ボディ領域PBは、平面視において、Y軸方向に沿って、連続して形成されている。ハイブリッドサブセル領域LCh2において、複数のn型エミッタ領域NEは、Y軸方向に沿って、互いに一定の間隔で配置されている。
【0035】
各々のハイブリッドセル領域LChにおいて、ハイブリッドサブセル領域LCh1に形成された複数のn型エミッタ領域NEと、ハイブリッドサブセル領域LCh2に形成された複数のn型エミッタ領域NEとは、トレンチ電極TG1を挟んで対称に配置されている。
【0036】
さらに、各々のハイブリッドセル領域LChにおいて、複数のn型エミッタ領域NEは、平面視において、Y軸方向に互いに一定の間隔で配置されている。しかし、X軸方向に互いに隣り合う2つのハイブリッドセル領域LChの各々に形成された複数のn型エミッタ領域NEは、当該2つのハイブリッドセル領域LChの間に位置するインアクティブセル領域LCiを挟んで対称に配置されておらず、Y軸方向の配置間隔の半分ずつ互い違いにずれて配置されている。
【0037】
具体的には、X軸方向に互いに隣り合う2つのハイブリッドセル領域LChにおいて、一方のハイブリッドセル領域LChに形成された複数のn型エミッタ領域NEのうち、Y軸方向に互いに隣り合う2つのn型エミッタ領域NEに挟まれた領域のX軸方向に、他方のハイブリッドセル領域LChに形成された複数のn型エミッタ領域NEのうち、1つのn型エミッタ領域NEが配置されている。Y軸方向に互いに隣り合う2つのn型エミッタ領域NEに挟まれた領域とは、例えば図3に示す点線で囲まれた領域BRである。言い換えれば、セル形成領域AR1では、複数のn型エミッタ領域NEは、平面視において、所謂、千鳥配置されている。さらに、言い換えれば、セル形成領域AR1では、平面視において、三角形の各頂点にn型エミッタ領域NEがある基本パターンが連続して配列している。
【0038】
本実施の形態1では、X軸方向に互いに隣り合う2つのハイブリッドセル領域LChの各々に形成された複数のn型エミッタ領域NEは、Y軸方向の配置間隔の半分ずつ互い違いにずれて配置されているが、これに限定されるものではない。しかし、セル形成領域AR1のほぼ全面に充分な電子供給を行うためには、X軸方向に互いに隣り合う2つのハイブリッドセル領域LChの各々に形成された複数のn型エミッタ領域NEは、Y軸方向の配置間隔の半分ずつ互い違いにずれて配置されていることが望ましい。
【0039】
このように、複数のn型エミッタ領域NEを、平面視において、千鳥配置することによって、後述する<本実施の形態1による半導体装置の主要な特長と効果>において説明するように、IE効果を向上させることができる。これにより、ターンオン時のスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧VCE(sat)を低減することができる。
【0040】
インアクティブセル領域LCiには、互いに隣り合うトレンチ電極TG2とトレンチ電極TG3との間に、p型ボディ領域PBが設けられている。また、当該p型ボディ領域PBよりも深くp型フローティング領域PFが設けられている。
【0041】
また、図2に示す例では、ハイブリッドセル領域LChのX軸方向における幅Whを、インアクティブセル領域LCiのX軸方向における幅Wiよりも狭くしている。このようなときは、IGBTのIE効果を高めることができる。
【0042】
ゲート配線引き出し領域AR2には、セル形成領域AR1を囲むように、例えばp型フローティング領域PFpが設けられている部分がある。また、このp型フローティング領域PFpは、コンタクト溝CTの底面に露出した部分のp型ボディコンタクト領域PBCpを介して、エミッタ電極EEと電気的に接続されている。
【0043】
また、ゲート配線引き出し領域AR2には、ゲート配線GLが配置されており、このゲート配線GLに向かって、セル形成領域AR1内から、トレンチ電極TG1が延在している。そして、ゲート配線引き出し領域AR2において、互いに隣り合う2つのトレンチ電極TG1の端部同士は、トレンチ電極TGzにより接続されている。トレンチ電極TGzは、平面視において、ゲート配線GLが配置された領域内に配置されている。そして、トレンチ電極TGzは、接続電極GTGを介して、ゲート配線GLと電気的に接続されている。なお、インアクティブセル領域LCiのゲート配線引き出し領域AR2側の端部は、端部トレンチ電極TGpにより区画されている。
【0044】
トレンチ電極TG2およびトレンチ電極TG3は、平面視において、互いに隣り合う2つのハイブリッドセル領域LChの間に位置するインアクティブセル領域LCiを挟んで両側に配置されている。トレンチ電極TG2およびトレンチ電極TG3は、端部トレンチ電極TGpに加えて、例えば多結晶シリコン膜からなるエミッタ接続部TGxにより電気的に接続されている。そして、エミッタ接続部TGxは、接続電極CTEを介して、エミッタ電極EEと電気的に接続されている。このような構造とすることによって、トレンチ電極TG2およびトレンチ電極TG3と、エミッタ電極EEとの間の電気的な接続の信頼性を向上させることができる。
【0045】
ハイブリッドサブセル領域LCh1において、p型ボディコンタクト領域PBCとp型ラッチアップ防止領域PLPとからなるp型半導体領域PRが形成されている(図4参照)。p型半導体領域PRは、Y軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域LCh1において、p型ボディ領域PBには、開口部としてのコンタクト溝CTが、Y軸方向に沿って、連続して形成されている。コンタクト溝CTは、ハイブリッドサブセル領域LCh1に配置されたp型ボディコンタクト領域PBCに達する。
【0046】
また、ハイブリッドサブセル領域LCh2において、p型ボディコンタクト領域PBCとp型ラッチアップ防止領域PLPとからなるp型半導体領域PRが形成されている(図4参照)。p型半導体領域PRは、Y軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域LCh2において、p型ボディ領域PBには、開口部としてのコンタクト溝CTが、Y軸方向に沿って、連続して形成されている。コンタクト溝CTは、ハイブリッドサブセル領域LCh2に配置されたp型ボディコンタクト領域PBCに達する。
【0047】
次に、本実施の形態1による半導体装置の断面構造について、図4を用いて説明する。具体的には、ハイブリッドセル領域LChに設けられた素子部PR1およびインアクティブセル領域LCiに設けられた介在部PR2の構成について説明する。
【0048】
図4に示すように、半導体基板SSは、第1主面としての上面Saと、上面Saと反対側の第2主面としての下面Sbと、を有する。半導体基板SSの内部には、n型の半導体層SLnが形成され、半導体基板SSのうち、半導体層SLnに対して下面Sb側に位置する部分の内部には、p型の半導体層SLpが形成されている。
【0049】
半導体層SLnのうち上層部以外の部分には、n型の半導体領域としてのn型ドリフト領域NDが形成されている。半導体層SLnと半導体層SLpとの間には、n型の半導体領域としてのn型フィールドストップ領域Nsが形成されている。また、半導体層SLpにより、p型の半導体領域としてのp型コレクタ領域CLが形成されている。また、半導体基板SSの下面Sbには、p型コレクタ領域CL、すなわち、半導体層SLpと電気的に接続されたコレクタ電極CEが形成されている。一方、半導体基板SSの上面Sa側、すなわち、半導体層SLnの上層部には、p型ボディ領域PBが設けられている。
【0050】
半導体基板SSの上面Saのうち、ハイブリッドセル領域LChでは、半導体層SLnに素子部PR1が形成され、インアクティブセル領域LCiでは、介在部PR2が形成されている。
【0051】
ハイブリッドセル領域LChに形成された素子部PR1は、トレンチT1、T2およびT3と、トレンチ電極TG1、TG2およびTG3と、2つのp型ボディ領域PBと、複数のn型エミッタ領域NEと、を有する。
【0052】
前述したように、ハイブリッドセル領域LChは、ハイブリッドサブセル領域LCh1と、ハイブリッドサブセル領域LCh2と、を有する。
【0053】
ハイブリッドサブセル領域LCh1とハイブリッドサブセル領域LCh2との境界部における半導体基板SSの上面Sa側には、溝部としてのトレンチT1が形成されている。トレンチT1は、上面Saから半導体層SLnの途中まで達し、かつ、平面視において、Y軸方向に延在する。
【0054】
トレンチT1の内壁には、ゲート絶縁膜GIが形成されている。トレンチT1の内部には、ゲート絶縁膜GI上に、トレンチT1を埋め込むように、トレンチ電極TG1が形成されている。すなわち、トレンチ電極TG1は、トレンチT1の内部にゲート絶縁膜GIを介して埋め込まれている。トレンチ電極TG1は、ゲート電極GE(図1参照)と電気的に接続されている。なお、トレンチ電極TG1は、平面視において、Y軸方向に沿って、連続して形成されている。
【0055】
ハイブリッドサブセル領域LCh1において、半導体基板SSの上面Sa側には、溝部としてのトレンチT2が形成されている。トレンチT2は、上面Saから半導体層SLnの途中まで達し、平面視において、Y軸方向に延在し、かつ、トレンチT1に対して、X軸方向に位置する一方のインアクティブセル領域LCi側に配置されている。
【0056】
トレンチT2の内壁には、ゲート絶縁膜GIが形成されている。トレンチT2の内部には、ゲート絶縁膜GI上に、トレンチT2を埋め込むように、トレンチ電極TG2が形成されている。すなわち、トレンチ電極TG2は、トレンチT2の内部にゲート絶縁膜GIを介して埋め込まれている。トレンチ電極TG2は、エミッタ電極EEと電気的に接続されている。なお、トレンチ電極TG2は、平面視において、Y軸方向に沿って、連続して形成されている。
【0057】
ハイブリッドサブセル領域LCh2において、半導体基板SSの上面Sa側には、溝部としてのトレンチT3が形成されている。トレンチT3は、上面Saから半導体層SLnの途中まで達し、平面視において、Y軸方向に延在し、かつ、トレンチT1に対して、X軸方向に位置する他方のインアクティブセル領域LCi側に配置されている。
【0058】
トレンチT3の内壁には、ゲート絶縁膜GIが形成されている。トレンチT3の内部には、ゲート絶縁膜GI上に、トレンチT3を埋め込むように、トレンチ電極TG3が形成されている。すなわち、トレンチ電極TG3は、トレンチT3の内部にゲート絶縁膜GIを介して埋め込まれている。トレンチ電極TG3は、エミッタ電極EEと電気的に接続されている。なお、トレンチ電極TG3は、平面視において、Y軸方向に沿って、連続して形成されている。
【0059】
ハイブリッドサブセル領域LCh1では、p型ボディ領域PBは、半導体層SLnのうち、トレンチT1とトレンチT2との間に位置する部分の上面Sa側に形成され、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびトレンチT2の内壁に形成されたゲート絶縁膜GIに接触している。また、ハイブリッドサブセル領域LCh2では、p型ボディ領域PBは、半導体層SLnのうち、トレンチT1とトレンチT3との間に位置する部分の上面Sa側に形成され、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびトレンチT3の内壁に形成されたゲート絶縁膜GIに接触している。
【0060】
図4に示すように、ハイブリッドサブセル領域LCh1およびLCh2の各々において、半導体基板SSの上面Sa側には、トレンチ電極TG1側にのみ複数のn型エミッタ領域NEが形成されている。
【0061】
前述したように、ハイブリッドサブセル領域LCh1において、複数のn型エミッタ領域NEは、平面視において、Y軸方向に沿って、互いに一定の間隔で配置され、ハイブリッドサブセル領域LCh2において、複数のn型エミッタ領域NEは、平面視において、Y軸方向に沿って、互いに一定の間隔で配置されている。
【0062】
ハイブリッドサブセル領域LCh1では、複数のn型エミッタ領域NEは、半導体層SLnのうち、トレンチT1とトレンチT2との間に位置する部分の上面Sa側にそれぞれ形成され、p型ボディ領域PB、およびトレンチT1の内壁に形成されたゲート絶縁膜GIにそれぞれ接触している。また、ハイブリッドサブセル領域LCh2では、複数のn型エミッタ領域NEは、半導体層SLnのうち、トレンチT1とトレンチT3との間に位置する部分の上面Sa側にそれぞれ形成され、p型ボディ領域PB、およびトレンチT1の内壁に形成されたゲート絶縁膜GIにそれぞれ接触している。
【0063】
ハイブリッドサブセル領域LCh1で形成された複数のn型エミッタ領域NEは、エミッタ電極EEと電気的に接続され、ハイブリッドサブセル領域LCh2で形成された複数のn型エミッタ領域NEは、エミッタ電極EEと電気的に接続されている。
【0064】
好適には、ハイブリッドサブセル領域LCh1において、半導体層SLnのうち、トレンチT1とトレンチT2との間に位置し、かつ、p型ボディ領域PBに対して下面Sb側に位置する部分には、n型の半導体領域としてのn型ホールバリア領域NHBが形成されている。また、ハイブリッドサブセル領域LCh2において、半導体層SLnのうち、トレンチT1とトレンチT3との間に位置し、かつ、p型ボディ領域PBに対して下面Sb側に位置する部分には、n型の半導体領域としてのn型ホールバリア領域NHBが形成されている。
【0065】
ハイブリッドサブセル領域LCh1において、n型ホールバリア領域NHBにおけるn型の不純物濃度は、半導体層SLnのうち、当該n型ホールバリア領域NHBに対して下面Sb側に位置する部分(n型ドリフト領域ND)におけるn型の不純物濃度よりも高い。また、ハイブリッドサブセル領域LCh2において、n型ホールバリア領域NHBにおけるn型の不純物濃度は、半導体層SLnのうち、当該n型ホールバリア領域NHBに対して下面Sb側に位置する部分(n型ドリフト領域ND)におけるn型の不純物濃度よりも高い。
【0066】
一方、ハイブリッドサブセル領域LCh1において、n型ホールバリア領域NHBにおけるn型の不純物濃度は、n型エミッタ領域NEにおけるn型の不純物濃度よりも低い。また、ハイブリッドサブセル領域LCh2において、n型ホールバリア領域NHBにおけるn型の不純物濃度は、n型エミッタ領域NEにおけるn型の不純物濃度よりも低い。
【0067】
なお、ハイブリッドサブセル領域LCh1では、n型ホールバリア領域NHBは、p型ボディ領域PB、トレンチT1の内壁に形成されたゲート絶縁膜GI、およびトレンチT2の内壁に形成されたゲート絶縁膜GIに接触していてもよい。また、ハイブリッドサブセル領域LCh2では、n型ホールバリア領域NHBは、p型ボディ領域PB、トレンチT1の内壁に形成されたゲート絶縁膜GI、およびトレンチT3の内壁に形成されたゲート絶縁膜GIに接触していてもよい。これにより、n型ドリフト領域ND内に蓄積された正孔が、ハイブリッドサブセル領域LCh1およびLCh2の各々において、エミッタ電極EEに排出されにくくなるので、IE効果を高めることができる。
【0068】
インアクティブセル領域LCiに形成され、互いに隣り合う2つの素子部PR1の間に介在する介在部PR2は、p型ボディ領域PBと、p型フローティング領域PFと、を有する。
【0069】
インアクティブセル領域LCiにおいて、半導体層SLnのうち、互いに隣り合うトレンチT2とトレンチT3との間に位置する部分の上面Sa側には、p型ボディ領域PBが形成されている。p型ボディ領域PBは、トレンチT2の内壁に形成されたゲート絶縁膜GI、および当該トレンチT2と隣り合うトレンチT3の内壁に形成されたゲート絶縁膜GIに接触している。
【0070】
インアクティブセル領域LCiにおいて、半導体層SLnのうち、互いに隣り合うトレンチT2とトレンチT3との間に位置し、かつ、p型ボディ領域PBの下に位置する部分には、p型の半導体領域であるp型フローティング領域PFが形成されている。
【0071】
ここで、p型フローティング領域PFを設ける目的について説明する。
【0072】
コレクタ・エミッタ間電圧としての電圧VCEの順方向における飽和電圧をコレクタ−エミッタ間飽和電圧VCE(sat)と称する。このとき、コレクタ−エミッタ間飽和電圧VCE(sat)を小さくするためには、IE効果を向上させる必要がある。一方、例えばインバータにおいて、誤動作等によって負荷が短絡した場合には、IGBTに大きな電圧が印加されるか、または、IGBTに大きな短絡電流が流れることになるが、保護回路が遮断するまでの間、IGBTが破壊しないことが求められる。ここで、負荷が短絡した状態になり、IGBTに短絡電流が流れる際に、IGBTが破壊せずに耐えられる時間は、負荷短絡耐量と呼ばれている。
【0073】
負荷短絡耐量を向上させるためには、IGBTに印加されるエネルギーを小さくする、すなわち、IGBTに流れる飽和電流を小さくする必要がある。飽和電流を小さくするためには、n型エミッタ領域NEの面積を小さくする必要があり、n型エミッタ領域NEの面積を小さくするためには、2つの方法が考えられる。
【0074】
1つ目の方法は、n型エミッタ領域NEをY軸方向で間引く方法である。しかし、この方法では、コレクタ−エミッタ間飽和電圧VCE(sat)が高くなってしまう。
【0075】
2つ目の方法は、インアクティブセル領域LCiにp型フローティング領域PFを設けることにより、n型エミッタ領域NEをX軸方向で間引く方法である。これにより、キャリアである正孔の排出経路が狭まり、IE効果が向上する。すなわち、p型フローティング領域PFは、n型エミッタ領域NEをX軸方向で間引くことにより、負荷短絡耐量を向上させるために設けられている。
【0076】
図4に示すように、ハイブリッドセル領域LChおよびインアクティブセル領域LCiでは、半導体基板SSの上面Sa上に、例えば酸化シリコン等からなる層間絶縁膜ILが形成されている。層間絶縁膜ILは、ハイブリッドセル領域LChおよびインアクティブセル領域LCiの各々で、p型ボディ領域PBを覆うように形成されている。なお、半導体基板SSの上面Saと層間絶縁膜ILとの間には、絶縁膜IFが形成されていてもよい。
【0077】
本実施の形態1では、ハイブリッドサブセル領域LCh1およびLCh2の各々では、層間絶縁膜ILおよび半導体層SLnには、層間絶縁膜ILを貫通してp型ボディ領域PBの途中まで達する開口部としてのコンタクト溝CTが形成されている。ハイブリッドサブセル領域LCh1およびLCh2の各々において、コンタクト溝CTは、平面視において、Y軸方向に沿って、連続して形成されている。
【0078】
ハイブリッドサブセル領域LCh1およびLCh2の各々において、p型ボディ領域PBのうち、コンタクト溝CTの底面に露出した部分には、p型の半導体領域としてのp型ボディコンタクト領域PBCが形成されている。また、p型ボディコンタクト領域PBCの下には、p型の半導体領域としてのp型ラッチアップ防止領域PLPが形成されている。p型ボディコンタクト領域PBCおよびp型ラッチアップ防止領域PLPにより、p型半導体領域PRが形成されている。
【0079】
すなわち、ハイブリッドサブセル領域LCh1およびLCh2の各々において、p型半導体領域PRは、p型ボディコンタクト領域PBCと、p型ラッチアップ防止領域PLPと、を含む。ハイブリッドサブセル領域LCh1およびLCh2の各々において、p型ボディコンタクト領域PBCにおけるp型の不純物濃度は、p型ラッチアップ防止領域PLPにおけるp型の不純物濃度よりも高い。また、ハイブリッドサブセル領域LCh1およびLCh2の各々において、p型ラッチアップ防止領域PLPにおけるp型の不純物濃度は、p型ボディ領域PBにおけるp型の不純物濃度よりも高い。すなわち、ハイブリッドサブセル領域LCh1およびLCh2の各々において、p型半導体領域PRにおけるp型の不純物濃度は、p型ボディ領域PBにおけるp型の不純物濃度よりも高い。
【0080】
ハイブリッドサブセル領域LCh1およびLCh2の各々において、p型半導体領域PRは、p型ボディ領域PBのうち、コンタクト溝CTに露出した部分に形成されている。ハイブリッドサブセル領域LCh1において、p型半導体領域PRは、半導体層SLnのうち、トレンチT1とトレンチT2との間に位置する部分に形成されている。また、ハイブリッドサブセル領域LCh2において、p型半導体領域PRは、半導体層SLnのうち、トレンチT1とトレンチT3との間に位置する部分に形成されている。
【0081】
ハイブリッドサブセル領域LCh1において、コンタクト溝CTに埋め込まれた接続電極CPが形成されている。また、ハイブリッドサブセル領域LCh2において、コンタクト溝CTに埋め込まれた接続電極CPが形成されている。すなわち、素子部PR1は、層間絶縁膜ILと、2つのコンタクト溝CTと、2つのp型半導体領域PRと、2つの接続電極CPと、を有する。
【0082】
ハイブリッドサブセル領域LCh1およびLCh2の各々において、接続電極CPは、n型エミッタ領域NEおよびp型半導体領域PRと接触している。そのため、ハイブリッドサブセル領域LCh1およびLCh2の各々において、n型エミッタ領域NEおよびp型半導体領域PRは、エミッタ電極EEと、接続電極CPを介して電気的に接続されている。すなわち、素子部PR1に含まれるp型ボディ領域PBは、エミッタ電極EEと電気的に接続されている。
【0083】
ハイブリッドサブセル領域LCh1およびLCh2の各々において、互いに接続された接続電極CPおよびp型半導体領域PRの組では、接続電極CPは、p型半導体領域PRに含まれるp型ボディコンタクト領域PBCと接触している。これにより、接続電極CPとp型半導体領域PRとの接触抵抗を低減することができる。
【0084】
図4に示すように、層間絶縁膜IL上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極EEが設けられており、エミッタ電極EEは、コンタクト溝CTに形成された接続電極CPを介して、n型エミッタ領域NEおよびp型ボディコンタクト領域PBCと接続されている。図4に示す例では、接続電極CPとエミッタ電極EEとは、一体的に形成されている。
【0085】
エミッタ電極EE上には、さらに、例えばポリイミド系の有機絶縁膜等からなるパッシベーション膜としての絶縁膜FPFが形成されている。
【0086】
ハイブリッドセル領域LChでは、コレクタ電極CE、p型コレクタ領域CL、n型ドリフト領域ND、p型ボディ領域PB、p型半導体領域PR、n型エミッタ領域NE、エミッタ電極EE、トレンチT1の内壁に形成されたゲート絶縁膜GI、およびトレンチ電極TG1により、IGBTが形成されている。
【0087】
<本実施の形態1による半導体装置の製造方法>
次に、本実施の形態1による半導体装置の製造方法について、図5図10を用いて説明する。
【0088】
図5図10は、本実施の形態1による半導体装置の製造工程を示す断面図である。図5図10は、図2のA2−A2線に沿った断面図である。
【0089】
まず、図5に示すように、例えばリン等のn型不純物が導入されたシリコン単結晶からなる半導体基板SSを用意する。半導体基板SSは、第1主面としての上面Saと、上面Saとは反対側の第2主面としての下面Sbと、を有する。
【0090】
半導体基板SSにおけるn型不純物の不純物濃度を、例えば2×1014cm−3程度とすることができる。半導体基板SSは、この段階では、ウェハと称する平面略円形状の半導体の薄板である。半導体基板SSの厚さを、例えば450μm〜1,000μm程度とすることができる。なお、半導体基板SSのうち、上面Sa側の半導体層を、半導体層SLnとする。半導体層SLnは、n型の半導体層である。そのため、半導体基板SSを用意する際に、半導体基板SSの内部に、n型の半導体層SLnを形成したことになる。
【0091】
次に、レジストパターンをマスクとしたイオン注入法により、半導体基板SSの上面Saにn型不純物を導入することによって、n型ホールバリア領域NHBを形成する。このときのイオン注入条件としては、例えばイオン種をリンとし、ドーズ量を6×1012cm−2程度とし、注入エネルギーを80keV程度としたイオン注入条件を、好適なものとして例示することができる。
【0092】
なお、n型ホールバリア領域NHBは、互いに隣り合う2つのハイブリッドセル領域LChの各々に含まれるハイブリッドサブセル領域LCh1およびLCh2に形成される。
【0093】
次に、レジストパターンをマスクとしたイオン注入法により、半導体基板SSの上面Saにp型不純物を導入することによって、p型フローティング領域PFを形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を3.5×1013cm−2程度とし、注入エネルギーを75keV程度としたイオン注入条件を、好適なものとして例示することができる。
【0094】
なお、p型フローティング領域PFは、インアクティブセル領域LCiに形成される。また、セル形成領域AR1においてp型フローティング領域PFを形成する際に、例えばゲート配線引き出し領域AR2(図2参照)において、p型フローティング領域PFpを形成する。
【0095】
次に、図6に示すように、例えば酸化シリコン膜からなるハードマスクを用いて、例えば異方性ドライエッチング法により、トレンチT1、T2およびT3を形成する。この異方性ドライエッチングのガスとしては、例えばCl/O系ガスを、好適なものとして例示することができる。
【0096】
次に、図7に示すように、p型フローティング領域PFおよびn型ホールバリア領域NHBに対する引き延ばし拡散(例えば1200℃、30分程度)を行う。このとき、p型フローティング領域PFの下面Sb側の端部が、Z軸方向において、トレンチT1、T2およびT3の下面Sb側の端部に配置されるように、引き延ばし拡散を行う。
【0097】
次に、例えば熱酸化法等により、半導体基板SSの上面Sa上並びにトレンチT1、T2およびT3の各々の内壁に、例えば酸化シリコン膜からなるゲート絶縁膜GIを形成する。ゲート絶縁膜GIの厚さは、例えば0.12μm程度である。
【0098】
上記引き延ばし拡散により、トレンチT2とその隣のトレンチT3との間に、p型フローティング領域PFを形成する。好適には、p型フローティング領域PFは、トレンチT2の内壁に形成されたゲート絶縁膜GIおよびトレンチT3の内壁に形成されたゲート絶縁膜GIに接触する。
【0099】
また、トレンチT1とその隣のトレンチT2との間およびトレンチT1とその隣のトレンチT3との間に、n型ホールバリア領域NHBを形成する。好適には、トレンチT1とトレンチT2との間に形成されるn型ホールバリア領域NHBは、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびトレンチT2の内壁に形成されたゲート絶縁膜GIに接触する。また、好適には、トレンチT1とトレンチT3との間に形成されるn型ホールバリア領域NHBは、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびトレンチT3の内壁に形成されたゲート絶縁膜GIに接触する。
【0100】
また、上記引き延ばし拡散の際に、n型の半導体基板SSのうち、p型フローティング領域PFおよびn型ホールバリア領域NHBが形成されない領域が、n型ドリフト領域NDとなる。言い換えれば、n型の半導体層SLnのうち、p型フローティング領域PFおよびn型ホールバリア領域NHBが形成されていない領域が、n型ドリフト領域NDとなる。なお、n型ドリフト領域NDは、半導体層SLnの内部から半導体基板SSの下面Sbにかけて、形成される。
【0101】
トレンチT1とトレンチT2との間では、n型ホールバリア領域NHBのn型の不純物濃度は、n型ドリフト領域NDにおけるn型の不純物濃度よりも高く、かつ、後述するn型エミッタ領域NEのn型の不純物濃度よりも低い。また、トレンチT1とトレンチT3との間でも、トレンチT1とトレンチT2との間と同様である。
【0102】
次に、半導体基板SSの上面Sa上並びにトレンチT1、T2およびT3の内部に、例えばCVD(Chemical Vapor Deposition)法等により、リンがドープされた多結晶シリコン(Doped Poly-Silicon)膜からなる導電性膜CFを成膜する。導電性膜CFの厚さは、例えば0.5μm〜1.5μm程度である。
【0103】
次に、図8に示すように、例えばドライエッチング法により、導電性膜CFをエッチバックする。これにより、トレンチT1の内部にゲート絶縁膜GIを介して埋め込まれた導電性膜CFからなるトレンチ電極TG1を形成する。また、トレンチT2の内部にゲート絶縁膜GIを介して埋め込まれた導電性膜CFからなるトレンチ電極TG2を形成し、トレンチT3の内部にゲート絶縁膜GIを介して埋め込まれた導電性膜CFからなるトレンチ電極TG3を形成する。このエッチングのガスとしては、例えばSFガス等を、好適なものとして例示することができる。
【0104】
次に、例えばドライエッチング法により、トレンチT1、T2およびT3の内部以外のゲート絶縁膜GIを除去する。
【0105】
次に、例えば熱酸化法またはCVD法により、半導体基板SSの上面Sa上に、後続のイオン注入用の比較的薄い酸化シリコン膜(例えばゲート絶縁膜GIと同程度)からなる絶縁膜IFを形成する。
【0106】
次に、レジストパターンをマスクとしたイオン注入法により、セル形成領域AR1の全面およびその他必要な部分にp型不純物を導入することによって、p型ボディ領域PBを形成する。
【0107】
具体的には、トレンチT1とトレンチT2との間に、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびトレンチT2の内壁に形成されたゲート絶縁膜GIに接触した、p型ボディ領域PBを形成する。また、トレンチT1とトレンチT3との間に、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびトレンチT3の内壁に形成されたゲート絶縁膜GIに接触した、p型ボディ領域PBを形成する。このp型ボディ領域PBは、n型ホールバリア領域NHB上に形成される。また、インアクティブセル領域LCiにおいて、このp型ボディ領域PBは、p型フローティング領域PF上に形成される。
【0108】
このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を3×1013cm−2程度とし、注入エネルギーを75keV程度としたイオン注入条件を、好適なものとして例示することができる。
【0109】
さらに、レジストパターンをマスクとしたイオン注入法により、ハイブリッドセル領域LChで、p型ボディ領域PBの上層部にn型不純物を導入することによって、n型エミッタ領域NEを形成する。
【0110】
このn型エミッタ領域NEは、ハイブリッドサブセル領域LCh1およびLCh2の各々において、トレンチゲート電極TG1側にのみ形成される。具体的には、ハイブリッドサブセル領域LCh1で、半導体層SLnのうち、トレンチT1とトレンチT2との間に位置する部分に、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびp型ボディ領域PBに接触した、n型エミッタ領域NEを形成する。また、ハイブリッドサブセル領域LCh2で、半導体層SLnのうち、トレンチT1とトレンチT3との間に位置する部分に、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびp型ボディ領域PBに接触した、n型エミッタ領域NEを形成する。
【0111】
このときのイオン注入条件としては、例えばイオン種を砒素とし、ドーズ量を5×1015cm−2程度とし、注入エネルギーを80keV程度としたイオン注入条件を、好適なものとして例示することができる。
【0112】
次に、図9に示すように、半導体基板SSの上面Sa上に、例えばCVD法等により、例えばPSG(Phosphosilicate Glass)膜からなる層間絶縁膜ILを形成する。層間絶縁膜ILは、ハイブリッドサブセル領域LCh1およびLCh2並びにインアクティブセル領域LCiの各々で、例えば絶縁膜IFを介してp型ボディ領域PBを覆うように形成される。層間絶縁膜ILの厚さは、例えば0.6μm程度である。この層間絶縁膜ILの材料としては、PSG膜のほか、BPSG(Borophosphosilicate Glass)膜、NSG(Non-doped Silicate Glass)膜、SOG(Spin-On-Glass)膜、またはこれらの複合膜等を好適なものとして例示することができる。
【0113】
次に、レジストパターンをマスクとした異方性ドライエッチング法により、層間絶縁膜ILにコンタクト溝CTを形成する。この異方性ドライエッチングのガスとしては、例えばArガス、CHFガスおよびCFガスからなる混合ガス等を、好適なものとして例示することができる。続いて、異方性ドライエッチング法により、コンタクト溝CTを半導体基板SS内に延長する。これにより、ハイブリッドサブセル領域LCh1およびLCh2の各々で、層間絶縁膜ILを貫通してp型ボディ領域PBの途中まで達する開口部としてのコンタクト溝CTが形成される。ハイブリッドサブセル領域LCh1およびLCh2の各々では、コンタクト溝CTは、平面視において、Y軸方向に沿って、連続して形成される。この異方性ドライエッチングのガスとしては、例えばCl/Oガスを好適なものとして例示することができる。
【0114】
次に、例えばコンタクト溝CTを通して、p型不純物をイオン注入することにより、p型ボディコンタクト領域PBCを形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を5×1015cm−2程度とし、注入エネルギーを80keV程度としたイオン注入条件を、好適なものとして例示することができる。また、セル形成領域AR1においてp型ボディコンタクト領域PBCを形成する際に、例えばゲート配線引き出し領域AR2(図2参照)およびターミネーション領域TA(図27および図28参照)においてp型ボディコンタクト領域PBCpを形成する。
【0115】
次に、例えばコンタクト溝CTを通して、p型不純物をイオン注入することにより、p型ラッチアップ防止領域PLPを形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を1×1015cm−2程度とし、注入エネルギーを100keV程度としたイオン注入条件を、好適なものとして例示することができる。p型ボディコンタクト領域PBCにおけるp型の不純物濃度は、p型ラッチアップ防止領域PLPにおけるp型の不純物濃度よりも高い。
【0116】
また、p型ボディコンタクト領域PBCと、p型ラッチアップ防止領域PLPとにより、p型半導体領域PRが形成される。ハイブリッドサブセル領域LCh1およびLCh2の各々で、p型ボディ領域PBのうち、コンタクト溝CTに露出した部分に、p型半導体領域PRが形成される。ハイブリッドサブセル領域LCh1およびLCh2の各々で、p型半導体領域PRは、平面視において、Y軸方向に沿って、連続して形成される。
【0117】
すなわち、半導体層SLnのうち、トレンチT1とトレンチT2との間に位置する部分に、p型ボディ領域PBに接触したp型半導体領域PRを形成する。また、半導体層SLnのうち、トレンチT1とトレンチT3との間に位置する部分に、p型ボディ領域PBに接触したp型半導体領域PRを形成する。ハイブリッドサブセル領域LCh1およびLCh2の各々において、p型半導体領域PRにおけるp型の不純物濃度は、p型ボディ領域PBにおけるp型の不純物濃度よりも高い。
【0118】
次に、図10に示すように、エミッタ電極EEを形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリング法により、半導体基板SSの上面Sa上に、バリアメタル膜としてチタンタングステン膜を形成する。チタンタングステン膜の厚さは、例えば0.2μm程度である。
【0119】
次に、例えば600℃程度、10分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝CTを埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜(例えば数%シリコン添加、残りはアルミニウム)を形成する。アルミニウム系金属膜の厚さは、例えば5μm程度である。
【0120】
次に、レジストパターンをマスクとしたドライエッチング法により、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極EEを形成する。このドライエッチングのガスとしては、例えばCl/BClガス等を、好適なものとして例示することができる。
【0121】
これにより、ハイブリッドサブセル領域LCh1では、コンタクト溝CTの内部に埋め込まれた接続電極CPと、層間絶縁膜IL上に形成されたエミッタ電極EEと、が形成される。ハイブリッドサブセル領域LCh1で、接続電極CPは、平面視において、Y軸方向に沿って、連続して形成される。また、ハイブリッドサブセル領域LCh2では、コンタクト溝CTの内部に埋め込まれた接続電極CPと、層間絶縁膜IL上に形成されたエミッタ電極EEと、が形成される。ハイブリッドサブセル領域LCh2で、接続電極CPは、平面視において、Y軸方向に沿って、連続して形成される。
【0122】
エミッタ電極EEは、ハイブリッドサブセル領域LCh1に形成された複数のn型エミッタ領域NEおよび複数のp型半導体領域PRと、ハイブリッドサブセル領域LCh1に形成された接続電極CPを介して電気的に接続される。また、エミッタ電極EEは、ハイブリッドサブセル領域LCh2に形成された複数のn型エミッタ領域NEおよび複数のp型半導体領域PRと、ハイブリッドサブセル領域LCh2に形成された接続電極CPを介して電気的に接続される。
【0123】
なお、エミッタ電極EEを形成する際に、トレンチ電極TG1と電気的に接続されたゲート電極GEを形成してもよい(図1参照)。また、セル形成領域AR1で、エミッタ電極EEを形成する際に、ゲート配線引き出し領域AR2で、ゲート配線GLおよびゲート電極GEを形成してもよい(図1参照)。
【0124】
次に、エミッタ電極EE上に、例えばポリイミドを主要な成分とする有機膜等からなるパッシベーション膜としての絶縁膜FPFを形成する。絶縁膜FPFの厚さは、例えば2.5μm程度である。
【0125】
次に、レジストパターンをマスクとしたドライエッチング法により、絶縁膜FPFをパターニングして、絶縁膜FPFを貫通してエミッタ電極EEに達する開口部OP1を形成し(図1参照)、開口部OP1に露出した部分のエミッタ電極EEからなるエミッタパッドEPを形成する(図1参照)。
【0126】
なお、セル形成領域AR1で、エミッタ電極EE上に絶縁膜FPFを形成する際に、ゲート配線引き出し領域AR2のゲート電極GE上に絶縁膜FPFを形成する(図1参照)。また、セル形成領域AR1で、開口部OP1を形成する際に、ゲート配線引き出し領域AR2で、絶縁膜FPFを貫通してゲート電極GEに達する開口部OP2を形成し、開口部OP2に露出した部分のゲート電極GEからなるゲートパッドGPを形成する(図1参照)。
【0127】
次に、半導体基板SSの下面Sbに対して、バックグラインディング処理を施すことによって、例えば800μm程度の厚さを、必要に応じて、例えば30μm〜200μm程度に薄膜化する。例えば耐圧が600V程度とすると、最終厚さは、70μm程度である。これにより、この薄膜化された半導体基板SSのうち、半導体層SLnに対して下面Sb側に位置する部分の内部に、半導体層SLpが形成される。また、必要に応じて、下面Sbのダメージ除去のためのケミカルエッチング等も実施する。
【0128】
このとき、薄膜化された半導体基板SSのうち、n型フィールドストップ領域Nsが形成される半導体層に対して下面Sb側の半導体層であって、p型コレクタ領域CLが形成される半導体層を、半導体層SLpとする。
【0129】
次に、半導体基板SSの下面Sbに、例えばイオン注入法により、n型不純物を導入することによって、n型フィールドストップ領域Nsを形成する。このときのイオン注入条件としては、例えばイオン種をリンとし、ドーズ量を7×1012cm−2程度とし、注入エネルギーを350keV程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板SSの下面Sbに対して、レーザアニール等を実施する。
【0130】
次に、半導体基板SSの下面Sbに、例えばイオン注入法により、p型不純物を導入することによって、p型コレクタ領域CLを形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を1×1013cm−2程度とし、注入エネルギーを40keV程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板SSの下面Sbに対して、レーザアニール等を実施する。
【0131】
すなわち、p型コレクタ領域CLを形成する工程では、半導体基板SSのうち、半導体層SLnに対して下面Sb側に位置する部分の内部に、p型の半導体層SLpが形成され、p型の半導体層SLpにより、p型コレクタ領域CLが形成される。
【0132】
次に、例えばスパッタリング法により、半導体基板SSの下面Sbに、半導体層SLp、すなわち、p型コレクタ領域CLと電気的に接続されたコレクタ電極CEを形成する。その後、ダイシング等により、半導体基板SSのチップ領域に分割し、必要に応じて、パッケージに封止することにより、本実施の形態1による半導体装置が略完成する。
【0133】
<比較例による半導体装置の構成>
次に、本発明者らが検討した比較例による半導体装置のセル形成領域の構成について、図11および図12を用いて説明する。
【0134】
図11は、比較例による半導体装置(セル形成領域およびゲート配線引き出し領域)を示す平面図である。図12は、図11のB−B線に沿った断面図である。
【0135】
図11および図12に示すように、比較例による半導体装置のセル形成領域AR1には、本実施の形態1による半導体装置のセル形成領域AR1と同様に、複数の、アクティブセル領域としてのハイブリッドセル領域LChと、複数のインアクティブセル領域LCiとが設けられている。
【0136】
また、比較例による半導体装置のセル形成領域AR1に設けられたハイブリッドセル領域LChの各構成要素は、本実施の形態1による半導体装置のセル形成領域AR1に設けられたハイブリッドセル領域LChの各構成要素と同様である。
【0137】
また、比較例による半導体装置のセル形成領域AR1に設けられたインアクティブセル領域LCiの各構成要素は、本実施の形態1による半導体装置のセル形成領域AR1に設けられたインアクティブセル領域LCiの各構成要素と同様である。
【0138】
ただし、比較例による半導体装置のセル形成領域AR1に設けられた複数のハイブリッドセル領域LChの各々に形成された複数のn型エミッタ領域NEは、互いに隣り合う2つのハイブリッドセル領域LChの間に位置するインアクティブ領域LCiを挟んで対称に配置されている。
【0139】
<比較例による半導体装置の特長>
次に、比較例による半導体装置の特長について、図13および図14を用いて説明する。
【0140】
図13は、比較例による半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。図14は、比較例による半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。
【0141】
なお、ターンオフ時におけるコレクタ電圧の上昇に伴う変位電流経路については、図13および図14に示すターンオン時の変位電流経路と同様の変位電流経路であって、かつ、変位電流の矢印の向きが反対になる。
【0142】
図13および図14に示すように、比較例によるIE型トレンチゲートIGBTでは、p型フローティング領域PFと、ゲート電極GEに接続されたトレンチ電極TG1とが、エミッタ電極EEに接続されたトレンチ電極TG2およびTG3の各々によって遮断されており、隣り合っていない。このような比較例によるIE型トレンチゲートIGBTは、コレクタ電極CE、エミッタ電極EEおよびゲート電極GEを有するIGBT1と、容量Cgd、Cgs、Cfpc、CedおよびCefpと、ゲート電極GEに接続された抵抗Rgと、を用いた等価回路により表すことができる。
【0143】
そして、比較例によるIE型トレンチゲートIGBTでは、ハイブリッドセル領域LChで発生する変位電流CR1は、エミッタ電極EEには流れ込むが、ゲート電極GEには流れ込まないので、ゲート電極GEの電位、すなわち、ゲート電位に対して変位電流CR1が及ぼす影響は小さい。なお、ハイブリッドセル領域LChで発生する変位電流CR2は、容量Cgdを介してゲート電極GEに流れ込む虞はあるが、容量Cgdを小さくすることにより、ゲート電極GEの電位に対する変位電流CR2の及ぼす影響を小さくすることができる。
【0144】
次に、図15を参照し、IGBT1に形成されたpチャネル型の寄生MOSFET(Metal Oxide Semiconductor Field Effect Transistor)2の動作について説明する。
【0145】
図15は、比較例による半導体装置におけるpチャネル型の寄生MOSFETを示す断面図である。
【0146】
以下では、IGBT1の内部に形成された寄生MOSFETを例示して説明する。しかし、IGBT1の内部に、MOSFET以外の各種のMISFET(Metal Insulator Semiconductor Field Effect Transistor)からなる寄生MISFETが形成されていてもよい。
【0147】
また、以下では、L負荷スイッチングのターンオフ時の動作を考える。L負荷スイッチングとは、IGBTのコレクタ電極またはエミッタ電極にインダクタンスLを有するインダクタが負荷として接続されたときのIGBTのスイッチングのことをいう。このL負荷スイッチングのターンオフ時においては、まず、ターンオフに伴って、コレクタ・エミッタ間電圧としての電圧VCEが上昇する。このとき、pチャネル型の寄生MOSFET2のチャネル領域がp型に反転する。そして、p型フローティング領域PFおよびn型ドリフト領域NDに蓄積されたキャリアとしての正孔が、pチャネル型の寄生MOSFET2を経由して排出される。以上の動作により、蓄積された正孔が迅速に排出されるため、比較例によるIE型トレンチゲートIGBTは、スイッチング速度が高速であるという特長を有する。
【0148】
<比較例による半導体装置の課題>
一方、比較例による半導体装置は、課題も有する。以下では、比較例による半導体装置の課題について説明する。
【0149】
まず、図16を参照し、ターンオン時のスイッチング損失について説明する。
【0150】
図16は、比較例による半導体装置(セル形成領域)を示す断面図である。図16に、ターンオン時にp型フローティング領域PF、すなわち、pチャネル型の寄生MOSFETを流れる正孔電流の電流経路PT101を模式的に重ねて示す。
【0151】
IE型トレンチゲートIGBTでは、IE効果が強くなると、ターンオン時に早めにキャリアを蓄積することができるので、ターンオン時のスイッチング損失を減少させることができる。
【0152】
ところが、EGE構造を有するIE型トレンチゲートIGBTでは、ターンオン時には、pチャネル型の寄生MOSFETを介して、キャリアとしての正孔が排出され、IE効果が低下して、ターンオン時のスイッチング損失が増加する。これは、IE型トレンチゲートIGBTのターンオン時に、pチャネル型の寄生MOSFETのチャネル領域の電位が上昇して寄生MOSFETがオン状態となり、キャリアとしての正孔が排出されてしまうことを意味する。具体的には、図16に示すように、IE型トレンチゲートIGBTでは、ターンオン時に、n型ドリフト領域NDからp型フローティング領域PFを通り、さらに、p型フローティング領域PF、n型ホールバリア領域NHBおよびp型ボディ領域PBのうち、トレンチ電極TG2およびTG3の各々に近い部分を通る電流経路PT101により、正孔電流が流れる。また、導通時(オン状態)においても、pチャネル型の寄生MOSFETを介して、キャリアとしての正孔が排出され、IE効果は低下する。
【0153】
図示は省略するが、ターンオン時のスイッチング波形をTCAD(Technology Computer-Aided Design)により計算すると、EGE構造を有するIE型トレンチゲートIGBTのターンオン時に、pチャネル型の寄生MOSFETのチャネル領域の電位が上昇して、キャリアとしての正孔が排出されることが確認された。また、ターンオン時の半導体装置の内部における正孔濃度分布をTCADにより計算すると、EGE構造を有するIE型トレンチゲートIGBTのターンオン時に、pチャネル型の寄生MOSFETを介してキャリアとしての正孔が排出されることが確認された。
【0154】
ところで、一般に、IE型トレンチゲートIGBTでは、インアクティブセル領域LCiに設けられたp型フローティング領域PFのX軸方向における幅(図16に示すWp)を大きくするに従って、排出されるキャリア(正孔)に対する抵抗が高くなり、IE効果は向上する。その結果、コレクタ−エミッタ間飽和電圧VCE(sat)は低くなる。そこで、本発明者らは、IE型トレンチゲートIGBTにおいて、p型フローティング領域PFのX軸方向における幅を大きくして、ターンオン時および導通時(オン状態)においても、IE効果を向上させる検討を行った。
【0155】
しかし、本発明者らが検討したところ、EGE構造のアクティブセル領域を備えた半導体装置では、p型フローティング領域PFのX軸方向における幅を大きくしても、特定の幅を超えると、IE効果が向上しないことが明らかとなった。
【0156】
図17は、EGE構造のアクティブセル領域を備えた半導体装置におけるコレクタ−エミッタ間飽和電圧VCE(sat)とp型フローティング領域のX軸方向の幅との関係を示すグラフ図である。比較例として、図17に、GG構造(ゲート−ゲート構造)のアクティブセル領域を備えた半導体装置におけるコレクタ−エミッタ間飽和電圧VCE(sat)とp型フローティング領域のX軸方向の幅との関係も示す。GG構造とは、アクティブセル領域に互いに間隔を設けて配置された2つのトレンチ電極の各々が、ゲート電極と電気的に接続されていることを意味する。
【0157】
図17に示すように、GG構造のアクティブセル領域を備えた半導体装置では、p型フローティング領域の幅が大きくなるに従って、コレクタ−エミッタ間飽和電圧VCE(sat)は徐々に低下する。これに対して、EGE構造のアクティブセル領域を備えた半導体装置では、p型フローティング領域の幅が大きくなるに従って、一旦、コレクタ−エミッタ間飽和電圧VCE(sat)は徐々に低下する。しかし、p型フローティング領域の幅が、特定の幅Wcpを超えると、p型フローティング領域の幅が大きくなるに従って、コレクタ−エミッタ間飽和電圧VCE(sat)は徐々に増加する。
【0158】
以下、図18図20を参照し、EGE構造のアクティブセル領域を備えた半導体装置における上記コレクタ−エミッタ間飽和電圧VCE(sat)の増加現象について説明する。
【0159】
図18は、比較例による半導体装置(セル形成領域)を示す断面図である。図19は、比較例による半導体装置における電子供給領域を説明する平面図である。図20は、比較例による半導体装置における電子電流のシミュレーション結果を示す図である。なお、図19では、図面を見易くするために、n型エミッタ領域を黒く塗りつぶしている。
【0160】
図18に示すように、半導体装置のセル形成領域AR1には、オン状態(コレクタ−エミッタ間飽和電圧VCE(sat))が印加されて、コレクタ・エミッタ間が導通している状態)において動作する第1寄生pnpバイポーラトランジスタBP1および第2寄生pnpバイポーラトランジスタBP2が形成される。
【0161】
第1寄生pnpバイポーラトランジスタBP1は、ハイブリッドセル領域LChに形成され、p型コレクタ領域CL−n型半導体領域(n型ドリフト領域ND、n型ホールバリア領域NHBおよびn型エミッタ領域NE)−p型半導体領域PR(p型ボディコンタクト領域PBCおよびp型ラッチアップ防止領域PLP)から成る。第2寄生pnpバイポーラトランジスタBP2は、インアクティブセル領域LCiに形成され、p型コレクタ領域CL−n型半導体領域(n型ドリフト領域ND、n型ホールバリア領域NHBおよびn型エミッタ領域NE)−p型半導体領域PR(p型ボディコンタクト領域PBCおよびp型ラッチアップ防止領域PLP)から成る。
【0162】
一般に、IE効果を向上させるためには、n型ドリフト領域NDに蓄積されるキャリア(正孔)の濃度を高めて、n型ドリフト領域NDの抵抗を下げることが有効である。これを実現するためには、第1寄生pnpバイポーラトランジスタBP1および第2寄生pnpバイポーラトランジスタBP2の働き(活性化)を強める必要がある。
【0163】
ここで、n型エミッタ領域NEからの電子供給が、第1寄生pnpバイポーラトランジスタBP1および第2寄生pnpバイポーラトランジスタBP2へのベース電流供給となる。従って、第1寄生pnpバイポーラトランジスタBP1および第2寄生pnpバイポーラトランジスタBP2の働き(活性化)を強めるためには、両者への充分な電子供給を行うことが必要である。しかし、電子が供給されるn型エミッタ領域NEから、インアクティブセル領域LCiに形成される第2寄生pnpバイポーラトランジスタBP2までの距離は、電子が供給されるn型エミッタ領域NEから、ハイブリッドセル領域LChに形成される第1寄生pnpバイポーラトランジスタBP1までの距離よりも遠い。
【0164】
このため、コレクタ−エミッタ間飽和電圧VCE(sat)を低くするために、p型フローティング領域PFの幅を大きくしても、p型フローティング領域PFの幅が特定の幅(例えば図17に示す幅Wcp)よりも大きくなると、第2寄生pnpバイポーラトランジスタBP2のベース電流(電子電流)の供給が少なくなる。これにより、第2寄生pnpバイポーラトランジスタBP2の働き(活性化)が弱まり、IE効果が低下する。その結果、コレクタ−エミッタ間飽和電圧VCE(sat)は高くなる。
【0165】
図19に示すように、比較例による半導体装置のセル形成領域AR1では、互いに隣り合う2つのハイブリッドセル領域LChの各々に形成された複数のn型エミッタ領域NEが、当該2つのハイブリッドセル領域LChの間に位置するインアクティブ領域LCiを挟んで対称に配置されている。言い換えると、n型エミッタ領域NE上をX軸方向に沿って延びる複数の第1仮想線と、n型エミッタ領域NE上をY軸方向に沿って延びる複数の第2仮想線とが交差する各々の位置(格子点)にn型エミッタ領域NEがそれぞれ配置されている。以下、このような複数のn型エミッタ領域NEの配置のことを、矩形格子配置という。
【0166】
複数のn型エミッタ領域NEのそれぞれを中心にして、ある一定の距離を半径として囲まれた領域(以下、A領域という場合もある。)は、複数のn型エミッタ領域NEのそれぞれから供給される電子が多い領域である。この電子供給が多いA領域は、図19中、点線で囲まれた円形領域であり、平面視において、ハイブリッドセル領域LChとほぼ重なる。従って、図18に示した、第1寄生pnpバイポーラトランジスタBP1の働き(活性化)は強くなる。
【0167】
しかし、p型フローティング領域PFのX軸方向の幅が広い場合、平面視において、X軸方向およびY軸方向にそれぞれ互いに隣り合う4つn型エミッタ領域NEに囲まれ、上記電子供給が多いA領域から外れた領域(以下、B領域という場合もある。)は、複数のn型エミッタ領域NEのそれぞれから供給される電子が少ない領域となる。
【0168】
図20に示すシミュレーション結果からも明らかなように、n型エミッタ領域NEから離れるに従って、n型エミッタ領域NEからの電子供給は少なくなる。
【0169】
この電子供給が少ないB領域は、図19中、実線で囲まれた網掛けのハッチングで示す円形領域であり、平面視において、インアクティブ領域LCiとほぼ重なる。従って、図18に示した、第2寄生pnpバイポーラトランジスタBP2の働き(活性化)は弱くなる。
【0170】
このように、比較例による半導体装置のセル形成領域AR1では、導通時(オン状態)において動作するインアクティブセル領域LCiの第2寄生pnpバイポーラトランジスタBP2へのベース電流(電子電流)の供給が少なくなり、第2寄生pnpバイポーラトランジスタの働き(活性化)が弱まる。このため、IE効果が低下して、コレクタ−エミッタ間飽和電圧VCE(sat)は逆に高くなる。
【0171】
以上説明したように、比較例による半導体装置においては、IE効果を向上させて、ターンオン時のスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧VCE(sat)を低減することが望まれる。
【0172】
<本実施の形態1による半導体装置の主要な特長と効果>
次に、本実施の形態1による半導体装置の主要な特長と効果について、図21および図22を用いて説明する。
【0173】
図21は、本実施の形態1による半導体装置における電子供給領域を説明する平面図である。図22は、本実施の形態1による半導体装置および比較例による半導体装置の各々の動作波形の一例を示すグラフ図である。なお、図21では、図面を見易くするために、n型エミッタ領域を黒く塗りつぶしている。
【0174】
図21に示すように、本実施の形態1による半導体装置のセル形成領域AR1では、各々のハイブリッドセル領域LChにおいて、複数のn型エミッタ領域NEは、平面視において、Y軸方向に互いに一定の間隔で配置されている。しかし、X軸方向に互いに隣り合う2つのハイブリッドセル領域LChの各々に形成された複数のn型エミッタ領域NEは、当該2つのハイブリッドセル領域LChの間に位置するインアクティブセル領域LCiを挟んで対称に配置されておらず、Y軸方向の配置間隔の半分ずつ互い違いにずれて配置されている。
【0175】
具体的には、X軸方向に互いに隣り合う2つのハイブリッドセル領域LChにおいて、一方のハイブリッドセル領域LChに形成された複数のn型エミッタ領域NEのうち、Y軸方向に互いに隣り合う2つのn型エミッタ領域NEに挟まれた領域のX軸方向に、他方のハイブリッドセル領域LChに形成された複数のn型エミッタ領域NEのうち、1つのn型エミッタ領域NEが配置されている。言い換えれば、セル形成領域AR1では、複数のn型エミッタ領域NEは、平面視において、所謂、千鳥配置されている。さらに、言い換えれば、セル形成領域AR1では、平面視において、三角形の各頂点にn型エミッタ領域NEがある基本パターンが連続して配列している。
【0176】
複数のn型エミッタ領域NEのそれぞれを中心にして、ある一定の距離を半径として囲まれたA領域は、複数のn型エミッタ領域NEのそれぞれから供給される電子が多い領域である。そして、複数のn型エミッタ領域NEを千鳥配置したことにより、平面視において、セル形成領域AR1のほぼ全面を、この電子供給が多いA領域によって覆うことができる。すなわち、この電子供給が多いA領域は、図21中、点線で囲まれた円形領域であり、平面視において、ハイブリッドセル領域LChおよびインアクティブセル領域LCiとほぼ重なる。これにより、比較例による半導体装置のセル形成領域AR1において生じる電子供給が少ないB領域を小さくできるので(図19参照)、セル形成領域AR1のほぼ全面に充分な電子供給を行うことができる。
【0177】
従って、本実施の形態1による半導体装置のセル形成領域AR1では、導通時(オン状態)において動作するインアクティブセル領域LCiの第2寄生pnpバイポーラトランジスタBP2へのベース電流(電子電流)の供給が多くなり、第2寄生pnpバイポーラトランジスタの働き(活性化)が強まる。これにより、IE効果が向上して、p型フローティング領域PFのX軸方向の幅を広げても、コレクタ−エミッタ間飽和電圧VCE(sat)を低くすることができる。
【0178】
図22は、本実施の形態1による半導体装置および比較例による半導体装置の各々におけるL負荷スイッチングのターンオン時の入力信号、オン電圧およびオン電流の各々の波形を示すグラフ図である。図22中、VGはターンオン時の入力信号、VCはコレクタ電圧、ICはコレクタ電流を示し、本実施の形態1による半導体装置のコレクタ電圧VCおよびコレクタ電流ICは実線(千鳥配置)で示し、比較例による半導体装置のコレクタ電圧およびコレクタ電流は点線(矩形格子配置)で示す。なお、L負荷スイッチングとは、IGBTのコレクタ電極またはエミッタ電極にインダクタンスLを有するインダクタが負荷として接続されたときのIGBTのスイッチングのことをいう。
【0179】
本実施の形態1による半導体装置のセル形成領域AR1では、複数のn型エミッタ領域NEは、平面視において、例えば図21に示すように千鳥配置されており、また、比較例による半導体装置のセル形成領域AR1では、複数のn型エミッタ領域NEは、平面視において、例えば図19に示すように矩形格子配置されており、それ以外の各構成要素については、両者においてほぼ同様である。
【0180】
図22に示すように、本実施の形態1による半導体装置の方が、比較例による半導体装置よりもオン電圧の立ち上がりが高速となっており、スイッチング損失が10%程度低減することが分かる。セル形成領域AR1において、複数のn型エミッタ領域NEを千鳥配置したことにより、IE効果が向上し、これに伴って、ターンオン時の過度的に見たキャリア蓄積スピードが向上したと考えられる。
【0181】
このように、本実施の形態1による半導体装置では、ベース電流(電子電流)の供給が少ない領域を小さくすることにより、セル形成領域AR1の全面に対して充分な電子供給を行うことができるので、IE効果を向上させることができる。これにより、ターンオン時のスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧VCE(sat)を低減することができる。
【0182】
<本実施の形態1の変形例による半導体装置の構成>
本実施の形態1の変形例による半導体装置に備わるIE型トレンチゲートIGBTの構成について、図23および図24を用いて説明する。
【0183】
図23は、本実施の形態1の変形例による半導体装置(セル形成領域およびゲート配線引き出し領域)を示す平面図である。図24は、図23のC−C線に沿った断面図である。
【0184】
本実施の形態1の変形例によるIE型トレンチゲートIGBTの構成は、平面視において、接続電極CPとトレンチ電極TG2およびTG3の各々とが重なっている点を除き、前述の実施の形態1によるIE型トレンチゲートIGBTの構成(図2図4参照)と同様である。従って、以下では、主として、前述の実施の形態1によるIE型トレンチゲートIGBTの構成と異なる点について説明する。
【0185】
本実施の形態1の変形例によるIE型トレンチゲートIGBTでは、前述の実施の形態1によるIE型トレンチゲートIGBTと同様に、ハイブリッドサブセル領域LCh1およびLCh2の各々には、複数のn型エミッタ領域NEが形成されている。
【0186】
また、本実施の形態1の変形例によるIE型トレンチゲートIGBTでは、前述の実施の形態1によるIE型トレンチゲートIGBTと同様に、ハイブリッドサブセル領域LCh1において、p型半導体領域PRは、Y軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域LCh1において、p型ボディ領域PBには、開口部としてのコンタクト溝CTが、Y軸方向に沿って、連続して形成されている。コンタクト溝CTは、ハイブリッドサブセル領域LCh1に配置されたp型ボディコンタクト領域PBCに達する。
【0187】
また、本実施の形態1の変形例によるIE型トレンチゲートIGBTでは、前述の実施の形態1によるIE型トレンチゲートIGBTと同様に、ハイブリッドサブセル領域LCh2において、p型半導体領域PRは、Y軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域LCh2において、p型ボディ領域PBには、開口部としてのコンタクト溝CTが、Y軸方向に沿って、連続して形成されている。コンタクト溝CTは、ハイブリッドサブセル領域LCh2に配置されたp型ボディコンタクト領域PBCに達する。
【0188】
一方、本実施の形態1の変形例によるIE型トレンチゲートIGBTでは、前述の実施の形態1によるIE型トレンチゲートIGBTとは異なり、ハイブリッドサブセル領域LCh1において、コンタクト溝CTは、平面視において、トレンチT2と重なり、ハイブリッドサブセル領域LCh2において、コンタクト溝CTは、平面視において、トレンチT3と重なる。
【0189】
また、ハイブリッドサブセル領域LCh1において、p型半導体領域PRが、トレンチT2の内壁に形成されたゲート絶縁膜GIと接触し、ハイブリッドサブセル領域LCh2において、p型半導体領域PRが、トレンチT3の内壁に形成されたゲート絶縁膜GIと接触している。
【0190】
<本実施の形態1の変形例による半導体装置の主要な特長と効果>
本実施の形態1の変形例による半導体装置でも、前述の実施の形態1による半導体装置と同様に、セル形成領域AR1には、平面視において、複数のn型エミッタ領域NEが千鳥配置されている。
【0191】
これにより、本実施の形態1の変形例による半導体装置でも、前述の実施の形態1の半導体装と同様に、IE効果を向上させ、ターンオン時におけるスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧VCE(sat)を低減することができる。
【0192】
一方、本実施の形態1の変形例によるIE型トレンチゲートIGBTでは、前述の実施の形態1によるIE型トレンチゲートIGBTと異なり、平面視において、ハイブリッドサブセル領域LCh1に形成された接続電極CPとトレンチ電極TG2とが重なり、ハイブリッドサブセル領域LCh2に形成された接続電極CPとトレンチ電極TG3とが重なる。すなわち、本実施の形態1の変形例によるIE型トレンチゲートIGBTでは、前述の実施の形態1によるIE型トレンチゲートIGBTに比べて、半導体層SLnのうち、トレンチT1とトレンチT2との間およびトレンチT1とトレンチT3との間に位置する部分の幅が狭い。
【0193】
そのため、本実施の形態1の変形例による半導体装置では、前述の実施の形態1による半導体装置に比べて、キャリアとしての正孔の排出抵抗が高くなり、正孔がn型ドリフト領域NDのうちエミッタ電極EE側の部分に蓄積しやすくなり、エミッタ電極EEからの電子の注入効率が高くなって、IE効果がさらに向上する。従って、本実施の形態1の変形例による半導体装置では、前述の実施の形態1による半導体装置に比べ、さらに半導体装置の性能を向上させることができる。
【0194】
(実施の形態2)
<比較例による半導体装置の構成と課題>
まず、本発明者らが検討した比較例による半導体装置のセル形成領域の構成について、図25および図26を用いて説明する。
【0195】
図25は、比較例による半導体装置(セル形成領域)を示す平面図である。図26は、半導体装置におけるターンオフ時の破壊モードを示す波形図である。
【0196】
図25に示すように、比較例による半導体装置のセル形成領域AR1では、前述の実施の形態1の半導体装置のセル形成領域AR1と同様に、複数の、アクティブセル領域としてのハイブリッドセル領域LChと、複数のインアクティブセル領域LCiとが設けられ、さらに、セル形成領域AR1には、平面視において、複数のn型エミッタ領域NEが千鳥配置されている。しかし、セル形成領域AR1の外側に設けられたターミネーション領域TAに接する、セル形成領域AR1のX軸方向(ハイブリッドセル領域LChが周期的に配列する方向)の端部領域には、n型エミッタ領域NEが形成されないハイブリッドセル領域LChを配列したダミーセル形成領域DAが設けられている。
【0197】
ターミネーション領域TAには、キャリア(正孔)の逃げ道がないため、セル形成領域AR1のX軸方向の端部領域にまで、複数のn型エミッタ領域NEを形成したハイブリッドセル領域LChを配列すると、導通時(オン状態)にターミネーション領域TAに蓄積したキャリア(正孔)が、ターンオフ時にセル形成領域AR1のX軸方向の端部領域に集中する。このため、例えば図26に示すように、ターンオフ時に半導体装置が破壊することがある。そこで、通常、この破壊を防止するために、セル形成領域AR1のX軸方向の端部領域には、n型エミッタ領域NEが形成されないハイブリッドセル領域LChを配列したダミーセル形成領域DAが設けられている。このように、キャリア(正孔)が流れない領域を形成することにより、電流集中が起きにくい構成とすることができる。
【0198】
しかしながら、図25に示した構成では、セル形成領域AR1は、n型エミッタ領域NEが形成されないハイブリッドセル領域LChを配列したダミーセル形成領域DAを有することから、セル形成領域AR1の平面面積が実質的に小さくなり、セル形成領域AR1を有効に活用することができないという課題がある。
【0199】
<本実施の形態2による半導体装置の構成>
以下、セル形成領域AR1のX軸方向の端部領域に設けられたダミーセル形成領域DAを有効に活用することのできる、本実施の形態2による半導体装置のセル形成領域の構成について、図27および図28を用いて説明する。
【0200】
図27は、本実施の形態2による半導体装置(セル形成領域)の第1例を示す平面図である。図28は、本実施の形態2による半導体装置(セル形成領域)の第2例を示す平面図である。なお、図27および図28では、図面を見易くするために、n型エミッタ領域を黒く塗りつぶしている。
【0201】
図27に示すように、本実施の形態2による半導体装置の第1例のセル形成領域AR1では、前述の実施の形態1による半導体装置のセル形成領域AR1と同様に、複数の、アクティブセル領域としてのハイブリッドセル領域LChと、複数のインアクティブセル領域LCiとが設けられている。そして、比較例による半導体装置に設けられたダミーセル形成領域DAと同じ領域である、セル形成領域AR1のX軸方向の端部領域DA1に、平面視において、複数のn型エミッタ領域NEが千鳥配置されている。また、上記端部領域DA1以外のセル形成領域AR1の活性領域CAには、平面視において、複数のn型エミッタ領域NEが千鳥配置されている。
【0202】
ただし、端部領域DA1に配置された複数のn型エミッタ領域NEの密度は、活性領域CAに配置された複数の型エミッタ領域NEの密度よりも低い。例えば活性領域CAでは、複数のn型エミッタ領域NEは、Y軸方向に延在する各々のハイブリッドセル領域LChにおいて、Y軸方向に互いに一定の間隔S1で配置されている。また、端部領域DA1でも、複数のn型エミッタ領域NEは、Y軸方向に延在する各々のハイブリッドセル領域LChにおいて、Y軸方向に互いに一定の間隔SD1で配置されている。しかし、端部領域DA1に形成された複数のn型エミッタ領域NEのY軸方向の間隔SD1は、活性領域CAに形成された複数のn型エミッタ領域NEのY軸方向の間隔S1よりも大きく、例えば上記間隔SD1は、上記間隔S1の2倍である。
【0203】
図27に示す半導体装置の第1例では、端部領域DA1に、平面視において、複数のn型エミッタ領域NEを千鳥配置することにより、例えばn型エミッタ領域NEを形成しないダミーセル形成領域DAを有する、比較例による半導体装置に比べて(図25参照)、半導体装置のコレクタ−エミッタ間飽和電圧VCE(sat)を低くすることができる。なお、キャリア(正孔)が流れる領域を形成すると、導通時(オン状態)にターミネーション領域TAに蓄積したキャリア(正孔)が、ターンオフ時に端部領域DA1に流れる。しかし、端部領域DA1に配置された複数のn型エミッタ領域NEの密度は相対的に低いため、破壊耐量の低下は僅かである。
【0204】
図28に示すように、本実施の形態2による半導体装置の第2例のセル形成領域AR1では、前述の実施の形態1による半導体装置のセル形成領域AR1と同様に、複数の、アクティブセル領域としてのハイブリッドセル領域LChと、複数のインアクティブセル領域LCiとが設けられている。そして、比較例による半導体装置に設けられたダミーセル形成領域DAと同じ領域である、セル形成領域AR1のX軸方向の端部領域DA2に、平面視において、複数のn型エミッタ領域NEが配置されている。また、上記端部領域DA2以外のセル形成領域AR1の活性領域CAには、平面視において、複数のn型エミッタ領域NEが千鳥配置されている。
【0205】
ただし、前記第1例とは異なり、端部領域DA2に配置された複数のn型エミッタ領域NEは、平面視において、千鳥配置されておらず、互いに隣り合う2つのハイブリッド領域LChの各々に形成された複数のn型エミッタ領域NEが、当該2つのハイブリッドセル領域LChの間に位置するインアクティブ領域LCiを挟んで対称に配置されている。言い換えると、端部領域DA2では、n型エミッタ領域NE上をX軸方向に沿って延びる複数の第1仮想線と、n型エミッタ領域NE上をY軸方向に沿って延びる複数の第2仮想線とが交差する各々の位置(格子点)にn型エミッタ領域NEがそれぞれ配置されている(矩形格子配置)。
【0206】
また、端部領域DA2に配置された複数のn型エミッタ領域NEの密度は、活性領域CAに配置された複数のn型エミッタ領域NEの密度よりも低い。例えば活性領域CAでは、複数のn型エミッタ領域NEは、Y軸方向に延在する各々のハイブリッドセル領域LChにおいて、Y軸方向に互いに一定の間隔S2で配置されている。また、端部領域DA2でも、複数のn型エミッタ領域NEは、Y軸方向に延在する各々のハイブリッドセル領域LChにおいて、Y軸方向に互いに一定の間隔SD2で配置されている。しかし、端部領域DA2に形成された複数のn型エミッタ領域NEのY軸方向の間隔SD2は、活性領域CAに形成された複数のn型エミッタ領域NEのY軸方向の間隔S2よりも大きく、例えば上記間隔SD2は、上記間隔S2の2倍である。
【0207】
図28に示す半導体装置の第2例では、端部領域DA2に、平面視において、複数のn型エミッタ領域NEを矩形格子配置することにより、前記第1例に比べて、半導体装置のコレクタ−エミッタ間飽和電圧VCE(sat)の低減効果は小さいが、半導体装置の破壊耐量は高くすることができる。
【0208】
<本実施の形態2による半導体装置の主要な特長と効果>
本実施の形態2による半導体装置の第1例では、セル形成領域AR1のX軸方向の端部に位置する端部領域DA1に、複数のn型エミッタ領域NEを配置することにより、端部領域DA1を有効に活用することができる。ただし、端部領域DA1において、電流集中が起きないようにするため、端部領域DA1に配置される複数のn型エミッタ領域NEの密度は、セル形成領域AR1の活性領域CAに配置されるn型エミッタ領域NEの密度よりも低くする必要がある。すなわち、セル形成領域AR1の端部領域DA1に配置される複数のn型エミッタ領域NEのY軸方向の間隔SD1は、セル形成領域AR1の活性領域CAに配置される複数のn型エミッタ領域NEのY軸方向の間隔S1よりも大きくする必要がある。
【0209】
同様に、本実施の形態2による半導体装置の第2例では、セル形成領域AR1のX軸方向の端部に位置する端部領域DA2に、複数のn型エミッタ領域NEを配置することにより、端部領域DA2を有効に活用することができる。ただし、端部領域DA2において、電流集中が起きないようにするため、端部領域DA2に配置される複数のn型エミッタ領域NEの密度は、セル形成領域AR1の活性領域CAに配置されるn型エミッタ領域NEの密度よりも低くする必要がある。すなわち、セル形成領域AR1の端部領域DA2に配置される複数のn型エミッタ領域NEのY軸方向の間隔SD2は、セル形成領域AR1の活性領域CAに配置される複数のn型エミッタ領域NEのY軸方向の間隔S2よりも大きくする必要がある。
【0210】
また、コレクタ−エミッタ間飽和電圧VCE(sat)を低くするには、複数のn型エミッタ領域NEを第1例(図27参照)に示す千鳥配置の方が、複数のn型エミッタ領域NEを第2例(図28参照)に示す矩形格子配置よりも好適である。しかし、破壊耐量を高くするには、複数のn型エミッタ領域NEを第2例(図28参照)に示す矩形格子配置の方が、複数のn型エミッタ領域NEを第1例(図27参照)に示す千鳥配置よりも好適である。従って、使用目的に合わせて、図27に示す第1例または図28に示す第2例を選択することにより、より最適な半導体装置を用いることができる。
【0211】
なお、本実施の形態2による半導体装置の第1例では、セル形成領域AR1の端部領域DA1にX軸方向に配列されるハイブリッドセル領域LChの数は3つとしたが、これに限定されるものではない。例えば端部領域DA1に、1つ、2つまたは4つ以上のハイブリッドセル領域LChを配列することができる。この場合も、セル形成領域AR1の端部領域DA1に配置される複数のn型エミッタ領域NEのY軸方向の間隔は、セル形成領域AR1の活性領域CAに配置される複数のn型エミッタ領域NEのY軸方向の間隔よりも大きくする必要がある。
【0212】
同様に、本実施の形態2による半導体装置の第2例では、セル形成領域AR1の端部領域DA2にX軸方向に配列されるハイブリッドセル領域LChの数は3つとしたが、これに限定されるものではない。例えば端部領域DA2に、1つ、2つまたは4つ以上のハイブリッドセル領域LChを配列することができる。この場合も、セル形成領域AR1の端部領域DA2に配置される複数のn型エミッタ領域NEのY軸方向の間隔は、セル形成領域AR1の活性領域CAに配置される複数のn型エミッタ領域NEのY軸方向の間隔よりも大きくする必要がある。
【0213】
(実施の形態3)
<本実施の形態3によるモジュールの構成>
本実施の形態3では、前述の実施の形態1による半導体装置を備えた半導体チップを複数個有し、当該複数個の半導体チップが互いに並列に接続されたモジュールである例について説明する。
【0214】
図29は、本実施の形態3による半導体装置が用いられる電子システムの一例を示す回路ブロック図である。図30は、本実施の形態3による半導体装置としてのモジュールを示す等価回路図である。図30では、図29に示すインバータINVに含まれる6つのIGBTモジュール10のうち、U相PH1に対応した2つのIGBTモジュール10を示す。
【0215】
図29に示すように、本実施の形態3による半導体装置が用いられる電子システムは、モータMOT等の負荷と、インバータINVと、制御回路CTC1と、制御回路CTC2と、を有する。このような電子システムは、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システム(UPS:Uninterruptible Power Supply)である。モータMOTとしては、ここでは3相モータを用いている。3相モータは、位相の異なる3相の電圧により駆動するように構成されている。制御回路CTC1は、複数のパワーモジュールPM1およびPM2を含む。
【0216】
図29に示す電子システムにおいては、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール(図示は省略)の出力が、インバータINVの入力端子TM1およびTM2に接続され、当該発電モジュールの直流電圧、すなわち、直流電力がインバータINVに供給される。
【0217】
制御回路CTC1は、例えばECU(Electronic Control Unit:電子制御ユニット)により構成されており、MCU(Micro Controller Unit)のような制御用の半導体チップを内蔵している。制御回路CTC1は、複数のパワーモジュールPM1およびPM2を含む。パワーモジュールPM1およびPM2も、例えばECUにより構成されており、MCUのような制御用の半導体チップを内蔵している。
【0218】
制御回路CTC1に含まれる複数のパワーモジュールPM1およびPM2は、制御回路CTC2に接続されている。インバータINVは、この制御回路CTC2によって制御される。図示は省略するが、制御回路CTC2は、例えばゲートドライバおよびフォトカプラを含む。制御回路CTC2に含まれるゲートドライバ(図示は省略)は、インバータINVに接続されている。このとき、制御回路CTC2に含まれるゲートドライバ(図示は省略)は、インバータINVに備えられたIGBTのゲート電極に接続されている。
【0219】
インバータINVにはモータMOTが接続されている。そして、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール(図示は省略)からインバータINVに供給された直流電圧、すなわち、直流電力は、インバータINVで交流電圧、すなわち、交流電力に変換されて、モータMOTに供給されるようになっている。モータMOTは、インバータINVから供給された交流電圧、すなわち、交流電力によって駆動される。
【0220】
図29に示す例では、モータMOTは、U相PH1、V相PH2およびW相PH3からなる3相モータである。そのため、インバータINVも、U相PH1、V相PH2およびW相PH3からなる3相に対応したものである。このような3相に対応したインバータINVは、IGBTモジュール10とダイオードモジュール11との組を合計6組有する。
【0221】
本実施の形態3による半導体装置は、IGBTモジュール10に相当する。また、IGBTモジュール10は、図30に示すように、複数のIGBTチップ12を含むが、当該IGBTチップ12は、半導体チップCHP(図1参照)に相当する。
【0222】
なお、モータMOTが2相モータである場合には、インバータINVは、IGBTモジュール10とダイオードモジュール11との組を合計4組有する。
【0223】
インバータINVのうち、モータMOTの入力電位よりも電源電位VCC側を、ハイサイドと称する。また、インバータINVのうち、モータMOTの入力電位よりも接地電位GND側を、ローサイドと称する。図29に示す例では、ハイサイドのIGBTモジュール10として、3つのIGBTモジュール10が用いられ、ローサイドのIGBTモジュールとして、3つのIGBTモジュール10が用いられる。また、ハイサイドのダイオードモジュール11として、3つのダイオードモジュール11が用いられ、ローサイドのダイオードモジュール11として、3つのダイオードモジュール11が用いられる。
【0224】
図29の領域AR3に示す、例えばU相に対応した2個のIGBTモジュール10のうち、ハイサイドのIGBTモジュール10Hは、図30に示すように、半導体チップCHPからなるIGBTチップ12を複数、例えば6個備えている。また、例えばU相に対応した2個のIGBTモジュール10のうち、ローサイドのIGBTモジュール10Lは、半導体チップCHPからなるIGBTチップ12を複数、例えば6個備えている。ハイサイドおよびローサイドのいずれにおいても、複数のIGBTチップ12の各々のエミッタ電極EEは、互いに電気的に接続され、複数のIGBTチップ12の各々のコレクタ電極CEは、互いに電気的に接続されている。
【0225】
IGBTモジュール10に含まれる複数のIGBTチップ12の各々として、図1図4に示した前述の実施の形態1による半導体装置を用いることができる。
【0226】
図29に示す例では、U相PH1、V相PH2およびW相PH3からなる3相の各相において、入力端子TM1およびTM2を介してインバータINVに供給される電源電位VCCとモータMOTの入力電位との間、すなわち、ハイサイドに、IGBTモジュール10とダイオードモジュール11とが逆並列に接続されている。また、U相PH1、V相PH2およびW相PH3からなる3相の各相において、モータMOTの入力電位と接地電位GNDとの間、すなわち、ローサイドに、IGBTモジュール10とダイオードモジュール11とが逆並列に接続されている。
【0227】
そして、6つのIGBTモジュール10の各々に含まれる複数のIGBTチップ12の各々のゲート電極には、制御回路CTC2が接続されており、この制御回路CTC2によって、6つのIGBTモジュール10に含まれる複数のIGBTチップ12の各々が制御されるようになっている。なお、6つのダイオードモジュール11の各々には、複数のダイオード13が含まれ、各IGBTチップ12と各ダイオード13とが逆並列に接続されている。
【0228】
各IGBTモジュール10を流れる電流が制御回路CTC2を用いて制御されることにより、モータMOTが駆動され、回転する。すなわち、制御回路CTC2を用いて各IGBTモジュール10のオン、オフを制御することにより、モータMOTを駆動することができる。このようにモータMOTを駆動する場合には、IGBTモジュール10をオン、オフする必要があるが、モータMOTにはインダクタンスが含まれている。従って、IGBTモジュール10をオフすると、モータMOTに含まれるインダクタンスによって、IGBTモジュール10の電流が流れる方向と逆方向の逆方向電流が発生する。IGBTモジュール10では、この逆方向電流を流す機能を有していないので、IGBTモジュール10と逆並列にダイオードモジュール11を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
【0229】
<本実施の形態3によるモジュールの主要な特長と効果>
前述したように、本実施の形態3のモジュールであるIGBTモジュール10に含まれる複数のIGBTチップ12の各々として、前述の実施の形態1による半導体装置を用いることができる。
【0230】
そのため、IGBTモジュール10に含まれる複数のIGBTチップ12でも、前述の実施の形態1による半導体装置と同様に、IE効果を向上させ、ターンオン時におけるスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧VCE(sat)を低減することができる。
【0231】
例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムなどの電子システムにおけるモジュールでは、大電力の制御が必要となる。このような大電力を扱うモジュールでは、電力が大きくなるに従って、IGBTチップ12の並列接続数が増加する。ところが、一般に、多数のIGBTチップ12が並列接続されたモジュールでは、スイッチング時のアンバランスの影響によって、一部のIGBTチップ12に電流が集中し、破壊または損失悪化などの問題が起こりやすくなる。
【0232】
しかし、前述の実施の形態1による半導体装置は、前述したように、過渡的なIE効果が促進され、ターンオン時のオン電圧の立下りが高速化するので、本実施の形態3のモジュールであるIGBTモジュール10に含まれる複数のIGBTチップ12に、前述の実施の形態1による半導体装置を用いることにより、IGBTモジュール10では、スイッチング時のアンバランスが生じにくくなる。その結果、安定性が向上し、損失が低減できるIGBTモジュール10を実現することができる。
【0233】
なお、本実施の形態3のモジュールであるIGBTモジュール10に含まれる複数のIGBTチップ12の各々として、前述の実施の形態1の変形例および前述の実施の形態2の各々の半導体装置を用いることができる。このとき、本実施の形態3のモジュールに含まれる複数のIGBTチップ12は、前述の実施の形態1による半導体装置が有する効果と同様の効果に加えて、前述の実施の形態1の変形例および前述の実施の形態2の各々の半導体装置が有する効果も有する。
【0234】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0235】
1 IGBT
2 寄生MOSFET
10、10H、10L IGBTモジュール
11 ダイオードモジュール
12 IGBTチップ
13 ダイオード
AR1 セル形成領域
AR2 ゲート配線引き出し領域
AR3 領域
BP1 第1寄生pnpバイポーラトランジスタ
BP2 第2寄生pnpバイポーラトランジスタ
BR 領域
CA 活性領域
CE コレクタ電極
CF 導電性膜
CHP 半導体チップ
CL p型コレクタ領域
CP 接続電極
CR1、CR2 変位電流
CT コンタクト溝
CTC1、CTC2 制御回路
CTE 接続電極
DA ダミーセル形成領域
DA1、DA2 端部領域
EE エミッタ電極
EP エミッタパッド
FPF 絶縁膜
GE ゲート電極
GI ゲート絶縁膜
GL ゲート配線
GND 接地電位
GP ゲートパッド
GTG 接続電極
IF 絶縁膜
IL 層間絶縁膜
INV インバータ
LCh ハイブリッドセル領域(アクティブセル領域)
LCh1、LCh2 ハイブリッドサブセル領域
LCi インアクティブセル領域
MOT モータ
ND n型ドリフト領域
NE n型エミッタ領域
NHB n型ホールバリア領域
Ns n型フィールドストップ領域
OP1、OP2 開口部
PB p型ボディ領域
PBC、PBCp p型ボディコンタクト領域
PF、PFp p型フローティング領域
PH1 U相
PH2 V相
PH3 W相
PLP p型ラッチアップ防止領域
PM1、PM2 パワーモジュール
PR p型半導体領域
PR1 素子部
PR2 介在部
PT101 電流経路
Sa 上面
Sb 下面
SD1、SD2 間隔
SLn、SLp 半導体層
SS 半導体基板
T1、T2、T3 トレンチ
TA ターミネーション領域
TG1、TG2、TG3 トレンチ電極
TGp 端部トレンチ電極
TGx エミッタ接続部
TGz トレンチ電極
TM1、TM2 入力端子
VCC 電源電位
Wh、Wh1、Wh2、Wi、Wp、Wcp 幅
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