特許第6797010号(P6797010)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6797010
(24)【登録日】2020年11月19日
(45)【発行日】2020年12月9日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   G11C 8/08 20060101AFI20201130BHJP
   G11C 11/418 20060101ALI20201130BHJP
   G11C 8/16 20060101ALI20201130BHJP
【FI】
   G11C8/08
   G11C11/418 110
   G11C8/16
【請求項の数】13
【全頁数】34
(21)【出願番号】特願2016-234222(P2016-234222)
(22)【出願日】2016年12月1日
(65)【公開番号】特開2018-92694(P2018-92694A)
(43)【公開日】2018年6月14日
【審査請求日】2019年4月8日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール特許業務法人
(72)【発明者】
【氏名】田中 信二
(72)【発明者】
【氏名】藪内 誠
【審査官】 堀田 和義
(56)【参考文献】
【文献】 米国特許出願公開第2016/0284387(US,A1)
【文献】 特表2010−529581(JP,A)
【文献】 特開平4−111299(JP,A)
【文献】 特開2015−185194(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 8/08
G11C 11/418
G11C 8/16
(57)【特許請求の範囲】
【請求項1】
複数のワード線ドライバと、
前記複数のワード線ドライバのそれぞれに結合された複数のワード線と、
前記複数のワード線のそれぞれに結合された複数のメモリセルと、
前記複数のワード線にそれぞれに結合され、第1昇圧電圧を供給する複数の第1供給回路と、
前記第1昇圧電圧を生成する第1昇圧回路と、を含み、
前記複数のワード線の各々は、前記複数のワード線ドライバの対応するワード線ドライバと前記複数の第1供給回路の対応する第1供給回路との間に配置され、
前記複数の第1供給回路の各々は、
対応するワード線にその入力が結合されたインバータ回路と、
前記インバータ回路の出力信号により制御されるスイッチ素子と、を備え、
前記スイッチ素子は前記第1昇圧電圧を前記対応するワード線へ供給し、
前記複数の第1供給回路に結合され、前記第1昇圧電圧が供給される第1配線を、含み、
前記第1昇圧回路は、第1容量素子を、含み、
前記第1容量素子は、
前記第1配線に結合され、かつ、第1電源電圧に選択的に接続される第1端子と、
前記第1電源電圧または前記第1電源電圧より低い第2電源電圧に選択的に接続される第2端子と、を有し、
前記第1容量素子は、
前記第1端子が前記第1電源電圧に接続され、前記第2端子が前記第2電源電圧に接続されることにより充電され、
前記第1端子が前記第1電源電圧に接続されていない状態で、前記第2端子が前記第1電源電圧と接続されることにより、前記第1昇圧電圧を生成し、
前記複数のメモリセルに結合された複数の相補ビット線対と、
共通ビット線対と、
前記複数の相補ビット線対と前記共通ビット線対とを選択的に接続するための列選択スイッチと、
前記列選択スイッチに結合されたカラム選択線と、
前記カラム選択線を駆動するカラム線ドライバと、
前記カラム選択線に結合された第2供給回路と、
第2昇圧電圧を生成する第2昇圧回路と、を有し、
前記カラム選択線は、前記カラム線ドライバと前記第2供給回路との間に設けられ、
前記第2供給回路は、
前記カラム選択線にその入力が結合されたインバータ回路と、
前記インバータ回路の出力信号により制御されるスイッチ素子と、を備え、
前記スイッチ素子は前記第2昇圧回路により生成された前記第2昇圧電圧を前記カラム選択線へ供給する、半導体装置
【請求項2】
請求項の半導体装置において、
前記第1昇圧回路は、前記第1配線と前記第2電源電圧との間に結合される第2容量素子を、さらに、有する、半導体装置
【請求項3】
請求項の半導体装置において、
前記ワード線ドライバは、前記第1電源電圧と前記第2電源電圧との間に結合される、半導体装置
【請求項4】
請求項の半導体装置において、
前記メモリセルは、スタティック型メモリセルである、半導体装置
【請求項5】
請求項の半導体装置において、
前記第2供給回路に結合され、前記第2昇圧電圧が供給される第2配線を、含み、
前記第2昇圧回路は、第3容量素子を、含み、
前記第3容量素子は、
前記第2配線に結合され、かつ、前記第1電源電圧に選択的に接続される第1端子と、
前記第1電源電圧または前記第2電源電圧に選択的に接続される第2端子と、を有し、
前記第3容量素子は、
前記第1端子が前記第1電源電圧に接続され、前記第2端子が前記第2電源電圧に接続されることにより充電され、
前記第1端子が前記第1電源電圧に接続されていない状態で、前記第2端子が前記第1電源電圧と接続されることにより、前記第2昇圧電圧を生成する、半導体装置
【請求項6】
請求項の半導体装置において、
前記第2昇圧回路は、前記第2配線と前記第2電源電圧との間に結合される第4容量素子を、さらに、有する、半導体装置
【請求項7】
請求項の半導体装置において、
前記カラム線ドライバは、前記第1電源電圧と前記第2電源電圧との間に結合される、半導体装置
【請求項8】
請求項の半導体装置において、
前記複数のメモリセルの各々は、第1ポートと第2ポートとを有する2ポートメモリセルを含み、
前記複数のワード線の各々は、第1ポート用ワード線と第2ポート用ワード線と、を含み、
前記複数の第1供給回路は、
前記第1ポート用ワード線に接続された第1ポート用供給回路と、
前記第2ポート用ワード線に接続された第2ポート用供給回路と、を含み、
前記第1昇圧回路は、
前記第1ポート用供給回路に結合された第1ポート用昇圧回路と、
前記第2ポート用供給回路に結合された第2ポート用昇圧回路と、を含む、半導体装置
【請求項9】
第1辺と、前記第1辺に対向する第2辺と、前記第1辺と前記第2辺との間に設けられた第3辺と、前記第3辺に対向する第4辺とからなる四角形の外形とされた記憶装置、を有し、
前記記憶装置は、
前記第1辺に沿うように配置された行選択駆動回路および制御回路と、
前記第2辺に沿うように配置された昇圧電位供給回路アレイ、昇圧電位ノード配線および昇圧回路と、
前記行選択駆動回路と前記昇圧電位供給回路アレイとの間に配置され、メモリセルを含むメモリアレイと、
前記メモリアレイと前記第4辺との間に配置された列選択回路および入出力制御回路と、を有し、
前記列選択回路は、前記メモリアレイと前記入出力制御回路との間に配置され、
前記昇圧回路は、前記入出力制御回路と前記第2辺との間に配置され、
前記昇圧電位ノード配線は、前記昇圧電位供給回路アレイと前記第2辺の間に配置され、
前記行選択駆動回路は、ワード線ドライバを含み、
前記メモリアレイは、前記ワード線ドライバに接続されたワード線を有し、
前記昇圧電位供給回路アレイは、
前記ワード線にその入力が結合されたインバータ回路と、
前記インバータ回路の出力信号により制御されるMOSスイッチ素子と、を備え、
前記昇圧回路は、昇圧電圧を生成するための第1容量素子を、含み、
前記MOSスイッチ素子は、前記昇圧電位ノード配線を介して供給された前記昇圧電圧を前記ワード線へ供給する、半導体装置
【請求項10】
請求項の半導体装置において、
前記第1容量素子は、前記昇圧電位ノード配線に結合され、かつ、第1電源電圧に選択的に接続される第1端子と前記第1電源電圧または前記第1電源電圧より低い第2電源電圧に選択的に接続される第2端子と、を有し、
前記第1容量素子は、前記第1端子が前記第1電源電圧に接続され、前記第2端子が前記第2電源電圧に接続されることにより充電され、前記第1端子が前記第1電源電圧に接続されていない状態で、前記第2端子が前記第1電源電圧と接続されることにより、前記昇圧電圧を生成する、半導体装置
【請求項11】
請求項10の半導体装置において、
前記昇圧回路は、前記昇圧電位ノード配線と前記第2電源電圧との間に結合される第2容量素子を、さらに、有する、半導体装置
【請求項12】
請求項10の半導体装置において、
前記ワード線ドライバは、前記第1電源電圧と前記第2電源電圧との間に結合される、半導体装置
【請求項13】
請求項10の半導体装置において、
前記メモリセルは、スタティック型メモリセルである、半導体装置
【発明の詳細な説明】
【技術分野】
【0001】
本開示は半導体装置に関し、特に、スタティックランダムアクセスメモリ(SRAM)等の記憶装置を備える半導体集積回路装置に適用可能である。
【背景技術】
【0002】
特開2003−273712号公報(特許文献1)は、供給される電源電圧に依存しない定電圧を昇圧電圧(VBOOST)として入力し、選択されたワード線を前記定電圧で駆動するワード線駆動回路を有する半導体記憶装置を開示する。
【0003】
特開2001−52485号公報(特許文献2)は、階層ワード線方式のスタティック型RAMを開示し、上記ワード線はメインワード線及びサブワード線からなる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2003−273712号公報
【特許文献2】特開2001−52485号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献1の開示を、スタティックランダムアクセスメモリのワード線へ適用した場合、スタティックノイズマージン(SNM)によるメモリセルのデータ破壊に留意する必要がある。
【0006】
特許文献2の開示の階層ワード線方式は、グローバルワード線とローカルワード線の接続が必要となり、回路面積の増加に留意する必要がある。
【0007】
本開示の課題は、配線の寄生抵抗ないし負荷容量の影響による信号の波形の鈍りを低減可能な半導体装置を、提供することにある。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0010】
すなわち、半導体装置は、駆動信号により駆動される配線の遠端部分に、昇圧電圧を供給する供給回路を備える。その供給回路は、前記配線の遠端部分に、その入力が結合されたインバータ回路と前記インバータ回路の出力信号により制御されるスイッチ素子と、を備える。該スイッチ素子は前記昇圧電圧を前記配線の遠端部分へ接続する。
【発明の効果】
【0011】
上記半導体装置によれば、信号の波形の鈍りを低減可能な半導体装置を提供することが可能となる。
【図面の簡単な説明】
【0012】
図1A】実施形態1に係る半導体装置を説明するための図である。
図1B】実施形態2に係る半導体装置を説明するための図である。
図2】実施例1に係る記憶装置のブロック図である。
図3】半導体装置の全体構成を示す模式図である。
図4図2のメモリセルMCの構成を示す図である。
図5図2の制御回路CNTCの構成を示す図である。
図6図5のプリデコーダPRIDECの構成を示す図である。
図7図2の行選択駆動回路RDECDの構成を示す図である。
図8図7のアンド回路の構成を示す図である。
図9図2の列選択回路と入出力制御回路との構成を示す図である。
図10図1A図1B図2の昇圧回路の構成を示す図である。
図11図2の記憶装置の概略的な動作例の波形を示す図である。
図12】ワード線WL0の遠端部分Bの電位を説明する波形図を示す。
図13図10の容量素子CAP1とCAP2の設定例を示す図である。
図14図2の記憶装置の概略的なレイアウト配置を示す図である。
図15】実施例2に係る記憶装置のブロック図である。
図16A図6のAND回路12の構成を示す図である。
図16B図6のAND回路13の構成を示す図である。
図17】実施例3に係る記憶装置のブロック図である。
図18】デュアルポート型メモリセルの構成を示す図である。
図19図17の行選択駆動回路RDECDの構成を示す図である。
図20図17の記憶装置の概略的な動作例の波形を示す図である。
【発明を実施するための形態】
【0013】
半導体装置に形成される絶縁ゲート型電界効果トランジスタ、すなわち、MOSトランジスタ(MOSFET)は、製造プロセスの微細化と共にプロセス改善を行ない、供給電流があまり低下しない場合が多い。それに対して、信号を伝達する金属よりなる信号配線の寄生抵抗は微細化が進んでもそれほど変わらない。そのため、相対的に動作速度に対して信号配線の寄生抵抗の成分が影響する割合が高くなる傾向にある。また、半導体装置の世代(製造プロセスの微細化)が進むと共に、その動作周波数のターゲットもより高くなっているため、信号配線の寄生抵抗の影響を考慮した高速化回路技術が必要となっているという課題がある。
【0014】
以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【0015】
<実施形態1>
図1は実施形態に係る半導体装置を説明するための図である。半導体装置1は1つの半導体チップに形成された半導体集積回路装置である。半導体装置1は、駆動回路DV1と、駆動回路DV1により駆動され金属よりなる信号配線LNと、昇圧電位供給回路BSVSと、昇圧回路BSTCと、昇圧電位ノード配線VLUPと、を備える。
【0016】
駆動回路DV1は、特に制限されないが、第1の入力信号IN1をその入力に受ける第1のCMOSインバータ回路INV1を含む。インバータ回路INV1は、第1電源電圧VDDと第1電源電圧VDDより低い電位とされる第2電源電圧(接地電位)VSSとの間に、そのソース・ドレイン経路が直接に接続されたPチャネルMOSFET PT1およびNチャネルMOSFET NT1とを含む。PチャネルMOSFET PT1およびNチャネルMOSFET NT1は、入力端子とされるそのゲート電極に、入力信号IN1を受けて、出力端子とされる共通ドレイン電極から出力信号を出力する。この出力信号は、信号配線LNの駆動に利用される。
【0017】
信号配線LNは、近端部分(一端部)Aと遠端部分(他端部)Bとを含む。また、信号配線LNは、寄生抵抗Rsを有するとともに、複数の負荷容量LC1−LCnに結合される。信号配線LNの近端部分Aとは、駆動回路DV1の出力端子、すなわち、図1では、インバータ回路INV1の出力端子(より具体的には、MOSFET PT1またはNT1のドレイン領域)に結合された部分、または、その近傍に位置する信号配線LNの部分を表現している。一方、信号配線LNの遠端部分Bとは、すなわち、図1では、信号配線LNが昇圧電位供給回路BSVSの入力端子(より具体的には、後述される、MOSFET PT2またはNT2のゲート電極、または、MOSFET PT3のソース領域)に接続される部分、または、その近傍に位置する信号配線LNの部分を表現している。
【0018】
昇圧回路BSTCは、容量結合方式の電圧昇圧回路とされ、昇圧用に設けられたブート容量素子CAPを含む。昇圧回路BSTCは、第1の入力信号IN1に同期する第2の入力信号IN2を受け、第2の入力信号IN2に基づいて、ブート容量素子CAPにより、昇圧電位BTVを生成する。昇圧電位BTVは、第1電源電圧VDD以上の電位であり、昇圧電位ノード配線VLUPへ供給される。ただし、昇圧電位BTVは、第1電源電圧VDD以上の電位ではあるものの、それほど高い電位ではない。
【0019】
昇圧電位供給回路BSVSは、信号配線LNの遠端部分Bに、その入力が結合された第2のCMOSインバータ回路INV2と、インバータ回路INV2の出力信号によって制御され、昇圧電位ノード配線VLUPに供給された昇圧電位BTVを信号配線LNの遠端部分Bへ接続するスイッチ素子SWを含む。
【0020】
インバータ回路INV2は、第1電源電圧VDDおよび第2電源電圧(接地電位)VSSとの間に、そのソース・ドレイン経路が直接に接続されたPチャネルMOSFET PT2およびNチャネルMOSFET NT2とを含む。PチャネルMOSFET PT2およびNチャネルMOSFET NT2は、入力端子とされるそのゲート電極に、入力信号IN2を受けて、出力端子とされる共通ドレイン電極から出力信号を出力する。この出力信号は、スイッチ素子SWを制御する。
【0021】
スイッチ素子SWは、MOSスイッチ素子とされ、特に制限されないが、PチャネルMOSFET PT3を含む。PチャネルMOSFET PT3は、インバータ回路INV2の出力端子に結合されるゲート電極と、昇圧電位ノード配線VLUPに供給された昇圧電位BTVを信号配線LNの遠端部分Bへ接続するソース・ドレイン経路とを含む。
【0022】
次に、動作を説明する。駆動回路DV1が、入力信号IN1に基づいて、信号配線LNを、VSSのようなローレベルからVDDのようなハイレベルへ駆動する場合の動作を説明する。
【0023】
信号配線LNの近端部分Aが、入力信号IN1に基づいて駆動回路DV1により、ローレベルからハイレベルへ変化する。昇圧回路BSTCは、第1の入力信号IN1に同期する第2の入力信号IN2を受け、第2の入力信号IN2に基づいて昇圧電位BTVを生成する。信号配線LNの近端部分Aと遠端部分Bとの間には、寄生抵抗Rsおよび複数の負荷容量LC1−LCnが有るため、信号配線LNの近端部分Aの信号レベルの変化の遠端部分Bへの伝搬は遅くなる。信号配線LNの遠端部分Bの信号レベルがローレベルとハイレベルとの中間の信号レベルとなった時、すなわち、遠端部分Bの信号レベルがインバータ回路INV2の論理閾値を超えた時、インバータ回路INV2の出力信号レベルがハイレベルからローレベルへ変化する。
【0024】
スイッチ素子SWとされるPチャネルMOSFET PT3のゲート電極がローレベルとされるので、PチャネルMOSFET PT3がON状態となり、昇圧電位ノード配線VLUPの昇圧電位BTVがPチャネルMOSFET PT3のソース・ドレイン経路を介して、信号配線LNの遠端部分Bへ接続および供給される。その結果、信号配線LNの遠端部分Bの信号レベルが、昇圧電位BTVにより、ハイレベルへ引き上げられる。
【0025】
なお、信号配線LNの遠端部分Bのハイレベルの信号レベルは、インバータ回路INV1の第1電源電圧VDDのようなハイレベルにされる。これは、インバータ回路INV1が電源電圧VDDに接続されているため、信号配線LNの遠端部分Bのハイレベルの電位レベルは、昇圧電位BTVまで上昇することはなく、電源電圧VDDの電位レベルに維持される。例えば、信号配線LNの遠端部分Bの信号レベルがVDD以上の電位となる場合も想定されるが、インバータ回路INV1のPチャネルMOSFET PT1がON状態となっているため、電源電圧VDD以上の電位は、低インピーダンス電源である第1電源電圧VDD側へ吸収されることとなる。
【0026】
実施形態1の半導体装置によれば、配線の寄生抵抗ないし負荷容量の影響による信号の波形の鈍りを、昇圧電位供給回路BSVSと昇圧回路BSTCとの構成により、軽減ないし低減することが出来る。その結果、回路面積の増加を回避しながら、高速な動作速度の半導体装置が得られる。
【0027】
<実施形態2>
図1Bは、実施形態2に係る半導体装置を説明するための図である。実施形態2は、図1Aを半導体装置1に内蔵された記憶装置、例えば、スタティックランダムアクセスメモリ(SRAM)へ適用したものである。図1Aと異なる部分を説明する。
【0028】
信号配線LNの近端部分Aと遠端部分Bとの間に、メモリアレイMARYが設けられる。図1Bでは、図1Aの複数の負荷容量LC1−LCnは、負荷MOSFET LM1、LM2、LM3、LM4、・・・、LMn−1、LMnへ変更されており、それらのMOSFET LM1、LM2、LM3,LM4,LMn−1、LMnのゲート電極が信号配線LNに接続されている。また、MOSFET LM1、LM2は回路LCK1に含まれ、MOSFET LM3,LM4は回路LCK2に含まれ、MOSFET LMn−1、LMnは回路LCKnに含まれる。
【0029】
まず、信号配線LNがワード線(後述される図2では、ワード線WL[0]−WL[7])の場合を説明する。回路LCK1、LCK2、・・・、LCKnは、それぞれメモリセルMCとされ、負荷MOSFET LM1、LM2、LM3、LM4、・・・、LMn−1、LMnはそれぞれメモリセルMC内の選択MOSFET(後述される図4では、NTM1,NTM2)とされる。そして、駆動回路DV1は、行選択駆動回路(後述される図2では、ワード線ドライバ)とされる。入力信号IN1は、行線選択信号であり、入力信号IN2は、ワード線選択信号に同期する読み出し制御信号(RDE)ないし書込み制御信号(WTE)とされる。
【0030】
次に、信号配線LNが列選択線(後述される図9図15では、カラム選択線CALN[0]、CALN[1])の場合を説明する。回路LCK1、LCK2、・・・、LCKnは、それぞれ行選択回路(後述される、列選択回路CSELC1,CSELC2)とされる。負荷MOSFET LM1、LM2、LM3、LM4、・・・、LMn−1、LMnはそれぞれカラム選択MOSFET(後述される、図9のNQ11、NQ12,PQ14,PQ15)、プリチャージ回路およびイコライズ回路(図9のPQ11、PQ12、PQ13,INV11)とされる。そして、駆動回路DV1は、列選択線の駆動回路(後述される図16A図16Bのカラム線ドライバ)とされる。入力信号IN1は、列選択信号であり、入力信号IN2は、列選択信号に同期する読み出し制御信号(RDE)ないし書込み制御信号(WTE)とされる。
【0031】
半導体装置1に内蔵されたスタティックランダムアクセスメモリ(SRAM)のメモリアレイMARYは、複数のメモリセルMCが行列状に配置されて構成されており、ワード線や列選択線は、比較的長い配線とされ、その寄生抵抗および負荷容量も比較的大きい値とされる。
【0032】
配線LNがワード線の場合、寄生抵抗および負荷容量により、配線LNの近端部分(一端部)Aの信号レベルの変化の遠端部分(他端部)Bへの伝搬は遅くなる。実施形態1で説明された様に、昇圧電位供給回路BSVSと昇圧回路BSTCとの構成により、配線LNの遠端部分Bの信号レベルが昇圧電位BTVにより、ハイレベルへ引き上げられる。その結果、ワード線の選択動作を高速化できる。昇圧電位BTVによる遠端部分Bのハイレベルの電位レベルは、昇圧電位BTVまで上昇することはなく、電源電圧VDDの電位レベルに維持される。そのため、スタティックノイズマージン(SNM)によるメモリセルのデータ破壊は防止される。
【0033】
同様に、配線LNが列選択線の場合、昇圧電位供給回路BSVSと昇圧回路BSTCとの構成により、配線LNの遠端部分Bの信号レベルが昇圧電位BTVにより、ハイレベルへ引き上げられるので、行選択回路の選択動作を高速化できる。
【実施例1】
【0034】
図2は、実施例1に係る記憶装置のブロック図である。
【0035】
図3は、半導体装置の全体構成を示す模式図である。
【0036】
まず、図3が説明される。図3には、単結晶シリコンのような1個の半導体チップに、各種ロジック回路と記憶装置が形成されたSOC(System On a Chip)等と呼ばれる半導体装置または半導体集積回路装置(LSI)1が示されている。半導体装置1は、例えば、自動車制御用LSIであり、2個のプロセッサユニットCPU1,CPU2と、記憶装置MEMと、プログラムメモリPROMと、各種ロジック回路(周辺ロジック回路)PIP、入出力ユニットIOUを備える。この内、記憶装置MEMに、図2の構成例が適用される。
【0037】
CPU1,CPU2は、プログラムメモリPROMに格納されたプログラムに基づく所定の演算処理を行う。PIPは、センサーから受けた信号の処理、アクチュエータを制御するための信号の生成、車載ネットワーク(CAN,LIN)との信号の送受信などを担う。IOUは外部との間の入出力インタフェースを担う。記憶装置MEMは、このような各回路ブロックの処理に伴い適宜アクセスされ、データの一次格納領域とされる。SOC等の半導体装置1において、記憶装置MEMは、例えばメモリIP(Intellectual Property)等と呼ばれる設計データを用いてメモリコンパイラ等と呼ばれる自動設計ツールで設計されることが多い。
【0038】
図2に示される記憶装置MEMは、スタティックランダムアクセスメモリ(SRAM)である。図2は、図面の簡素化のために、模式的に示されており、メモリセルMCの数、ワード線WLの数、相補データ線対(/BL.BL)の数は、種々変更可能である。
【0039】
記憶装置MEMは、複数のメモリセルMCが行列状に配置されたメモリアレイMARYを有する。メモリアレイMARYは、特に制限されないが、メモリマットMAT1およびメモリマットMAT2を含む。メモリマットMAT2内のメモリセルMCは、複雑化を避けるため、記載されていないが、メモリマットMAT1と、同一の構成とされる。
【0040】
メモリマットMAT1において、各行に配置されたメモリセルMCの各々は、第1方向に延伸するワード線WL[0]、WL[1]、WL[2]、・・・、WL[7]の内の対応する1つワード線に接続される。各列に配置されたメモリセルMCの各々は、第1方向と交差する第2方向に延伸する相補ビット線対/BL[0],BL[0],/BL[1],BL[1]の内の対応する1対の相補ビット線対に接続される。
【0041】
行選択駆動回路RDECDは、内部行アドレス信号RA[0],RA[1],RA[2]、RA[3],RGA[0]、RGA[1]にしたがって、ワード線WL[0]、WL[1]、WL[2]、・・・、WL[7]の内の対応する1つのワード線を選択する。
【0042】
列選択回路CSELC1は、内部列アドレス信号CA[0]、CA[1]にしたがって, 相補ビット線対/BL[0],BL[0],/BL[1],BL[1]の内の対応する1対の相補ビット線対を選択するために設けられる。列選択回路CSELC2は、列選択回路CSELC1と同様な機能を有しており、メモリマットMAT2のために設けられる。
【0043】
入出力制御回路IOC1は、行選択駆動回路RDECDによって選択された1つのワード線と列選択回路CSELC1によって選択された1対の相補ビット線対とに結合されたメモリセルMCに対するデータの書込みおよびデータの読み出しを制御する。入出力制御回路IOC1は、内部書込み制御信号(書き込みパルス信号)とされる内部ライトイネーブル信号WTE、内部読み出し制御信号(読み出しパルス信号)とされる内部リードイネーブル信号RDE、および、内部センスアンプ活性化信号(センスアンプ起動信号)とされる内部センスアンプイネーブル信号SAEを制御回路CNTCから受ける。選択されメモリセルへ書き込まれるべきデータDin0はデータ入力端子D[0]から入力され、選択されメモリセルからの読み出しデータDout0はデータ出力端子Q[0]から出力される。入出力制御回路IOC2は、入出力制御回路IOC1と同様な機能を有しており、メモリマットMAT2のために設けられ、データ入力端子D[1]およびデータ出力端子Q[1]を有する。
【0044】
制御回路CNTCは、クロック信号CLK,4ビットのアドレス信号AD[3:0]、チップイネーブル信号CEN、ライトイネーブル信号WENを受ける。そして、制御回路CNTCは、内部行アドレス信号RA[0],RA[1],RA[2],RA[3],RGA[0]、RGA[1]、内部列アドレス信号CA[0]、CA[1]、内部ライトイネーブル信号WTE、内部リードイネーブル信号RDEおよび内部センスアンプイネーブル信号SAEを生成する。内部列アドレス信号CA[0]、CA[1]は、列選択線(カラム選択線)CALN[0]、CALN[1]へそれぞれ供給される。
【0045】
図2の記憶装置MEM(SRAM)は、いわゆる、コンパイルドメモリの設計手法により構成されている。図2において、メモリマットMAT1、列選択回路CSELC1および入出力制御回路IOC1は1単位とされており、この1単位を繰り返して配置することにより、メモリマットMAT2,列選択回路CSELC2および入出力制御回路IOC2が設けられる。この場合、2単位であるため、2ビットのデータ入力および出力が行われる。データのビット数を8ビット、16ビット、32ビットの様に設定する場合、上記単位が、8,16,32と繰り返されて設けされる。また、メモリマットMAT1、列選択回路CSELC1および入出力制御回路IOC1は1単位において、ワード線の数、相補データ線対の数は所望に変更可能であることは言うまでもない。
【0046】
図2の記憶装置MEM(SRAM)は、さらに、昇圧回路BSTC、昇圧電位ノード配線WLUP、昇圧電位供給回路アレイBSVSA、を含む。昇圧回路BSTCは、内部ライトイネーブル信号WTE、内部リードイネーブル信号RDEを受けて、昇圧電位BTVを昇圧電位ノード配線WLUPへ供給する。昇圧電位供給回路アレイBSVSAは、複数の昇圧電位供給回路(第1供給回路)BSVS0−BSVS7を含む。昇圧電位供給回路BSVS0−BSVS7は、ワード線WL[0]−WL[7]の遠端部分Bに、それぞれ結合されている。なお、昇圧電位供給回路BSVS0−BSVS7の各々は、図1Aおよび図1Bの昇圧電位供給回路BSVSの回路構成と同じであるため、説明は省略される。
【0047】
昇圧回路BSTC、昇圧電位ノード配線WLUP、昇圧電位供給回路アレイBSVSAの配置位置は、行選択駆動回路RDECD、制御回路CNTCの配置位置から見た場合、メモリアレイMARY、列選択回路CSELC1、CSELC2および入出力制御回路IOC1、IOC2の配置位置より、遠方に、配置されている。すなわち、行選択駆動回路RDECD、制御回路CNTCの配置位置と、昇圧回路BSTC、昇圧電位ノード配線WLUP、昇圧電位供給回路アレイBSVSAの配置位置との間に、メモリアレイMARY、列選択回路CSELC1、CSELC2および入出力制御回路IOC1、IOC2が配置される。
【0048】
図2において、行選択駆動回路RDECD内に、例示的に示される、複数のインバータ回路INV1の各々は、図1Bに示されるインバータ回路INV1に対応するものであり、ワード線ドライバの最終段回路と見做される。ワード線WL[0]−WL[7]の近端部分Aは、インバータ回路INV1の出力端子に結合された部分、あるいは、行選択駆動回路RDECDとメモリアレイMARYの間の部分に位置するワード線WL[0]−WL[7]の部分と見做すことが出来る。すなわち、メモリアレイMARYは、ワード線WL[0]−WL[7]の近端部分Aとワード線WL[0]−WL[7]の遠端部分Bとの間に配置される。
【0049】
次に、各回路の構成に関し、図面を用いて説明する。
【0050】
<メモリセルMCの構成>
図4は、図2のメモリセルMCの構成を示す。メモリセルMCの各々は、CMOS型の6つのトランジスタを含むシングルポートのスタティック型メモリセルとされている。
【0051】
メモリセルMCは、PチャネルMOSトランジスタPM1,PM2およびNチャネルMOSトランジスタND1、ND2、NTM1、NTM2を含む。負荷トランジスタとされるPチャネルMOSトランジスタPM1,PM2のソース・ドレイン経路は、それぞれ電源電圧VDDのラインと第1および第2記憶ノードMB,MTとの間に接続され、それらのゲートはそれぞれ第2および第1記憶ノードMT,MBに接続される。駆動トランジスタとされるNチャネルMOSトランジスタND1,ND2のソース・ドレイン経路は、それぞれ第1および第2記憶ノードMB,MTと接地電位VSSのラインとの間に接続され、それらのゲートはそれぞれ第2および第1記憶ノードMT,MBに接続される。転送トランジスタとされるNチャネルMOSトランジスタNTM1,NTM2のソース・ドレイン経路は、それぞれ記憶ノードMB,MTとビット線/BL,BLとの間に接続され、それらのゲートはともにワード線WLに接続される。
【0052】
MOSトランジスタPM1,ND1は、第2記憶ノードMTの信号の反転信号を第1記憶ノードMBに与える第1のインバータを構成する。MOSトランジスタPM2,ND2は、第2記憶ノードMBの信号の反転信号を第1記憶ノードMTに与える第2のインバータを構成する。2つのインバータは、第1および第2記憶ノードMB,MTの間に逆並列に接続されており、ラッチ回路を構成している。
【0053】
ワード線WLが選択レベルのハイレベルにされると、NチャネルMOSトランジスタNTM1,NTM2が導通する。書込データ信号に応じてビット線対BL,/BLのうちの一方のビット線(たとえばBL)をハイレベルにするとともに他方のビット線(この場合は/BL)をローレベルにすると、MOSトランジスタPM2,ND1が導通するとともにMOSトランジスタPM1,ND2が非導通になり、記憶ノードMB,MTのレベルがラッチされる。ワード線WLを非選択レベルのローレベルにすると、NチャネルMOSトランジスタNTM1、NTM2が非導通になり、メモリセルMCにデータ信号が記憶される。
【0054】
読出動作時は、ビット線対BL,/BLをハイレベルにプリチャージした後、ワード線WLを選択レベルのハイレベルにする。これにより、ビット線(この場合は/BL)からNチャネルMOSトランジスタNTM1,NTM2を介して接地電位VSSのラインに電流が流出し、ビット線/BLの電位が低下する。ビット線BLと/BLの電位をセンスアンプSAにより比較することにより、メモリセルMCの記憶データを読出すことができる。
【0055】
メモリセルMCが、ハイレベルのデータ“1”を記憶している場合、第1および第2記憶ノードMB,MTのレベルは、それぞれ“0”、“1”とされる。メモリセルMCが、ローレベルのデータ“0”を記憶している場合、第1および第2記憶ノードMB,MTのレベルは、それぞれ“1”、“0”とされる。
【0056】
<制御回路CNTC>
図5は、図2の制御回路CNTCの構成を示す。
【0057】
制御回路CNTCは、フリップフロップFF1、フリップフロップFF2、アンド回路AN1−AN5,遅延回路DL、プリデコーダPRIDECを含む。WENは読み出し命令と書き込み命令を識別する書込み制御信号とされるライトイネーブル信号であり、CLKは読み書き動作の基準となるクロック信号であり、CENはクロック信号の有効・無効を制御するチップイネーブル信号である。
【0058】
フリップフロップFF1は、4ビットのアドレス信号AD[3:0]をクロック信号CLKに基づいて取り込み、内部アドレス信号ADL[3:0]を生成する。フリップフロップFF2は、ライトイネーブル信号WENをクロック信号CLKに基づいて取り込み、内部ライトイネーブル信号WENLを生成する。アンド回路AN1は、チップイネーブル信号CENとクロック信号CLKとにより、内部動作クロック信号CK1を生成する。AND回路AN2は、一方の入力端子に、内部動作クロック信号CK1を受けて、プリデコーダPRIDECの起動トリガー信号とされるデコード起動信号TDECを生成する。AND回路AN2は、また、他方の入力端子に、デコード起動信号TDECが遅延回路DLにより遅延されたタイミング調整用信号BACKの反転信号を受けて、デコード起動信号TDECのレベルを変化させる。タイミング調整用信号BACKは、センスアンプイネーブル信号SAEのタイミングを調整する。AND回路AN3は、デコード起動信号TDECおよび内部ライトイネーブル信号WENLを受けて、リードパルスとされる内部リードイネーブル信号RDEを生成する。AND回路AN4は、デコード起動信号TDECおよび内部ライトイネーブル信号WENLの反転信号を受けて、ライトパルスとされる内部ライトイネーブル信号WTEを生成する。AND回路AN5は、内部ライトイネーブル信号WENLおよびタイミング調整用信号BACKを受けて、センスアンプイネーブル信号SAEを生成する。
【0059】
プリデコーダPRIDECは、デコード起動信号TDECを受け、内部アドレス信号ADL[3:0]をデコードし、4ビットの上位内部行アドレス信号RA[3:0]、2ビットの下位内部行アドレス信号RGA[1:0]、および、2ビットの内部列アドレス信号CA[1:0]を生成する。
【0060】
<プリデコーダPRIDEC>
図6は、図5のプリデコーダPRIDECの構成を示す。
【0061】
プリデコーダPRIDECは、4ビットの上位内部行アドレス信号RA[3]、「2」、「1」、[0]を生成する4つのAND回路AN6−AN9と、2ビットの下位内部行アドレス信号RGA「1」、[0]を生成する2つのAND回路AN10−AN11と、2ビットの内部列アドレス信号CA「1」、[0]を生成するAND回路AN12−AN13を有する。
【0062】
AND回路AN6−AN9のそれぞれは、内部アドレス信号ADL[3]、[2]とデコード起動信号TDECとを受ける様にされ、デコード起動信号TDECの活性化により、内部アドレス信号ADL[3]、[2]のデコードを行う。そのため、AND回路AN6は内部アドレス信号ADL[3]の反転信号を受けるようにされ、AND回路AN7は内部アドレス信号ADL[3]、および[2]の反転信号を受けるようにされ、AND回路AN9は内部アドレス信号ADL[2]の反転信号を受けるようにされる。
【0063】
AND回路AN10−AN11のそれぞれは、内部アドレス信号ADL[1]とデコード起動信号TDECとを受ける様にされ、デコード起動信号TDECの活性化により、内部アドレス信号ADL[1]のデコードを行う。AND回路AN10は内部アドレス信号ADL[1]の反転信号を受けるようにされる。
【0064】
AND回路AN12−AN13のそれぞれは、内部アドレス信号ADL[0]とデコード起動信号TDECとを受ける様にされ、デコード起動信号TDECの活性化により、内部アドレス信号ADL[0]のデコードを行いう。AND回路AN12は内部アドレス信号ADL[0]の反転信号を受けるようにされる。
【0065】
<行選択駆動回路RDECD>
図7は、図2の行選択駆動回路RDECDの構成を示す。
【0066】
行選択駆動回路RDECDは、4ビットの上位内部行アドレス信号RA[3]、「2」、「1」、[0]と2ビットの下位内部行アドレス信号RGA「1」、[0]との組み合わせにより、ワード線WL[0]、WL[1]、WL[2]、・・・、WL[7]の内の1つのワード線を選択する構成とされており、AND回路AN20−27を含む。AND回路AN20−27のそれぞれは、ワード線駆動回路(ワード線ドライバ)として機能する。
【0067】
AND回路AN20は、内部行アドレス信号RA[0]と内部行アドレス信号RGA「0」とを受けて、ワード線WL[0]の選択・非選択を制御する。AND回路AN21は、内部行アドレス信号RA[0]と内部行アドレス信号RGA「1」とを受けて、ワード線WL[1]の選択・非選択を制御する。AND回路AN22は、内部行アドレス信号RA[1]と内部行アドレス信号RGA「0」とを受けて、ワード線WL[2]の選択・非選択を制御する。AND回路AN23は、内部行アドレス信号RA[1]と内部行アドレス信号RGA「1」とを受けて、ワード線WL[3]の選択・非選択を制御する。AND回路AN24は、内部行アドレス信号RA[2]と内部行アドレス信号RGA「0」とを受けて、ワード線WL[4]の選択・非選択を制御する。
【0068】
AND回路AN25は、内部行アドレス信号RA[2]と内部行アドレス信号RGA「1」とをうけて、ワード線WL[5]の選択・非選択を制御する。AND回路AN26は、内部行アドレス信号RA[3]と内部行アドレス信号RGA「0」とを受けて、ワード線WL[6]の選択・非選択を制御する。AND回路AN27は、内部行アドレス信号RA[3]と内部行アドレス信号RGA「1」とを受けて、ワード線WL[7]の選択・非選択を制御する。
【0069】
図8は、図7のAND回路の構成を示す。
【0070】
AND回路ANCKT0は、ワード線駆動回路(ワード線ドライバ)として機能するAND回路AN20−27の構成例を示す。
【0071】
AND回路ANDCKT0は、内部行アドレス信号RA及びRGAを受けるNAND回路NA1と、NAND回路NA1の出力OUTに結合されたインバータ回路INV1とにより構成される。NA1は、PチャネルMOSFET PQ1,PQ2とNチャネルMOSFET NQ1,NQ2とを含む。PチャネルMOSFET PQ1,PQ2のそれぞれは、第1電源電圧VDDに結合されたソースと、出力OUTに結合されたドレインと、を有する。PチャネルMOSFET PQ1,PQ2のゲートは、RAを受ける入力IN1、RGAを受ける入力IN2に、それぞれ結合される。NチャネルMOSFET NQ1,NQ2のゲートは、RAを受ける入力IN1、RGAを受ける入力IN2に、それぞれ結合される。NチャネルMOSFET NQ1,NQ2のソース・ドレイン経路は、出力OUTと第2電源電圧VSSとの間に、直列に、結合されている。
【0072】
図8において、このインバータ回路INV1の出力は対応するワード線WLに接続され、ワード線駆動回路(ワード線ドライバ)の最終段回路を構成する。このインバータ回路INV1は、図1Bに示したインバータ回路INV1に対応しており、インバータ回路INV1の出力とワード線WLとの接続部分がワード線WLの近端部分Aに対応する。
【0073】
<列選択回路CSELC1および入出力制御回路IOC1>
図9は、図2の列選択回路と入出力制御回路とを示す。
【0074】
列選択回路CSELC1は、相補ビット線対(/BL、BL)の列選択スイッチYSWと、相補ビット線(/BL、BL)のプリチャージ回路およびイコライズ回路を含む。
【0075】
プリチャージ回路は、相補ビット線対/BL[0]、BL[0]を、例えば、電源電圧VDDのようなプリチャージ電位とするために設けられ、PチャネルMOSFET PQ11,PQ12を含む。PチャネルMOSFETP Q11,PQ12のソース・ドレイン経路のそれぞれは、電源電圧VDDと相補ビット線対/BL[0]、BL[0]との間に接続される。PチャネルMOSFET PQ11,PQ12のゲートのそれぞれは、内部列アドレス信号CA「0」を受けるようにカラム選択線CALN[0]に結合される。
【0076】
イコライズ回路は、相補ビット線対/BL[0]、BL[0]のレベルを均一化するために設けられ、PチャネルMOSFET PQ13を含む。PチャネルMOSFET PQ13は、そのソース・ドレイン経路が相補ビット線対/BL[0]、BL[0]の間に結合され、そのゲートは内部列アドレス信号CA[0]を受けるようにカラム選択線CALN[0]に結合される。
【0077】
列選択スイッチ回路YSWは、相補ビット線対/BL[0]、BL[0]と共有ビット線対CBR,CTRとを選択的に結合するために設けられる。選択スイッチ回路YSWは、NチャネルMOSFET NQ11とPチャネルMOSFET PQ14およびNチャネルMOSFET NQ12とPチャネルMOSFET PQ15を含む。NチャネルMOSFET NQ11とPチャネルMOSFET PQ14のソース・ドレイン経路は、相補ビット線/BL[0]と共有ビット線CBRとの間に設けられる。NチャネルMOSFET NQ12とPチャネルMOSFET PQ15のソース・ドレイン経路は、相補ビット線BL[0]と共有ビット線CTRとの間に設けられる。NチャネルMOSFET NQ11とPチャネルMOSFET PQ14およびNチャネルMOSFET NQ12とPチャネルMOSFET PQ15とは、それぞれCMOSスイッチとされている。NチャネルMOSFET NQ11とNチャネルMOSFET NQ12のゲートのそれぞれは、内部列アドレス信号CA「0」を受けるようにカラム選択線CALN[0]に結合される。PチャネルMOSFET PQ14とPチャネルMOSFET PQ15のゲートのそれぞれは、インバータ回路INV11を介して内部列アドレス信号CA「0」の反転信号を受けるように結合される。
【0078】
列選択回路CSELC2には、列選択回路CSELC1と同様に、相補ビット線対/BL[1]、BL[1]と共有ビット線対CBR,CTRとを選択的に結合するための列選択スイッチYSW、および、相補ビット線対(/BL[1]、BL[1])のプリチャージ回路およびイコライズ回路を含む。これら列選択スイッチYSW、プリチャージ回路およびイコライズ回路は、カラム選択線CALN[1]に供給される内部列アドレス信号CA「1」により制御される。ここでは、その構成およびその動作の説明は、列選択回路CSELC1と同様であり、当業者には容易に理解されるので、省略される。
【0079】
入出力制御回路IOC1は、内部書込み制御信号とされる内部ライトイネーブル信号WTE、内部読み出し制御信号とされる内部リードイネーブル信号RDE、および、内部センスアンプ活性化信号とされる内部センスアンプイネーブル信号SAEにより制御される。入出力制御回路IOC1は、共有ビット線対CBR,CTRのプリチャージ回路およびイコライズ回路と、データ書き込み回路と、データ出力回路と、を含む。
【0080】
データ書き込み回路は、データ入力端子D[0]に供給された書込みデータを選択されたメモリセルへ書き込むために設けられる。データ出力回路は、選択されたメモリセルに格納されたデータを読み出して、データ出力端子Q[0]へ出力するために設けられる。
【0081】
共有ビット線対CBR,CTRのプリチャージ回路は、PチャネルMOSFET PQ21、PQ22である。PチャネルMOSFET PQ21、PQ22のソース・ドレイン経路のそれぞれは、電源電圧VDDと共有ビット線対CBR,CTRとの間に接続される。共有ビット線対CBR,CTRのイコライズ回路は、PチャネルMOSFET PQ23であり、そのソース・ドレイン経路は共有ビット線対CBR,CTRとの間に結合される。PチャネルMOSFET PQ21、PQ22、PQ23のゲートは、内部ライトイネーブル信号WTE、内部リードイネーブル信号RDE、および、内部センスアンプイネーブル信号SAEを入力とするOR回路OR10の出力信号IOEQNにより制御される。
【0082】
データ書き込み回路は、アンド回路AN30,AND31、書込み選択スイッチ回路WSWを含む。アンド回路AN30は、内部ライトイネーブル信号WTEと、インバータ回路INV22を介してデータ入力端子D[0]のデータと、を受ける。一方、アンド回路AN31は、内部ライトイネーブル信号WTEとデータ入力端子D[0]のデータを受ける。
【0083】
書込み選択スイッチ回路WSWは、アンド回路AN30,AND31の出力と共有ビット線対CBR,CTRとを選択的に結合するために設けられる。書込み選択スイッチ回路WSWは、NチャネルMOSFET NQ21とPチャネルMOSFET PQ24と、NチャネルMOSFET NQ22とPチャネルMOSFET PQ25とを含む。NチャネルMOSFET NQ21とPチャネルMOSFET PQ24のソース・ドレイン経路は、共有ビット線CBRとアンド回路AN30の出力との間に設けられる。NチャネルMOSFET NQ22とPチャネルMOSFET PQ25のソース・ドレイン経路は、共有ビット線CTRとアンド回路AN31の出力との間に設けられる。NチャネルMOSFET NQ21とPチャネルMOSFET PQ24およびNチャネルMOSFET NQ22とPチャネルMOSFET PQ25とは、それぞれCMOSスイッチとされている。NチャネルMOSFET NQ21とNチャネルMOSFET NQ22のゲートのそれぞれは、内部ライトイネーブル信号WTEを受けるように結合される。PチャネルMOSFET PQ24とPチャネルMOSFET PQ25のゲートのそれぞれは、インバータ回路INV21を介して内部ライトイネーブル信号WTEの反転信号を受けるように結合される。
【0084】
データ出力回路は、選択されたメモリセルに格納されたデータを読み出して、データ出力端子Q[0]へ出力するために設けられる。データ出力回路は、共有ビット線対CBR,CTRに結合されたセンスアンプSAと、センスアンプSAの動作を制御するNチャネルMOSFET NQ33と、ラッチ回路LT1と、ラッチ回路LT1の出力をデータ出力端子Q[0]に供給するバッファ回路BF1と、を含む。センスアンプSAは、PチャネルMOSFET PQ31とNチャネルMOSFET NQ31とにより構成された第1インバータ回路と、PチャネルMOSFET PQ32とNチャネルMOSFET NQ32とにより構成された第2インバータ回路とを有する。センスアンプSAの第1インバータ回路と第2インバータ回路とは、その入出力とが交差結合されて、フリップフロップ回路を構成する。
【0085】
PチャネルMOSFET PQ31とNチャネルMOSFET NQ31のソース・ドレイン経路は、第1電源電圧VDDとNチャネルMOSFET NQ33のドレインとの間に、直列に接続されている。PチャネルMOSFET PQ31とNチャネルMOSFET NQ31のゲートは共有ビット線CTRに結合され、PチャネルMOSFET PQ31とNチャネルMOSFET NQ31のドレインは共有ビット線CBRに結合される。
【0086】
同様に、PチャネルMOSFET PQ32とNチャネルMOSFET NQ32とのソース・ドレイン経路は、第1電源電圧VDDとNチャネルMOSFET NQ33のドレインとの間に、直列に接続されている。PチャネルMOSFET PQ32とNチャネルMOSFET NQ32のゲートは共有ビット線CBRに結合され、PチャネルMOSFET PQ32とNチャネルMOSFET NQ32のドレインは共有ビット線CTRに結合される。
【0087】
NチャネルMOSFET NQ33のゲートは、内部センスアンプイネーブル信号SAEを受ける様に結合される。NチャネルMOSFET NQ33は内部センスアンプイネーブル信号SAEの活性化により、ON状態とされて、センスアンプSAへ動作電流を供給する。
【0088】
ラッチ回路LT1は、共有ビット線CTRに結合された入力と、バッファ回路BF1に結合された出力と、内部センスアンプイネーブル信号SAEの反転信号を受ける制御端子とを有する。ラッチ回路LT1は、内部センスアンプイネーブル信号SAEの非活性化により、センスアンプにより増幅された共有ビット線CTRの信号レベルを、選択されたメモリセルの読み出しデータとして取り込む。ラッチ回路LT1に取り込まれた読み出しデータは、バッファ回路BF1を介してデータ出力端子Q[0]へ出力される。
【0089】
<昇圧回路BSTC>
図10は、図1A図1B図2の昇圧回路の構成を示す。
【0090】
昇圧回路BSTCは、図1A図1Bで説明された様に、容量結合方式の昇圧回路とされる。昇圧回路BSTCは、内部ライトイネーブル信号WTE、内部リードイネーブル信号RDEを入力とするOR回路OR20と、OR回路OR20により制御されるPチャネルMOSFET PQ100と、昇圧用に設けられたブートストラップ容量素子とされるブート容量素子CAPと、昇圧電位BTVを供給される昇圧電位ノード配線WLUPと、を含む。昇圧電位ノード配線WLUPには、昇圧電位供給回路BSVS(BSVS0−7)が接続される。内部ライトイネーブル信号WTE、内部リードイネーブル信号RDEは、図1A図1Bの第2の入力信号IN2に対応する。昇圧電位ノード配線WLUPは、図1A図1Bの昇圧電位ノード配線VLUPに対応する。
【0091】
PチャネルMOSFET PQ100は、OR回路OR20の出力に結合されたゲートと、第1電源電圧VDDに結合されたソースと、昇圧電位ノード配線WLUPに結合されたドレインと、を有する。ブート容量素子CAPは、第1容量素子CAP1と第2容量素子CAP2とを含む。第1容量素子CAP1は、昇圧電位ノード配線WLUPに結合された第1端子と、遅延素子DL30を介してOR回路OR20の出力に結合された第2端子と、を含む。第2容量素子CAP2は、昇圧電位ノード配線WLUPに結合された第1端子と、第2電源電圧VSSの様な参照電位(固定電位)に結合された第2端子と、を含む。
【0092】
初期状態において、OR回路OR20は、VSSの様なローレベルのプリチャージ制御信号PCGNを、PチャネルMOSFET PQ100のゲートへ出力しており、昇圧起動信号BSTもVSSの様なローレベルとされている。そのため、第1容量素子CAP1と第2容量素子CAP2は、第1電源電圧VDDと第2電源電圧VSSとの間に結合されて充電ないしプリチャージされる。
【0093】
OR回路OR20は、内部ライトイネーブル信号WTE、または、内部リードイネーブル信号RDEをトリガーとして、プリチャージ制御信号PCGNを、ローレベルからVDDの様なハイレベルへ変化させる。これにより、PチャネルMOSFET PQ100はOFF状態にされる。その後、昇圧起動信号BSTがローレベルからVDDの様なハイレベルへ変化し、第1容量素子CAP1の第2端子がVDDの様なハイレベルとされる。これにより、昇圧電位BTVが、第1容量素子CAP1の第1端子に生成され、昇圧電位ノード配線WLUPへ供給される。
【0094】
昇圧電位BTVの電位は、第1容量素子CAP1の容量値と、昇圧電位ノード配線WLUPの寄生容量の容量値との総容量により決定される電位まで昇圧される。第2容量素子CAP2は、昇圧電位ノード配線WLUPの寄生容量の容量値が比較的小さい場合、昇圧電位BTVの最大電位が高くなりすぎない様に、調整可能とするために設けられる。すなわち、第2容量素子CAP2により、ワード線の選択レベル(ハイレベル)の電位レベルが調整できるので、スタティックノイズマージン(SNM)によるメモリセルのデータ破壊は防止される。
【0095】
<記憶装置MEMの概略的な動作例>
図11は、図2の記憶装置の概略的な動作例の波形図を示す。
【0096】
図11の例では、クロック信号CLKが立ち上がった際、チップイネーブル信号CENが‘L’レベル(ローレベル)かつライトイネーブル信号WENが‘L’レベルの場合には書き込み(ライト)サイクル(T0)が実行され、CENが‘L’レベルかつWENが‘H’レベル(ハイレベル)の場合には読み出し(リード)サイクル(T1)が実行される。
【0097】
ライトサイクル(T0)においては、まず、制御回路CNTCが、クロック信号CLKの立ち上がりを受けてデコード起動信号TDECを‘L’レベルから‘H’レベルに遷移させる。また、制御回路CNTCは、内部ライトイネーブル信号WTEとして‘H’レベルを出力し、内部リードイネーブル信号RDEを“L”レベルにする。プリデコーダPRIDECは、TDECの‘H’レベルへの遷移を受けて行選択信号(行アドレス信号)RA[0],RGA[0]および列選択信号(列アドレス信号)CA[0]を生成し、行選択駆動回路RDECDは、RA[0],RGA[0]に応じたワード線(ここではWL[0])を立ち上げる。一方、これと並行して、外部端子D[0]からのデータ入力信号Dinが入出力制御回路IOC1に入力されている。入出力制御回路IOC1は、前述したWTEの‘H’レベルを受けてIOC1からの入力信号を増幅し、列選択回路CSELC1は、入出力制御回路IOC1の出力をCA[0]に応じたビット線対(ここでは/BL[0],BL[0])に接続する。これによって、選択されたメモリセルMCにDinの情報が書き込まれる。その後、立ち上げられているワード線WL[0]は、デコード起動信号TDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。
【0098】
リードサイクル(T1)においては、まず、制御回路CNTCが、クロック信号CLKの立ち上がりを受けてデコード起動信号TDECを‘L’レベルから‘H’レベルに遷移させる。また、制御回路CNTCは、内部ライトイネーブル信号WTEとして‘L’レベルとし、内部リードイネーブル信号RDEを“H”レベルにする。プリデコーダPRIDECは、TDECの‘H’レベルへの遷移を受けて、行選択信号RA[0],RGA[0]および列選択信号CA[0]を生成する。この例では、行選択信号RA[0],RGA[0]ワード線WL0が選択され、列選択信号CA0によってビット線対(/BL[0],BL[0])が選択されるものとする。行選択駆動回路RDECDは、RA[0],RGA[0]に応じたワード線WL[0]を立ち上げ、これに応じてWL[0]に接続された各メモリセルMCの記憶データが対応するビット線対に読み出される。ここでは、その内の/BL[0],BL[0]における読み出し信号が列選択回路CSELCを介してセンスアンプに伝送される。
【0099】
一方、これと並行して、デコード起動信号TDECの‘H’レベルへの遷移を受け、センスアンプイネーブル信号SAEを有効状態(‘H’レベル)に遷移させる。センスアンプは、このSAEの‘H’レベルをトリガーとして、前述した列選択回路CSELCを介して伝送された/BL[0],BL[0]の読み出し信号を増幅する。そして、この増幅された信号が、入出力制御回路IOC1を介してデータ出力信号Doutとして外部端子Q[0]に出力される。また、立ち上げられているワード線WL[0]は、デコード起動信号TDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。
【0100】
図11には、ワード線WL0の近端部分A(WL[0]A)、実施例1に係るワード線WL0の遠端部分B(WL[0]B)、および、比較例に係るワード線WL0の遠端部分B(COMP WL[0]B‘)と、の波形が示される。
【0101】
ワード線(ここではWL[0])の立ち上げにおいて、昇圧回路BSTCおよび昇圧電位供給回路BSVSは、以下の動作を実行する。
【0102】
昇圧回路BSTCは、ライトサイクルT0では内部ライトイネーブル信号WTEのL’レベルから‘H’レベルへの遷移に同期して、または、リードサイクルT1では内部ライトイネーブル信号RDEのL’レベルから‘H’レベルへの遷移に同期して、PCGNを‘L’レベルから‘H’レベルに遷移させる。所定の時間経過後、昇圧起動信号BSTが‘L’レベルから‘H’レベルに遷移し、昇圧電圧BTVが生成され、昇圧電圧BTVが昇圧電位ノード配線WLUPへ供給される。昇圧電位供給回路BSVS0において、ワード線WL[0]の遠端部分Bの電位がインバータ回路INV2の論理閾値レベルに達すると、インバータ回路INV2の出力が‘H’レベルから‘L’レベルに遷移し、PチャネルMOSFET PT3がON状態にされる。これにより、昇圧電位ノード配線WLUPの昇圧電圧BTVがワード線WL[0]の遠端部分Bに供給され始め、ワード線WL[0]の遠端部分Bの電位をVDDのような‘H’レベルへ引き上げる。
【0103】
昇圧電位BTVによる遠端部分Bのハイレベルの電位レベルは、昇圧電位BTVまで上昇することはなく、電源電圧VDDの電位レベルに維持される。ワード線WL[0]の遠端部分Bの信号レベルがVDD以上の電位となる場合も想定されるが、ワード線WL[0]の近端部分Aを駆動する図8のインバータ回路INV1のPチャネルMOSFET PT1がON状態となっているため、電源電圧VDD以上の電位は、低インピーダンス電源である第1電源電圧VDD側へ吸収されることとなる。そのため、ワード線の電位が過剰な高電圧とされないので、スタティックノイズマージン(SNM)によるメモリセルのデータ破壊は防止される。
【0104】
また、昇圧電位ノード配線WLUPに供給される昇圧電圧BTVは、直流的な固定電位を持たない、容量結合方式(ブートストラップ方式)により生成されている。そのため、ワード線の非選択への遷移時、すなわち、ワード線の遠端部分Bの電位の‘H’レベルから‘L’レベルの遷移に対し、その動作を阻害することはない。
【0105】
ワード線WL[0]の近端部分Aは、比較的早い段階に‘L’レベルから‘H’レベルへ遷移する。一方、ワード線WL[0]の遠端部分Bの‘L’レベルから‘H’レベルへの遷移は、ワード線WL0の寄生抵抗および負荷容量により、ワード線WL[0]の近端部分Aの‘L’レベルから‘H’レベルへの遷移より、遅れてしまうものの、ワード線WL[0]の遠端部分Bは‘H’レベルにされる。
【0106】
一方、比較例に係るワード線WL0の遠端部分B(COMP WL[0]B‘)は、昇圧回路および昇圧電位供給回路を有さない場合の波形を示す。COMP WL[0]B‘に示される様に、‘L’レベルから‘H’レベルへ遷移において、ワード線WL0の寄生抵抗および負荷容量により波形に鈍りが発生する。そのため、WL[0]Bの波形と比較して、‘H’レベルへの遷移が遅れる。以下で、図面を用いてさらに詳細に説明する。
【0107】
<ワード線WL0の遠端部分Bの電位>
図12は、ワード線WL0の遠端部分Bの電位を説明する波形図である。図12には、ワード線WL0の遠端部分Bの電位と昇圧電位ノード配線WLUPの電位とが示される。
【0108】
時刻t1でワード線WL0の遠端部分Aの電位が‘L’レベルから‘H’レベルへ遷移したものとする。時刻t2にて、ワード線WL0の遠端部分Bの電位がL’レベル(VSS)から上昇し始める。時刻t3では、昇圧起動信号BSTが‘L’レベルから‘H’レベルに遷移し、昇圧電圧BTVが生成される。昇圧電圧BTVの電位は、VDD+ΔV(Boost)として示される。時刻t4で、ワード線WL0の遠端部分Bの電位がVDD/2となると、昇圧電位供給回路BSVSのインバータ回路INV2の論理閾値レベルに達する。そのため、インバータ回路INV2の出力が‘H’レベルから‘L’レベルの遷移し、昇圧電位供給回路BSVSのPチャネルMOSFET PT3がON状態にされる。これにより、昇圧電位ノード配線WLUPの昇圧電圧BTVがワード線WL[0]の遠端部分Bに供給され始め、太線Lbで示される様に、ワード線WL[0]の遠端部分Bの電位レベルをVDDのような‘H’レベルへ引き上げる。時刻t5で、昇圧回路BSTCのブート容量CAP1,CAP2に充電された電荷がワード線WL[0]の遠端部分Bへ放電され、ワード線WL[0]の遠端部分Bの電位レベルがVDDのような‘H’レベルに維持される。
【0109】
なお、図12において、点線Laは、昇圧回路BSTCおよび昇圧電位供給回路BSVSを有さない場合の比較例に係るワード線WL0の遠端部分B(COMP WL[0]B‘)の電位の遷移を示している。
【0110】
<容量素子CAP1とCAP2の設定例>
図13は、図10の容量素子CAP1とCAP2の設定例を示す。
【0111】
図13は、メモリアレイ構成と第1容量素子CAP1、第2容量素子CAP2の値との例が示される。メモリアレイの高さ(H)はワード線の配線長とほぼ同一であり、または、データ線対の数と比例する。メモリアレイの幅(W)は、データ線の配線長、昇圧電位ノード配線WLUPの配線長とほぼ同一であり、または、ワード線の数に比例する。
【0112】
アレイ1は、ワード線数がN本、データ線対数がM対の場合を示し、メモリアレイの高さHおよび幅Wは、H1およびW1とされる。この場合、第1容量素子CAP1、第2容量素子CAP2のそれぞれの値は、例えば、C11,C21とする。
【0113】
アレイ2は、ワード線数がN本、データ線対数がM対より少ないI対(I<M)の場合を示し、メモリアレイの高さHおよび幅Wは、H1およびW1より狭いW2(W2<W1)とされる。この場合、第1容量素子CAP1、第2容量素子CAP2のそれぞれの値は、C11より少ないC12(<C11),C21とされる。
【0114】
アレイ3は、ワード線数がN本より少ないK本(K<N)、データ線対数がM対の場合を示し、メモリアレイの高さHおよび幅Wは、H1より低いH2(<H1)およびW1とされる。この場合、第1容量素子CAP1、第2容量素子CAP2のそれぞれの値は、C11,C21より大きいC22(>C21)とされる。
【0115】
なお、図13には記載されないが、ワード線数がN本より少ないK本(K<N)、かつ、データ線対数がM対より少ないI対(I<M)のアレイの場合、メモリアレイの高さHおよび幅Wは、H1より低いH2(<H1)、W1より狭いW2(W2<W1)とされる。この場合、第1容量素子CAP1、第2容量素子CAP2のそれぞれの値は、C11より少ないC12(<C11),C21より大きいC22(>C21)とされる。
【0116】
すなわち、第1容量素子CAP1、第2容量素子CAP2の値は、メモリアレイ高さ(H)と幅(W)との関係でその値が設定されている。
【0117】
したがって、半導体装置1に、複数の記憶装置MEMが設けられ、それらのメモリセルアレイのメモリアレイの高さHおよび幅Wが異なる場合、第1容量素子CAP1、第2容量素子CAP2の値も異なる。
【0118】
<記憶装置の概略的なレイアウト配置>
図14は、図2の記憶装置の概略的なレイアウト配置を示す。
【0119】
なお、図14には、例示的に、ワード線ドライバ(INV1)、メモリセル(MC)、ワード線(WL)、相補ビット線対(/BL、BL)および、昇圧電位供給回路(BSVS)が示されているが、実際には、図2に示されるような構成とされている。
【0120】
記憶装置MEMは、ほぼ四角形のメモリマクロIPとして半導体チップ上に形成される。行選択駆動回路RDECDは、紙面において、四角形のメモリマクロIPの左上側に、配置される。制御回路CNTCは、紙面において、行選択駆動回路RDECDの下側に配置される。行選択駆動回路RDECDの右側には、ほぼ四角形のメモリアレイMARY、昇圧電位供給回路アレイBSVSA、昇圧電位ノード配線WLUPが順次配置される。制御回路CNTCの右側には、列選択回路CSELC(CSELC1、CSELC2)および入出力制御回路IOC(IOC1,IOC2)、昇圧回路BSTCが順次配置される。
【0121】
言い換えれば、記憶装置MEMは、第1辺SD1と、第1辺SD1に対向する第2辺SD2と、第1辺SD1と第2辺SD2との間に設けられた第3辺SD3と、第3辺SD3に対向する第4辺SD4とからなる四角形の外形とされている。第1辺SD1に沿うように、行選択駆動回路RDECDおよび制御回路CNTCが配置される。第2辺SD2に沿うように、昇圧電位供給回路アレイBSVSA、昇圧電位ノード配線WLUPおよび昇圧回路BSTCが配置される。行選択駆動回路RDECDと昇圧電位供給回路アレイBSVSAとの間に、メモリアレイMARYが配置される。メモリアレイMARYと第4辺SD4との間に、列選択回路CSELCおよび入出力制御回路IOCが配置される。列選択回路CSELCは、メモリアレイMARYと入出力制御回路IOCとの間に配置される。昇圧回路BSTCは、入出力制御回路IOCと第2辺SD2との間に配置される。昇圧電位ノード配線WLUPは、昇圧電位供給回路アレイBSVSAと第2辺SD2の間に配置される。
【0122】
また、メモリアレイMARYから見た場合、メモリアレイMARYは、第1辺MSD1と、第1辺MSD1に対向する第2辺MSD2と、第1辺MSD1と第2辺MSD2との間に設けされた第3辺MSD3と、第3辺MSD3に対向する第4辺MSD4とからなるほぼ四角形の外形とされている。行選択駆動回路RDECDは、第1辺MSD1に沿うように配置される。昇圧電位供給回路アレイBSVSAは第2辺MSD2に沿うように配置される。列選択回路CSELCは第3辺MSD3に沿うように配置される。入出力制御回路IOCは、列選択回路CSELCに沿うように、かつ、列選択回路CSELCが第3辺MSD3と入出力制御回路IOCとの間に配置される様に、配置される。昇圧電位ノード配線WLUPは、昇圧電位供給回路アレイBSVSAに沿うように、かつ、昇圧電位供給回路アレイBSVSAが第2辺MSD2と昇圧電位ノード配線WLUPとの間に配置される様に、配置される。制御回路CNTCは、列選択回路CSELCの下側で、かつ、入出力制御回路IOCおよび列選択回路CSELCの右側に配置される。昇圧回路BSTCは、入出力制御回路IOCが制御回路CNTCと昇圧回路BSTCとの間に配置されるように、入出力制御回路IOCの右側に配置される。
【0123】
このように、昇圧電位供給回路アレイBSVSA、昇圧電位ノード配線WLUPおよび昇圧回路BSTCは、紙面において、ほぼ四角形のメモリマクロIPの右側に、すなわち、ワード線ドライバ(INV1)の接続されるワード線(WL)の一端の部分(近端部分A)とは反対側のワード線の他端の部分(遠端部分B)の側に、まとめて配置される。これにより、ワード線の他端の部分(遠端部分B)の電位を速やかに上昇させることが出来ると共に、面積の増加も比較的少なく出来る。
【実施例2】
【0124】
図15は、実施例2に係る記憶装置MEMのブロック図である。
【0125】
図15は、図2の記憶装置MEMの他の実施例であり、図2と異なる部分を説明する。図15の記憶装置MEMには、図2の記憶装置MEMに対して、さらに、昇圧電位供給回路(第2供給回路)BSVS10、BSVS11、昇圧電位ノード配線CAUPおよび昇圧回路(第2昇圧回路)BSTC2が設けられる。昇圧電位供給回路BSVS10、BSVS11、昇圧電位ノード配線CAUPおよび昇圧回路BSTC2は、内部列アドレス信号CA「0」、内部列アドレス信号CA「1」が供給されるカラム選択線CALN[0]、CALN[1]の遠端部分BBの電位を持ち上げるために設けられる。なお、カラム選択線CALN[0]、CALN[1]の近端部分はAAとして示される。カラム選択線CALN[0]、CALN[1]は、図1Bに示される、金属からなる信号配線LNに対応する。
【0126】
図15において、昇圧電位供給回路BSVS10はカラム選択線CALN[0]の遠端部分Bと昇圧電位ノード配線CAUPとの間に結合される。同様に、昇圧電位供給回路BSVS11はカラム選択線CALN[1]の遠端部分BBと昇圧電位ノード配線CAUPとの間に結合される。昇圧電位ノード配線CAUPは、昇圧回路BSTC2に結合され、昇圧回路BSTC2から昇圧電圧を受ける様にされている。
【0127】
昇圧電位供給回路BSVS10、BSVS11の各々は、図1Bの昇圧電位供給回路BSVSと同じ構成を利用でき、インバータ回路INV2とPチャネルMOSFET PT3とを含む。また、昇圧回路BSTC2は、図10の昇圧回路BSTCの構成を利用でき、内部ライトイネーブル信号WTEおよび内部リードイネーブル信号RDEを受けるOR20,DL30,PQ31、CAP1、CAP2を含む。
【0128】
図15の制御回路CNTCは、図6のプリデコーダPRIDECを含み、内部列アドレス信号CA[0]、CA[1]はAND回路12およびAND回路13により生成される。AND回路12およびAND回路13の構成を説明する。AND回路12およびAND回路13の出力とカラム選択線CALN[0]、CALN[1]との接続部分ないしその近傍がカラム選択線CALN[0]、CALN[1]の近端部分AAと見做される。
【0129】
図16Aは、図6のAND回路12の構成を示す。AND回路AN12は、列選択線ないしカラム選択線CALN[0]の駆動回路(カラム線ドライバ)として機能するAND回路である。
【0130】
AND回路AN12は、ADL[0]を受けるインバータ回路INV40と、インバータ回路INV40の出力OUT40とTDECを受けるNAND回路NA40と、NAND回路NA40の出力OUT41に結合されたインバータ回路INV1とにより構成される。
【0131】
INV40は、PチャネルMOSFET PQ41とNチャネルMOSFET NQ41とを含む。PチャネルMOSFET PQ41とNチャネルMOSFET NQ41のゲートは、ADL[0]を受ける入力IN1に結合され、それらのソース・ドレイン経路は、第1電源電圧VDDと第2電源電圧VSSとの間に、直列に、結合されている。
【0132】
NAND回路NA40は、PチャネルMOSFET PQ42,PQ43とNチャネルMOSFET NQ42,NQ43とを含む。PチャネルMOSFET PQ42,PQ43のそれぞれは、第1電源電圧VDDに結合されたソースと、出力OUT41に結合されたドレインと、を有する。PチャネルMOSFET PQ42,PQ43のゲートは、インバータ回路INV40の出力OUT40とTDECを受ける入力IN2に、それぞれ結合される。NチャネルMOSFET NQ42,NQ43のゲートは、インバータ回路INV40の出力OUT40とTDECを受ける入力IN2に、それぞれ結合される。NチャネルMOSFET NQ42,NQ43のソース・ドレイン経路は、出力OUT41と第2電源電圧VSSとの間に、直列に、結合されている。
【0133】
図16Aにおいて、このインバータ回路INV1の出力はカラム選択線CALN[0]に接続され、カラム選択線CALN[0]の駆動回路(カラム線ドライバ)の最終段を構成する。このインバータ回路INV1は、図1Bに示したインバータ回路INV1に対応しており、インバータ回路INV1の出力とカラム選択線CALN[0]との接続部分がカラム選択線CALN[0]の近端部分AAに対応する
図16Bは、図6のAND回路13の構成を示す。
【0134】
AND回路AN13は、列選択線ないしカラム選択線CALN[1]の駆動回路(カラム線ドライバ)として機能するAND回路である。
【0135】
AND回路AN13は、ADL[0]及びTDECを受けるNAND回路NA50と、NAND回路NA50の出力OUT50に結合されたインバータ回路INV1とにより構成される。NAND回路NA50は、PチャネルMOSFET PQ51,PQ52とNチャネルMOSFET NQ51,NQ52とを含む。PチャネルMOSFET PQ51,PQ52のそれぞれは、第1電源電圧VDDに結合されたソースと、出力OUT50に結合されたドレインと、を有する。PチャネルMOSFET PQ51,PQ52のゲートは、ADL[0]を受ける入力IN1、TDECを受ける入力IN2に、それぞれ結合される。NチャネルMOSFET NQ51,NQ52のゲートは、ADL[0]を受ける入力IN1、TDECを受ける入力IN2に、それぞれ結合される。NチャネルMOSFET NQ51,NQ52のソース・ドレイン経路は、出力OUT50と第2電源電圧VSSとの間に、直列に、結合されている。
【0136】
図16Bにおいて、このインバータ回路INV1の出力は、カラム選択線CALN[1]に接続され、カラム選択線CALN[1]の駆動回路(カラム線ドライバ)の最終段を構成する。このインバータ回路INV1は、図1Bに示したインバータ回路INV1に対応しており、インバータ回路INV1の出力とカラム選択線CALN[1]との接続部分がカラム選択線CALN[1]の近端部分AAに対応する。
【0137】
カラム選択線CALN[0]、CALN[1]には、図9で説明された様に、行選択回路CSELC1、CSELC2のカラム選択MOSFET(図9のNQ11、NQ12,PQ14,PQ15等)、プリチャージ回路およびイコライズ回路(図9のPQ11、PQ12、PQ13,INV11等)が接続される。メモリアレイMARY内に設けられるMATの数が多くなる場合、および、MAT内の設けられる相補データ線対の数が多くされる場合、カラム選択線CALN[0]、CALN[1]は比較的長い距離で配線されるので、カラム選択線CALN[0]、CALN[1]の配線の寄生抵抗は大きくなる。
【0138】
図15に示されるように、ワード線WLのために設けられた昇圧電位供給回路BSVS0−7、昇圧電位ノード配線WLUPおよび昇圧回路BSTCに加え、カラム選択線CALN[0]、CALN[1]のために、昇圧電位供給回路BSVS10、BSVS11、昇圧電位ノード配線CAUPおよび昇圧回路BSTC2が設けられる。したがって、実施例1で説明された効果と、さらに、下記の効果も得られる。
【0139】
すなわち、昇圧回路BSTC2から生成された昇圧電位BTVによるカラム選択線CALN[0]、CALN[1]の遠端部分BBのハイレベルHの電位レベルは、昇圧電位BTVまで上昇することはなく、電源電圧VDDの電位レベルに維持される。カラム選択線CALN[0]、CALN[1]の遠端部分BBの信号レベルがVDD以上の電位となる場合も想定されるが、カラム選択線CALN[0]、CALN[1]の近端部分AAを駆動する図16A図16Bのインバータ回路INV1のPチャネルMOSFET PT1がON状態となっている。そのため、電源電圧VDD以上の電位は、低インピーダンス電源である第1電源電圧VDD側へ吸収されることとなる。カラム選択線CALN[0]、CALN[1]の遠端部分BBの‘L’レベルから‘H’レベルへの遷移は、カラム選択線CALN[0]、CALN[1]の寄生抵抗および負荷容量により、カラム選択線CALN[0]、CALN[1]の近端部分AAの‘L’レベルから‘H’レベルへの遷移より、遅れてしまう。しかし、カラム選択線CALN[0]、CALN[1]の遠端部分BBは高速に‘H’レベルにされる。
【0140】
したがって、カラム選択線CALN[0]、CALN[1]の選択レベルへの遷移動作は速くされるので、行選択回路CSELC1、CSELC2のカラム選択MOSFET(図9のNQ11、NQ12,PQ14,PQ15等)、プリチャージ回路およびイコライズ回路(図9のPQ11、PQ12、PQ13,INV11等)の動作が早くされる。
【0141】
これにより、記憶装置MEMのメモリセルの選択動作は、ワード線の選択動作の高速化とカラム選択MOSFETの選択動作の高速化とにより、高速化される。
【実施例3】
【0142】
図17は、実施例3に係る記憶装置のブロック図である。
【0143】
図17は、メモリセルMCとしてデュアルポート型メモリセル(2ポート型メモリセル)を用いた記憶装置(SRAM)の模式的なブロック図である。図18は、デュアルポート型メモリセルの構成を示す。デュアルポート型メモリセルにおいて、第1ポートはポートA、第2ポートはポートBとして以下説明される。
【0144】
まず、図18の説明がされ、その後、図17の説明がされる。
【0145】
<デュアルポート型メモリセル>
図18は、8つのトランジスタで構成されるデュアルポート型メモリセル8T DP−SRAMセルの構成を示している。図18に図示されているように、8T DP−SRAMセルは、NチャネルMOS(NMOS)トランジスタND1,ND2,NTM1−MTM4と、PチャネルMOS(PMOS)トランジスタPM1、PM2とで構成される。
【0146】
NMOSトランジスタND1、ND2及びPMOSトランジスタPM1、PM2は、クロスカップルされた2つのインバータを構成している。NMOSトランジスタND1、ND2は、それぞれ、ドレインが記憶ノードMB、MTに接続されており、ソースが共通に接地されている。PMOSトランジスタPM1、PM2は、それぞれ、ドレインが記憶ノードMB、MTに接続されており、ソースが共通に電源VDDに接続されている。NMOSトランジスタND1、PMOSトランジスタPM1のゲートは、記憶ノードMTに共通に接続されており、NMOSトランジスタMN2、PMOSトランジスタMP2のゲートは、記憶ノードMBに共通に接続されている。
【0147】
NMOSトランジスタNTM1,MTM2は、記憶ノードMB,MTと、ポートA側ビット線対/ABL、ABL、の間に設けられた選択トランジスタである。NMOSトランジスタNTM1は、記憶ノードMBとポートA側ビット線/ABLの間に接続され、NMOSトランジスタNTM2は、記憶ノードMTとポートA側ビット線ABLの間に接続されている。NMOSトランジスタNTM1,NTM2のゲートは、ポートA側ワード線AWLに共通に接続されている。
【0148】
NMOSトランジスタNTM3、NTM4は、記憶ノードMB、MTと、ポートB側ビット線対/BBL、BBLの間に設けられた選択トランジスタである。NMOSトランジスタNTM3は、記憶ノードMBとポートB側ビット線/BBLの間に接続され、NMOSトランジスタNTM4は、記憶ノードMTとポートB側ビット線BBLの間に接続されている。NMOSトランジスタNTMT3、NTM4のゲートは、ポートB側ワード線BWLに共通に接続されている。
【0149】
<デュアルポート型メモリセルを用いた記憶装置の構成>
図17には、ポートA側のため、ポートA用制御回路CNTCA、ポートA用列選択回路CSELCA1,CSELCA2,ポートA用入出力回路IOCA1、IOCA2、ポートA用昇圧回路BSTCA,ポートA用昇圧電位ノード配線AWLUPが設けられる。ポートA用制御回路CNTCAは、ポートA用のクロック信号CLKA,ポートA用のアドレス信号RA[3:0]、ポートA用のチップ選択信号(チップイネーブル信号)CENA,ポートA用のライトイネーブル信号WENAを受ける。ポートA用制御回路CNTCAは、ポートA用行アドレス信号RA[0],RA[1],RA[3],RGA[0]、RGA[1]を行選択駆動回路RDECDへ出力し、ポートA用列アドレス信号CA[0],CA[1]をポートA用列選択回路CSELCA1,CSELCA2へ出力する。また、ポートA用制御回路CNTCAは、ポートA用読み出し制御信号ARDE、ポートA用書込み制御信号(内部ライトイネーブル信号)AWTEおよびポートA用センスアンプ活性化信号(センスアンプイネーブル信号)ASAEを、ポートA用入出力回路IOCA1、IOCA2およびポートA用昇圧回路BSTCAへ出力する。
【0150】
ポートA用昇圧回路BSTCAは、ポートA用昇圧電位ノード配線AWLUPに結合され、昇圧電位をポートA用昇圧電位ノード配線AWLUPへ供給する。ポートA用昇圧電位ノード配線AWLUPとポートA側ワード線AWL[0]−AWL[7]との間には、昇圧電位供給回路BSVSA0−BSVSA7が設けられる。
【0151】
また、ポートB側のため、ポートB用制御回路CNTCB、ポートB用列選択回路CSELCB1,CSELCB2,ポートB用入出力回路IOCB1、IOCB2、ポートB用昇圧回路BSTCB,ポートB用昇圧電位ノード配線BWLUPが設けられる。ポートB用制御回路CNTCAは、ポート用Bクロック信号CLKB,ポートB用アドレス信号RB[3:0]、ポートB用チップ選択信号(チップイネーブル信号)CENB,Bポート用ライトイネーブル信号WENBを受ける。Bポート用制御回路CNTCBは、ポートB用行アドレス信号RB[0],RB[1],RB[3],RGB[0]、RGB[1]を行選択駆動回路RDECDへ出力し、ポートB用列アドレス信号CB[0],CB[1]をポートB用列選択回路CSELCB1,CSELCB2へ出力する。また、ポートB用制御回路CNTCBは、ポートB用読み出し制御信号BRDE、ポートB用書込み制御信号(内部ライトイネーブル信号)BWTEおよびポートB用センスアンプ活性化信号(センスアンプイネーブル信号)BSAEを、ポートB用入出力回路IOCB1、IOCB2およびポートB用昇圧回路BSTCBへ出力する。
【0152】
ポートB用昇圧回路BSTCBは、ポートB用昇圧電位ノード配線BWLUPに結合され、昇圧電位BTVをポートB用昇圧電位ノード配線BWLUPへ供給する。ポートB用昇圧電位ノード配線BWLUPとポートB側ワード線BWL[0]−BWL[7]との間には、昇圧電位供給回路BSVSB0−BSVSB7が設けられる。
【0153】
昇圧回路BSTCA、BSTCB、昇圧電位供給回路BSVSA0−BSVSA7、BSVSB0−BSVSB7の構成及び動作は、昇圧電圧の発生のタイミングを除いて、実施態様2の昇圧回路BSTC、昇圧電位供給回路BSVS、および、実施例1で説明された昇圧回路BSTC、昇圧電位供給回路BSVS0−BSVS7と同じである。
【0154】
図17の行選択駆動回路RDECDの構成>
図19は、図17の行選択駆動回路RDECDの構成を示す。
【0155】
行選択駆動回路RDECDのポートA用行選択駆動回路RDECDAと、ポートB用行選択駆動回路RDECDBと、を含む。
【0156】
ポートA用行選択駆動回路RDECDAは、4ビットの上位内部行アドレス信号RA[3]、「2」、「1」、[0]と2ビットの下位内部行アドレス信号RGA「1」、[0]との組み合わせにより、ポートA側のワード線AWL[0]、AWL[1]、AWL[2]、・・・、AWL[7]の内の1つのワード線を選択する構成とされ、AND回路AN60−67を含む。AND回路AN60−67のそれぞれは、ワード線駆動回路(ワード線ドライバ)として機能する。
【0157】
AND回路AN60は、内部行アドレス信号RA[0]と内部行アドレス信号RGA「0」とを受けて、ワード線AWL[0]の選択・非選択を制御する。AND回路AN61は、内部行アドレス信号RA[0]と内部行アドレス信号RGA「1」とを受けて、ワード線AWL[1]の選択・非選択を制御する。AND回路AN62は、内部行アドレス信号RA[1]と内部行アドレス信号RGA「0」とを受けて、ワード線AWL[2]の選択・非選択を制御する。AND回路AN63は、内部行アドレス信号RA[1]と内部行アドレス信号RGA「1」とを受けて、ワード線AWL[3]の選択・非選択を制御する。AND回路AN64は、内部行アドレス信号RA[2]と内部行アドレス信号RGA「0」とを受けて、ワード線AWL[4]の選択・非選択を制御する。AND回路AN65は、内部行アドレス信号RA[2]と内部行アドレス信号RGA「1」とを受けて、ワード線AWL[5]の選択・非選択を制御する。AND回路AN66は、内部行アドレス信号RA[3]と内部行アドレス信号RGA「0」とを受けて、ワード線AWL[6]の選択・非選択を制御する。AND回路AN67は、内部行アドレス信号RA[3]と内部行アドレス信号RGA「1」とを受けて、ワード線AWL[7]の選択・非選択を制御する。
【0158】
ポートB用行選択駆動回路RDECDBは、4ビットの上位内部行アドレス信号RB[3]、「2」、「1」、[0]と2ビットの下位内部行アドレス信号RGB「1」、[0]との組み合わせにより、ポートB側のワード線BWL[0]、BWL[1]、BWL[2]、・・・、BWL[7]の内の1つのワード線を選択する構成とされ、AND回路AN70−77を含む。AND回路AN70−77のそれぞれは、ワード線駆動回路(ワード線ドライバ)として機能する。
【0159】
AND回路AN70は、内部行アドレス信号RB[0]と内部行アドレス信号RGB「0」とを受けて、ワード線BWL[0]の選択・非選択を制御する。AND回路AN71は、内部行アドレス信号RB[0]と内部行アドレス信号RGB「1」とを受けて、ワード線BWL[1]の選択・非選択を制御する。AND回路AN72は、内部行アドレス信号RB[1]と内部行アドレス信号RGB「0」とを受けて、ワード線BWL[2]の選択・非選択を制御する。AND回路AN73は、内部行アドレス信号RB[1]と内部行アドレス信号RGB「1」とを受けて、ワード線BWL[3]の選択・非選択を制御する。AND回路AN74は、内部行アドレス信号RB[2]と内部行アドレス信号RGB「0」とを受けて、ワード線BWL[4]の選択・非選択を制御する。AND回路AN75は、内部行アドレス信号RB[2]と内部行アドレス信号RGB「1」とを受けて、ワード線BWL[5]の選択・非選択を制御する。AND回路AN76は、内部行アドレス信号RB[3]と内部行アドレス信号RGB「0」とを受けて、ワード線BWL[6]の選択・非選択を制御する。AND回路AN77は、内部行アドレス信号RB[3]と内部行アドレス信号RGB「1」とを受けて、ワード線BWL[7]の選択・非選択を制御する。AND回路AN60−67、70−77の具体的構成は、図8と同じである。
【0160】
<記憶装置MEMの概略的な動作例>
図20は、図17の記憶装置の概略的な動作例の波形図を示す。
【0161】
図20の例では、クロック信号CLKBが立ち上がった際、チップイネーブル信号CENBが‘L’レベル(ローレベル)かつライトイネーブル信号WENBが‘L’レベルの場合、ポートB側の書き込み(ライト)サイクルT0が実行される。CENBが‘L’レベルかつWENBが‘H’レベル(ハイレベル)の場合、ポートB側の読み出し(リード)サイクルT2が実行される。
【0162】
同様に、クロック信号CLKAが立ち上がった際に、チップイネーブル信号CENAが‘L’レベルかつライトイネーブル信号WENAが‘L’レベルの場合、ポートA側の書き込み(ライト)サイクルT1が実行される。CENAが‘L’レベルかつWENAが‘H’レベルの場合、ポートA側の読み出し(リード)サイクルT3が実行される。
【0163】
この例では、サイクルT0およびT2において、ポートB側のワード線WLB0が選択され、サイクルT1およびT3において、ポートA側のワード線WLA0が選択される。ただし、サイクルT0およびT2において選択されるメモリセルと、サイクルT1およびT3において選択されるメモリセルとは異なるメモリセルとされる。
【0164】
ポートB側の書き込み(ライト)サイクルT0(T0:WR_B)では、制御回路CNTCBが、クロック信号CLKBの立ち上がりを受けてデコード起動信号BTDECを‘L’レベルから‘H’レベルに遷移させる。また、制御回路CNTCBは、内部ライトイネーブル信号BWTEを‘H’レベルとし、内部リードイネーブル信号BRDEを‘L’レベルにする。プリデコーダPRIDECは、BTDECの‘H’レベルへの遷移を受けて行選択信号RB[0],RGB[0]および列選択信号CB[0]を生成し、行選択駆動回路RDECDは、RB[0],RGB[0]に応じたワード線(ここではBWL[0])を立ち上げる。一方、これと並行して、外部端子DB[0]からのデータ入力信号BDinが入出力制御回路IOCB1に入力されている。入出力制御回路IOCB1は、前述したBWTEの‘H’レベルを受けてIOCB1からの入力信号を増幅し、列選択回路CSELCB1は、入出力制御回路IOCB1の出力をCB[0]に応じたビット線対(ここでは/BBL[0],BBL[0])に接続する。これによって、選択されたメモリセルMCにBDinの情報が書き込まれる。その後、立ち上げられているワード線WL[0]は、デコード起動信号BTDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。
【0165】
なお、ポートB側の書き込み(ライト)サイクルT0では、実施例1と同様に、ポートB側のワード線BWL0の近端部分(BWL[0]Aで示す)が‘H’レベルにされる。その後、図示されていないが、実施形態2および実施例1に記載の様に、所定の遅延時間後、昇圧回路BSTCBおよび昇圧電位供給回路BSVSB0の動作により、ポートB側のワード線WLB0の遠端部分(BWL[0]Bで示す)がHレベルへ遷移する。そして、選択されたメモリセルに、データ端子DB[0]に供給されたデータBDinが書き込まれる。
【0166】
続いて、ポートA側の書き込み(ライト)サイクルT1(T1:WR_A)では、制御回路CNTCAが、クロック信号CLKAの立ち上がりを受けてデコード起動信号ATDECを‘L’レベルから‘H’レベルに遷移させる。また、制御回路CNTCAは、内部ライトイネーブル信号AWTEを‘H’レベルとし、内部リードイネーブル信号ARDEを“L”レベルにする。プリデコーダPRIDECは、ATDECの‘H’レベルへの遷移を受けて行選択信号RA[0],RGA[0]および列選択信号CA[0]を生成し、行選択駆動回路RDECDは、RA[0],RGA[0]に応じたワード線(ここではAWL[0])を立ち上げる。一方、これと並行して、外部端子DA[0]からのデータ入力信号ADinが入出力制御回路IOCA1に入力されている。入出力制御回路IOCA1は、前述したAWTEの‘H’レベルを受けてIOCA1からの入力信号を増幅し、列選択回路CSELCA1は、入出力制御回路IOCA1の出力をCA[0]に応じたビット線対(ここでは/ABL[1],ABL[1])に接続する。これによって、選択されたメモリセルMCにADinの情報が書き込まれる。その後、立ち上げられているワード線AWL[0]は、デコード起動信号ATDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。
【0167】
続いて、ポートB側のリードサイクルT2(T2:RD_B)においては、まず、制御回路CNTCBが、クロック信号CLKBの立ち上がりを受けてデコード起動信号BTDECを‘L’レベルから‘H’レベルに遷移させる。また、制御回路CNTCBは、内部ライトイネーブル信号BWTEを‘L’レベルとし、内部リードイネーブル信号BRDEを“H”レベルにする。プリデコーダPRIDECは、BTDECの‘H’レベルへの遷移を受けて、行選択信号RB[0],RGB[0]および列選択信号CB[0]を生成する。この例では、行選択信号RB[0],RGB[0]ワード線BWL0が選択され、列選択信号CB0によってビット線対(/BBL[1],BBL[1])が選択されるものとする。行選択駆動回路RDECDは、RB[0],RGB[0]に応じたワード線BWL[0]を立ち上げ、これに応じてBWL[0]に接続された各メモリセルMCの記憶データが対応するビット線対に読み出される。ここでは、その内の/BBL[1],BBL[1]における読み出し信号が列選択回路CSELCB1を介してセンスアンプに伝送される。
【0168】
一方、これと並行して、デコード起動信号BTDECの‘H’レベルへの遷移を受け、センスアンプイネーブル信号BSAEを有効状態(‘H’レベル)に遷移させる。センスアンプは、このBSAEの‘H’レベルをトリガーとして、前述した列選択回路CSELCB1を介して伝送された/BBL[1],BBL[1]の読み出し信号を増幅する。そして、この増幅された信号が、入出力制御回路IOCB1を介してデータ出力信号BDoutとして外部端子QB[0]に出力される。また、立ち上げられているワード線BWL[0]は、デコード起動信号BTDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。
【0169】
続いて、ポートA側のリードサイクルT3(T3:RD_A)においては、まず、制御回路CNTCAが、クロック信号CLKAの立ち上がりを受けてデコード起動信号ATDECを‘L’レベルから‘H’レベルに遷移させる。また、制御回路CNTCAは、内部ライトイネーブル信号AWTEを‘L’レベルとし、内部リードイネーブル信号ARDEを‘H’レベルにする。プリデコーダPRIDECは、ATDECの‘H’レベルへの遷移を受けて、行選択信号RA[0],RGA[0]および列選択信号CA[0]を生成する。この例では、行選択信号RA[0],RGA[0]ワード線AWL0が選択され、列選択信号CA0によってビット線対(/ABL[0],ABL[0])が選択されるものとする。行選択駆動回路RDECDは、RA[0],RGA[0]に応じたワード線AWL[0]を立ち上げ、これに応じてAWL[0]に接続された各メモリセルMCの記憶データが対応するビット線対に読み出される。ここでは、その内の/ABL[0],ABL[0]における読み出し信号が列選択回路CSELCA1を介してセンスアンプに伝送される。
【0170】
一方、これと並行して、デコード起動信号ATDECの‘H’レベルへの遷移を受け、センスアンプイネーブル信号ASAEを有効状態(‘H’レベル)に遷移させる。センスアンプは、このASAEの‘H’レベルをトリガーとして、前述した列選択回路CSELCA1を介して伝送された/ABL[0],ABL[0]の読み出し信号を増幅する。そして、この増幅された信号が、入出力制御回路IOCA1を介してデータ出力信号ADoutとして外部端子QA[0]に出力される。また、立ち上げられているワード線AWL[0]は、デコード起動信号ATDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。
【0171】
Aポート側のワード線(ここでは、AWL[0])の立ち上げにおいて、昇圧回路BSTCAおよび昇圧電位供給回路BSVSA0は、以下の動作を実行する。
【0172】
昇圧回路BSTCAは、ライトサイクルT1では内部ライトイネーブル信号AWTEの‘L’レベルから‘H’レベルへの遷移に同期して、または、リードサイクルT3では内部ライトイネーブル信号ARDEの‘L’レベルから‘H’レベルへの遷移に同期して、PCGNを‘L’レベルから‘H’レベルに遷移させる。所定の時間経過後、昇圧起動信号BSTが‘L’レベルから‘H’レベルに遷移し、昇圧電圧BTVが生成され、昇圧電圧BTVが昇圧電位ノード配線AWLUPへ供給される。昇圧電位供給回路BSVSA0において、ワード線WL[0]の遠端部分Bの電位がインバータ回路INV2の論理閾値レベルに達すると、インバータ回路INV2の出力が‘H’レベルから‘L’レベルに遷移し、PチャネルMOSFET PT3がON状態にされる。これにより、昇圧電位ノード配線AWLUPの昇圧電圧BTVがワード線WL[0]の遠端部分Bに供給され始め、ワード線WL[0]の遠端部分Bの電位をVDDのような‘H’レベルへ引き上げる。
【0173】
なお、図20には図示されないが、Bポート側のワード線(ここでは、BWL[0])の立ち上げにおいて、昇圧回路BSTCBおよび昇圧電位供給回路BSVSB0は、昇圧回路BSTCAおよび昇圧電位供給回路BSVSA0と同様な動作を実行する。
【0174】
したがって、昇圧電位BTVによる遠端部分Bのハイレベルの電位レベルは、昇圧電位BTVまで上昇することはなく、電源電圧VDDの電位レベルに維持される。ワード線AWL[0]の遠端部分Bの信号レベルがVDD以上の電位となる場合も想定されるが、ワード線AWL[0]の近端部分Aを駆動する図8のインバータ回路INV1のPチャネルMOSFET PT1がON状態となっているため、電源電圧VDD以上の電位は、低インピーダンス電源である第1電源電圧VDD側へ吸収されることとなる。そのため、ワード線の電位が過剰な高電圧とされないので、スタティックノイズマージン(SNM)によるメモリセルのデータ破壊は防止される。
【0175】
図20に示されるように、ポートA側の書き込み(ライト)サイクルT1では、実施例1と同様に、ポートA側のワード線AWL0の近端部分(AWL[0]Aで示す)が‘H’レベルにされる。その後、所定の遅延時間後、昇圧回路BSTCAおよび昇圧電位供給回路BSVSA0の動作により、ポートA側のワード線AWL0の遠端部分(AWL[0]Bで示す)が‘H’レベルへ遷移する。並行して、ワード線BWL0の近端部分(BWL[0]Aで示す)が‘L’レベルにされる。この時、ワード線AWL0の近端部分(AWL[0]Aで示す)の電位は、図示されるように、ワード線BWL0とのカップリング容量により、信号レベルの低下が発生する。いわゆる、ポート間干渉によりワード線AWL0の電位レベルが低下する。しかしながら、昇圧回路BSTCAおよび昇圧電位供給回路BSVSA0の動作により、ワード線AWL0の信号レベルの低下が最小限とされるとともに、ワード線AWL0の遠端部分(AWL[0]Bで示す)の‘L’レベルから‘H’レベルの立ち上がり時に、‘H’レベルへ持ち上げられる。
【符号の説明】
【0176】
1・・・半導体装置
DV1・・・駆動回路
LN・・・信号配線
BSVS、BSVS0−BSVS7・・・昇圧電位供給回路
BSTC・・・昇圧回路
VLUP、WLUP、CAUP・・・昇圧電位ノード配線
INV1、INV2インバータ回路
CAP・・・ブート容量
BTV・・・昇圧電位
SW・・・スイッチ素子
VDD・・・第1電源電圧
VSS・・・第2電源電圧(接地電位)
MARY・・・メモリアレイ
CPU1,CPU2・・・プロセッサユニット
MEM・・・記憶装置
PROM・・・プログラムメモリ
PIP・・・各種ロジック回路(周辺ロジック回路)
IOU・・・入出力ユニット
MC・・・メモリセル
MAT1、MAT2・・・メモリマット
WL[0]、WL[1]、WL[2]、・・・、WL[7]・・・ワード線
/BL[0],BL[0],/BL[1],BL[1]・・・相補ビット線対
CNTC・・・制御回路
RDECD・・・行選択駆動回路
CSELC1、CSELC2・・・列選択回路
IOC1、IOC2・・・入出力制御回路
WTE・・・内部ライトイネーブル信号
RDE・・・内部リードイネーブル信号
SAE・・・内部センスアンプイネーブル信号
D[0]、D[1]・・・データ入力端子
Q[0]、Q[1]・・・データ出力端子
CLK・・・クロック信号
AD[3:0]・・・アドレス信号
CEN・・・チップイネーブル信号
WEN・・・ライトイネーブル信号
BSVSA・・・昇圧電位供給回路アレイ
図1A
図1B
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16A
図16B
図17
図18
図19
図20