特許 6797771 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6797771

(24)【登録日】2020年11月20日

(45)【発行日】2020年12月9日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20201130BHJP

   H01L 29/78 20060101ALI20201130BHJP

   H01L 29/417 20060101ALI20201130BHJP

   H01L 29/41 20060101ALI20201130BHJP

【ＦＩ】

   H01L29/78 301S

   H01L29/50 M

   H01L29/44 L

【請求項の数】9

【全頁数】11

(21)【出願番号】特願2017-178286(P2017-178286)

(22)【出願日】2017年9月15日

(65)【公開番号】特開2019-54157(P2019-54157A)

(43)【公開日】2019年4月4日

【審査請求日】2019年7月30日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】西郡 正人

(72)【発明者】

【氏名】北原 宏良

(72)【発明者】

【氏名】深居 靖史

(72)【発明者】

【氏名】寺田 直純

【審査官】 岩本 勉

(56)【参考文献】

【文献】 特開平０４−２９０４４０（ＪＰ，Ａ）

【文献】 特開平０８−３１６４６４（ＪＰ，Ａ）

【文献】 特開２００７−０１３０８０（ＪＰ，Ａ）

【文献】 特開平０２−２１１６６８（ＪＰ，Ａ）

【文献】 特開２０１４−０３８９２２（ＪＰ，Ａ）

【文献】 特開昭６２−０３３４６９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０００４１２６（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２９／４１７

(57)【特許請求の範囲】

【請求項1】

第１導電形の半導体部分と、
前記半導体部分の上層部分に相互に離隔して設けられた第２導電形の第１半導体層及び第２半導体層と、
前記半導体部分上に設けられたゲート電極と、
前記ゲート電極を貫通し、下部が前記第１半導体層内に配置され、下端が前記第１半導体層に接続された第１コンタクトと、
前記ゲート電極を貫通し、下部が前記第２半導体層内に配置され、下端が前記第２半導体層に接続された第２コンタクトと、
前記第１コンタクトの側面と前記第１半導体層との間、及び、前記第１コンタクトと前記ゲート電極との間に設けられた第１絶縁膜と、
前記第２コンタクトの側面と前記第２半導体層との間、及び、前記第２コンタクトと前記ゲート電極との間に設けられた第２絶縁膜と、
を備えた半導体装置。

【請求項2】

前記半導体部分における前記第１半導体層と前記第２半導体層との間に位置する第１部分、前記第１半導体層における前記第１部分に接した部分、及び、前記第２半導体層における前記第１部分に接した部分を囲む第３絶縁膜と、
前記ゲート電極を囲み、前記第３絶縁膜、前記第１半導体層、及び、前記第２半導体層を貫通した絶縁部材と、
をさらに備えた請求項１記載の半導体装置。

【請求項3】

前記第１絶縁膜、前記第２絶縁膜及び前記絶縁部材は第１絶縁材料からなり、
上方から見て、前記絶縁部材の最小幅は、前記第１コンタクト及び前記第１絶縁膜からなる構造体の最小幅よりも小さい請求項２記載の半導体装置。

【請求項4】

前記第１コンタクト、前記第２コンタクト及び前記絶縁部材の相互間に設けられた層間絶縁膜をさらに備え、
前記第３絶縁膜及び前記層間絶縁膜は、前記第１絶縁材料とは異なる第２絶縁材料からなる請求項３記載の半導体装置。

【請求項5】

前記第１絶縁膜及び前記第２絶縁膜は、前記絶縁部材と一体的に形成されている請求項２〜４のいずれか１つに記載の半導体装置。

【請求項6】

前記第１絶縁膜及び前記第２絶縁膜は、前記絶縁部材から離隔している請求項２〜４のいずれか１つに記載の半導体装置。

【請求項7】

第３コンタクトをさらに備え、
前記ゲート電極は、前記第１絶縁膜、前記第２絶縁膜、及び、前記絶縁部材によって、前記第１半導体層から前記第２半導体層に向かう方向に沿って配列された３つの部分に分割されており、
前記第３コンタクトは、前記第１絶縁膜と前記第２絶縁膜との間に配置された前記部分に接続されている請求項２〜６のいずれか１つに記載の半導体装置。

【請求項8】

前記半導体部分における前記第１半導体層と前記第２半導体層との間に位置するチャネル部分、前記第１半導体層における前記チャネル部分に接した部分、及び、前記第２半導体層における前記チャネル部分に接した部分を囲む第３絶縁膜をさらに備え、
上方から見て、前記第３絶縁膜の内縁は、前記ゲート電極内に配置された請求項１記載の半導体装置。

【請求項9】

前記ゲート電極は、前記半導体部分に含まれる半導体材料と同じ半導体材料を含み、前記半導体部分に含まれる不純物と同じ不純物を含む請求項１〜８のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

アナログ回路を構成するトランジスタは、飽和領域において、ドレイン電流の安定が望まれる場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１１１０４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の目的は、トランジスタの飽和領域において、ドレイン電流が安定な半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１導電形の半導体部分と、前記半導体部分の上層部分に相互に離隔して設けられた第２導電形の第１半導体層及び第２半導体層と、前記半導体部分上に設けられたゲート電極と、前記ゲート電極を貫通し、下部が前記第１半導体層内に配置され、下端が前記第１半導体層に接続された第１コンタクトと、前記ゲート電極を貫通し、下部が前記第２半導体層内に配置され、下端が前記第２半導体層に接続された第２コンタクトと、前記第１コンタクトの側面と前記第１半導体層との間、及び、前記第１コンタクトと前記ゲート電極との間に設けられた第１絶縁膜と、前記第２コンタクトの側面と前記第２半導体層との間、及び、前記第２コンタクトと前記ゲート電極との間に設けられた第２絶縁膜と、を備える。

【図面の簡単な説明】

【0006】

【図1】（ａ）は第１の実施形態に係る半導体装置を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。

【図2】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。

【図3】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。

【図4】横軸にドレイン電圧をとり、縦軸にドレイン電流をとって、本実施形態におけるｎチャネル形トランジスタのＩ−Ｖ特性を示すグラフ図である。

【図5】（ａ）は第２の実施形態に係る半導体装置を示す断面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。

【図6】（ａ）は第３の実施形態に係る半導体装置を示す断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。

【発明を実施するための形態】

【0007】

（第１の実施形態）
以下、第１の実施形態について説明する。
図１（ａ）は本実施形態に係る半導体装置を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
本実施形態に係る半導体装置は、例えば、アナログ回路が形成された半導体装置である。

【0008】

図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられている。シリコン基板１０の上層部分の一部には、導電形がｐ形のｐ形ウェル１１が形成されている。ｐ形ウェル１１には、アクセプタとなる不純物、例えば、ボロン（Ｂ）が含有されている。ｐ形ウェル１１の上層部分には、導電形がｎ形の２つのｎ形層１２及び１３が、相互に離隔して設けられている。ｎ形層１２及び１３には、ドナーとなる不純物、例えば、リン（Ｐ）が含有されている。

【0009】

以下、便宜上、シリコン基板１０の上面に対して平行で且つ相互に直交する２方向のうち、ｎ形層１２とｎ形層１３との配列方向を「Ｘ方向」とし、他の方向を「Ｙ方向」とする。また、Ｘ方向及びＹ方向に対して直交する方向を「Ｚ方向」とする。

【0010】

ｐ形ウェル１１上、ｎ形層１２上及びｎ形層１３上には、ｐ形ウェル１１におけるｎ形層１２とｎ形層１３との間の部分１１ｃ、ｎ形層１２における部分１１ｃに接した部分、ｎ形層１３における部分１１ｃに接した部分を囲むように、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１５が設けられている。ｐ形ウェル１１、ｎ形層１２及びｎ形層１３におけるＳＴＩ１５によって囲まれた部分を、アクティブエリア１６という。上方、すなわちＺ方向から見て、ＳＴＩ１５の内縁１５ｅは、ゲート電極１９内に配置されている。換言すれば、上方から見て、ゲート電極１９の端部はＳＴＩ１５とオーバーラップしている。

【0011】

アクティブエリア１６、及び、ＳＴＩ１５におけるアクティブエリア１６に接する部分上には、例えばシリコン酸化物からなるゲート絶縁膜１８が設けられている。ゲート絶縁膜１８上には、ゲート電極１９が設けられている。ゲート電極１９においては、ポリシリコン部分１９ａと、ポリシリコン部分１９ａの上面上に形成されたサリサイド層１９ｂが設けられている。ポリシリコン部分１９ａは、ポリシリコンを母材とし、シリコンに対してアクセプタとなる不純物、例えば、ボロンを含有する。サリサイド層１９ｂは、金属シリサイドからなる。

【0012】

ｐ形ウェル１１の部分１１ｃ、ｎ形層１２、ｎ形層１３、ゲート絶縁膜１８、及び、ゲート電極１９により、ｎチャネル形トランジスタ２０が形成される。ｎチャネル形トランジスタ２０においては、部分１１ｃがチャネルとなり、ｎ形層１２及び１３がソース及びドレインとなる。シリコン基板１０、ＳＴＩ１５、ゲート絶縁膜１８、並びに、ゲート電極１９上には、層間絶縁膜２１が設けられている。ＳＴＩ１５及び層間絶縁膜２１は、同じ絶縁性材料、例えば、シリコン酸化物（ＳｉＯ）により形成されている。なお、図１（ａ）は、ゲート電極１９の上面を含むＸＹ断面を示す。図１（ａ）においては、図示の便宜上、層間絶縁膜２１は省略されている。後述する図５（ａ）及び図６（ａ）についても同様である。

【0013】

半導体装置１においては、コンタクト２２及び２３が設けられている。コンタクト２２及び２３は、導電性材料、例えば、金属、例えば、タングステン（Ｗ）により形成されている。コンタクト２２及びコンタクト２３は、Ｘ方向において相互に離隔している。コンタクト２２及び２３の形状は、例えば、Ｚ方向に延び、Ｙ方向における長さがＸ方向における長さよりも長い帯状である。コンタクト２２及び２３の上部は層間絶縁膜２１内に配置されており、上端は相互に異なる上層配線（図示せず）に接続されている。また、コンタクト２２及び２３はゲート電極１９及びゲート絶縁膜１８を貫通している。コンタクト２２の下部はｎ形層１２内に配置されている。コンタクト２３の下部はｎ形層１３内に配置されている。

【0014】

コンタクト２２の側面２２ａ上には、絶縁膜２４が設けられている。絶縁膜２４は、コンタクト２２の側面２２ａとｎ形層１２との間、側面２２ａとゲート電極１９との間、側面２２ａと層間絶縁膜２１との間に配置されている。コンタクト２２の下端２２ｂは、ｎ形層１２の上面よりも下方に位置している。下端２２ｂはｎ形層１２と接している。これにより、コンタクト２２は、下端２２ｂを介してｎ形層１２に接続されている。

【0015】

同様に、コンタクト２３の側面２３ａ上には、絶縁膜２５が設けられている。絶縁膜２５は、コンタクト２３の側面２３ａとｎ形層１３との間、側面２３ａとゲート電極１９との間、側面２３ａと層間絶縁膜２１との間に配置されている。コンタクト２３の下端２３ｂは、ｎ形層１３の上面よりも下方に位置している。下端２３ｂはｎ形層１３と接している。これにより、コンタクト２３は、下端２３ｂを介してｎ形層１３に接続されている。

【0016】

また、半導体装置１においては、絶縁部材としてのＤＴＩ（Deep Trench Isolation）２７が設けられている。絶縁膜２４、絶縁膜２５及びＤＴＩ２７は、ＳＴＩ１５及び層間絶縁膜２１とは異なる絶縁性材料、例えば、シリコン窒化物（ＳｉＮ）により形成されている。なお、絶縁膜２４、絶縁膜２５及びＤＴＩ２７は、ＳＴＩ１５及び層間絶縁膜２１と同じシリコン酸化物（ＳｉＯ）により形成されていてもよい。

【0017】

Ｚ方向から見て、ＤＴＩ２７の形状はｎチャネル形トランジスタ２０を囲む略枠状である。すなわち、Ｚ方向から見て、ゲート電極１９、ゲート絶縁膜１８、コンタクト２２及び絶縁膜２４、コンタクト２３及び絶縁膜２５、並びに、アクティブエリア１６は、ＤＴＩ２７の内側に配置されている。ＤＴＩ２７は、層間絶縁膜２１、ＳＴＩ１５、ｎ形層１２及びｎ形層１３を貫通し、その下端はｐ形ウェル１１内に位置している。従って、ＤＴＩ２７の下端は、ＳＴＩ１５の下端よりも下方に位置し、コンタクト２２の下端２２ｂ及びコンタクト２３の下端２３ｂよりも下方に位置している。ＤＴＩ２７により、ｎチャネル形トランジスタ２０は、周囲から電気的に分離されている。

【0018】

また、Ｚ方向から見て、ＤＴＩ２７の最小幅Ｗ１は、コンタクト２２及び絶縁膜２４からなる構造体の最小幅Ｗ２、並びに、コンタクト２３及び絶縁膜２５からなる構造体の最小幅Ｗ３よりも小さい。すなわち、Ｗ１＜Ｗ２、且つ、Ｗ１＜Ｗ３である。

【0019】

ＤＴＩ２７は、コンタクト２２のＹ方向両側及びコンタクト２３のＹ方向両側において内側に突出し、絶縁膜２４及び絶縁膜２５に到達している。ＤＴＩ２７は、絶縁膜２４及び２５と一体的に形成されている。これにより、絶縁膜２４、絶縁膜２５、ＤＴＩ２７は、ゲート電極１９を、Ｘ方向に沿って配列された３つの部分に分断している。

【0020】

層間絶縁膜２１内におけるゲート電極１９上の一部には、コンタクト２９が設けられている。コンタクト２９の下端は、ゲート電極１９の３つの部分のうち、絶縁膜２４と絶縁膜２５との間に配置された部分に接続されている。
なお、本実施形態においては、ｎチャネル形トランジスタ２０が形成されている例を示したが、ｐ形ウェル１１、ｎ形層１２及びｎ形層１３の導電形は逆でもよく、ｐチャネル形トランジスタが形成されていてもよい。

【0021】

次に、本実施形態に係る半導体装置の製造方法について説明する。
図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図であり、図１（ｂ）に相当する断面を示す。

【0022】

先ず、図２（ａ）に示すように、シリコン基板１０の上層部分の一部にＳＴＩ１５を形成し、ｐ形ウェル１１を形成し、ｐ形ウェル１１の上層部分の一部にｎ形層１２及び１３を形成する。次に、シリコン基板１０上及びＳＴＩ１５上に、ゲート絶縁膜１８を形成し、その上に、ポリシリコンを堆積させて、上面をサリサイド化させることにより、ゲート電極１９を形成する。次に、ゲート電極１９に、アクセプタとなる不純物、例えば、ボロンをイオン注入する。次に、シリコン基板１０上の全面にシリコン酸化物を堆積させることにより、層間絶縁膜２１を形成する。

【0023】

次に、層間絶縁膜２１に対して、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、層間絶縁膜２１を貫通し、ゲート電極１９に到達する開口部４１と、層間絶縁膜２１及びＳＴＩ１５を貫通し、ｎ形層１２及び１３に到達する開口部４２が形成される。開口部４１の形状は、Ｙ方向に延びるトレンチ状とし、開口部４２の形状は、ゲート電極１９を囲む枠状とする。開口部４２の幅は、開口部４１の幅よりも狭くする。開口部４１及び４２により、ゲート電極１９及びゲート絶縁膜１８がＸ方向に沿って３つに分断される。

【0024】

この異方性エッチングは、シリコン酸化物のエッチング速度がシリコンのエッチング速度よりも高くなるような条件で行う。これにより、シリコン酸化物からなる層間絶縁膜２１及びＳＴＩ１５は、シリコンからなるｎ形層１２及び１３、ゲート電極１９よりも、優先的にエッチングされる。この結果、開口部４２は開口部４１よりも深くなる。

【0025】

次に、図２（ｂ）に示すように、選択性が低い条件で、ＲＩＥ等の異方性エッチングを施す。これにより、開口部４１及び４２が下方に延伸する。この結果、開口部４１はゲート電極１９及びゲート絶縁膜１８を貫通し、下端がｎ形層１２内及びｎ形層１３内に到達する。一方、開口部４２はｎ形層１２及び１３を貫通し、下端がｐ形ウェル１１内に到達する。

【0026】

次に、図３（ａ）に示すように、シリコン窒化物を堆積させて、全面にシリコン窒化膜４３を形成する。シリコン窒化膜４３の厚さは、開口部４１内は埋め切らず、開口部４２内を埋め切るような厚さとする。シリコン窒化膜４３は、開口部４１の内面上に形成される。

【0027】

次に、図３（ｂ）に示すように、上方からＲＩＥ等の異方性エッチングを施して、シリコン窒化膜４３をエッチバックする。これにより、層間絶縁膜２１の上面上、及び、開口部４１の下面上からシリコン窒化膜４３が除去される。シリコン窒化膜４３における開口部４１の側面上に残留した部分が、絶縁膜２４及び２５となる。一方、開口部４２はシリコン窒化膜４３によって埋め込まれているため、開口部４２内のシリコン窒化膜４３はほとんどエッチバックされずに残留し、ＤＴＩ２７となる。

【0028】

次に、図１（ａ）及び（ｂ）に示すように、層間絶縁膜２１にゲート電極１９に達するコンタクトホールを形成する。次に、例えばタングステンを堆積させて、エッチバックすることにより、開口部４１内における絶縁膜２４に囲まれた部分にコンタクト２２を形成し、開口部４１内における絶縁膜２５に囲まれた部分にコンタクト２３を形成し、コンタクトホール内にゲート電極１９に接続されるコンタクト２９を形成する。このようにして、本実施形態に係る半導体装置１が製造される。

【0029】

次に、本実施形態の効果について説明する。
図４は、横軸にドレイン電圧をとり、縦軸にドレイン電流をとって、本実施形態におけるｎチャネル形トランジスタのＩ−Ｖ特性を示すグラフ図である。

【0030】

例えば、ある種のアナログ回路に用いるトランジスタのＩ−Ｖ特性は、理想的には、図４の線Ｌ１が示すように、ドレイン電圧がゼロから所定の電圧Ｖ_０までの非飽和領域にあるときは、ドレイン電圧を増加させるほどドレイン電流が増加し、ドレイン電圧が所定の電圧Ｖ_０よりも高い飽和領域にあるときは、ドレイン電流は一定値Ｉ_０で安定することが好ましい。

【0031】

しかしながら、実際には、ドレイン電圧を高くすると、チャネルとドレインとの界面でホットキャリアが発生し、このホットキャリアに起因したサブ電流Ｉ_ｓｕｂがソース・ドレイン間に流れてしまう。このため、図４の線Ｌ２に示すように、飽和領域であっても、ドレイン電圧が高くなるほど、ドレイン電流は大きくなってしまう。

【0032】

そこで、本実施形態においては、図１（ｂ）に示すように、コンタクト２２及び２３を、ｎチャネル形トランジスタ２０のソース・ドレインとなるｎ形層１２内及びｎ形層１３内まで延伸させると共に、コンタクト２２の側面を絶縁膜２４で覆い、コンタクト２３の側面を絶縁膜２５で覆っている。これにより、コンタクト２２は、その下端２２ｂにおいてｎ形層１２に接続され、コンタクト２３は、その下端２３ｂにおいてｎ形層１３に接続される。経路４０をＺ方向に沿って延ばすことにより、ｎチャネル形トランジスタ２０のＸ方向におけるサイズを縮小することができる。

【0033】

この結果、図１（ｂ）に示すように、ドレイン電流の経路４０の一部がＺ方向に延びるため、経路４０が長くなり、ｎ形層１２内及びｎ形層１３内における経路４０の抵抗が増加する。この結果、仮にホットキャリアが発生しても、経路４０の抵抗によって電圧降下し、サブ電流Ｉ_ｓｕｂが減少する。これにより、図４の線Ｌ３に示すように、飽和領域において、ドレイン電流のドレイン電圧依存性が低下し、ドレイン電流が安定する。

【0034】

また、ＳＴＩ１５の厚さは、半導体装置１全体の設計によって決定されるため、ｎチャネル形トランジスタ２０の要請のみに基づいて選択することは困難であるが、コンタクト２２及び２３の深さは、比較的自由に選択することができる。コンタクト２２及び２３の深さを選択することにより、経路４０の抵抗を任意の値に調整することができる。

【0035】

また、本実施形態においては、ゲート電極１９を絶縁膜２４及び２５並びにＤＴＩ２７によって３つの部分に分割し、そのうちの中央の部分にのみ、コンタクト２９を介してゲート電位を印加する。このため、ゲート電極１９の実効的な面積が小さくなり、ゲート−ドレイン間の容量が減少する。

【0036】

また、本実施形態に係る半導体装置１においては、図１（ａ）及び（ｂ）に示すように、ゲート電極１９を、アクティブエリア１６の直上域の全体に形成すると共に、ゲート電極１９の端部をＳＴＩ１５上に形成している。これにより、ゲート電極１９をＳＴＩ１５にオーバーラップさせている。この結果、図２（ａ）に示す工程において、ゲート電極１９に不純物をイオン注入する際に、ゲート電極１９の側方においてシリコン基板１０が露出しないため、不純物がｎ形層１２及び１３内に混入することを抑制できる。このため、ゲート電極１９に対して不純物を注入する際に、不純物の注入領域を厳密に制御する必要がない。これにより、例えば、ゲート電極１９の導電形を、ｎ形層１２及び１３の導電形とは逆のｐ形とすることが容易になる。ゲート電極の導電形をソース・ドレインの導電形に対して逆にすることにより、１／ｆノイズを低減することができる。

【0037】

更に、ゲート電極１９とＳＴＩ１５とがオーバーラップしているため、図２（ａ）に示す工程において、ゲート電極１９の上面をサリサイド化する際に、ゲート電極１９の側方においてシリコン基板１０が露出しない。このため、シリコン基板１０のサリサイド化を抑制するためのサリサイドブロックが不要となり、工程が簡略化されると共に、ゲート電極１９の上面全体にサリサイドを形成することができる。

【0038】

更にまた、図２（ａ）及び（ｂ）に示す工程において、開口部４１をゲート電極１９の直上域に形成し、開口部４２をＳＴＩ１５の直上域に形成することにより、同じエッチング工程において、開口部４２を開口部４１よりも深く形成することができる。また、開口部４２を開口部４１よりも狭く形成することにより、図３（ａ）及び（ｂ）に示す工程において、シリコン窒化膜４３を開口部４１の底面上から除去しつつ、開口部４２内のほぼ全体に残留させることができる。この結果、経路４０の抵抗を調整するためのコンタクト２２及び２３と、ｎチャネル形トランジスタ２０を周囲から電気的に分離するためのＤＴＩ２７とを、同じ工程で同時に形成することができる。

【0039】

（第２の実施形態）
次に、第２の実施形態について説明する。
図５（ａ）は本実施形態に係る半導体装置を示す断面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。

【0040】

図５（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１（ａ）及び（ｂ）参照）と比較して、コンタクト２２及び２３がそれぞれ複数本設けられており、絶縁膜２４は各コンタクト２２の周囲に設けられ、絶縁膜２５は各コンタクト２３の周囲に設けられている点が異なっている。また、ＤＴＩ２７は、絶縁膜２４及び２５から離隔している。このため、ゲート電極１９は分断されていない。

【0041】

本実施形態によれば、図２（ａ）に示す工程において、開口部４１をトレンチ状ではなくホール状に形成することができるため、開口部４１の形成が容易である。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。

【0042】

（第３の実施形態）
次に、第３の実施形態について説明する。
図６（ａ）は本実施形態に係る半導体装置を示す断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。

【0043】

図６（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置３は、前述の第２の実施形態に係る半導体装置２（図５（ａ）及び（ｂ）参照）と比較して、ゲート電極１９におけるＸ方向両側の端縁１９ｅを、ＳＴＩ１５のＸ方向両側の内縁１５ｅよりも内側に配置している。

【0044】

本実施形態によれば、前述の第２の実施形態と比較して、ゲート電極１９の面積が小さいため、ゲート−ドレイン間の容量が小さくなる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第２の実施形態と同様である。

【0045】

以上説明した実施形態によれば、トランジスタの飽和領域において、ドレイン電流が安定な半導体装置を実現することができる。

【0046】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。

【符号の説明】

【0047】

１、２、３：半導体装置
１０：シリコン基板
１１：ｐ形ウェル
１１ｃ：部分
１２、１３：ｎ形層
１５：ＳＴＩ
１５ｅ：内縁
１６：アクティブエリア
１８：ゲート絶縁膜
１９：ゲート電極
１９ａ：ポリシリコン部分
１９ｂ：サリサイド層
１９ｅ：端縁
２０：ｎチャネル形トランジスタ
２１：層間絶縁膜
２２：コンタクト
２２ａ：側面
２２ｂ：下端
２３：コンタクト
２３ａ：側面
２３ｂ：下端
２４、２５：絶縁膜
２７：ＤＴＩ
２９：コンタクト
４０：経路
４１、４２：開口部
４３：シリコン窒化膜
Ｗ１、Ｗ２、Ｗ３：最小幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】