特許第6800815号(P6800815)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6800815
(24)【登録日】2020年11月27日
(45)【発行日】2020年12月16日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/822 20060101AFI20201207BHJP
   H01L 27/04 20060101ALI20201207BHJP
   H01L 21/82 20060101ALI20201207BHJP
【FI】
   H01L27/04 P
   H01L27/04 V
   H01L21/82 F
【請求項の数】13
【全頁数】12
(21)【出願番号】特願2017-125211(P2017-125211)
(22)【出願日】2017年6月27日
(65)【公開番号】特開2019-9345(P2019-9345A)
(43)【公開日】2019年1月17日
【審査請求日】2019年11月8日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール特許業務法人
(72)【発明者】
【氏名】橋本 ちえみ
(72)【発明者】
【氏名】矢山 浩輔
(72)【発明者】
【氏名】常野 克己
(72)【発明者】
【氏名】松▲崎▼ 智一
【審査官】 市川 武宜
(56)【参考文献】
【文献】 特開2004−040009(JP,A)
【文献】 特開2012−138870(JP,A)
【文献】 特開2013−143521(JP,A)
【文献】 国際公開第2012/073307(WO,A1)
【文献】 特開2014−096448(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/822
H01L 21/82
H01L 27/04
(57)【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に形成され、少なくとも第1の配線層及び第2の配線層を含む複数の配線層を有し、
前記複数の配線層において抵抗素子が形成されており、
前記抵抗素子は、前記第1の配線層に形成される第1導電層、前記第2の配線層に形成される第2導電層及び前記第1導電層と前記第2導電層とを接続する層間導電層の繰り返しパターンを有し、
前記第1の配線層において、前記第1導電層の長手方向を第1の方向とし、前記第1の方向と垂直な方向を第2の方向とするとき、前記抵抗素子に含まれる複数の前記層間導電層は、前記第1の方向及び前記第2の方向にマトリクス状に配列されている半導体装置。
【請求項2】
請求項1において、
前記層間導電層の抵抗値は、前記第1導電層の抵抗値と前記第2導電層の抵抗値の和よりも大きい半導体装置。
【請求項3】
請求項1において、
前記層間導電層は、前記第1導電層と前記第2導電層との間に形成される金属層もしくはポリシリコン層を含む半導体装置。
【請求項4】
請求項1において、
前記複数の配線層は、前記第1の配線層と前記第2の配線層との間に第3の配線層を有し、
前記層間導電層は、前記第3の配線層に形成される台座と、前記第1導電層と前記台座とを接続する第1ビアと、前記第2導電層と前記台座とを接続する第2ビアとを有する半導体装置。
【請求項5】
請求項4において、
前記第1ビア及び前記第2ビアは、TiN層にW層が埋め込まれた埋め込み層が形成されている半導体装置。
【請求項6】
請求項において、
前記抵抗素子に含まれる隣接する前記層間導電層同士は、半導体装置におけるビアの最小間隔で配置される半導体装置。
【請求項7】
請求項1において、
複数の前記抵抗素子を用いたトリミング回路を有する半導体装置。
【請求項8】
半導体基板と、
前記半導体基板上に形成される複数の配線層と、
前記複数の配線層において形成された抵抗素子を含むトリミング回路とを有し、
前記複数の配線層は、少なくとも第1の配線層及び第2の配線層を含み、
前記抵抗素子は、前記第1の配線層に形成される第1導電層、前記第2の配線層に形成される第2導電層及び前記第1導電層と前記第2導電層とを接続する層間導電層の繰り返しパターンを有し、
前記第1の配線層において、前記第1導電層の長手方向を第1の方向とし、前記第1の方向と垂直な方向を第2の方向とするとき、前記抵抗素子に含まれる複数の前記層間導電層は、前記第1の方向及び前記第2の方向にマトリクス状に配列されている半導体装置。
【請求項9】
請求項において、
前記トリミング回路は、直列接続される複数の前記抵抗素子と、複数の前記抵抗素子のそれぞれに対して並列に接続されるスイッチとを有する半導体装置。
【請求項10】
請求項において、
前記層間導電層の抵抗値は、前記第1導電層の抵抗値と前記第2導電層の抵抗値の和よりも大きい半導体装置。
【請求項11】
請求項において、
前記層間導電層は、前記第1導電層と前記第2導電層との間に形成される金属層もしくはポリシリコン層を含む半導体装置。
【請求項12】
請求項において、
前記複数の配線層は、前記第1の配線層と前記第2の配線層との間に第3の配線層を有し、
前記層間導電層は、前記第3の配線層に形成される台座と、前記第1導電層と前記台座とを接続する第1ビアと、前記第2導電層と前記台座とを接続する第2ビアとを有する半導体装置。
【請求項13】
請求項において、
前記抵抗素子に含まれる隣接する前記層間導電層同士は、半導体装置におけるビアの最小間隔で配置される半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、抵抗素子を用いたトリミング回路を有する半導体装置に関する。
【背景技術】
【0002】
半導体装置に発振回路が設けられている場合、一般的に発振回路の周波数特性をトリミングするためのトリミング回路が設けられる。トリミング回路は抵抗を有しており、この抵抗の抵抗値を調整することにより、半導体装置(チップ)ごとに発振回路の発振周波数を所望の値に設定することができる。トリミング回路に用いられる抵抗素子として、トランジスタ等の回路素子を形成する際に使用される多結晶シリコン抵抗が知られている。多結晶シリコン抵抗は、半導体装置の製造工程を複雑化させることなく形成でき、その抵抗率も高く小面積で高い抵抗を実現できる点で優れているが、モールドパッケージプロセス後に抵抗値が変動することが知られている。これはシリコンチップ上の抵抗素子(多結晶シリコン抵抗)がモールド樹脂からの応力を受けて、形状変化や圧電効果等により抵抗値の変動が生じるものである。特許文献1は、多結晶シリコン抵抗がモールド樹脂から受ける応力を極力小さくするため、多結晶シリコン抵抗を配置する場所を特定する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2013−229509号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1によれば、多結晶シリコン抵抗のウェハ状態(トリミング完了状態)からモールドパッケージプロセス終了後の多結晶シリコン抵抗の抵抗変動率を概ね±0.5%以内に抑えることをターゲットとしている。しかしながら、近年トリミング回路に求められる精度は高くなっており、抵抗変動率を可能な限り低下させることが望ましい。また、特許文献1開示の技術では、多結晶シリコン抵抗を配置できる場所が制約されるため、レイアウトの自由度が低くならざるを得ない。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
トリミング回路に適した抵抗素子として、複数の配線層に形成され、半導体基板面に対して垂直方向を主抵抗とする抵抗素子を実現する。
【発明の効果】
【0007】
モールドパッケージプロセス終了後の抵抗変動率の小さな抵抗を実現できる。
【図面の簡単な説明】
【0008】
図1】半導体装置のブロック図である。
図2】発振回路の回路図である。
図3】抵抗素子の概念図である。
図4】抵抗素子の実装例である。
図5A】抵抗素子の回路図である。
図5B】抵抗素子のレイアウト(上面図)である。
図6A】抵抗素子を用いたトリミング回路の回路図である。
図6B】トリミング回路のレイアウト(上面図)である。
図7】救済フローである。
図8】抵抗素子のパッケージ応力に対する特性変動率を示す図である。
図9】パッケージ応力のチップ内分布を示す図である。
図10】リニアソレノイド駆動回路である。
【発明を実施するための形態】
【0009】
以下、図面を参照しながら、実施の形態について説明する。まず、図1に本実施例に係る半導体装置1のブロック図を示す。半導体装置1の基板上にはトランジスタ等の能動素子、抵抗やコンデンサ等の受動素子が形成される。半導体装置1にはこれらの素子を用いて、各種の機能ブロックが形成される。図1には機能ブロックの例として、CPU(中央処理装置)2、RAM3、周辺IP4、不揮発メモリ5を示している。周辺IPとしては、例えばA/D変換器のようなものが挙げられる。これらの機能ブロック間ではバス10を介して、アドレスやデータがやり取りされる。クロック発生回路7はオンチップオシレータ8の発振信号からクロックを生成し、これらの機能クロックに分配する。オンチップオシレータ8は抵抗9を有している。抵抗9の抵抗値は所定の値に調整されており、半導体装置1ごとにオンチップオシレータ8の発振周波数は所望の値に設定される。トリミングに必要なトリミングコードは不揮発メモリ5またはRAM3に書き込まれており、レジスタ6を経由して読み出されたトリミングコードに基づき、抵抗9の抵抗値が所定の値に調整される。
【0010】
図2にオンチップオシレータ8の一例である発振回路の回路図を示す。発振回路は、トリミング回路20、定電流生成回路21、コンデンサ22,23、容量駆動回路24,25、コンパレータ26,27、ラッチ回路28を有する。容量駆動回路24は、ソース・ドレイン経路が直列接続されるPMOSトランジスタ31及びNMOSトランジスタ32を有する。NMOSトランジスタ32のソースは接地端子に接続され、ドレインはPMOSトランジスタ31のドレインに接続される。PMOSトランジスタ31のドレインとNMOSトランジスタ32のドレインとの接続点が容量駆動回路24の出力ノードであり、コンデンサ22が接続されている。PMOSトランジスタ31のソースには、定電流生成回路21が出力する出力電流Ir0×mが入力される。なお、定電流生成回路21のPMOSトランジスタ41のソース・ドレイン経路を流れる電流がIr0であり、定電流生成回路21のPMOSトランジスタ42(43)のトランジスタサイズはPMOSトランジスタのトランジスタサイズのm倍となっている。このため、PMOSトランジスタ31のソースには出力電流Ir0×mが入力されることになる。PMOSトランジスタ31のゲートとNMOSトランジスタ32のゲートとは共通接続されており、ラッチ回路28の出力信号Qが入力される。コンデンサ22は、容量駆動回路24の出力ノードと接地端子との間に接続されることにより、容量駆動回路24の出力ノードには、コンデンサ22に蓄積された電荷量に応じて電圧が生成される。その出力ノードにコンデンサ23が接続される容量駆動回路25も同様であり、詳細な説明は省略するが、PMOSトランジスタ33のゲートとNMOSトランジスタ34のゲートとは共通接続されており、ラッチ回路28の出力信号QNが入力されている。
【0011】
コンパレータ26の非反転入力端子(+)には発振基準電圧VREFが入力され、反転入力端子(−)には容量駆動回路24の出力ノード電圧VCP0が入力される。コンパレータ26は、発振基準電圧VREFと出力ノード電圧VCP0との大小関係に応じてセット信号Sの論理レベルを切り換える。具体的には、コンパレータ26は、出力ノード電圧VCP0が発振基準電圧VREFよりも大きな場合、セット信号Sをハイレベルとし、出力ノード電圧VCP0が発振基準電圧VREFよりも小さな場合、セット信号Sをロウレベルとする。リセット信号Rの論理レベルを切り換えるコンパレータ27も同様であり、詳細な説明は省略するが、コンパレータ27の非反転入力端子(+)には発振基準電圧VREFが入力され、反転入力端子(−)には容量駆動回路25の出力ノード電圧VCP1が入力される。
【0012】
なお、コンパレータ26(27)は、出力するセット信号S(リセット信号R)の論理レベルを安定的に切り換えるためにヒステリシスコンパレータであることが好ましい。ヒステリシスコンパレータは、ヒステリシス幅をdhとすると、出力ノード電圧VCP0(VCP1)>発振基準電圧VREFとなる場合にセット信号S(リセット信号R)をロウレベルからハイレベルに切り換え、出力ノード電圧VCP0(VCP1)+dh<発振基準電圧VREFとなった場合にセット信号S(リセット信号R)をハイレベルからロウレベルに切り換える。
【0013】
抵抗9は、定電流生成回路21のPMOSトランジスタ41のソース・ドレイン経路と直列に接続されている。抵抗9の抵抗値は、トリミング回路20により調整される。トリミング回路20にはレジスタ6に記憶されているトリミングコードが入力され、トリミングコードに応じて抵抗9の抵抗値が調整されることにより、PMOSトランジスタ41のソース・ドレイン経路を流れる電流量Ir0が調整される。これにより、出力されるクロックの周波数が調整される。
【0014】
図3に本実施例における抵抗9に用いられる抵抗素子の概念図を示す。抵抗素子は半導体装置の配線層に形成される。半導体素子が形成される半導体基板表面をXY面とし、XY面に垂直な方向をZ方向とする。抵抗素子は、それぞれX方向またはY方向に延在する下層導電層51及び上層導電層52、両端がそれぞれ下層導電層51及び上層導電層52に接続され、Z方向に延在する層間導電層53を有し、下層導電層51、層間導電層53及び上層導電層52は直列接続されている。
【0015】
ここで、抵抗素子の抵抗値をRとし、抵抗素子がk+1個の下層導電層51、k個の上層導電層52及び2k個の層間導電層53が直列接続されているとする。また、1つの下層導電層51の抵抗値をRxy_lower、1つの上層導電層52の抵抗値をRxy_upper、1つの層間導電層53の抵抗値をRzとする。このとき、抵抗素子の抵抗値Rは(数1)で表される。
R=(k+1)×Rxy_lower+2k×Rz+k×Rxy_upper (数1)
これは、抵抗素子が上層導電層52で他素子と接続された場合の式である。同様に、下層導電層51で他素子と接続された場合には(数2)で表される。
R=k×Rxy_lower+2k×Rz+(k+1)×Rxy_upper (数2)
また、抵抗素子のZ方向成分が主抵抗とされるため、
Rz>Rxy_lower+Rxy_upper (数3)
(数3)の関係が成立するものとする。後述するように、配線層に形成されZ方向成分を主抵抗とする本実施例の抵抗素子はモールドパッケージプロセスによって半導体基板に生じる応力の影響をほとんど受けない。このため、本実施例の抵抗素子の配置位置には制限がなく、また、抵抗素子が所望の抵抗値になるよう下層導電層51、層間導電層53及び上層導電層52を直列接続すればよく、個々の導電層の配置や個数についても制限はない。
【0016】
図4に抵抗素子の実装例を示す。図には図3の抵抗素子を半導体装置に実装した場合の上面図と断面図とを示している。本実装例においては、半導体装置に形成されている配線層の構造を抵抗素子に利用する。下層導電層51は配線層M1にて形成し、上層導電層52は配線層M4にて形成し、層間導電層53はビアV1〜V3及び配線層M2,M3にて形成する。層間導電層53を複数の導電層で形成するのは、層間導電層53の抵抗値をできるだけ大きくとり、かつ通常の配線層と同じプロセスで形成するためである。層間導電層53aは、直列接続されるビア61、配線層M2に形成される台座62、ビア63、配線層M3に形成される台座64、ビア65で構成されている。このように層間導電層53を実装することにより、半導体装置の配線プロセスに変更を加えることなく、抵抗素子を形成することが可能になる。
【0017】
例えば、配線層M1はW(主導電層)/TiN、配線層M2〜M4はTiN/AlCu(主導電層)/TiN/Tiの積層膜で形成できる。また、ビアV1〜V3は、Ti層71、TiN層72を堆積した上にW層73を埋め込んだ構造とされており、ビアの抵抗値は主にW層とTiN層との間の接触抵抗に依っている。なお、本例は一例であり、使用する配線層は配線層M1〜M4に限定されるものではなく、少なくとも2層の配線層と当該2層の配線層を接続するビアの埋込み層により実現できる。また、ビアの埋込み層や配線層M2及び配線層M3に形成する台座は上述のものに限られず、ポリシリコンなどの他の抵抗材料を用いることも可能である。さらに、通常、ビアV1〜V3は層間絶縁膜に空けたコンタクトホールに金属を埋め込むことで形成されるが、ビアV1〜V3の何れかを予め金属やポリシリコン等の抵抗材料を積層して、その間を絶縁層で埋めることで形成することも可能である。
【0018】
このように本実施例における抵抗9は配線層の構造を利用して形成するため、抵抗素子を構成する個々の導電層の抵抗値は比較的に小さい。このため、抵抗素子として直列接続する導電層を多くとることにより所望の抵抗値を実現する必要がある。図5Aは抵抗素子91を回路図にて示したものである。抵抗素子91は下層導電層、層間導電層及び上層導電層の繰り返しパターンで形成されるので、この繰り返しパターンの1単位を疑似的に単位抵抗81としてここでは表記している。図5B図5Aをレイアウト(上面図)として示したものである。直列接続した単位抵抗をつづら折りにしてコンパクトに配置している。小面積でできるだけ高抵抗な抵抗を実現するには層間導電層をできる限り密に配置することが望ましい。このため、図5Bのレイアウトでは抵抗素子91を形成する領域には、X方向(ここでは、上層導電層及び下層導電層の長手方向をX方向としている)、Y方向にマトリクス状に層間導電層を形成するビアを敷き詰め、層間導電層を下層導電層及び上層導電層により接続するようレイアウトしている。また、隣接する層間導電層同士は半導体装置(チップ)におけるレイアウトルールに定められるビアの最小間隔となるように配置することが望ましい。さらに、図5Bの例では、上層導電層、下層導電層ともにX方向を長手方向としている(折り返し部分に配置された上層導電層を除く)が、例えば上層導電層の長手方向をX方向、下層導電層の長手方向をY方向としてジグザグ状に接続し、これをさらにつづら折りにしたレイアウトも可能である。
【0019】
図6Aに本実施例の抵抗素子91を用いたトリミング回路20の回路図を示す。トリミング回路20は直列接続されるN個の抵抗素子91と、抵抗素子91−i(i=1〜N)をバイパスするため、抵抗素子91−iと並列に設けられるバイパススイッチ92−i(i=1〜N)とを有している。抵抗素子91は図5Aに示したように直列接続される単位抵抗81により構成されている。トリミング回路20のバイパススイッチ92−iのON/OFFはトリミングコードに応じて決定されることにより、トリミング回路20の抵抗は所望の抵抗値に設定され、抵抗値に応じた電位がノードNFに現れる。なお、本実施例の抵抗素子91は直列数が多いため、例えば不導通による不良により、歩留まりが悪化するおそれがある。このため、製造不良の生じた抵抗素子91−iに対しては対応するバイパススイッチ92−iを常時ONとしておくことにより、歩留まり劣化を防止することができる。
【0020】
図6B図6Aに示したトリミング回路20のレイアウト(上面図)を示す。抵抗素子91−i(i=1〜N)のレイアウトは図5Bに示したレイアウトと同じである。図6B中の配線93W、配線94W、配線95W、配線96Wは、それぞれ図6A中のノード93、ノード94、ノード95、ノード96に相当する。バイパススイッチの構成について、バイパススイッチ92−1を例に説明する。バイパススイッチは導通時の抵抗を低抵抗とすることが望ましいため、櫛歯形状のゲート電極102が半導体基板上に形成されている拡散領域101上に形成されている。ドレイン電極103は配線93Wとコンタクト(図示せず)により接続されるとともに、拡散領域101の高濃度領域(ドレイン領域、図示せず)に接続されている。一方、拡散領域101上において、ソース電極104はゲート電極102を対称軸としてドレイン電極103と対向する位置に配置され、配線94Wとコンタクト(図示せず)により接続されるとともに、拡散領域101の高濃度領域(ソース領域、図示せず)に接続されている。
【0021】
図7にトリミング回路20の救済フローを示す。先に述べたように製造不良の生じた抵抗素子91が存在する場合には、対応するバイパススイッチ92を常時ONとしてあらかじめトリミング抵抗から除くことにより、歩留まりの低下を抑えるものである。図7のフローでは製造不良の生じた抵抗素子が1つまでであればトリミング回路20を救済するものである。また、制御テーブル110は抵抗素子91の2番目の抵抗素子2(91−2)に不良があった場合を例として、繰り返し回数iにおけるバイパススイッチSW_i(i=1〜N)のON(1)/OFF(0)制御を示したものである。まずi=0とし(S111)、このときはすべてのバイパススイッチSWをOFFとする(S112)。このときのトリミング回路20の抵抗値(すなわち、抵抗素子1〜Nの抵抗値の総和)が期待値の範囲内であれば(S113)、抵抗素子1〜Nすべてが正常であるという情報をメモリに書き込む(S114)。一方、抵抗素子1〜Nの抵抗値の総和が期待値の範囲を超えていれば(S113)、抵抗素子1〜Nには不良な抵抗素子が含まれているということになる。そこで、iの値をインクリメントし(S115)、バイパススイッチSWのON(1)/OFF(0)を制御テーブル110にしたがって行う(S116)。繰り返し回数iにおけるトリミング回路20の抵抗値が期待値の範囲内であれば(S117)、抵抗素子iが不良な抵抗素子であったとして、バイパススイッチSW_iを常時ONとする情報をメモリに書き込む(S118)。なお、ステップS117の期待値はN−1個の抵抗の総和に対する期待値であり、ステップS113の期待値とは値を異ならせておく。一方、抵抗の抵抗値が期待値の範囲をなお超えていれば(S117)、抵抗素子iは正常な抵抗素子であったとして、バイパススイッチSW_iをOFFとする情報をメモリに書き込む(S119)。繰り返し数iがNに達するまで、iの値をインクリメントし(S115)、トリミング回路20の抵抗値の判定を繰り返す。もし、2以上の抵抗素子が不良である場合には、繰り返し数iがNに達しても不良な抵抗素子は特定できない結果となるため、トリミング回路20は救済不可能な不良と判断できる。
【0022】
図7のフローによりトリミング回路20における製造不良の生じた抵抗素子に対応するバイパススイッチは常時ONに設定され、正常な抵抗素子に対応するバイパススイッチをOFFに設定する情報が半導体装置の不揮発メモリまたはRAMに格納される。ユーザ使用時にこの情報を読み込むことにより(S122)、トリミングに使用する正常な抵抗素子を設定することができる(S123)。
【0023】
なお、図7のステップS117において抵抗値が期待値の範囲内になれば、当該抵抗素子iのみが不良であるとわかるため、この段階でフローを終了するようにしてもよい。また、抵抗素子それぞれの不良を判定する観点からは抵抗素子ごとの抵抗値を計測することも可能であるが、図7の制御テーブル110のようにバイパススイッチのON(1)/OFF(0)を制御して救済を実施することで、実際にトリミング回路20を使用する状態での抵抗値により判定でき、より救済フローの信頼性を高めることができる。
【0024】
図8に抵抗素子のパッケージ応力に対する特性変動率を示す。黒丸が本実施例の抵抗素子であり、白丸が比較例として示したP型多結晶シリコン抵抗である。パッケージによりチップ中央部では250MPa以上の大きな応力がかかる。チップの複数の場所に本実施例の抵抗素子と比較例としてのP型多結晶シリコン抵抗を形成し、抵抗を形成した場所(基板)に生じた応力を横軸に、パッケージ前後の抵抗値変動率を縦軸に実測して示したものである。この結果、本実施例の抵抗素子ではチップのどの場所に形成しても抵抗の変動率が0.2%未満に抑えられることが分かった。
【0025】
これは図9にパッケージ応力のチップ内分布を示す図である。グラフ140は、チップ130の中心を原点とし、原点からチップの縁までX軸上の矢印131に沿って、モールドすることにより発生するX方向パッケージ応力、Y方向パッケージ応力、Z方向パッケージ応力をシミュレーションにより求め、グラフ化したものである。グラフ140において、X方向に生じるパッケージ応力が波形141、Y方向に生じるパッケージ応力が波形142、Z方向に生じるパッケージ応力が波形143である。シミュレーションからは、チップのほぼ全領域においてX方向、Y方向ともに強い圧縮応力が生じているのに対して、チップのほぼ全領域においてZ方向には応力が生じていないという結果が得られた。これにより、本実施例の抵抗素子においてはパッケージの前後において抵抗変動が生じないものと考えられる。
【0026】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本実施例の抵抗素子が適用されるのは発振回路に限られず、図10に示すリニアソレノイド駆動回路を搭載する半導体装置150であってもよい。半導体装置150の端子151と端子152との間には図示しないインダクタが接続される。インダクタに電流を流すことにより、その電流の大きさに応じた磁界を発生させる。このとき、インダクタに流している電流を抵抗153の両端に生じた電圧によりモニタするため、抵抗153間の電圧をA/D変換器154により検知し、制御回路155にフィードバックしている。抵抗153についても本実施例の抵抗素子を用いたトリミング回路を適用することにより、インダクタに流す電流を正確に制御できるようになる。
【符号の説明】
【0027】
1:半導体装置、2:CPU、3:RAM、4:周辺IP、5:不揮発メモリ、6:レジスタ、7:クロック発生回路、8:オンチップオシレータ、9:抵抗、10:バス、20:トリミング回路、21:定電流生成回路、22,23:コンデンサ、24,25:容量駆動回路、26,27:コンパレータ、28:ラッチ回路、51:下層導電層、52上層導電層、53:層間導電層、91:抵抗素子。
図1
図2
図3
図4
図5A
図5B
図6A
図6B
図7
図8
図9
図10