特許第6802313号(P6802313)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ ルネサスエレクトロニクス株式会社の特許一覧
<>
  • 特許6802313-デュアルポートSRAM 図000002
  • 特許6802313-デュアルポートSRAM 図000003
  • 特許6802313-デュアルポートSRAM 図000004
  • 特許6802313-デュアルポートSRAM 図000005
  • 特許6802313-デュアルポートSRAM 図000006
  • 特許6802313-デュアルポートSRAM 図000007
  • 特許6802313-デュアルポートSRAM 図000008
  • 特許6802313-デュアルポートSRAM 図000009
  • 特許6802313-デュアルポートSRAM 図000010
  • 特許6802313-デュアルポートSRAM 図000011
  • 特許6802313-デュアルポートSRAM 図000012
  • 特許6802313-デュアルポートSRAM 図000013
  • 特許6802313-デュアルポートSRAM 図000014
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6802313
(24)【登録日】2020年11月30日
(45)【発行日】2020年12月16日
(54)【発明の名称】デュアルポートSRAM
(51)【国際特許分類】
   G11C 8/16 20060101AFI20201207BHJP
   G11C 5/02 20060101ALI20201207BHJP
   H01L 27/10 20060101ALI20201207BHJP
【FI】
   G11C8/16
   G11C5/02 100
   H01L27/10 481
【請求項の数】2
【全頁数】19
(21)【出願番号】特願2019-80944(P2019-80944)
(22)【出願日】2019年4月22日
(62)【分割の表示】特願2018-44593(P2018-44593)の分割
【原出願日】2014年3月25日
(65)【公開番号】特開2019-133737(P2019-133737A)
(43)【公開日】2019年8月8日
【審査請求日】2019年4月23日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】佐野 聡明
(72)【発明者】
【氏名】柴田 健
(72)【発明者】
【氏名】田中 信二
(72)【発明者】
【氏名】藪内 誠
(72)【発明者】
【氏名】前田 徳章
【審査官】 堀田 和義
(56)【参考文献】
【文献】 特開2013−25848(JP,A)
【文献】 特開2013−246837(JP,A)
【文献】 特開2003−297953(JP,A)
【文献】 米国特許出願公開第2014/0112062(US,A1)
【文献】 米国特許出願公開第2015/0076575(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 8/16
G11C 5/02
H01L 27/10
(57)【特許請求の範囲】
【請求項1】
メモリセルと、
前記メモリセルの上層に設けられた金属配線層と、
前記金属配線層において第1方向に沿って配置され、かつ、前記メモリセルに第1電圧を供給する第1配線と、
前記金属配線層において前記第1方向に沿って配置され、かつ、前記メモリセルに前記第1電圧とは異なる第2電圧を供給する第2配線と、
前記第1方向に沿って配置される第1ビット線対と、
第1書込データに従って、前記第1ビット線対にデータを転送する第1書込ドライバ回路と、
前記第1ビット線対の一方を前記第1電圧よりも低い第3電圧に駆動する書込補助回路とを備え、
前記書込補助回路は、
前記金属配線層において、前記第1方向に沿って配置される第1信号配線と、
第1制御信号に従って、前記第1信号配線を駆動する第1ドライバ回路と、
前記金属配線層において、前記第1方向に沿って配置され、前記第1ビット線対の低電位側のビット線に結合され、前記第1ドライバ回路の駆動により前記第1信号配線との間の結合容量に基づいて前記第3電圧を生成するよう動作可能な第2信号配線とを含み、
平面視において、前記第1および第2信号配線は、前記第1配線と前記第2配線との間に配置される、デュアルポートSRAM。
【請求項2】
前記金属配線層において、前記第1方向に沿って配置され、かつ、前記メモリセルに前記第1電圧を供給する第3配線と、
前記第1方向に沿って配置される第2ビット線対と、
第2書込データに従って、前記第2ビット線対にデータを転送する第2書込ドライバ回路とを備え、
前記書込補助回路は、
前記金属配線層において、前記第1方向に沿って配置される第3信号配線と、
第2制御信号に従って、前記第3信号配線を駆動する第2ドライバ回路と、
前記金属配線層において、前記第1方向に沿って配置され、前記第2ビット線対の低電位側のビット線に結合され、前記第2ドライバ回路の駆動により前記第3信号配線との間の結合容量に基づいて前記第3電圧を生成するよう動作可能な第4信号配線とを含み、
平面視において、前記第3および第4信号配線は、前記第2配線と前記第3配線との間に配置される、請求項1記載のデュアルポートSRAM。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体記憶装置に関するものであり、特にSRAM(Static Random Access Memory)に関するものである。
【背景技術】
【0002】
高集積化のために、トランジスタ素子の微細化が進められる。この微細化に伴って製造ばらつきが大きくなり、トランジスタ素子の特性のばらつきも大きくなっている。また、微細化に伴い、信頼性確保、消費電力低減のため低電圧化も進んでいる。このためSRAMの書込マージンが低下するという問題が生じる。
【0003】
この問題に対して、書込時にビット線を負電圧にし、メモリセルのアクセスMOSトランジスタの電流駆動能力を向上して、書込動作の不良を防止する方法がある(特許文献1および2、非特許文献1および2)。
【0004】
特許文献1では、ブースト容量とそれを駆動するインバータからなるブースト回路がビット線対のそれぞれに設けられ、接地電圧にするビット線側のブースト回路を選択して駆動する方式が示されている。
【0005】
特許文献2では、ブースト容量とそれを駆動するインバータからなるブースト回路を1つ設け、ビット線対の各々にスイッチを介して接続されている。接地電位に駆動されたビット線側のスイッチを選択し、負電圧を伝達する方式が示されている。
【0006】
非特許文献1では、書込駆動回路としてビット線対各々にインバータを設けている。この2つの書込インバータのソースを短絡し、電源スイッチを介し低電圧側電源VSSに接続している。ブースト容量はこの短絡された書込インバータのソースに接続されている。電源スイッチをオフにすると、接地電圧を出力している側のインバータの出力ノードのみがフローティングになる。ブーストによる負電圧は接地電圧を出力している書込インバータのNMOSとYスイッチを介し、ビット線に伝達する方式が示されている。
【0007】
非特許文献2では、デュアルポートSRAMに対して、書込データに従ってビット線を接地電圧に駆動した後にフローティング状態とし、その後ブースト容量を介してビット線を負電圧にブーストする方式が示されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2002−298586号公報
【特許文献2】特開2009−295246号公報
【非特許文献】
【0009】
【非特許文献1】J. Chang, et al, “A 20nm 112Mb SRAM Design in High K/Metal Gate Technology with Assist Circuitry for Low Leakage and Low Vmin Applications,” ISSCC’13
【非特許文献2】D.P. Wang, et al, “A 45nm Dual-Port SRAM with Write and Read Capability Enhancement at Low Voltage,” SOC Conference, 2007 IEEE International
【発明の概要】
【発明が解決しようとする課題】
【0010】
一方で、コンパイルドメモリのようにビット線長の異なるIPがある場合、ビット線の長さによりビット線容量が変わるので、それに応じたブースト容量を個別に形成する必要があり、チップ面積の増大を招く可能性がある。
【0011】
上記のような課題を解決するために、書込マージンを増大させるとともに面積の増大を抑制することが可能な半導体記憶装置を提供する。
【0012】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
一実施例によれば、デュアルポートSRAMは、メモリセルと、メモリセルの上層に設けられた金属配線層と、金属配線層において第1方向に沿って配置され、かつ、メモリセルに第1電圧を供給する第1配線と、金属配線層において第1方向に沿って配置され、かつ、メモリセルに第1電圧とは異なる第2電圧を供給する第2配線と、金属配線層において第1方向に沿って配置された第1信号配線とを有する。平面視において、第2信号配線は、第2配線と第3配線との間に配置される。
【発明の効果】
【0014】
一実施例によれば、上記構成により書込マージンを増大させるとともに面積の増大を抑制することが可能である。
【図面の簡単な説明】
【0015】
図1】本実施形態1に基づく半導体記憶装置の全体構成の概略を説明する図である。
図2】メモリセルMCの構成を説明する図である。
図3】実施形態1に基づく第1の書込駆動回路6Aおよび第1のビット線対充電回路7Aの構成を説明する図である。
図4】本実施形態1に従う第1および第2の書込補助回路5Aおよび5Bの構成について説明する図である。
図5】本実施形態1に基づく書込動作の信号波形を説明する図である。
図6】実施形態1に従う信号配線の配置を説明する図である。
図7】本実施形態1に従う信号配線の構造を説明する図である。
図8】本実施形態1に従う別の信号配線の配置を説明する図である。
図9】本実施形態1に従うさらに別の信号配線の配置を説明する図である。
図10】本実施形態1の変形例に従う第1および第2の書込補助回路5A#および5B#の構成について説明する図である。
図11】本実施形態2に従う第1および第2の書込補助回路5Aおよび5Bの構成について説明する図である。
図12】本実施形態3に従う第1および第2の書込補助回路5APおよび5BPの構成について説明する図である。
図13】本実施形態3に基づく書込動作の信号波形を説明する図である。
【発明を実施するための形態】
【0016】
本実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【0017】
(実施形態1)
<半導体記憶装置の全体構成>
図1は、本実施形態1に基づく半導体記憶装置の全体構成の概略を説明する図である。
【0018】
図1に示されるように、半導体記憶装置は、行列状に配置された複数のメモリセルMCを有するメモリセルアレイ1を含む。メモリセルアレイ1は、メモリセル行にそれぞれ対応して設けられた複数のワード線と、メモリセル列にそれぞれ対応して設けられた複数のビット線対とを含む。ここで、メモリセルMCは、第1のワード線WLAとそれに対応する第1のビット線対BLA、/BLAと、第2のワード線WLBとそれに対応する第2のビット線対BLB、/BLBとを有するいわゆるデュアルポートセルである。
【0019】
半導体記憶装置は、第1のワード線WLAを選択する第1の行選択駆動回路2Aと、メモリセルアレイ1の第1の列を選択する列選択信号を生成する第1の列選択回路3Aとを有する。また、半導体記憶装置は、第1の書込データDAを入力する第1の入力回路4Aと、第1の入力回路4Aから伝達された第1の書込データDAを第1の列選択回路3Aにより選択された第1のビット線対BLA,/BLAに伝達する第1の書込駆動回路6Aとを有する。また、半導体記憶装置は、第1の書込補助回路5Aと、第1のビット線対BLA,/BLAを充電する第1のビット線対充電回路7Aと、第1の制御回路8Aとを有する。
【0020】
半導体記憶装置は、第2のワード線WLBを選択する第2の行選択駆動回路2Bと、第2のワード線WLBを選択する第2の行選択駆動回路2Bと、メモリセルアレイ1の第2の列を選択する列選択信号を生成する第2の列選択回路3Bとを有する。また、半導体記憶装置は、第2の書込データDBを第2の列選択回路3Bにより選択された第2のビット線対BLB,/BLBに伝達する第2の書込駆動回路6Bと、第2の書込補助回路5Bと、第2のビット線対BLB,/BLBを充電する第2のビット線対充電回路7Bと、第2の制御回路8Bとを有する。
【0021】
第1の行選択駆動回路2Aは、第1の制御回路8Aからの内部行アドレスRAAに従って指定された第1の行に対応するワード線WLAを選択状態へ駆動する。
【0022】
第1の列選択回路3Aは、第1の制御回路8Aからの内部列アドレス信号CAAに従ってメモリセルアレイ1の第1の列を指定する列選択信号を生成する。
【0023】
第1の入力回路4Aに入力された第1の書込データDAは、相補的な1対のデータとして第1の書込駆動回路6Aに伝達される。
【0024】
第1の書込駆動回路6Aは、1対のデータに従って第1の列選択回路3Aによって選択された第1のビット線対BLA、/BLAにデータを伝達し、第1の行選択駆動回路2Aによって選択された第1のワード線WLAに接続されたメモリセルMCにデータが書き込まれる。
【0025】
メモリセルMCへのデータの書込終了後、第1のビット線対充電回路7Aは、第1のビット線対BLA,/BLAを所定の電圧レベルに充電する。
【0026】
第2のワード線WLBおよび第2のビット線対BLB,/BLBに対する第2の行選択駆動回路2B、第2の列選択回路3B、第2の入力回路4B、第2の書込駆動回路6B、第2の書込補助回路5B、第2のビット線対充電回路7B、第2の制御回路8Bの動作についても上記で説明したの同様であるのでその詳細な説明については省略する。
【0027】
<メモリセルMCの構成>
図2は、メモリセルMCの構成を説明する図である。
【0028】
図2に示されるように、メモリセルMCは、第1および第2のCMOSインバータとを含む。第1のCMOSインバータは、電圧VDDと電圧VSSとの間に接続された、Pチャネルの負荷MOS(電界効果型)トランジスタPQ1と、NチャネルのドライバMOSトランジスタNQ1とを含む。第2のCMOSインバータは、電圧VDDと電圧VSSとの間に接続された、Pチャネルの負荷MOSトランジスタPQ2と、NチャネルのドライバMOSトランジスタNQ2とを含む。電圧VSSは、電圧VDDよりも低い電圧である。
【0029】
第1のCMOSインバータの出力ノードは、第2のCOSインバータの入力ノードに接続され、第2のCMOSインバータの出力ノードは、第1のCMOSインバータの入力ノードに接続される。いわゆるインバータラッチを構成している。従って、インバータラッチの出力ノードである記憶ノードMN,/MNには相補的なデータが保持される。
【0030】
メモリセルMCは、記憶ノードMN,/MNと第1のビット線対BLA,/BLAを導通するNチャネルのアクセスMOSトランジスタNQ3,NQ4と、記憶ノードMN及び/MNと第2のビット線対BLB,/BLBを導通するNチャネルのアクセスMOSトランジスタNQ5,NQ6とを有する。
【0031】
アクセスMOSトランジスタNQ3,NQ4のゲートは、第1のワード線WLAと接続される。アクセスMOSトランジスタNQ5,NQ6のゲートは、第2のワード線WLBと接続される。それぞれ選択的に動作する。
【0032】
メモリセルMCは、デュアルポートの8トランジスタ型のSRAMセルである。
このデュアルポートSRAMのメモリセルMCの通常の書込動作について説明する。
【0033】
一例として、記憶ノードMN,/MNにそれぞれ「H」レベル、「L」レベルの電位が保持されているものとする。そして、第1のワード線WLAと第1のビット線対BLA,/BLAを用いて記憶ノードMN,/MNの電位を反転させる場合について説明する。
【0034】
なお、第2のワード線WLBは、非選択(「L」レベル)であるものとする。
ここで、第1のビット線対BLA,/BLAにそれぞれ「L」レベル、「H」レベルの電位を与える。
【0035】
そして、次に、第1のワード線WLAを「H」レベルに設定する。
これに伴い、第1のビット線対BLAの「L」レベルの電位は、アクセスMOSトランジスタNQ3を通じて記憶ノードMNに伝達される。そして、第2のCMOSインバータにより反転されて記憶ノード/MNは、「H」レベルになる。
【0036】
一方で、当該デュアルポートSRAMのメモリセルMCにはディスターブ書込と呼ばれる特徴的な状態がある。具体的には、上記書込動作の間に第2のワード線WLBが「H」レベルの電位となる状態である。
【0037】
第2のビット線対BLB,/BLBは、「H」レベルのプリチャージレベルになっている状態であるものとする。そして、この状態は第2のワード線WLBを共有している他のメモリセルに対して書込/読出を行う場合におこる。
【0038】
この時、アクセスMOSトランジスタNQ3とNQ5は両方導通状態になるので、記憶ノードMNは完全に接地電位にはならない。
【0039】
アクセスMOSトランジスタNQ5のしきい値電圧が低くなると記憶ノードMNの電位はさらに上昇する。さらに負荷MOSトランジスタPQ2のしきい値電圧の絶対値が大きくなると記憶ノード/MNの電位を引き上げる能力が小さくなり、書込動作が遅くなる。
【0040】
したがって、微細化とそれに伴う低電源電圧においても高速かつ確実に書込を行うために、図1に示す第1および第2の書込補助回路5A、5Bが設けられている。
【0041】
なお、上記通常の書込動作およびディスターブ書込では、第1のワード線WLAと第1のビット線対BLA,/BLAを用いて書込を行う場合を例に説明したが、第2のワード線WLBと第2のビット線対BLB,/BLBを用いる場合についても同様である。
【0042】
また、記憶ノード/MNを「H」レベルから「L」レベルへ引き抜く場合についても同様である。
【0043】
以降の説明でも第1のワード線WLA、第1のビット線対BLA,/BLA、第1の入力回路4A,第1の書込補助回路5A、第1の書込駆動回路6A、第1のビット線対充電回路7Aを用いてメモリセルMCの記憶ノードMNを「H」レベルから「L」レベルに反転する動作を例に説明するが、第2のワード線WLB、第2のビット線対BLB、/BLB、第2の入力回路4B,第2の書込補助回路、第2の書込駆動回路6B、第2のビット線対充電回路7Bを用いる場合も同様であり、また、メモリセルMCの記憶ノード/MNを「H」レベルから「L」レベルに反転する場合も同様である。
【0044】
<他の周辺回路の構成>
図3は、実施形態1に基づく第1の書込駆動回路6Aおよび第1のビット線対充電回路7Aの構成を説明する図である。
【0045】
図3に示されるように、メモリセルMCと、第1のビット線対充電回路7Aと、第1の書込駆動回路6Aと、第1の書込補助回路5Aの一部が示されている。
【0046】
第1のビット線対充電回路7Aは、第1のビット線対BLA、/BLAを短絡するPチャネルのイコライズMOSトランジスタPQ3と、第1のビット線対BLA、/BLBを電圧VDDにプルアップするPチャネルMOSトランジスタPQ4,PQ5とを含む。また、第1のビット線対充電回路7Aは、第1のビット線対BLA,/BLAを第1の書込駆動回路6Aの出力ノードCW,/CWに接続するNチャネルのトランスファMOSトランジスタNQ7,NQ8とを含む。
【0047】
なお、ここで、第1のビット線対BLA,/BLAに付いている寄生容量(接地容量)をCg3T、Cg3Bとして示している。
【0048】
イコライズMOSトランジスタPQ3、プルアップMOSトランジスタPQ4,PQ5と、トランスファMOSトランジスタNQ7,NQ8のゲートは第1の列選択信号YSAに接続されている。
【0049】
第1の書込駆動回路6Aは、PチャネルMOSトランジスタPQ6と、NチャネルMOSトランジスタNQ9とで構成される第1の書込インバータと、PチャネルMOSトランジスタPQ7とNチャネルMOSトランジスタNQ10とで構成される第2の書込インバータとで構成される。
【0050】
第1および第2の書込インバータのソースノードWBSAは短絡され、第1の書込補助回路5Aに接続される。
【0051】
なお、ここで、第1および第2の書込インバータの出力ノードCW,/CWに付いている寄生容量(接地容量)をCg2T、Cg2Bとして示している。
【0052】
第1の書込補助回路5Aは、ソースノードWBSAと電圧VSSとの間に接続されるNチャネルMOSトランジスタNQ11Aを有する。第1の書込補助回路5Aの詳細については後述する。
【0053】
なお、第2のビット線対充電回路7B、第2の書込駆動回路6B等の構成については第1のビット線対充電回路7A、第1の書込駆動回路6Aの構成と同様であるのでその詳細な説明については繰り返さない。
【0054】
次に、第1の書込補助回路5Aの構成について説明する。
図4は、本実施形態1に従う第1および第2の書込補助回路5Aおよび5Bの構成について説明する図である。
【0055】
図4に示されるように、第1の書込補助回路5Aは、第1および第2の書込インバータのソースノードWBSAを電圧VSSに接続するNチャネルMOSトランジスタNQ11Aと、インバータINV1Aと、バッファBUF1Aと、第1の信号配線ML11Aと、第2の信号配線ML12Aとを含む。本例においては、各メモリセル列に対応して上記第1の書込補助回路5Aを設ける。
【0056】
本例においては、第1の信号配線ML11Aと、第2の信号配線ML12Aとの間の配線間の結合容量に基づいて第1の書込補助回路5Aのブースト容量素子Cb13Aが形成される。
【0057】
また、第2の信号配線ML12Aと、電圧VSSの電源配線との間の配線間の結合容量に基づいて接地容量素子Cg13Aが形成される。
【0058】
第1のインバータINV1Aは、第1のブースト信号BSTAの入力を受ける。
当該第1のブースト信号BSTAは、第1の制御回路8Aから出力される。
【0059】
第1のインバータINV1Aの出力ノード/BSTAは、NチャネルMOSトランジスタNQ11Aのゲートに接続されている。
【0060】
出力ノード/BSTAは、バッファBF1Aの入力に接続されており、バッファBF1Aは、出力ノード/BSTAに従って出力ノードNBSTAと接続されている第1の信号配線ML11Aを駆動する。
【0061】
図5は、本実施形態1に基づく書込動作の信号波形を説明する図である。
図5に示されるように、記憶ノードMN,/MNが「H」レベル、「L」レベルの状態で、第1のワード線WLAと第1のビット線対BLA,/BLAを使用し、記憶ノードMN,/MNを「L」レベル、「H」レベルに反転させる場合について説明する。
【0062】
第2のビット線対BLB,/BLBはプリチャージ状態であるものとする。
一例として、第2のワード線WLBは、第1のワード線WLAと同じタイミングで動作する場合の波形が示されている。
【0063】
初期の状態として、第1および第2のワード線WLA,WLBは「L」レベル、第1の列選択信号YSAも「L」レベルであり、イコライズMOSトランジスタPQ3、プリチャージMOSトランジスタPQ4,PQ5により第1のビット線対BLA,/BLAは「H」レベルにプリチャージされている。一方で、トランスファMOSトランジスタNQ7,NQ8は導通していない状態である。
【0064】
次に、第1の書込データDAに「L」レベルが入力される。
第1の書込データDAに従って第1の入力回路4Aにより相補的な第1の書込入力データDN,/DNが第1の書込駆動回路6Aに入力される。そして、第1および第2の書込インバータの出力ノードCW,/CWに反転されて出力される。ここでは、一例として第1の書込入力データDN,/DNは「H」レベル,「L」レベルで、出力ノードCW,/CWは「L」レベル、「H」レベルとなる。
【0065】
次に、第1の列選択信号YSAが「H」レベルになり、イコライズMOSトランジスタPQ3、プルアップMOSトランジスタPQ4,PQ5が非導通になる。そして、トランスファMOSトランジスタNQ7,NQ8が導通状態となり、第1および第2の書込インバータの出力ノードCW,/CWの電位が第1のビット線対BLA,/BLAに伝達され、第1のビット線BLAは「L」レベルに引き抜かれる。
【0066】
次に、第1および第2のワード線WLA,WLBが「H」レベルになり、第1のビット線BLAの電位が記憶ノードMNに伝達され、MNの電位が下がる。
【0067】
一方で、第2のワード線WLBも「H」レベルであるため、第2のビット線BLBからプリチャージ電流が流入し、記憶ノードMNは完全には接地電位とはならない。
【0068】
従って、負荷MOSトランジスタPQ2は十分に導通状態にならず、記憶ノード/MNが「H」レベルに上昇する速度が遅くなる。
【0069】
ここで、第1のブースト信号BSTAを「H」レベルにすると、インバータINV1AによりNチャネルの電源MOSトランジスタNQ11Aのゲートと接続された出力ノード/BSTAが「L」レベルになる。これに伴い、Nチャネルの電源MOSトランジスタNQ11Aが非導通となり、書込インバータのソースノードWBSAがフローティングとなる。
【0070】
次に、バッファBF1Aの出力ノードNBSTAが「L」レベルになる。これに伴い、ブースト容量素子Cb13Aに基づいて書込インバータのソースノードWBSAが負電位にブーストされる。
【0071】
ソースノードWBSAの電位は、第1の書込インバータのNチャネルMOSトランジスタNQ9、トランスファMOSトランジスタNQ7を介して第1のビット線BLAの電位を引き下げる。
【0072】
すると、アクセスMOSトランジスタNQ3のゲート−ソース間電圧Vgsが大きくなり、NチャネルMOSトランジスタNQ3の電流駆動能力が増大し、記憶ノードMNの電位をさらに引き下げる。
【0073】
負荷MOSトランジスタPQ2がより強く導通することにより、記憶ノード/MNが「H」レベルに引き上げられ、記憶ノードの反転を加速する。
【0074】
これにより、微細化によるばらつきが大きくなり、電源電圧が低い場合でも、高速で安定した書込が行える。
【0075】
ただし、第2のビット線BLBからの電流の流入により、第1のビット線BLAの電位は上昇する。第1のビット線BLAの電位が正に転ずると書込補助の効果はなくなるばかりか、一度反転した電位が元に戻ってしまうことがありえる。
【0076】
したがって、第1のビット線BLAの電位が正に転ずる前にブースト信号BSTAを「L」レベルに戻し、電源MOSトランジスタNQ11Aを導通状態として、書込インバータのソースノードWBSAを接地電位に戻す必要がある。
【0077】
その後、第1のワード線WLAを「L」レベルに設定することにより、記憶ノードMN,/MNの状態は反転して安定する。
【0078】
その後、第1の列選択信号YSAを「L」レベルに設定することにより第1のビット線対BLA,/BLAはプリチャージされ、書込動作は終了する。
【0079】
図6は、実施形態1に従う信号配線の配置を説明する図である。
図6に示されるように、本例においては、メモリセルアレイ1の上層に金属配線層を形成した場合を示している。
【0080】
具体的には、メモリセルアレイ1の上層に設けられた電圧VDDを供給する電源配線,電圧VSSを供給する電源配線と同じ行方向に沿って信号配線を配置した場合が示されている。一例として電圧VDD,VSSを供給する電源配線と同じ金属配線層を用いて形成するものとする。
【0081】
本例においては、電圧VDD,VSSを供給する電源配線との間に信号配線ML11A,ML12Aを設けた場合が示されている。また、同様の方式に従って信号配線ML11B,ML12Bを設けた場合が示されている。
【0082】
また、メモリセルアレイ1の上層に設ける構成であり、基板上にブースト容量素子を設ける構成ではなく第1および第2の信号配線を配置して、信号配線の配線間の結合容量に基づいてブースト容量素子を設ける構成であるためチップ面積を縮小することが可能である。
【0083】
なお、上記の構成では2本の信号配線を電源配線で挟んだ構造になっているが、信号配線の本数や順番は任意である。また、適宜信号配線の隣に接地線を挟んでもかまわない。
【0084】
また、信号配線の長さを調整することによりブースト容量素子の容量値を容易に調整することが可能である。
【0085】
メモリセルアレイ1に設けられるビット線の長さが異なる場合であっても、ビット線の長さに応じて容易にブースト容量を変更することが可能であり、上記の信号配線を配置する構造により、ビット線長の異なるメモリIPに対しても適切なブースト容量を容易に形成することが可能である。
【0086】
図7は、本実施形態1に従う信号配線の構造を説明する図である。
図7に示されるように、半導体基板上にMOSトランジスタが設けられる。そして、その上層の金属配線層にビット線対BLA,/BLAが設けられる。そして、さらに上層にワード線WLAが設けられる。そして、さらに上層に電圧VDD,VSSの電源配線が設けられる。そして、同一の金属配線層に信号配線ML11A,ML12Aが設けられる。
【0087】
また、電圧VDDとVSSの電源配線は同層の信号配線からのクロストークを防止するシールドの効果としても働かせることが可能である。また、シールドの効果についてブースト動作時に固定されている配線であれば、電圧VDD,VSSを供給する電源配線でなくても良い。
【0088】
図8は、本実施形態1に従う別の信号配線の配置を説明する図である。
図8に示されるように、メモリセルアレイ1と比較して、行方向に沿って上端から下端に対して信号配線を配置するのではなく、メモリセルアレイ1Aの行方向の長さの半分にすることも可能である。
【0089】
図9は、本実施形態1に従うさらに別の信号配線の配置を説明する図である。
図9に示されるように、メモリセルアレイ1Bに関して、第1の信号配線ML11A、第2の信号配線ML12Aに対して信号配線をさらに追加した点が異なる。
【0090】
第1の信号配線ML11Aに対してサブ信号配線ML15Aを複数設ける。
第2の信号配線ML12Aに対してサブ信号配線ML16Aを複数設ける。
【0091】
サブ信号配線ML11Aは、複数のサブ信号配線ML15AとコンタクトCT1を介して接続される。
【0092】
サブ信号配線ML12Aは、複数のサブ信号配線ML16AとコンタクトCT2を介して接続される。
【0093】
サブ信号配線ML15A,ML16Aは、電源線と交差する方向に対して列方向に沿って配置される。複数のサブ信号配線は、第1の信号配線ML11A、第2の信号配線ML12Aの上層あるいは下層の金属配線層を用いて形成することが可能である。当該構成によりブースト容量素子のブースト容量の調整が容易となる。
【0094】
(変形例)
上記においては、信号配線によりブースト容量素子を形成する場合について説明した。
【0095】
本変形例においては、ブースト容量素子による電位変化ΔVの調整について説明する。
負電圧のブースト時のビット線の電圧降下量(電位変化ΔV)はブースト容量と接地容量との比で決まる。
【0096】
ΔV=−CB/(CB+CG)×VDD・・・(式1)
ここで、CG=Cg13A+Cg2T+Cg3T
CB=Cb13A
CGは、信号配線ML12Aに付いている寄生容量Cg13Aと、第1の書込インバータの出力ノードCWについている寄生容量Cg2Tと、第1のビット線BLAに付いている寄生容量Cg3Tの和である。
【0097】
ただし、NチャネルMOSトランジスタNQ9、NQ7、NQ5のチャネル抵抗、拡散層容量、ゲート容量の影響は説明の簡略化の為、考慮していない。
【0098】
総容量をCallとすると、次式2で表わされる。
Call=CB+CG・・・(式2)
デュアルポートSRAMでは半選択状態(ワード線が選択、ビット線が非選択でプリチャージ状態)のポートのビット線から電流が流入し、ブースト時の負電圧が上昇することにより、アクセスMOSトランジスタの電流駆動能力の向上を阻害する。これはビット線が短く、ビット線容量が小さい場合に顕著となる。
【0099】
ブースト容量を大きくし、ビット線の電圧降下量(電位変化ΔV)を大きくすると、当該ビット線を共有し、異なるワード線に接続されたメモリセルのアクセスMOSトランジスタも導通していまい、非選択メモリセルのデータが反転する可能性がある。すなわち誤書込を生じさせる可能性があるため電位変化ΔVをある一定の範囲にする必要がある。
【0100】
一方で、半選択状態(ワード線が選択、ビット線が非選択でプリチャージ状態)では、書込側のビット線を負電位にしても、半選択状態のポートのビット線からの電流の流入により、書込側のビット線を負電位に保てなくなる可能性がある。したがって、書込側のビット線を負電位に安定的に保つためには接地容量を大きくすることも必要である。
【0101】
したがって、上式1、式2から、電位変化ΔVを最適点に保ちつつ総容量Callを増やすには、CBとCGの比を一定に保ちつつ、両方を大きくすればよい。
【0102】
図10は、本実施形態1の変形例に従う第1および第2の書込補助回路5A#および5B#の構成について説明する図である。
【0103】
図10に示されるように、図4の構成と比較して、第1の書込補助回路5A#に関して、さらに、接地容量素子として、容量素子Cg11A,Cg12Aとを追加した点と、ブースト容量素子として、容量素子Cb11A,Cb12Aとを追加した点とが異なる。
【0104】
容量素子Cb11A,Cb12Aは、出力ノードNBSTAとソースノードWBSAとの間にそれぞれ設けられる。
【0105】
容量素子Cg11Aは、ソースノードWBSAと電圧VSSとの間に設けられる。また、容量素子Cg12Aは、ソースノードWBSAと接続される。
【0106】
容量素子Cg12Aは、MOS容量として形成される。MOSトランジスタのソースおよびドレインがソースノードWBSAと接続され、ゲートは、電圧VDDと接続される。
【0107】
容量素子Cb12Aは、出力ノードNBSTAとソースノードWBSAとの間に接続されるMOS容量として形成される。
【0108】
当該構成により、式1におけるCG、CBの比を一定するようにし、必要な容量を確保して電位変化ΔVが最適な値となるように調整することが可能である。
【0109】
本実施形態においては、ブースト容量素子として容量素子Cb11A,Cb12Aを設ける構成について説明したが、1つの容量素子とすることも可能である。例えば、容量素子Cb12A,Cg12Aとして、面積効率の良いMOS容量素子を用いるようにしても良い。容量素子Cg11A,Cg12Aについても同様である。
【0110】
また、本例においては、なお、容量素子Cb12A,Cg12AとしてNチャネルのMOS容量を使用しているが、これはPチャネルMOS容量を用いるようにしてもよい。
【0111】
なお、第1の書込補助回路5B#の構成についても同様であるのでその詳細な説明については繰り返さない。
【0112】
なお、容量素子Cg11A,Cg12A,Cg2T,Cg2B,Cg3T,Cg3Bは説明の便宜上、接地容量としているが、書込動作中に電位が固定されていれば、電源VDDやその他の信号ノードと接続される構成としても良い。
【0113】
(実施形態2)
図11は、本実施形態2に従う第1の書込補助回路5Aの構成について説明する図である。
【0114】
図11を参照して、複数のメモリセル列にそれぞれ対応して複数の第1の書込駆動回路6A、複数の第1の書込補助回路5Aが設けられる場合が示されている。そして、複数の第1の書込補助回路5Aにおいて、ソースノードWBSAを共通にする。ここでは、隣接する第1の書込補助回路5AのソースノードWBSAがともに共通に接続されている場合が示されている。なお、他の書込補助回路5Aについても同様であり、第2の書込補助回路5Bについても第1の書込補助回路5Aと同様に設けられる。
【0115】
上記のディスターブ書込では、ディスターブ側のアクセスMOSトランジスタNQ5のしきい値電圧が低くなった場合に、書込側のビット線の電位上昇が顕著になる。しかしながら、同時に書込を行う全てのメモリセルのNQ5のしきい値電圧が同じようにばらついて低くなることは少なく、中にはしきい値電圧が高くなるものも存在する。
【0116】
したがって、ソースノードWBSAを共通にして、全容量Callを共有化することが可能である。これにより、トランジスタのばらつきに起因して書込動作が遅いトランジスタに対する書込を補強することが可能である。
【0117】
(実施形態3)
本実施形態3においては、ブースト能力をさらに向上させる方式について説明する。
【0118】
図12は、本実施形態3に従う第1および第2の書込補助回路5APおよび5BPの構成について説明する図である。
【0119】
図12に示されるように、第1の書込補助回路5APは、第1の書込補助回路5Aと比較して、バッファBF2Aと、第3の信号配線ML13Aとを追加した点とが異なる。
【0120】
バッファBF2Aは、第1の信号配線ML11Aと接続され、第1の信号配線ML11Aに伝達された信号レベルに従って第3の信号配線ML13Aを駆動する。
【0121】
第2の書込補助回路5BPについても同様であるのでその詳細な説明は繰り返さない。
出力ノードNBSTAは、信号配線ML11Aと接続され、ノードWBSAは、信号配線ML12Aと接続される。信号配線ML11AおよびML12Aは、ビット線と並行に配置され、メモリセルアレイ1上に配置されている。
【0122】
信号配線ML11Aと、信号配線ML12Aとの間の配線間の結合容量に基づいてブースト容量素子Cb13Aが形成される。また、信号配線ML13Aと、信号配線ML12Aとの間の配線間の結合容量に基づいてブースト容量素子Cb14Aが形成される。
【0123】
信号配線ML12Aと接地の間には接地容量Cg13Aが形成される。
バッファBF2Aは、第2の書込補助回路5BPの内部に配置されている場合が示されているが、特に当該場所を特定するものではなく、どのような位置に配置してもよい。
【0124】
図13は、本実施形態3に基づく書込動作の信号波形を説明する図である。
図13を用いて本実施形態3においては、複数回、ブースト動作を行う場合について説明する。
【0125】
本例においては、2回ブースト動作を行う場合について示している。
バッファBF2Aにおける遅延時間は、ディスターブ側のビット線からの電流の流入により書込側のビット線の電位が0V近くまで上がるより短い時間に設定する。
【0126】
記憶ノードMN,/MNが「H」レベル、「L」レベルの状態で、第1のワード線WLAと第1のビット線対BLA,/BLAを使用し、記憶ノードMN,/MNを「L」レベル、「H」レベルに反転させる場合について説明する。
【0127】
第2のビット線対BLB,/BLBはプリチャージ状態であるものとする。
一例として、第2のワード線WLBは、第1のワード線WLAと同じタイミングで動作する場合の波形を示している。
【0128】
初期の状態として、第1および第2のワード線WLA,WLBは「L」レベル、第1の列選択信号YSAも「L」レベルであり、イコライズMOSトランジスタPQ3、プリチャージMOSトランジスタPQ4,PQ5により第1のビット線対BLA,/BLAは「H」レベルにプリチャージされている。一方で、トランスファMOSトランジスタNQ7、NQ8は導通していない状態である。
【0129】
次に、第1の書込データDAに「L」レベルが入力される。
第1の書込データDAに従って第1の入力回路4Aにより相補的な第1の書込入力データDN,/DNは「H」レベル,「L」レベルで、出力ノードCW,/CWは「L」レベル、「H」レベルとなる。
【0130】
次に、第1の列選択信号YSAが「H」レベルになり、イコライズMOSトランジスタPQ3、プルアップMOSトランジスタPQ4、PQ5が非導通になる。そして、トランスファMOSトランジスタNQ7、NQ8が導通状態となり、第1および第2の書込インバータの出力ノードCW,/CWの電位が第1のビット線対BLA,/BLAに伝達され、第1のビット線BLAは「L」レベルに引き抜かれる。
【0131】
次に、第1および第2のワード線WLA,WLBが「H」レベルになり、第1のビット線BLAの電位が記憶ノードMNに伝達され、MNの電位が下がる。
【0132】
一方で、第2のワード線WLBも「H」レベルであるため、第2のビット線BLBからプリチャージ電流が流入し、記憶ノードMNは完全には接地電位とならない。
【0133】
従って、負荷MOSトランジスタPQ2は十分に導通状態にならず、記憶ノード/MNが「H」レベルに上昇する速度が遅くなる。
【0134】
ここで、第1のブースト信号BSTAを「H」レベルにすると、インバータINV1AによりNチャネルの電源MOSトランジスタNQ11Aのゲートと接続されたノード/BSTAが「L」レベルになる。これに伴い、Nチャネルの電源MOSトランジスタNQ11Aが非導通となり、書込インバータのソースノードWBSAがフローティングとなる。
【0135】
次に、バッファBF1Aの出力ノードNBSTAが「L」レベルになる。これに伴い、ブースト容量素子Cb13Aに基づいて書込インバータのソースノードWBSAが負電位にブーストされる。
【0136】
ソースノードWBSAの電位は、第1の書込インバータのNチャネルMOSトランジスタNQ9、トランスファMOSトランジスタNQ7を介して第1のビット線BLAの電位を引き下げる。
【0137】
すると、アクセスMOSトランジスタNQ3のゲート−ソース間電圧Vgsが大きくなり、NQ3の電流駆動能力が増大し、記憶ノードMNの電位をさらに引き下げる。
【0138】
負荷MOSトランジスタPQ2がより強く導通することにより、記憶ノード/MNが「H」レベルに引き上げられ、記憶ノードの反転を加速する。
【0139】
ただし、第2のビット線BLBからの電流の流入により、第1のビット線BLAの電位は上昇する。第1のビット線BLAの電位が正に転ずると書込補助の効果はなくなるばかりか、一度反転した電位が元に戻ってしまうことがありえる。
【0140】
本実施形態3は、さらにバッファBF2Aと信号配線ML13Aとを用いて再ブーストする。
【0141】
バッファBF2Aの出力ノードNBST2Aが「L」レベルになる。これに伴い、ブースト容量素子Cb14Aに基づいて書込インバータのソースノードWBSAが負電位にさらにブーストされる。
【0142】
これにより、再び記憶ノードの反転を加速する。その後、第1のビット線BLAの電位が正に転ずる前にブースト信号BSTAを「L」レベルに戻し、電源MOSトランジスタNQ11Aを導通状態として、書込インバータのソースノードWSBを接地電位に戻す必要がある。
【0143】
その後、第1のワード線WLAを「L」レベルに戻すことにより、記憶ノードMN,/MNの状態は反転して安定する。
【0144】
その後、第1の列選択信号YSAを「L」レベルに戻すことにより、第1のビット線対BLA,/BLAはプリチャージされ、書込動作が終了する。
【0145】
ブースト容量CBを大きくすると、ブースト動作によるビット線電位の電位変化ΔVが大きくなるため非選択ワード線に接続されたメモリセルに誤書込が起こる可能性がある。
【0146】
本実施の形態3によればブースト動作を複数回に分けることにより1回あたりの電位変化ΔVを小さくすることが可能であるため、上記の誤書込を防ぐことが可能である。
【0147】
なお、本例においては、8トランジスタ型のデュアルポートSRAMの構成について説明したが、特に当該構成に限られず、いわゆる6トランジスタ型シングルポートSRAMについても同様に適用可能である。
【0148】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0149】
1,1A,1B メモリセルアレイ、2A 第1の行選択駆動回路、2B 第2の行選択駆動回路、3A 第1の列選択回路、3B 第2の列選択回路、4A 第1の入力回路、4B 第2の入力回路、5A,5AP 第1の書込補助回路、5B,5BP 第2の書込補助回路、6A 第1の書込駆動回路、6B 第2の書込駆動回路、7A 第1のビット線対充電回路、7B 第2のビット線対充電回路、8A 第1の制御回路、8B 第2の制御回路。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13