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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6803863
(24)【登録日】2020年12月3日
(45)【発行日】2020年12月23日
(54)【発明の名称】メモリデバイス及びメモリデバイスの動作方法
(51)【国際特許分類】
G11C 11/4091 20060101AFI20201214BHJP
G11C 7/06 20060101ALI20201214BHJP
G11C 5/14 20060101ALI20201214BHJP
【ＦＩ】
G11C11/4091
G11C7/06 120
G11C5/14 370
【請求項の数】13
【外国語出願】
【全頁数】31
(21)【出願番号】特願2018-2021(P2018-2021)
(22)【出願日】2018年1月10日
(65)【公開番号】特開2018-125058(P2018-125058A)
(43)【公開日】2018年8月9日
【審査請求日】2018年2月20日
(31)【優先権主張番号】15/415,489
(32)【優先日】2017年1月25日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】512167426
【氏名又は名称】華邦電子股▲ふん▼有限公司
【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100173794
【弁理士】
【氏名又は名称】色部 暁義
(72)【発明者】
【氏名】朴 山河
【審査官】
堀田 和義
(56)【参考文献】
【文献】
特開２００４−４７００７（ＪＰ，Ａ）
【文献】
特開２００２−２６０３８３（ＪＰ，Ａ）
【文献】
特開２００６−３０２４６６（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ１１Ｃ １１／４０９１
Ｇ１１Ｃ ７／０６
Ｇ１１Ｃ ５／１４
(57)【特許請求の範囲】
【請求項1】
メモリデバイスであり、前記メモリデバイスは、
複数のビット線及び複数のワード線に接続された複数のメモリセルを含むメモリアレイと、
前記複数のビット線に接続された複数のセンスアンプ回路と、
前記メモリセルのアドレスを受取り復号して、前記ビット線及び前記ワード線のうち対応するビット線及びワード線を有効にするアドレスデコーダと、
前記メモリセルをリフレッシュするデータを制御するリフレッシュコントローラと、
前記メモリデバイスを制御して、ディープパワーダウン（ＤＰＤ）モードを含む様々な動作モードで動作させるモードコントローラと、
を備え、
各センスアンプ回路は、センスアンプを含み、センスアンプ回路に接続された前記ビット線の２つの間の電圧差を感知し増幅するように構成され、
前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路が感知する、前記メモリセルの第１群及び第２群のデータを制御して、前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記第１群及び第２群のデータを前記対応するセンスアンプ回路にラッチし、
前記複数のセンスアンプ回路が、
メモリセルの第１群が接続する前記ビット線の対応するビット線に接続される、複数のラッチスイッチと、
前記複数のラッチスイッチを通じて、メモリセルの前記第１群が接続する前記ビット線に接続された複数のラッチと、を更に含み、
各センスアンプ回路は、前記ラッチスイッチの１つと前記ラッチの１つとを含み、
各ラッチスイッチは、ラッチスイッチに接続された前記ラッチにラッチするデータを有効にし、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、
メモリセルの前記第１群のデータを、前記ビット線を通じてメモリセルの前記第１群に接続される前記複数のラッチにラッチし、
メモリセルの第２群のデータを、前記ビット線を通じてメモリセルの前記第２群に接続される対応するセンスアンプにラッチする、メモリデバイス。
複数のビット線及び複数のワード線に接続された複数のメモリセルを含むメモリアレイと、
前記複数のビット線に接続された複数のセンスアンプ回路と、
前記メモリセルのアドレスを受取り復号して、前記ビット線及び前記ワード線のうち対応するビット線及びワード線を有効にするアドレスデコーダと、
前記メモリセルをリフレッシュするデータを制御するリフレッシュコントローラと、
前記メモリデバイスを制御して、ディープパワーダウン（ＤＰＤ）モードを含む様々な動作モードで動作させるモードコントローラと、
を備え、
各センスアンプ回路は、センスアンプを含み、センスアンプ回路に接続された前記ビット線の２つの間の電圧差を感知し増幅するように構成され、
前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路が感知する、前記メモリセルの第１群及び第２群のデータを制御して、前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記第１群及び第２群のデータを前記対応するセンスアンプ回路にラッチし、
前記複数のセンスアンプ回路が、
メモリセルの第１群が接続する前記ビット線の対応するビット線に接続される、複数のラッチスイッチと、
前記複数のラッチスイッチを通じて、メモリセルの前記第１群が接続する前記ビット線に接続された複数のラッチと、を更に含み、
各センスアンプ回路は、前記ラッチスイッチの１つと前記ラッチの１つとを含み、
各ラッチスイッチは、ラッチスイッチに接続された前記ラッチにラッチするデータを有効にし、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、
メモリセルの前記第１群のデータを、前記ビット線を通じてメモリセルの前記第１群に接続される前記複数のラッチにラッチし、
メモリセルの第２群のデータを、前記ビット線を通じてメモリセルの前記第２群に接続される対応するセンスアンプにラッチする、メモリデバイス。
【請求項2】
前記複数のラッチスイッチ及び前記複数のラッチが、第１ラッチスイッチ及び第１ラッチであり、
前記複数のセンスアンプ回路が、
メモリセルの前記第１群が接続する前記ビット線に接続される、複数の第２ラッチスイッチと、
前記複数の第２ラッチスイッチを通じて、メモリセルの前記第１群が接続する前記ビット線に接続された複数の第２ラッチと、を更に含み、
各第２ラッチスイッチは、第２ラッチスイッチに接続された前記第２ラッチにラッチするデータを有効にし、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、メモリセルの第３群のデータを、前記複数の第２ラッチにラッチする、請求項１に記載のメモリデバイス。
前記複数のセンスアンプ回路が、
メモリセルの前記第１群が接続する前記ビット線に接続される、複数の第２ラッチスイッチと、
前記複数の第２ラッチスイッチを通じて、メモリセルの前記第１群が接続する前記ビット線に接続された複数の第２ラッチと、を更に含み、
各第２ラッチスイッチは、第２ラッチスイッチに接続された前記第２ラッチにラッチするデータを有効にし、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、メモリセルの第３群のデータを、前記複数の第２ラッチにラッチする、請求項１に記載のメモリデバイス。
【請求項3】
前記モードコントローラは、前記ディープパワーダウンモードで、前記センスアンプ、前記ラッチ及び前記第２ラッチの電源を制御してオンにし、
前記モードコントローラは、前記ディープパワーダウンモードで、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電源を制御してオフにし、
前記モードコントローラは、前記センスアンプ、前記ラッチ及び前記第２ラッチの電源を制御して、前記ディープパワーダウンモードにおける電圧を、他の動作モードの少なくとも１つにおける、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電圧よりも低くする、請求項２に記載のメモリデバイス。
前記モードコントローラは、前記ディープパワーダウンモードで、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電源を制御してオフにし、
前記モードコントローラは、前記センスアンプ、前記ラッチ及び前記第２ラッチの電源を制御して、前記ディープパワーダウンモードにおける電圧を、他の動作モードの少なくとも１つにおける、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電圧よりも低くする、請求項２に記載のメモリデバイス。
【請求項4】
前記モードコントローラは、前記ディープパワーダウンモードで、前記センスアンプ及び前記ラッチの電源を制御してオンにし、
前記モードコントローラは、前記ディープパワーダウンモードで、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電源を制御してオフにし、
前記モードコントローラは、前記センスアンプ及び前記ラッチの電源を制御して、前記ディープパワーダウンモードにおける電圧を、他の動作モードの少なくとも１つにおける、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電圧よりも低くする、請求項１に記載のメモリデバイス。
前記モードコントローラは、前記ディープパワーダウンモードで、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電源を制御してオフにし、
前記モードコントローラは、前記センスアンプ及び前記ラッチの電源を制御して、前記ディープパワーダウンモードにおける電圧を、他の動作モードの少なくとも１つにおける、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電圧よりも低くする、請求項１に記載のメモリデバイス。
【請求項5】
前記複数のワード線に接続された複数の選択回路を更に備え、
前記複数の選択回路は、前記メモリデバイスが前記ディープパワーダウンモードに移行するときにデータをラッチするメモリセルの前記第１群又は前記第２群を選択できるようにする、請求項１に記載のメモリデバイス。
前記複数の選択回路は、前記メモリデバイスが前記ディープパワーダウンモードに移行するときにデータをラッチするメモリセルの前記第１群又は前記第２群を選択できるようにする、請求項１に記載のメモリデバイス。
【請求項6】
メモリアレイを含むメモリデバイスの動作方法であり、前記動作方法は、
ディープパワーダウン（ＤＰＤ）モードに移行する信号を受信する移行信号受信ステップと、
前記メモリデバイスを制御して、前記ディープパワーダウンモードに移行する移行ステップと、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記メモリデバイスにラッチすることで、前記メモリアレイのメモリセルの第１群及び第２群のデータを保持する保持ステップと、
前記ディープパワーダウンモードを終了する信号を受信する終了信号受信ステップと、
保持された前記第１群及び第２群のデータをメモリセルの前記第１群及び第２群に復元する復元ステップと、
前記メモリデバイスを制御して、前記ディープパワーダウンモードを終了する終了ステップと、
前記メモリデバイスを制御して、前記ディープパワーダウンモード以外の動作モードで動作させる他モード動作ステップとを含み、
メモリセルの前記第１群の前記データを保持するステップは、メモリセルの前記第１群の前記データを、前記メモリデバイスのビット線を通じてメモリセルの前記第１群に接続される複数のラッチにラッチすることを含み、
メモリセルの前記第２群の前記データを保持するステップは、メモリセルの前記第２群の前記データを、前記メモリデバイスのビット線を通じてメモリセルの前記第２群に接続されるセンスアンプにラッチすることを含む、メモリアレイを含むメモリデバイスの動作方法。
ディープパワーダウン（ＤＰＤ）モードに移行する信号を受信する移行信号受信ステップと、
前記メモリデバイスを制御して、前記ディープパワーダウンモードに移行する移行ステップと、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記メモリデバイスにラッチすることで、前記メモリアレイのメモリセルの第１群及び第２群のデータを保持する保持ステップと、
前記ディープパワーダウンモードを終了する信号を受信する終了信号受信ステップと、
保持された前記第１群及び第２群のデータをメモリセルの前記第１群及び第２群に復元する復元ステップと、
前記メモリデバイスを制御して、前記ディープパワーダウンモードを終了する終了ステップと、
前記メモリデバイスを制御して、前記ディープパワーダウンモード以外の動作モードで動作させる他モード動作ステップとを含み、
メモリセルの前記第１群の前記データを保持するステップは、メモリセルの前記第１群の前記データを、前記メモリデバイスのビット線を通じてメモリセルの前記第１群に接続される複数のラッチにラッチすることを含み、
メモリセルの前記第２群の前記データを保持するステップは、メモリセルの前記第２群の前記データを、前記メモリデバイスのビット線を通じてメモリセルの前記第２群に接続されるセンスアンプにラッチすることを含む、メモリアレイを含むメモリデバイスの動作方法。
【請求項7】
前記ディープパワーダウンモードで、前記センスアンプ及び前記ラッチの電源を制御してオンにするステップと、
前記ディープパワーダウンモードで、前記メモリデバイスの前記メモリアレイ、アドレスデコーダ及びリフレッシュコントローラの少なくとも１つの電源を制御してオフにするステップと、
を更に含む、請求項６に記載の動作方法。
前記ディープパワーダウンモードで、前記メモリデバイスの前記メモリアレイ、アドレスデコーダ及びリフレッシュコントローラの少なくとも１つの電源を制御してオフにするステップと、
を更に含む、請求項６に記載の動作方法。
【請求項8】
前記ディープパワーダウンモードで、前記センスアンプの前記電源を制御して、他の動作モードの少なくとも１つにおける電圧よりも低い電圧とするステップを更に含む、請求項７に記載の動作方法。
【請求項9】
前記ディープパワーダウンモードで、前記ラッチの前記電源を制御して、他の動作モードの少なくとも１つにおける、前記メモリアレイ、前記センスアンプ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電圧よりも低い電圧とするステップを更に含む、請求項７に記載の動作方法。
【請求項10】
メモリセルの前記第１群及び第２群のデータを保持する前に、前記ディープパワーダウンモードでデータが保持されるメモリセルの前記第１群及び第２群を選択するステップを更に含み、
前記保持ステップは、メモリセルの選択される前記第１群及び第２群のデータを保持するステップを含む、請求項６に記載の動作方法。
前記保持ステップは、メモリセルの選択される前記第１群及び第２群のデータを保持するステップを含む、請求項６に記載の動作方法。
【請求項11】
メモリデバイスであり、前記メモリデバイスは、
複数のビット線及び複数のワード線に接続された複数のメモリセルを含むメモリアレイと、
前記複数のビット線に接続された複数のセンスアンプ回路と、
前記メモリセルのアドレスを受取り復号して、前記ビット線及び前記ワード線のうち対応するビット線及びワード線を有効にするアドレスデコーダと、
前記メモリセルをリフレッシュするデータを制御するリフレッシュコントローラと、
前記メモリデバイスを制御して、ディープパワーダウン（ＤＰＤ）モードを含む様々な動作モードで動作させるモードコントローラと、
を備え、
各センスアンプ回路は、センスアンプを含み、センスアンプ回路に接続された前記ビット線の２つの間の電圧差を感知し増幅するように構成され、
前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路が感知する、前記メモリセルの第１群、第２群及び第３群のデータを制御して、前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記第１群、前記第２群及び前記第３群のデータを前記対応するセンスアンプ回路にラッチし、
前記複数のセンスアンプ回路が、
メモリセルの第１群が接続する前記ビット線の対応するビット線に接続される、複数のラッチスイッチと、
前記複数のラッチスイッチを通じて、メモリセルの前記第１群が接続する前記ビット線に接続された複数のラッチと、を更に含み、
各センスアンプ回路は、前記ラッチスイッチの１つと前記ラッチの１つとを含み、
各ラッチスイッチは、ラッチスイッチに接続された前記ラッチにラッチするデータを有効にし、
前記複数のセンスアンプ回路が、
メモリセルの前記第１群が接続する前記ビット線に接続される、複数の第２ラッチスイッチと、
前記複数の第２ラッチスイッチを通じて、メモリセルの前記第１群が接続する前記ビット線に接続された複数の第２ラッチと、を更に含み、
各第２ラッチスイッチは、第２ラッチスイッチに接続された前記第２ラッチにラッチするデータを有効にし、
前記複数のラッチスイッチ及び前記複数のラッチが、第１ラッチスイッチ及び第１ラッチであり、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、
メモリセルの前記第１群のデータを、前記ビット線を通じてメモリセルの前記第１群に接続される前記複数のラッチにラッチし、
メモリセルの第２群のデータを、前記複数の第２ラッチにラッチし、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、メモリセルの前記第３群のデータを、前記ビット線を通じてメモリセルの前記第３群に接続される、対応するセンスアンプにラッチする、メモリデバイス。
複数のビット線及び複数のワード線に接続された複数のメモリセルを含むメモリアレイと、
前記複数のビット線に接続された複数のセンスアンプ回路と、
前記メモリセルのアドレスを受取り復号して、前記ビット線及び前記ワード線のうち対応するビット線及びワード線を有効にするアドレスデコーダと、
前記メモリセルをリフレッシュするデータを制御するリフレッシュコントローラと、
前記メモリデバイスを制御して、ディープパワーダウン（ＤＰＤ）モードを含む様々な動作モードで動作させるモードコントローラと、
を備え、
各センスアンプ回路は、センスアンプを含み、センスアンプ回路に接続された前記ビット線の２つの間の電圧差を感知し増幅するように構成され、
前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路が感知する、前記メモリセルの第１群、第２群及び第３群のデータを制御して、前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記第１群、前記第２群及び前記第３群のデータを前記対応するセンスアンプ回路にラッチし、
前記複数のセンスアンプ回路が、
メモリセルの第１群が接続する前記ビット線の対応するビット線に接続される、複数のラッチスイッチと、
前記複数のラッチスイッチを通じて、メモリセルの前記第１群が接続する前記ビット線に接続された複数のラッチと、を更に含み、
各センスアンプ回路は、前記ラッチスイッチの１つと前記ラッチの１つとを含み、
各ラッチスイッチは、ラッチスイッチに接続された前記ラッチにラッチするデータを有効にし、
前記複数のセンスアンプ回路が、
メモリセルの前記第１群が接続する前記ビット線に接続される、複数の第２ラッチスイッチと、
前記複数の第２ラッチスイッチを通じて、メモリセルの前記第１群が接続する前記ビット線に接続された複数の第２ラッチと、を更に含み、
各第２ラッチスイッチは、第２ラッチスイッチに接続された前記第２ラッチにラッチするデータを有効にし、
前記複数のラッチスイッチ及び前記複数のラッチが、第１ラッチスイッチ及び第１ラッチであり、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、
メモリセルの前記第１群のデータを、前記ビット線を通じてメモリセルの前記第１群に接続される前記複数のラッチにラッチし、
メモリセルの第２群のデータを、前記複数の第２ラッチにラッチし、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、メモリセルの前記第３群のデータを、前記ビット線を通じてメモリセルの前記第３群に接続される、対応するセンスアンプにラッチする、メモリデバイス。
【請求項12】
前記複数の第２ラッチが、複数の前記第１ラッチスイッチ及び前記複数の第２ラッチスイッチを通じて、メモリセルの前記第１群が接続する前記ビット線に接続され、
前記第１ラッチスイッチの１つと前記第２ラッチスイッチの１つとの組み合わせのそれぞれが、データを、メモリセルの前記第１群に接続される前記第２ラッチにラッチできるようにする、請求項１１に記載のメモリデバイス。
前記第１ラッチスイッチの１つと前記第２ラッチスイッチの１つとの組み合わせのそれぞれが、データを、メモリセルの前記第１群に接続される前記第２ラッチにラッチできるようにする、請求項１１に記載のメモリデバイス。
【請求項13】
前記モードコントローラは、前記ディープパワーダウンモードで、前記ラッチ及び前記第２ラッチの電源を制御してオンにし、
前記モードコントローラは、前記ディープパワーダウンモードで、前記メモリアレイ、前記センスアンプ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電源を制御してオフにし、
前記モードコントローラは、前記ラッチ及び前記第２ラッチの電源を制御して、前記ディープパワーダウンモードにおける電圧を、他の動作モードの少なくとも１つにおける、前記メモリアレイ、前記センスアンプ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電圧よりも低くする、請求項１１に記載のメモリデバイス。
前記モードコントローラは、前記ディープパワーダウンモードで、前記メモリアレイ、前記センスアンプ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電源を制御してオフにし、
前記モードコントローラは、前記ラッチ及び前記第２ラッチの電源を制御して、前記ディープパワーダウンモードにおける電圧を、他の動作モードの少なくとも１つにおける、前記メモリアレイ、前記センスアンプ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも１つの電圧よりも低くする、請求項１１に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、半導体メモリ技術に関するものであり、特に低消費電力メモリデバイス及び低消費電力メモリデバイスの動作方法に関するものである。
【背景技術】
【0002】
ダイナミックランダムアクセスメモリ（DRAMs）は、コンピュータ及びモバイルコンピュータシステムでデータにアクセスするための、高速かつ大容量のメモリを提供する。ダイナミックランダムアクセスメモリではデータリフレッシュを定期的に行う必要があるため、ダイナミックランダムアクセスメモリは消費電力に関係する。ダイナミックランダムアクセスメモリに対する従来の設計は、ディープパワーダウン（DPD）モードの導入を含む。しかしながら、ディープパワーダウンモードでは、ダイナミックランダムアクセスメモリに記憶されるデータが破壊されるおそれがある。さらに、ディープパワーダウンモードからダイナミックランダムアクセスメモリへのアクセスを復旧するのに長い時間（例えば500マイクロ秒）を必要とすることがある。
【0003】
ディープパワーダウンモードでのダイナミックランダムアクセスメモリのデータ損失を防ぐ従来のあるアプローチは、ディープパワーダウンモードの間、スタティックランダムアクセスメモリ（SRAMs）を使用してデータを保つことである。消費電力を減少させる従来の別のアプローチは、セルフリフレッシュモードを利用して、データを維持するとともにセルフリフレッシュモードから約１００ナノ秒以内でダイナミックランダムアクセスメモリへのデータアクセスを提供することである。
【発明の概要】
【発明が解決しようとする課題】
【0004】
スタティックランダムアクセスメモリのセルを追加することで、大きな領域のオーバーヘッドを招くことがあり、またデータアクセスに対する応答時間を増加させることがある。セルフリフレッシュモードを利用するためには、多大な消費電力を必要とすることがある。
【課題を解決するための手段】
【0005】
本開示の一態様は、メモリデバイスに向けたものである。メモリデバイスは、複数のビット線及び複数のワード線に接続された複数のメモリセルを含むメモリアレイを含む。メモリデバイスは、複数のビット線に接続された複数のセンスアンプ回路も含む。各センスアンプ回路は、センスアンプを含み、センスアンプ回路に接続されたビット線の２つの間の電圧差を感知し増幅するように構成される。メモリデバイスは、メモリセルのアドレスを受取り復号して、対応するビット線及びワード線を有効にするアドレスデコーダを更に含む。また、メモリデバイスは、メモリセルをリフレッシュするデータを制御するリフレッシュコントローラを備える。さらに、メモリデバイスは、メモリデバイスを制御して、ディープパワーダウン（ＤＰＤ）モードを含む様々な動作モードで動作させるモードコントローラを含む。モードコントローラは、センスアンプ回路のうち対応するセンスアンプ回路が感知する、メモリセルの群のデータを制御して、メモリデバイスがディープパワーダウンモードに移行するときに、データを対応するセンスアンプ回路にラッチする。
【0006】
本開示の他の態様は、データを処理する機器に向けたものである。機器は、処理されるデータを記憶するメモリデバイスを含む。処理されるデータは、命令、実行ステータス及びユーザデータの少なくとも１つを含む。機器は、メモリデバイスに接続されたプロセッサも含む。プロセッサは、処理中に、メモリデバイスにアクセスするように構成される。機器は、プロセッサに接続された記憶装置を更に含む。記憶装置は、オペレーティングシステムを記憶する。メモリデバイスは、複数のビット線及び複数のワード線に接続された複数のメモリセルを含むメモリアレイを含む。メモリデバイスは、複数のビット線に接続された複数のセンスアンプ回路も含む。各センスアンプ回路は、センスアンプを含み、センスアンプ回路に接続されたビット線の２つの間の電圧差を感知して増幅するように構成される。メモリデバイスは、メモリセルのアドレスを受取って復号して、対応するビット線及びワード線を有効にするアドレスデコーダを更に含む。また、メモリデバイスは、メモリセルのリフレッシュのデータを制御するリフレッシュコントローラを含む。さらに、メモリデバイスは、メモリデバイスを、ディープパワーダウン（ＤＰＤ）モードを含む様々な動作モードで動作させるよう制御するモードコントローラを含む。モードコントローラは、センスアンプ回路のうち対応するセンスアンプ回路が感知する、メモリセルの群のデータを制御して、メモリデバイスがディープパワーダウンモードに移行するときに、データを対応するセンスアンプ回路にラッチする。機器がサスペンドモードに移行するときに、処理される一群のデータをメモリデバイスに保持する。
【0007】
本開示の更に他の態様は、メモリセルを含むメモリデバイスにおいてディープパワーダウン（ＤＰＤ）モードでデータを保持する方法に向けたものである。本方法は、ディープパワーダウンモードに移行する信号を受信する移行信号受信ステップを含む。本方法は、メモリデバイスを制御して、ディープパワーダウンモードに移行する移行ステップも含む。本方法は、メモリデバイスがディープパワーダウンモードに移行するときに、メモリデバイスに、メモリセルの群のデータを保持する保持ステップを更に含む。また本方法は、メモリデバイスを制御して、ディープパワーダウンモードを含む様々な動作モードで動作させるステップを含む。
【発明の効果】
【0008】
上述した手段に基づいて、ディープパワーダウンモードでデータを保持する、低電力消費メモリデバイス及び低電力消費メモリデバイスの動作方法が提供される。
【図面の簡単な説明】
【0009】
【図1A】開示された実施形態に従う例示的メモリデバイスを示す図である。
【図1B】例示的モードコントローラを示す図である。
【図4】開示された実施形態に従い、ディープパワーダウンモードでデータを保持する、例示的メモリデバイスの例示的タイミング図を示す。
【図12】開示された実施形態に従う、例示的メモリデバイスのメモリアレイ、センスアンプ及びサブワード線ドライバの例示的配置を示す図である。
【図13】開示された実施形態に従う、例示的メモリデバイスのセンスアンプ、サブワード線ドライバ及びラッチの例示的配置を示す図である。
【図14】開示された実施形態に従う、例示的メモリデバイスの例示的ラッチドライバ及びイコライザを示す図である。
【図15】開示された実施形態に従う、例示的メモリデバイスの例示的電圧クランプ構成を示す図である。
【図16】開示された実施形態に従う、例示的データ処理機器を示す図である。
【図17】開示された実施形態に従い、ディープパワーダウンモードでデータを例示的メモリデバイスに保持する例示的方法を示すフローチャートである。
【発明を実施するための形態】
【0010】
本開示は一般に、ディープパワーダウンモードでデータを保持する、低電力消費メモリデバイス（ダイナミックランダムアクセスメモリデバイス等）及び低電力消費メモリデバイスの動作方法に向けたものである。メモリデバイスは、メモリデバイスがディープパワーダウンモードである間、メモリデバイスに記憶されるデータの群を保持することができると考えられる。保持されるデータの群を選択することができる。メモリデバイスがディープパワーダウンモードである間、データの群を、メモリデバイスのセンスアンプで保持することができる。また、メモリデバイスが、ディープパワーダウンモードでデータを保持するための、複数のラッチを含むことができることが考えられる。メモリデバイスがディープパワーダウンモードである間、メモリデバイスは記憶されるデータの群をラッチ内のメモリデバイス及び／又はセンスアンプに保持することができる。
【0011】
図１Ａは、開示された実施形態に従う例示的メモリデバイス１００を示す図である。メモリデバイス１００は、図１Ａに表すように互いに接続された、モードコントローラ１２０と、アドレスデコーダ１４０と、リフレッシュコントローラ１６０と、メモリアレイ１８０と、複数のセンスアンプ回路１３０と、データバッファ１５０とを含む。データバッファ１５０は、複数のレジスタ、集積回路及び／又はフィールドプログラマブルゲートアレイ等の、適切なハードウェアを含むことができる。データバッファ１５０は、メモリデバイス１００からデータを読取る間又はメモリデバイス１００にデータを書込む間、出力又は入力されたデータを一時的に保つように構成される。メモリアレイ１８０は、（図２に表すように）複数のビット線及びワード線に接続された複数のメモリセルを含む。複数のメモリセルは、後にアクセスするためのデータを記憶する。メモリデバイス１００を、ダイナミックランダムアクセスメモリとして提供することができる。
【0012】
（図３に表すように）各センスアンプ回路１３０は、センスアンプ及び周辺回路を含む。複数のセンスアンプ回路１３０は、メモリアレイ１８０の複数のビット線に接続される。各センスアンプ回路１３０は、当該センスアンプ回路１３０に接続された２つのビット線の間の電圧差を感知して増幅するように構成される。２つのビット線の電圧差は、当該２つのビット線に接続され、データアクセス中に読取られるメモリセルの１つに記憶されるデータによってもたらされる。アドレスデコーダ１４０は、メモリセルのアドレスを受取って復号して、データにアクセスするための、対応するビット線及びワード線を有効にする。リフレッシュコントローラ１６０は、集積回路及び／又はフィールドプログラマブルゲートアレイ等の、適切なハードウェアを含む。リフレッシュコントローラ１６０は、メモリセルに記憶されたデータの周期的なリフレッシュを制御するように構成される。
【0013】
モードコントローラ１２０は、制御信号を発生するように構成される集積回路及び／又はプログラマブルゲートアレイ等の、適切なハードウェアを含む。モードコントローラ１２０は、かかる制御信号を発生して、メモリデバイス１００が、読取りモード、書込みモード、リフレッシュモード及びディープパワーダウンモード等の様々な動作モードで動作するように制御するよう構成される。モードコントローラ１２０は、外部で発生する制御信号を受取るように接続される。当該信号を、例えばメモリデバイス１００が実装されるシステムのプロセッサ又はタイマ等で発生させることができる。モードコントローラ１２０が、かかる外部で発生する、ディープパワーダウンモードへの移行を命じる制御信号を受け取るときに、メモリデバイス１００を、モードコントローラ１２０によって制御して、ディープパワーダウンモードに移行させる。メモリデバイス１００がディープパワーダウンモードであるときに、モードコントローラ１２０は、メモリセルの群のデータを制御して、当該データをラッチする。いくつかの実施形態では、メモリセルの群のデータを、ビット線を通じてメモリセルの群に接続されたセンスアンプにラッチすることができる。メモリデバイス１００がディープパワーダウンモードを終了する時に、メモリセルの群のデータを、メモリセルの群に復元する。
【0014】
図１Ｂは例示的モードコントローラ１２０を示す図である。図１Ｂに表すように、モードコントローラ１２０は、メモリデバイス１００の動作を制御するための様々な１つ以上の制御信号を発生するように構成される信号発生器１２５を含む。信号発生器１２５は、メモリデバイス１００が実装されるシステムから受取る外部制御信号に従って、様々な制御信号（例えばセンスアンプ（ＳＡ）有効及びラッチ有効）を発生する。上述したように、信号発生器１２５は、様々な制御信号を発生して、メモリデバイス１００の動作を制御する集積回路及び／又はプログラマブルゲートアレイ等の、適切なハードウェアを含む。信号は、以下より完全に説明するように、センスアンプ及びラッチ並びにその他のものを有効にする制御信号を含む。
【0015】
図２は、開示された実施形態に従う、例示的メモリデバイス１００の例示的メモリアレイ１８０を示す図である。メモリアレイ１８０は、複数のビット線及びワード線に接続された複数のメモリセルを含む。メモリセルは例えばメモリセル２０１及び２０２であり、ビット線は例えばビット線２２１, ２２２, ２２３及び２２４であり、ワード線は例えばワード線２１１, ２１２, ２１３, ２１４, ２１５, ２１６, ２１７及び２１８である。例えば、図２に表すように、メモリセル２０１及び２０２をそれぞれ、２つのワード線２１１及び２１２に接続し、同じビット線２２１に接続する。各メモリセルは、トランジスタと、トランジスタのドレイン又はソースに接続されたコンデンサと含む。各メモリセルは、そのコンデンサにおいて１ビットのデータを記憶することができる。トランジスタのゲートは、ワード線に接続される。コンデンサに接続されていない、トランジスタの残りのソース及びドレインは、ビット線に接続される。ワード線を作動するときに、書込動作では、ビット線上のデータがコンデンサに導かれる。ワード線を作動するときに、読取動作では、コンデンサに記憶されたデータがビット線に導かれる。各ワード線を、例えば１つ, ２つ, ４つ, ８つ又は１６のメモリセルに接続することができる。ワード線を作動するときに、接続されたすべてのメモリセルに同時にアクセスすることができる。ビット線は、センスアンプと、様々なワード線に接続された複数のメモリセルとに接続される。これらのワード線の１つを作動するときに、接続されたメモリセルに記憶されるデータをビット線に導き、センスアンプによってデータを感知し増幅する。例えば、ワード線２１１を作動するときに、メモリセル２０１に記憶されるデータをビット線２２１に導き、ビット線２２１に接続されたセンスアンプ２５１によってデータを感知して増幅し、その後データを出力に導く。他の例として、ワード線２１２を作動するときに、メモリセル２０２に記憶されるデータをビット線２２１に導き、センスアンプ２５１によってデータを感知して増幅し、その後データを出力に導く。
【0016】
図３は、開示された実施形態に従い、例示的メモリデバイス１００のビット線の対の１つに対応するセンスアンプ３３０を含む、例示的センスアンプ回路１３０を示す図である。センスアンプ３３０は、２つのビット線３２１及び３２２との間に接続される。センスアンプ３３０は、ビット線３２１と３２２との間の小さい電圧差を感知し、メモリ外部の論理回路がデータを解釈できるよう認識可能な論理レベルに増幅する、いくつかのトランジスタを含む。センスアンプ３３０は例えば、図３に表すようにクロスカップル接続された、２つのカスケード接続されたｐ型のMOSFETと、２つのカスケード接続されたｎ型のMOFFETとを含む。モードコントローラ１２０は、制御信号を発生させて、センスアンプ３３０を作動させ駆動させて、読取られるデータに対応し認識可能な論理レベルとして機能する、最大又は最小の電圧レベルにする。いくつかの実施形態では、センスアンプ３３０は、様々な数、種類及び／又はカップリングのトランジスタを含むことができる。
【0017】
センスアンプ３３０に加えて、センスアンプ回路１３０は、ビット線３２１及び３２２の間に接続された、イコライザ３２０とスイッチ３１０とを含む。読取動作のために、メモリセルをビット線の１つに接続する前に、イコライザ３２０は、ビット線３２１及び３２２をプリチャージして、それぞれの電圧が実質的に等しくなることを確保する。制御信号EQは、イコライザ３２０を制御して、ビット線３２１の電圧とビット線３２２の電圧とを等しくする。メモリセルがビット線の１つに接続されて、センスアンプ３３０が感知するビット線間の電圧差を増幅した後、制御信号CSLはスイッチ３１０を制御して、出力トランジスタをオンにして、増幅された電圧をメモリデバイス１００の読出し用の出力に供給する。
【0018】
図４は、開示された実施形態に従い、典型的にはディープパワーダウンモードでデータを保持する、例示的メモリデバイス１００の例示的タイミング図である。図４において、モードコントローラ１２０は、タイミング図に従って、関連する制御信号を制御して、メモリデバイス１００の対応するモジュール又は回路を作動させる。メモリデバイス１００がディープパワーダウンモードに移行するための信号を受取るときに、モードコントローラ１２０は、メモリデバイス１００を制御して、データ保持期間及びディープパワーダウン期間を含む、ディープパワーダウン−データ保持（DPD-DH）期間における動作をさせる。モードコントローラは、関連する制御信号を制御して、（DPD期間に対応する）ディープパワーダウンモードに移行する前のデータ保持期間の間、データをメモリデバイス１００に保持する。例えば、図４に表すように、メモリデバイス１００は、ディープパワーダウンモードに移行するとともにメモリデバイス１００に記憶されるデータを保持するよう要求する、DPD-DHフラグ信号を受取る。モードコントローラ１２０は、ワード線ｉ（WL(i)）に接続されたメモリセルに記憶されるデータを保持するように構成される。図４に表すように、モードコントローラ１２０は、ワード線ｉをWL(i)信号によって作動させ、ワード線ｉに接続されたイコライザ３２０及びセンスアンプ３３０をそれぞれ、EQ有効信号及びSA有効信号によって作動させる。SA有効信号は、センスアンプ３３０を有効にして、センスアンプ３３０に、WL(i)によって作動されるメモリセルに記憶されるデータによってもたらされる、電圧差を感知させ増幅させる。ワード線ｉに接続されたメモリセルに記憶されるデータを、メモリセルに接続されたビット線【0019】
図２における他の例に関して、メモリセル２１の群のデータがディープパワーダウンモードにおいて保持されるように構成されるときに、モードコントローラ１２０は、ワード線２１８を作動させるとともに、メモリセル２１の群に記憶されるデータを、DPD-DH期間の間、センスアンプ２５１−２５４に保持する。メモリデバイス１００がディープパワーダウンモードを終了するときに、モードコントローラ１２０は、メモリセル２１の群に、保持されているデータを復旧する。
【0020】
データがセンスアンプ３３０に保持された後、モードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードに移行する。モードコントローラ１２０は、センスアンプ３３０に対する給電を維持して、センスアンプ３３０にラッチされるデータを保持する。いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、メモリデバイス１００の他の回路への電源をオフにして、消費電力を減少させることができる。例えば、メモリデバイス１００がディープパワーダウンモードに移行するときに、モードコントローラ１２０は、メモリアレイ１８０、アドレスデコーダ１４０、リフレッシュコントローラ１６０及びデータバッファ１５０又はこれらの任意の組み合わせへの電源をオフにすることができる。
【0021】
いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、データを内部にラッチするセンスアンプ３３０への電源電圧を減少させることができる。例えば、モードコントローラ１２０は、センスアンプ３３０への電源電圧を、Vcoreから、Vcoreよりも低い電圧であるVcore, DPDまで減少させて、消費電流を減少させることができる。センスアンプ３３０は、より低い電圧レベルでもなお、内部にラッチされたデータを保持する。モードコントローラ１２０は、ディープパワーダウンモードを終了する信号を受取るまで、メモリデバイス１００を、データが保持されている状態であるディープパワーダウンモードに保つ。
【0022】
メモリデバイス１００がディープパワーダウンモードを終了する信号を受取るときに、それに応じてモードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードを終了する。例えば図４に表すように、DPD-DHフラグ信号が非アクティブ化されているときに（tDPD-DH期間に対応）、モードコントローラ１２０は、データを保持するセンスアンプ３３０を制御してデータをメモリセルに復元するとともに、メモリデバイス１００を制御してディープパワーダウンモードを終了する。例えば、モードコントローラ１２０は、WL(i)をアクティブ化させて、センスアンプ３３０にラッチされるデータを、ビット線【0023】
いくつかの実施形態では、ディープパワーダウンモードにおいて、モードコントローラ１２０がメモリデバイス１００の他の回路に対する電源をオフにする場合、モードコントローラ１２０が、データを復元する前のVcore及びVperiの復元期間の間、メモリデバイス１００のその回路の電源をオンにする。例えば、モードコントローラ１２０が、メモリアレイ１８０、アドレスデコーダ１４０、リフレッシュコントローラ１６０及びデータバッファ１５０又はこれらの任意の組み合わせへの電源をオフにする場合、メモリデバイス１００がディープパワーダウンモードに移行するときに、モードコントローラ１２０は、データを復元する前に、これら要素への電源をオンにする。
【0024】
いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０が、データを内部にラッチするセンスアンプ３３０への電源電圧を減少させる場合、モードコントローラ１２０は、データを復元する前のVcore及びVperiの復元期間の間、通常動作用の電源電圧を復旧する。例えば、モードコントローラ１２０が、センスアンプ３３０への電源電圧をVcoreからVcore, DPDまで減少させる場合、モードコントローラ１２０は、データを復元する前に、センスアンプ３３０への電源電圧をVcoreに復旧する。いくつかの実施形態において、電源電圧が通常のVcoreに復旧すると、センスアンプ３３０へのかかる電源電圧が、保持されるデータを他の回路に渡すのに十分な駆動能力をもたらすため、保持されるデータがアクセス可能となる。
【0025】
図５は、開示された実施形態に従い、メモリデバイス１００において、ビット線に接続されたラッチ５４０を含む、例示的センスアンプ回路１３０を示す図であり、例示的センスアンプ３３０が当該ビット線に接続されている。ラッチ５４０は、ラッチスイッチ５２０を通じて、２つのビット線【0026】
図６は、開示された実施形態に従い、図５の複数の例示的ラッチを含むとともに、ディープパワーダウンモードでデータを保持する、例示的メモリデバイス１００の例示的タイミング図である。図６において、モードコントローラ１２０は、タイミング図に従って、関連する制御信号を制御して、メモリデバイス１００の対応するモジュール又は回路を作動させる。メモリデバイス１００がディープパワーダウンモードに移行する信号を受取るときに、モードコントローラ１２０は、ディープパワーダウンモードに移行する前に、関連する制御信号を制御して、メモリデバイス１００にデータを保持する。例えば、図６に表すように、メモリデバイス１００は、ディープパワーダウンモードに移行するとともにメモリデバイス１００に記憶されるデータを保持するよう要求する、DPD-DHフラグ信号を受取る。モードコントローラ１２０は、ワード線ｉ（WL(i)）に接続されたメモリセルに記憶されるデータを保持するように構成される。図５及び６に表すように、モードコントローラ１２０は、ワード線ｉをWL(i)信号によって作動させ、ワード線ｉに接続されたイコライザ３２０及びセンスアンプ３３０をそれぞれ、EQ有効信号及びSA有効信号によって作動させる。SA有効信号がセンスアンプ３３０を有効にするときに、センスアンプ３３０は、WL(i)によって作動されるメモリセルに記憶されるデータによってもたらされる、ビット線３２１及び３２２の間の電圧差を感知して増幅する。ワード線ｉに接続されたメモリセルに記憶されるデータを、メモリセルに接続されたビット線【0027】
他の例として、図２において、メモリセル２１の群のデータがディープパワーダウンモードにおいて保持されるように構成されるときに、モードコントローラ１２０は、ワード線２１８を作動させるとともに、メモリセル２１の群に記憶されるデータを、DPD-DH期間の間、ビット線２２１−２２４にそれぞれ接続された４つのラッチに保持する。メモリデバイス１００がディープパワーダウンモードを終了するときに、モードコントローラ１２０は、メモリセル２１の群に、保持されているデータを復旧する。
【0028】
データがラッチに保持された後、モードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードに移行する。モードコントローラ１２０は、ラッチ５４０に対する給電を維持して、ラッチされるデータを保持する。いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、メモリデバイス１００の他の回路への電源をオフにして、消費電力を減少させることができる。例えば、メモリデバイス１００がディープパワーダウンモードに移行するときに、モードコントローラ１２０は、メモリアレイ１８０、複数のセンスアンプ回路１３０のセンスアンプ３３０、アドレスデコーダ１４０、リフレッシュコントローラ１６０及びデータバッファ１５０又はこれらの任意の組み合わせへの電源をオフにすることができる。
【0029】
いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、データを保持するラッチ５４０への電源電圧を減少させることができる。例えば、モードコントローラ１２０は、ラッチ５４０への電源電圧を、Vcoreから、Vcoreよりも低いVcore, DPDまで減少させて、消費電流を減少させることができる。ラッチ５４０は、より低い電圧レベルでもなお、ラッチされたデータを保持する。モードコントローラ１２０は、ディープパワーダウンモードを終了する信号を受取るまで、メモリデバイス１００を、データが保持されている状態であるディープパワーダウンモードに保つ。
【0030】
メモリデバイス１００がディープパワーダウンモードを終了する信号を受取るときに、それに応じてモードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードを終了する。例えば図６に表すように、DPD-DHフラグ信号が非アクティブ化されているときに、モードコントローラ１２０は、データを保持するラッチ５４０を制御してデータをメモリセルに復元するとともに、メモリデバイス１００を制御してディープパワーダウンモードを終了する。例えば、図６に表すように、モードコントローラ１２０は、WL(i)及びSW1をアクティブ化させて、ラッチ５４０に保持されるデータを、ビット線【0031】
いくつかの実施形態では、ディープパワーダウンモードにおいて、モードコントローラ１２０がメモリデバイス１００の他の回路に対する電源をオフにする場合、モードコントローラ１２０が、データを復元する前に、メモリデバイス１００のその回路の電源をオンにする。例えば、モードコントローラ１２０が、メモリアレイ１８０、複数のセンスアンプ回路１３０におけるセンスアンプ３３０、アドレスデコーダ１４０、リフレッシュコントローラ１６０及びデータバッファ１５０又はこれらの任意の組み合わせへの電源をオフにする場合、メモリデバイス１００がディープパワーダウンモードに移行するときに、モードコントローラ１２０は、データを復元する前に、これら要素への電源をオンにする。
【0032】
いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０が、データを内部に保持するラッチ５４０への電源電圧を減少させる場合、モードコントローラ１２０は、データを復元する前に、通常動作用の電源電圧を復旧する。例えば、モードコントローラ１２０が、ラッチ５４０への電源電圧をVcoreからVcore, DPDまで減少させる場合、モードコントローラ１２０は、データを復元する前に、ラッチ５４０への電源電圧をVcoreに復旧する。いくつかの実施形態において、電源電圧が通常のVcoreに復旧すると、ラッチ５４０へのかかる電源電圧が、保持されるデータを他の回路に渡すのに十分な駆動能力をもたらすため、保持されるデータがアクセス可能となる。
【0033】
図７は、開示された実施形態に従い、図５の複数の例示的ラッチを含むとともに、ディープパワーダウンモードでデータを保持する、例示的メモリデバイス１００の他の例示的タイミング図である。図７において、モードコントローラ１２０は、タイミング図に従って、関連する制御信号を制御して、メモリデバイス１００の対応するモジュール又は回路を作動させる。メモリデバイス１００がディープパワーダウンモードに移行する信号を受取るときに、モードコントローラ１２０は、ディープパワーダウンモードに移行する前に、関連する制御信号を制御して、メモリデバイス１００にデータを保持する。モードコントローラ１２０は、ワード線ｉに接続されたメモリセルのデータをラッチ５４０に保持する。この動作は、図６で表す信号に従ってデータをラッチ５４０に保持する上述した動作に類似する。しかしながら、図７に表すように、WL(i)のデータがラッチ５４０に保持された後、モードコントローラ１２０はまた、他のワード線ｊ（WL(j)）に接続された他のメモリセルのデータ、【0034】
他の例として、図２において、メモリセル２１の群及びメモリセル２２の群のデータがディープパワーダウンモードにおいて保持されるように構成されるときに、モードコントローラ１２０は、ワード線２１８を作動させるとともに、メモリセル２１の群に記憶されたデータを、DPD-DH期間の間、ビット線２２１−２２４にそれぞれ接続された４つのラッチ（図示せず）に保持する。またモードコントローラ１２０は、ワード線２１６を作動させるとともに、ディープパワーダウンモードにおいて、メモリセル２２の群に記憶されたデータを、センスアンプ２５１−２５４に保持する。メモリデバイスがディープパワーダウンモードを終了するときに、モードコントローラ１２０は、センスアンプ２５１−２５４に保持されたデータをメモリセル２２の群に復元する。またモードコントローラ１２０は、４つのラッチに保持されたデータをメモリセル２１の群に復元する。
【0035】
図７に表すように、データがラッチ５４０及びセンスアンプ３３０に保持された後、モードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードに移行する。モードコントローラ１２０は、ラッチ５４０及びセンスアンプ３３０それぞれに対する給電を維持して、データをラッチされたままにする。いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、メモリデバイス１００の他の回路への電源をオフにして、消費電力を減少させることができる。例えば、メモリデバイス１００がディープパワーダウンモードに移行するときに、モードコントローラ１２０は、メモリアレイ１８０、アドレスデコーダ１４０、リフレッシュコントローラ１６０及びデータバッファ１５０又はこれらの任意の組み合わせへの電源をオフにすることができる。
【0036】
いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、データを保持するラッチ５４０及びセンスアンプ３３０それぞれへの電源電圧を減少させることができる。例えば、モードコントローラ１２０は、ラッチ５４０及びセンスアンプ３３０への電源電圧を、VcoreからVcore, DPDまで減少させて、消費電流を減少させる。ラッチ５４０及びセンスアンプ３３０は、より低い電圧レベルでもなお、ラッチされたデータを保持する。モードコントローラ１２０は、ディープパワーダウンモードを終了する信号を受取るまで、メモリデバイス１００をデータが保持されている状態であるディープパワーダウンモードに保つ。
【0037】
メモリデバイス１００がディープパワーダウンモードを終了する信号を受取るときに、それに応じてモードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードを終了する。例えば図７に表すように、DPD-DHフラグ信号が非アクティブ化されているときに、モードコントローラ１２０は、データを保持するセンスアンプ３３０及びラッチ５４０それぞれを制御してデータをメモリセルに復元するとともに、メモリデバイス１００を制御してディープパワーダウンモードを終了する。例えば、モードコントローラ１２０は、WL(ｊ)をアクティブ化させて、センスアンプ３３０に保持されたデータを、ビット線【0038】
いくつかの実施形態では、ディープパワーダウンモードにおいて、モードコントローラ１２０がメモリデバイス１００の他の回路に対する電源をオフにする場合、モードコントローラ１２０は、データを復元する前に、メモリデバイス１００のその回路の電源をオンにする。例えば、モードコントローラ１２０が、メモリアレイ１８０、アドレスデコーダ１４０、リフレッシュコントローラ１６０及びデータバッファ１５０又はこれらの任意の組み合わせへの電源をオフにする場合、メモリデバイス１００がディープパワーダウンモードに移行するときに、モードコントローラ１２０は、データを復元する前に、これら要素への電源をオンにする。
【0039】
いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０が、データを内部に保持するラッチ５４０及びセンスアンプ３３０それぞれへの電源電圧を減少させた場合、モードコントローラ１２０は、データを復元する前に、通常動作用の電源電圧を復旧する。例えば、モードコントローラ１２０が、ラッチ５４０及びセンスアンプ３３０それぞれへの電源電圧をVcoreからVcore, DPDまで減少させた場合、モードコントローラ１２０は、データを復元する前に、ラッチ５４０及びセンスアンプ３３０への電源電圧をVcoreに復旧する。いくつかの実施形態において、電源電圧が通常のVcoreに復旧すると、データを保持するラッチ５４０及びセンスアンプ３３０それぞれへのかかる電源電圧が、保持されたデータを他の回路に渡すのに十分な駆動能力をもたらすため、保持されたデータがアクセス可能となる。
【0040】
図８は、開示された実施形態に従い、メモリデバイス１００において、ビット線に接続された２つの例示的ラッチ８４０及び８８０を含む、例示的センスアンプ回路１３０を示す図であり、センスアンプ３３０が当該ビット線に接続されている。ラッチ８４０は、ラッチスイッチ８２０を通じて、【0041】
またラッチ８８０は、ラッチスイッチ８６０及びラッチスイッチ８２０を通じて、ビット線
【0042】
図９は、開示された実施形態に従い、図８の複数の例示的ラッチ８４０及び８８０並びにこれらに対応するラッチスイッチ８２０及び８６０を含むとともに、ディープパワーダウンモードでデータを保持する、例示的メモリデバイス１００の例示的タイミング図である。図９において、モードコントローラ１２０は、タイミング図に従って、関連する制御信号を制御して、メモリデバイス１００の対応する要素又は回路を作動させる。メモリデバイス１００がディープパワーダウンモードに移行する信号を受取るときに、モードコントローラ１２０は、ディープパワーダウンモードに移行する前に、関連する制御信号を制御して、メモリデバイス１００にデータを保持する。モードコントローラ１２０は、ワード線ｉに接続されたメモリセルのデータをラッチ８８０に保持する。この動作は、ラッチ８８０を有効にすることを除いて、図６においてデータをラッチ５４０に保持する上述した動作に類似する。上述したように、ラッチスイッチ８６０及びラッチスイッチ８２０の組み合わせが、ラッチ８８０を有効にする。モードコントローラ１２０は、SW1及びSW2の両方を作動させて、WL(i)のデータをラッチ８８０に保持する。WL(i)のデータがラッチ８８０に保持された後、モードコントローラ１２０はまた、他のワード線ｊに接続されたメモリセルのデータをラッチ８４０に保持する。この動作は、図６においてデータをラッチ５４０に保持する上述した動作に類似する。
【0043】
他の例として、図２において、メモリセル２１及び２２の群のデータがDPDモードにおいて保持されるように構成されるときに、モードコントローラ１２０は、ワード線２１８を作動させるとともに、メモリセル２１の群に記憶されたデータを、DPD-DH期間の間、ビット線２２１−２２４にそれぞれ接続された４つのラッチ（図示せず）に保持する。またモードコントローラ１２０は、ワード線２１６を作動させるとともに、DPDモードにおいて、メモリセル２２の群に記憶されたデータを、ビット線２２１−２２４にそれぞれ接続された他の４つのラッチ（図示せず）に保持する。メモリデバイス１００がDPDモードを終了するときに、モードコントローラ１２０は、後者の４つのラッチに保持されたデータをメモリセル２２の群に復元する。またモードコントローラ１２０は、前者の４つのラッチに保持されたデータをメモリセル２１の群に復元する。
【0044】
データがラッチ８４０及び８８０に保持された後、モードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードに移行する。モードコントローラ１２０は、ラッチ８４０及び８８０に対する給電を維持して、データをラッチされたままにする。いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、メモリデバイス１００の他の回路への電源をオフにして、消費電力を減少させることができる。例えば、メモリデバイス１００がディープパワーダウンモードに移行するときに、モードコントローラ１２０は、メモリアレイ１８０、複数のセンスアンプ回路１３０のセンスアンプ３３０、アドレスデコーダ１４０、リフレッシュコントローラ１６０及びデータバッファ１５０又はこれらの任意の組み合わせへの電源をオフにすることができる。
【0045】
いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、データを保持するラッチ８４０及び８８０への電源電圧を減少させることができる。例えば、モードコントローラ１２０は、ラッチ８４０及び８８０への電源電圧を、VcoreからVcore, DPDまで減少させて、消費電流を減少させることができる。ラッチ８４０及び８８０は、より低い電圧レベルでもなお、内部にラッチされたデータを保持する。モードコントローラ１２０は、ディープパワーダウンモードを終了する信号を受取るまで、メモリデバイス１００をデータが保持されている状態であるディープパワーダウンモードに保つ。
【0046】
メモリデバイス１００がディープパワーダウンモードを終了する信号を受取るときに、それに応じてモードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードを終了する。例えば図９に表すように、DPD-DHフラグ信号が非アクティブ化されているときに、モードコントローラ１２０は、データを保持するラッチ８４０及び８８０を制御してデータをメモリセルに復元するとともに、メモリデバイス１００を制御してディープパワーダウンモードを終了する。例えば、図９に表すように、モードコントローラ１２０は、WL(j)及びSW1をアクティブ化させて、ラッチ８４０に保持されたデータを、セット線【0047】
いくつかの実施形態では、ディープパワーダウンモードにおいて、モードコントローラ１２０がメモリデバイス１００の他の回路に対する電源をオフにする場合、モードコントローラ１２０は、データを復元する前に、メモリデバイス１００のその回路の電源をオンにする。例えば、モードコントローラ１２０が、メモリアレイ１８０、複数のセンスアンプ回路１３０におけるセンスアンプ３３０、アドレスデコーダ１４０、リフレッシュコントローラ１６０及びデータバッファ１５０又はこれらの任意の組み合わせへの電源をオフにする場合、メモリデバイス１００がディープパワーダウンモードに移行するときに、モードコントローラ１２０は、データを復元する前に、これら要素への電源をオンにする。
【0048】
いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０が、データを保持するラッチ８４０及び８８０への電源電圧を減少させた場合、モードコントローラ１２０は、データを復元する前に、通常動作用の電源電圧を復旧する。例えば、モードコントローラ１２０が、ラッチ８４０及び８８０への電源電圧をVcoreからVcore, DPDまで減少させた場合、モードコントローラ１２０は、データを復元する前に、ラッチ８４０及び８８０への電源電圧をVcoreに復旧する。電源電圧が通常のVcoreに復旧すると、データを保持するラッチ８４０及び８８０へのかかる電源電圧が、保持されたデータを他の回路に渡すのに十分な駆動能力をもたらし得るため、保持されたデータがアクセス可能となる。
【0049】
いくつかの実施形態において、モードコントローラ１２０は、更に別のワード線に接続された更に別のメモリセルのデータを、センスアンプ３３０に更に保持する。この動作は、図７においてデータをセンスアンプ３３０に保持する上述した動作に類似する。モードコントローラ１２０は、データをラッチ８８０及び８４０に保持した後に、データをセンスアンプ３３０に保持する。モードコントローラ１２０は、データをラッチ８８０及び８４０に保持されたデータを復元する前に、センスアンプ３３０に保持されたデータを復元する。
【0050】
例えば、図２において、メモリセル２１、２２及び２３の群のデータがディープパワーダウンモードにおいて保持されるように構成されるときに、モードコントローラ１２０は、ワード線２１８を作動させるとともに、メモリセル２１の群に記憶されたデータを、DPD-DH期間の間、ビット線２２１−２２４にそれぞれ接続された４つのラッチに保持する。またモードコントローラ１２０は、ワード線２１６を作動させるとともに、ディープパワーダウンモードにおいて、メモリセル２２の群に記憶されたデータを、ビット線２２１−２２４にそれぞれ接続された他の４つのラッチに保持する。さらにモードコントローラ１２０は、ワード線２１４を作動させるとともに、ディープパワーダウンモードにおいて、メモリセル２３の群に記憶されたデータを、センスアンプ２５１−２５４に保持する。メモリデバイス１００がディープパワーダウンモードを終了する信号を受け取るときに、モードコントローラ１２０は、センスアンプ２５１−２５４に保持されたデータをメモリセル２３の群に復元する。その後モードコントローラ１２０は、ワード線２１６の保持されたデータをメモリセル２２の群に復元する。モードコントローラ１２０はその後さらに、ワード線２１８の保持されたデータをメモリセル２１の群に復元する。
【0051】
図１０は、開示された実施形態に従い、例示的メモリデバイス１００において、ビット線に接続された２つの例示的ラッチ１０４０及び１０８０を含む、例示的センスアンプ回路１３０を示す図であり、センスアンプ３３０が当該ビット線に接続されている。ラッチ１０４０は、ラッチスイッチ１０２０を通じて、ビット線【0052】
ラッチ１０８０は、ラッチスイッチ１０６０を通じて、ビット線【0053】
図１１は、開示された実施形態に従い、図１０の複数の例示的ラッチ１０４０及び１０８０並びにこれらに対応するラッチスイッチ１０２０及び１０６０を含むとともに、ディープパワーダウンモードでデータを保持する、例示的メモリデバイス１００の例示的タイミング図である。図１１において、モードコントローラ１２０は、タイミング図に従って、関連する制御信号を制御して、メモリデバイス１００の対応するモジュール又は回路を作動させる。メモリデバイス１００がディープパワーダウンモードに移行する信号を受取るときに、モードコントローラ１２０は、ディープパワーダウンモードに移行する前に、関連する制御信号を制御して、メモリデバイス１００にデータを保持する。モードコントローラ１２０は、ワード線ｉに接続されたメモリセルのデータをラッチ１０８０に保持する。この動作は、図６で表すデータをラッチ５４０に保持する上述した動作に類似する。またモードコントローラ１２０は、別のワード線ｊに接続されたメモリセルのデータをラッチ１０４０に保持する。この動作は、図６で表すデータをラッチ５４０に保持する上述した動作に類似する。
【0054】
他の例として、図２において、メモリセル２１及び２２の群のデータがDPDモードにおいて保持されるように構成されるときに、モードコントローラ１２０は、ワード線２１８を作動させるとともに、メモリセル２１の群に記憶されたデータを、DPD-DH期間の間、ビット線２２１−２２４にそれぞれ接続された４つのラッチに保持する。またモードコントローラ１２０は、ワード線２１６を作動させるとともに、DPDモードにおいて、メモリセル２２の群に記憶されたデータを、ビット線２２１−２２４にそれぞれ接続された他の４つのラッチに保持する。メモリデバイス１００がDPDモードを終了するときに、モードコントローラ１２０は、後者の４つのラッチに保持されたデータをメモリセル２２の群に復元する。その後モードコントローラ１２０は、前者の４つのラッチに保持されたデータをメモリセル２１の群に復元する。
【0055】
データがラッチ１０４０及び１０８０に保持された後、モードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードに移行する。モードコントローラ１２０は、ラッチ１０４０及び１０８０に対する給電を維持して、データを内部にラッチされたままにする。いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、メモリデバイス１００の他の回路への電源をオフにして、消費電力を減少させる。この動作は、他の回路の電源をオフにする上述した動作に類似する。いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０は、データを内部に保持するラッチ１０４０及び１０８０への電源電圧を減少させることができる。この動作は、図９を参照して説明したラッチ８４０及び８８０への電源電圧を減少させる動作に類似する。モードコントローラ１２０は、ディープパワーダウンモードを終了する信号を受取るまで、メモリデバイス１００をデータが保持されている状態であるディープパワーダウンモードに保つ。
【0056】
メモリデバイス１００がディープパワーダウンモードを終了する信号を受取るときに、それに応じてモードコントローラ１２０は、メモリデバイス１００を制御して、ディープパワーダウンモードを終了する。例えば図１１に表すように、DPD-DHフラグ信号が非アクティブ化されているときに、モードコントローラ１２０は、データを保持するラッチ１０４０及び１０８０を制御してデータをメモリセルに復元するとともに、メモリデバイス１００を制御してディープパワーダウンモードを終了する。ラッチ１０４０及び１０８０は個々のラッチスイッチ１０２０及び１０６０を有するため、ラッチ１０４０及び１０８０から保持されたデータを復元する動作は、上述した図９でラッチ８４０から保持されたデータを復元する動作に類似する。ラッチ１０４０又はラッチ１０８０のいずれかに保持されたデータを取得するために、ラッチスイッチ１０２０及び１０６０の両方を有効にする必要はない。
【0057】
いくつかの実施形態では、ディープパワーダウンモードにおいて、モードコントローラ１２０がメモリデバイス１００の他の回路に対する電源をオフにする場合、モードコントローラ１２０は、データを復元する前に、メモリデバイス１００のその回路の電源をオンにする。この動作は、図９を参照して説明した、他の回路の電源をオンにする上述した動作に類似する。
【0058】
いくつかの実施形態において、ディープパワーダウンモードにおいて、モードコントローラ１２０が、データを内部に保持するラッチ１０４０及び１０８０への電源電圧を減少させた場合、モードコントローラ１２０は、データを復元する前に、通常動作用の電源電圧を復旧する。この動作は、図８及び９のラッチ８４０及び８８０への電源電圧を復旧する上述した動作に類似する。電源電圧が通常のVcoreに復旧すると、データを保持するラッチ１０４０及び１０８０へのかかる電源電圧が、保持されたデータを他の回路に渡すのに十分な駆動能力をもたらすため、保持されたデータがアクセス可能となる。
【0059】
いくつかの実施形態において、モードコントローラ１２０は、更に別のワード線に接続された更に別のメモリセルのデータを、センスアンプ３３０に保持させる。この動作は、図７においてデータをセンスアンプ３３０に保持する上述した動作に類似する。モードコントローラ１２０は、データをラッチ１０４０及び１０８０に保持した後に、データをセンスアンプ３３０に保持する。モードコントローラ１２０は、データをラッチ１０８０及び１０４０に保持されたデータを復元する前に、センスアンプ３３０に保持されたデータを復元する。
【0060】
例えば、図２において、メモリセル２１、２２及び２３の群のデータがDPDモードにおいて保持されるように構成されるときに、モードコントローラ１２０は、ワード線２１８を作動させるとともに、メモリセル２１の群に記憶されたデータを、DPD-DH期間の間、ビット線２２１−２２４に接続された４つのラッチに保持する。またモードコントローラ１２０は、ワード線２１６を作動させるとともに、DPDモードにおいて、メモリセル２２の群に記憶されたデータを、ビット線２２１−２２４に接続された他の４つのラッチに保持する。さらにモードコントローラ１２０は、ワード線２１４を作動させるとともに、DPDモードにおいて、メモリセル２３の群に記憶されたデータを、センスアンプ２５１−２５４に保持する。メモリデバイス１００がDPDモードを終了する信号を受け取るときに、モードコントローラ１２０は、センスアンプ２５１−２５４に保持されたデータをメモリセル２３の群に復元する。またモードコントローラ１２０は、後者の４つのラッチに保持されたデータをメモリセル２２の群に復元する。モードコントローラ１２０はさらに、前の４つのラッチに保持されたデータをメモリセル２１の群に復元する。
【0061】
いくつかの実施形態において、メモリデバイス１００は、ビット線に接続された１つ以上のラッチを更に含む。１つ以上のラッチは、図８に表すようにビット線に直列に接続され、図１０に表すようにビット線に並列に接続され、又はこれらを任意に組み合わせた接続となる。このデータを保持する動作は、図９及び１１に示した動作に類似する。言い換えれば、１つ以上のラッチをメモリデバイス１００に追加することで、メモリデバイス１００は、ビット線に接続された、様々な数のメモリセルの群のデータを保持することができる。
【0062】
図１２は、開示された実施形態に従う、メモリデバイス１００のメモリアレイ、センスアンプ及びサブワード線ドライバ（ＳＷＤ）の例示的配置を示す図である。図１２に見られるように、横方向に沿う２つのメモリアレイの間にセンスアンプを配置することができる一方、縦方向に沿う２つのメモリアレイの間にサブワード線ドライバを配置することができる。いくつかの実施形態では、ラッチ及びラッチスイッチを、これらに関連するセンスアンプとともに配置する。したがって、いくつかの実施形態において、図５ではラッチ５４０及びラッチスイッチ５２０がセンスアンプ３３０とともに配置され、図８ではラッチ８４０及び８８０並びにラッチスイッチ８２０及び８６０がセンスアンプ３３０とともに配置され、図１０ではラッチ１０４０及び１０８０並びにラッチスイッチ１０２０及び１０６０がセンスアンプ３３０とともに配置される。
【0063】
あるいは、いくつかの実施形態では、図５においてラッチ５４０及びラッチスイッチ５２０を、例えばセンスアンプとサブワード線ドライバとの交差部１２０１、１２０２に配置することができる。いくつかの実施形態では、図８のラッチ８４０及び８８０並びにラッチスイッチ８２０及び８６０を、例えばセンスアンプとサブワード線ドライバとの交差部１２０１、１２０２に配置することができる。いくつかの実施形態では、図１０のラッチ１０４０及び１０８０並びにラッチスイッチ１０２０及び１０６０を、例えばセンスアンプとサブワード線ドライバとの交差部１２０１、１２０２に配置することができる。
【0064】
図１３は、開示された実施形態に従う、メモリデバイス１００のセンスアンプ、サブワード線ドライバ及びラッチ（ラッチ１及び２）の例示的配置を示す図である。いくつかの実施形態では、図５におけるラッチ５４０及びラッチスイッチ５２０を、例えば図１３に見られるように、センスアンプの縦方向下方に配置することができる。いくつかの実施形態では、図８におけるラッチ８４０及び８８０並びにラッチスイッチ８２０及び８６０を、例えば図１３に見られるように、センスアンプの縦方向下方に配置することができる。いくつかの実施形態では、ラッチ１０４０及び１０８０並びにラッチスイッチ１０２０及び１０６０を、例えば図１３に見られるように、センスアンプの縦方向下方に配置することができる。また図１３は、ラッチの近くに配置される周辺回路を示す。ラッチドライバ及びイコライザ１３２０、１３４０、１３６０、１３８０を、例えばセンスアンプとサブワード線ドライバとの交差部１２０１、１２０２に配置することができる。
【0065】
いくつかの実施形態では、メモリデバイス１００は、メモリアレイ１８０の複数のワード線に接続された、複数の選択回路（図示せず）を更に含む。選択回路は、集積回路又はフィールドプログラマブルゲートアレイ又はプログラマブルe-fuse（イーヒューズ）回路等の適切なハードウェアを含む。選択回路は、メモリデバイス１００がディープパワーダウンモードに移行するときにデータを保持することができる、メモリセルの群を選択するように構成され得る。例えば、選択回路は、図２のメモリセル２１、２２、２３の群の１つのデータを選択して、メモリデバイス１００がディープパワーダウンモードに移行するときにデータが保持されるように構成され得る。この例では、選択回路は、この選択に従って、ワード線２１４、２１６、２１８の１つを作動させるように構成される。いくつかの実施形態では、選択回路は、ワード線に接続された複数のプログラマブルe-fuse回路を含むことができる。かかる場合には、モードコントローラ１２０は、複数のプログラマブルe-fuse回路のプログラミングを制御して、メモリデバイスがディープパワーダウンモードに移行するときにデータが保持される１つ以上のワード線のデータを選択する。
【0066】
図１４は、開示された実施形態に従う、メモリデバイス１００のラッチ５４０、８４０、８８０、１０４０又は１０８０用の例示的ラッチドライバ及びイコライザ１３２０を示す図である。ラッチドライバ及びイコライザ１３２０は、電源電圧Vcoreに接続されるｐ型のMOSFET１４２０と、グランドに接続されるｎ型のMOSFET１４４０とを含み、MOSFET１４２０及びMOSFET１４４０はそれぞれ、【0067】
図１５は、開示された実施形態に従う、例示的メモリデバイス１００の例示的電圧クランプ回路１５２０を示す図である。電圧クランプ回路１５２０は、本明細書で説明するセンスアンプ及びラッチのいずれかを動作させる、電源電圧としてのVcoreを発生させるように構成される。さらに、上述したように、センスアンプ３３０及びラッチ５４０、８４０、８８０、１０４０、１０８０の電源電圧を、Vcoreよりも低いVcore, DPDまで減少させることができる。電圧クランプ回路１５２０を、選択された数のカスケード接続されたトランジスタとともに使用することで、より低い電圧を得ることができる。いくつかの実施形態では、センスアンプ３３０及びラッチ５４０、８４０、８８０、１０４０、１０８０がディープパワーダウンモードのみでデータを保持するため、モードコントローラ１２０はデータを保持するのに十分なレベルの電圧である電源電圧Vcore, DPDを選択する。いくつかの実施形態では、モードコントローラ１２０は、ラッチ５４０、８４０、８８０、１０４０、１０８０の電源電圧を更に制御して、ディープパワーダウンモードにおいて、Vlatch, DPDがラッチ５４０、８４０、８８０、１０４０、１０８０にとってデータを保持するのに十分な限りで、一層低い電圧レベルVlatch, DPDに保つ。したがって、ディープパワーダウンモードにおいて、モードコントローラ１２０は、Vlatch, DPD < Vcore, DPDである、Vlatch, DPDを、ラッチ５４０、８４０、８８０、１０４０、１０８０の電源電圧として使用することができる。言い換えれば、図６、７、９、１１のVcore信号のレベルを表すVcore, DPDを、Vlatch, DPD < Vcore, DPDである、Vlatch, DPDに置き換えることができる。
【0068】
図１６は、開示された実施形態に従う、例示的データ処理機器１６００を示す図である。データ処理機器１６００は、例示的メモリデバイス１６２０と、例示的記憶装置１６４０と、例示的プロセッサ１６６０と、例示的入出力インタフェース１６１０とを含む。プロセッサ１６６０は、メモリデバイス１６２０と、記憶装置１６４０と、更に入出力インタフェース１６１０とに接続される。メモリデバイス１６２０は、プロセッサ１６６０と、入出力インタフェース１６１０とに接続される。記憶装置１６４０は、プロセッサ１６６０と、入出力インタフェース１６１０とに接続される。例えば、データ処理機器１６００を、モバイルコンピュータ、携帯電話、ラップトップコンピュータ又はデスクトップコンピュータとすることができる。プロセッサ１６６０は、これらデバイスのいずれかに存在するプロセッサである。記憶装置１６４０を、これらデバイスのいずれかに存在するディスク記憶装置又はフラッシュメモリとすることができる。メモリデバイス１６２０は、これらデバイスのいずれかに存在する、１つ以上のダイナミック・ランダム・アクセス・メモリを含むことができる。メモリデバイス１６２０を、上述したメモリデバイス１００とすることができ、メモリデバイス１６２０は、上述したメモリデバイス１００の説明に従って、メモリデバイス１６２０がディープパワーダウンモードに移行するときに、データの群を保持することができる。入出力インタフェース１６１０は、入力データ及び出力データをバッファリングすることができ、かかるデータを他のモジュールに渡すことができる。
【0069】
記憶装置１６４０は、データ処理機器１６００の電源が入るときにメモリデバイス１６２０に読込まれる、プロセッサ１６６０のためのオペレーティングシステムを記憶する。プロセッサ１６６０は、データ処理中に、メモリデバイス１６２０に記憶された命令、実行ステータス、ユーザデータにアクセスする。データ処理機器１６００がサスペンドモードに移行するときに、プロセッサ１６６０は命令を実行して、ディープパワーダウンモードに移行する信号をメモリデバイス１６２０に送信する。データ処理機器１６００のサスペンドモードは、データ処理機器１６００が何のデータ処理動作も行わない動作モードである。データ処理機器１６００がサスペンドモードに移行するときに、メモリデバイス１６２０のデータの群が保持される。メモリデバイス１６２０に保持されるデータの群を、例えばオペレーティングシステムのカーネル及び最新の実行ステータスとすることができる。データ処理機器１６００がサスペンドモードを終了するときに、メモリデバイス１６２０のデータ保持能力のために、プロセッサ１６６０は、メモリデバイス１６２０に記憶されたオペレーティングシステムのカーネル及び実行ステータスに直ちにアクセスすることができる。その結果、プロセッサ１６６０は、記憶装置１６４０からオペレーティングシステムを再度読込むことを不要とし得る。いくつかの実施形態では、プロセッサ１６６０は、記憶装置１６４０又は入出力インタフェース１６１０を通じて外部入力から全データを再度読込むことを不要とし得る。
【0070】
図１７は、開示された実施形態に従い、ディープパワーダウンモードでデータを例示的メモリデバイス１００に保持する例示的方法１７００を示すフローチャートである。方法１７００は、ディープパワーダウンモードに移行する信号を受信する移行信号受信ステップ（ステップ１７１０）と、メモリセルの群のデータをメモリデバイスに保持する保持ステップ（ステップ１７３０）と、メモリデバイスを制御して、ディープパワーダウンモードに移行する移行ステップ（ステップ１７４０）と、を含む。
【0071】
ステップ１７１０は、ディープパワーダウンモードに移行する信号を受信する移行信号受信ステップを含む。例えば、ステップ１７１０における移行信号受信ステップは、メモリデバイス１００が、コンピュータシステムのプロセッサから、ディープパワーダウンモードに移行する信号を受信することを含む。例えば、ステップ１７１０における移行信号受信ステップは、データ処理機器１６００がサスペンドモードに移行する予定がある場合に、メモリデバイス１６２０が、プロセッサ１６６０から、ディープパワーダウンモードに移行する信号を受信することを含む。ステップ１７１０における移行信号受信ステップは、例えば、タイマから、メモリアクセス又はデータ処理の休止期間を検出するために使用されるタイムアウト信号を受信することを含み得る。メモリアクセス又はデータ処理が所定の期間利用されていない場合に、タイマはタイムアウト信号を送信することができる。所定の期間を、例えば１、２、３、５、１０、２０、３０分とすることができる。
【0072】
ステップ１７３０は、メモリセルの群のデータをメモリデバイスに保持する保持ステップを含む。例えば、ステップ１７３０における保持ステップは、図２のメモリセル２１の群のデータを保持することを含み得る。ステップ１７３０における保持ステップは例えば、図４に表されるワード線ｉに接続されたメモリセルのデータを保持することを含み得る。
【0073】
いくつかの実施形態において、ステップ１７３０における保持ステップは、メモリセルの群のデータを、ビット線を通じてメモリセルの群に接続されたセンスアンプにラッチすることを含み得る。ステップ１７３０における保持ステップは、例えば、メモリセル２１の群のデータをセンスアンプ２５１−２５４にラッチすることを含み得る。例えば、ステップ１７３０における保持ステップは、図４に表される、ワード線WL(i)に接続されたメモリセルのデータを、センスアンプ３３０にラッチすることを含み得る。
【0074】
いくつかの実施形態において、ステップ１７３０における保持ステップは、データを、メモリセルの群が接続されたビット線に接続された複数のラッチにラッチすることを含み得る。例えば、ステップ１７３０における保持ステップは、図２のメモリセル２１の群のデータを、ビット線２２１−２５４を通じてメモリセル２１の群に接続された４つのラッチにラッチすることを含み得る。その結果、図６に表すように、ワード線WL(i)に接続されたメモリセルのデータを、メモリセルが接続されるビット線経由で、ラッチ５４０等の対応するラッチにラッチする。
【0075】
いくつかの実施形態では、ステップ１７３０における保持ステップは、メモリセルの第１群及び第２群のデータを保持することを含み得る。例えば、ステップ１７３０は、メモリセル２１の群のデータを、ビット線２２１−２２４を通じてメモリセル２１の群に接続された４つのラッチにラッチするとともに、メモリセル２２の群のデータを、センスアンプ２５１−２５４にラッチすることを含み得る。その結果、図７に表すように、ワード線WL(i)及びWL(j)に接続されたメモリセルのデータを、ラッチ５４０及びセンスアンプ３３０にラッチする。
【0076】
ステップ１７４０は、メモリデバイスを制御して、ディープパワーダウンモードに移行する移行ステップを含む。例えば、ステップ１７４０における移行ステップは、メモリデバイス１００を制御して、ディープパワーダウンモードに移行することを含み得る。ディープパワーダウンモードでは、メモリデバイス１００がデータのアクセスを許可しないことがある。
【0077】
いくつかの実施形態では、方法１７００は、メモリデバイスの要素の電源を制御する電源制御ステップ（ステップ１７５０）も含むことができる。例えば、ステップ１７５０における電源制御ステップは、ディープパワーダウンモードにおいてセンスアンプの電源を制御してオンにし、ディープパワーダウンモードにおいてメモリデバイスのメモリアレイ、アドレスデコーダ及びリフレッシュコントローラの少なくとも１つの電源を制御してオフにすることを含み得る。また例えば、ステップ１７５０における電源制御ステップは、図４に表されるように、ディープパワーダウンモードにおいてセンスアンプ３３０の電源を制御してオンにし、ディープパワーダウンモードにおいてメモリデバイス１００のメモリアレイ１８０、アドレスデコーダ１４０及びリフレッシュコントローラ１６０の電源を制御してオフにすることを含み得る。
【0078】
いくつかの実施形態では、ステップ１７５０における電源制御ステップは、ディープパワーダウンモードにおいてラッチの電源を制御してオンにし、ディープパワーダウンモードにおいてメモリデバイスのメモリアレイ、アドレスデコーダ及びリフレッシュコントローラの少なくとも１つの電源を制御してオフにすることを含み得る。また例えば、ステップ１７５０におけるメモリデバイスのモジュールの電源を制御するステップは、図６に表されるように、ディープパワーダウンモードにおいてラッチ５４０の電源を制御してオンにし、ディープパワーダウンモードにおいてメモリデバイス１００のメモリアレイ１８０、複数のセンスアンプ回路１３０のセンスアンプ３３０、アドレスデコーダ１４０及びリフレッシュコントローラ１６０の電源を制御してオフにすることを含み得る。
【0079】
いくつかの実施形態では、ステップ１７５０における電源制御ステップは、ディープパワーダウンモードにおいてラッチ及びセンスアンプの電源を制御してオンにし、ディープパワーダウンモードにおいてメモリデバイスのメモリアレイ、アドレスデコーダ及びリフレッシュコントローラの少なくとも１つの電源を制御してオフにすることを含み得る。また例えば、ステップ１７５０における電源制御ステップは、図７に表されるように、ディープパワーダウンモードにおいてラッチ５４０及びセンスアンプ３３０の電源を制御してオンにし、ディープパワーダウンモードにおいてメモリデバイス１００のメモリアレイ１８０、アドレスデコーダ１４０及びリフレッシュコントローラ１６０の電源を制御してオフにすることを含み得る。
【0080】
いくつかの実施形態では、方法１７００は、メモリデバイスの要素の電源電圧を制御する電源電圧制御ステップ（ステップ１７６０）も含む。例えば、ステップ１７６０における電源電圧制御ステップは、ディープパワーダウンモードにおいてセンスアンプの電源電圧を、他の動作モードの少なくとも１つの電源電圧よりも低い電圧レベルに制御することを含むことができる。また例えば、ステップ１７６０における電源電圧制御ステップは、図４及び７に表されるように、センスアンプ３３０の電源電圧を、Vcoreよりも低い、Vcore, DPDに制御することを含むことができる。センスアンプ３３０は、読取動作モード及び書込動作モードにおいて、電源電圧Vcoreで動作する。
【0081】
いくつかの実施形態では、ステップ１７６０における電源電圧制御ステップは、ディープパワーダウンモードにおいてラッチの電源電圧を、他の動作モードの少なくとも１つにおける、メモリアレイ、センスアンプ、アドレスデコーダ及びリフレッシュコントローラの少なくとも１つの電源電圧よりも低い電圧に制御することを含むことができる。例えば、ステップ１７６０における電源電圧制御ステップは、図６又は７に表されるように、ラッチ５４０の電源電圧を、Vcore, DPDに制御することを含むことができる。図６又は７に表すように、メモリデバイス１００のメモリアレイ１８０、複数のセンスアンプ回路１３０のセンスアンプ３３０、アドレスデコーダ１４０又はリフレッシュコントローラ１６０は、読取動作モード及び書込動作モードにおいて、電源電圧Vcoreで動作することができ、ここでVcore > Vcore, DPDである。
【0082】
いくつかの実施形態では、方法１７００は、ディープパワーダウンモードでデータを保持するメモリセルの群を選択する選択ステップ（ステップ１７２０）も含むことができる。例えば、ステップ１７２０における選択ステップは、ディープパワーダウンモードで、各ビット線の第１ワード線に接続されたメモリセルの群を、データを保持するメモリセルの群として選択することを含むことができる。例えば、図２において、ワード線２１８がセンスアンプ２５１−２５４に最も近いワード線であるため、メモリセル２１の群を選択することができる。いくつかの実施形態では、ステップ１７２０における選択ステップは、複数のプログラマブルe-fuseのプログラミングを含むことができる。複数のプログラマブルe-fuseは、ディープパワーダウンモードでデータを保持するメモリセルの群を選択するように構成され得る。ステップ１７２０における選択ステップは、メモリセルの群を選択するための、複数のプログラマブルe-fuseのプログラミングを含むことができる。
【0083】
いくつかの実施形態では、方法１７００は、ディープパワーダウンモードを終了する信号を受信する終了信号受信ステップ（ステップ１７７０）と、保持されたデータをメモリセルの群に記憶する記憶ステップ（ステップ１７８０）と、メモリデバイスを制御して、ディープパワーダウンモードを終了する終了ステップ（ステップ１７９０）とを含むこともできる。
【0084】
ステップ１７７０は、ディープパワーダウンモードを終了する信号を受信する終了信号受信ステップを含む。例えば、ステップ１７７０における終了信号受信ステップは、データ処理機器１６００がサスペンドモードを終了するときに、ディープパワーダウンモードを終了する信号を、メモリデバイス１６２０によって、プロセッサ１６６０から受信することを含み得る。例えば、ステップ１７７０における終了信号受信ステップは、メモリデバイス１００によって、プロセッサ又は外部モジュールによるデータアクセスに対する要求を受信することを含み得る。
【0085】
ステップ１７８０は、保持されたデータをメモリセルの群に復元する復元ステップを含む。例えば、ステップ１７８０における復元ステップは、図２において、メモリセル２１の群の保持されたデータを、メモリセル２１の群に復元することを含み、このことは、ワード線ｉに接続されたメモリセルの保持されたデータを、メモリセルに復元することに役立つ。
【0086】
いくつかの実施形態では、ステップ１７８０における復元ステップは、保持されラッチされたデータを、保持されたデータをラッチに復元する前に、センスアンプに復元することを含み得る。特に、ステップ１７８０における復元ステップは、図７に表すように、保持されたデータを、ラッチ５４０に復元する前に、センスアンプ３３０に復元することを含む。いくつかの実施形態では、ラッチ同士が直接に接続されるときに、ステップ１７８０における復元ステップは、保持されたデータを、センスアンプ又はメモリセルに近い第１ラッチに復元することを含む。特に、ステップ１７８０における復元ステップは、図９に表すように、保持されたデータを、ラッチ８８０に復元する前に、ラッチ８４０に復元することを含む。
【0087】
ステップ１７９０は、メモリデバイスを制御して、ディープパワーダウンモードを終了する終了ステップを含む。例えば、ステップ１７９０における終了ステップは、メモリデバイス１６２０を制御して、ディープパワーダウンモードを終了することを含む。メモリデバイス１６２０は、ディープパワーダウンモードを終了した後に、データアクセスを許可することができる。例えば、ステップ１７９０における終了ステップは、メモリデバイス１００を制御して、ディープパワーダウンモードを終了することを含む。メモリデバイス１００は、ディープパワーダウンモードを終了した後に、データアクセスを許可することができる。
【0088】
ディープパワーダウンモードにおいてデータを保持する、開示されたメモリデバイス及び方法に対して、様々な変更又は変形を加えることができることが、当業者にとって明らかであろう。ディープパワーダウンモードにおいてデータを保持する、開示されたメモリデバイス及び方法の明細書及び実施を考慮することで、他の実施形態が当業者にとって明らかであろう。本明細書及び本実施例を単なる例示と考え、以下の特許範囲及びこの均等物によって示される範囲が適正な範囲であることを意図する。
【産業上の利用可能性】
【0089】
本願は、半導体メモリ技術に関するものであり、特に低消費電力メモリデバイス及び低消費電力メモリデバイスの動作方法に関するものである。
【符号の説明】
【0090】
21, 22, 23 メモリセルの群100, 1620 メモリデバイス
120 モードコントローラ
125 信号発生器
130 センスアンプ回路
140 アドレスデコーダ
150 データバッファ
160 リフレッシュコントローラ
180 メモリアレイ
201, 202 メモリセル
211, 212, 213, 214, 215, 216, 217, 218, WL(i), WL(j) ワード線
221, 222, 223, 224, 321, 322 ビット線
251, 252, 253, 254, 330 センスアンプ
310 スイッチ
320, 1460 イコライザ
520, 820, 860, 1020, 1060 ラッチスイッチ
540, 840, 880, 1040, 1080, ラッチ１, ラッチ２ ラッチ
1201, 1202 交差部
1320, 1340, 1360, 1380 ラッチドライバ及びイコライザ
1420 ｐ型ＭＯＳＦＥＴ
1440 ｎ型ＭＯＳＦＥＴ
1520 電圧クランプ回路
1600 データ処理機器
1610 入出力インタフェース
1640 記憶装置
1660 プロセッサ
1700 方法
1710, 1720, 1730, 1740, 1750, 1760, 1770, 1780, 1790 ステップ
Bitline,
CSL 制御信号
EQ 信号又は制御信号
ラッチ１有効, ラッチ２有効, ラッチ−540有効, ラッチ−840有効, ラッチ−880 有効, ラッチ−1040有効, ラッチ−1080有効, Latch Enable,
SW1, SW2 有効信号
Vcore 電源電圧
Vcore, DPD 電源電圧