特許 6804493 メモリデバイス及びメモリ周辺回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6804493

(24)【登録日】2020年12月4日

(45)【発行日】2020年12月23日

(54)【発明の名称】メモリデバイス及びメモリ周辺回路

(51)【国際特許分類】

   G11C 29/24 20060101AFI20201214BHJP

   G11C 29/00 20060101ALI20201214BHJP

【ＦＩ】

   G11C29/24

   G11C29/00 418

【請求項の数】10

【全頁数】22

(21)【出願番号】特願2018-135449(P2018-135449)

(22)【出願日】2018年7月19日

(65)【公開番号】特開2020-13625(P2020-13625A)

(43)【公開日】2020年1月23日

【審査請求日】2018年7月19日

(73)【特許権者】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100169823

【弁理士】

【氏名又は名称】吉澤 雄郎

(72)【発明者】

【氏名】中岡 裕司

【審査官】 堀田 和義

(56)【参考文献】

【文献】 特開平１１−３５３８９４（ＪＰ，Ａ）

【文献】 特開平６−２８８９１（ＪＰ，Ａ）

【文献】 特開２００４−２８８２８６（ＪＰ，Ａ）

【文献】 特開２０００−１１３６９７（ＪＰ，Ａ）

【文献】 特開平９−３５４９３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／２４

Ｇ１１Ｃ ２９／００

(57)【特許請求の範囲】

【請求項1】

メモリアレイに結合されるメモリ周辺回路であって、
前記メモリアレイのメインメモリブロックがテスト段階時に検出した不良コラムアドレスを記録する冗長コラム情報を保存するのに用いられ、前記冗長コラム情報に基づき、冗長テストデータ信号及び冗長コラムアドレス信号を含むコラムアドレス信号を提供する冗長コラムデータ回路と、
前記冗長コラムデータ回路と前記メモリアレイとの間に結合され、前記冗長テストデータ信号及び前記コラムアドレス信号を受信するのに用いられるコラム選択制御回路と、を備え、
前記コラム選択制御回路は、
前記メモリアレイのメインメモリブロックと前記冗長コラムデータ回路との間に結合され、前記冗長テストデータ信号及び前記冗長コラムアドレス信号に基づき、前記メインメモリブロックの不良コラムアドレスを無効にするのに用いられるコラムデコーダと、
前記メモリアレイの冗長メモリブロックと前記冗長コラムデータ回路との間に結合され、前記冗長テストデータ信号に基づき、前記冗長コラムアドレス信号をラッチし、前記コラムアドレス信号とラッチされた前記冗長コラムアドレス信号を比較して、比較結果を取得し、前記比較結果に基づき、前記冗長メモリブロックの冗長コラムアドレスを有効にするのに用いられる冗長コラムデコーダと、を備え、
前記コラムデコーダは、前記冗長テストデータ信号をラッチするのに用いられる冗長テストデータ信号ラッチ回路を備え、
前記冗長コラムデータ回路は、さらに、局部リセット信号を提供するのに用いられ、前記局部リセット信号の第一論理レベルに基づき、前記冗長テストデータ信号ラッチ回路をリセットするメモリ周辺回路。

【請求項2】

前記冗長コラムデータ回路は、前記局部リセット信号の第一論理レベルに基づき、前記コラムデコーダ及び前記冗長コラムデコーダをリセットし、前記局部リセット信号の切換点に基づき、前記コラムデコーダ及び前記冗長コラムデコーダを初期化する請求項１に記載のメモリ周辺回路。

【請求項3】

前記コラムデコーダは、
入力端は、前記冗長コラムアドレス信号及びラッチされた前記冗長テストデータ信号を受信するのに用いられ、前記冗長コラムアドレス信号及びラッチされた前記冗長テストデータ信号に基づき、論理演算結果を取得するコラムデコーダ論理回路と、
前記コラムデコーダ論理回路の出力端に結合され、前記論理演算結果に基づき、前記メインメモリブロックの前記不良コラムアドレスを無効にするのに用いられるコラムデコーダバッファと、をさらに備え、
前記冗長テストデータ信号ラッチ回路は、前記論理演算結果と、前記冗長テストデータ信号と、前記局部リセット信号と、エリア選択信号と、を受信し、前記局部リセット信号及び前記論理演算結果に基づき、前記冗長テストデータ信号をラッチし、前記エリア選択信号に基づき、ラッチされた前記冗長テストデータ信号を前記コラムデコーダ論理回路に出力する請求項１または２に記載のメモリ周辺回路。

【請求項4】

前記冗長テストデータ信号ラッチ回路は、
前記冗長テストデータ信号をラッチするのに用いられ、前記局部リセット信号を受信し、前記局部リセット信号に基づき、リセットされる、または初期化されるのに用いられるフリップフロップ回路と、
第一入力端は、前記コラムデコーダ論理回路の出力端に結合され、第二入力端は、前記冗長テストデータ信号を受信するのに用いられるＮＯＲゲートと、
制御端は、前記ＮＯＲゲートの出力端に結合され、第一端は、前記フリップフロップ回路の出力端に結合され、第二端は、参照電圧に結合されるトランジスタと、
入力端は、前記フリップフロップ回路の出力端に結合され、前記エリア選択信号によって制御され、出力端は、前記コラムデコーダ論理回路の入力端に結合され、前記エリア選択信号に基づき、ラッチされた前記冗長テストデータ信号を伝送する伝送ゲートと、を備える請求項３に記載のメモリ周辺回路。

【請求項5】

前記フリップフロップ回路は、
第一入力端は、前記局部リセット信号を受信するのに用いられ、出力端は、前記伝送ゲートの入力端及び前記トランジスタの第一端に結合されるＮＡＮＤゲートと、
入力端は、前記ＮＡＮＤゲートの出力端に結合され、出力端は、前記ＮＡＮＤゲートの第二入力端に結合されるＮＯＴゲートと、を備える請求項４に記載のメモリ周辺回路。

【請求項6】

前記冗長コラムデータ回路は、さらに、冗長コラム選択信号（ＴＲＳＥＬ１〜ＴＲＳＥＬ２）を提供するのに用いられ、
前記冗長コラムデコーダは、前記冗長コラムデータ回路と前記冗長コラムデコーダとの間に結合され、前記冗長テストデータ信号、前記冗長コラム選択信号（ＴＲＳＥＬ１〜ＴＲＳＥＬ２）に基づき、冗長コラム選択信号（ＴＲＤＳ０ｋ〜ＴＲＤＳ７ｋ）を前記冗長コラムデコーダに提供するのに用いられる冗長コラム選択信号生成器をさらに備える請求項１または２に記載のメモリ周辺回路。

【請求項7】

前記冗長コラムデコーダは、
それぞれ前記冗長コラム選択信号（ＴＲＤＳ０ｋ〜ＴＲＤＳ７ｋ）と、前記局部リセット信号と、前記冗長コラムアドレス信号と、を受信するのに用いられ、前記冗長コラム選択信号（ＴＲＤＳ０ｋ〜ＴＲＤＳ７ｋ）に基づき、対応する前記コラムアドレス信号を前記冗長コラムアドレス信号とし、前記冗長コラムアドレス信号をラッチし、前記コラムアドレス信号及び前記冗長コラムアドレス信号を比較して、前記比較結果を提供するのに用いられる少なくとも一つの判定回路と、
少なくとも一つの入力端は、前記少なくとも一つの判定回路の出力端に結合され、前記少なくとも一つの判定回路が提供する比較結果を受信し、前記比較結果に基づき、前記冗長コラムアドレス信号に対応する前記冗長メモリブロックの冗長コラムアドレスを有効にするのに用いられる冗長コラムデコーダ論理回路と、を備える請求項６に記載のメモリ周辺回路。

【請求項8】

前記少なくとも一つの判定回路は、それぞれ
前記冗長コラム選択信号（ＴＲＤＳ０ｋ〜ＴＲＤＳ７ｋ）に基づき、対応する前記コラムアドレス信号を前記冗長コラムアドレス信号とし、前記冗長コラムアドレス信号をラッチするのに用いられる冗長コラムアドレス信号ラッチ回路と、
第一入力端は、前記コラムアドレス信号を受信するのに用いられ、第二入力端は、前記冗長コラムアドレス信号ラッチ回路に結合され、出力端は、前記冗長コラムデコーダ論理回路の入力端に結合される判定論理回路と、を備える請求項７に記載のメモリ周辺回路。

【請求項9】

前記冗長コラムアドレス信号ラッチ回路は、
入力端は、前記コラムアドレス信号を受信するのに用いられるＮＯＴゲートと、
入力端は、前記ＮＯＴゲートの出力端に結合され、前記冗長コラム選択信号（ＴＲＤＳ０ｋ〜ＴＲＤＳ７ｋ）によって制御され、前記コラムアドレス信号を伝送する伝送ゲートと、
前記伝送ゲートと前記判定論理回路との間に結合され、前記冗長コラムアドレス信号をラッチするのに用いられ、前記局部リセット信号を受信して、前記局部リセット信号に基づき、リセットされる、または初期化されるのに用いられるフリップフロップ回路と、を備える請求項８に記載のメモリ周辺回路。

【請求項10】

メインメモリブロック及び冗長メモリブロックを備えるメモリアレイと、
請求項１〜９のいずれか一項に記載のメモリ周辺回路と、を備えるメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はメモリデバイス及びメモリ周辺回路に関し、特に不良コラムアドレスを冗長コラムアドレスに置換するメモリデバイス及びメモリ周辺回路に関する。
に関する。

【背景技術】

【0002】

一般的なメモリデバイスの冗長コラム動作において、メモリデバイスの各コラムデコーダに金属ヒューズ（ｍｅｔａｌ ｆｕｓｅ）が配されてもよく、メモリデバイスは、金属ヒューズを導通する、または、焼き切ることで、不良コラムアドレスを無効にする。しかしながら、焼き切れた、または、導通された金属ヒューズは、冗長コラム動作前の状態に戻ることはできない。また、金属ヒューズは、比較的大きな回路配置スペースを必要とすることから、メモリデバイスのレイアウトは、小型化の点からすると、同時に、金属ヒューズのレイアウトも縮小することは困難である。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明は、メモリデバイス及びメモリ周辺回路を提供する。メモリデバイスのメモリ周辺回路は、金属ヒューズによってメモリデバイスの不良コラムアドレスを置換するのに用いられる。

【課題を解決するための手段】

【0004】

本発明のメモリ周辺回路は、メモリアレイに結合される。メモリ周辺回路は、冗長コラムデータ回路と、コラム選択制御回路と、を備える。冗長コラムデータ回路は、冗長コラム情報を保存するのに用いられ、冗長コラム情報に基づき、冗長テストデータ信号及びコラムアドレス信号を提供する。コラムアドレス信号は、冗長コラムアドレス信号を含む。コラム選択制御回路は、冗長コラムデータ回路とメモリアレイとの間に結合され、冗長テストデータ信号及びコラムアドレス信号を受信するのに用いられ、コラム選択制御回路は、コラムデコーダと、冗長コラムデコーダと、を備える。コラムデコーダは、メモリアレイのメインメモリブロックと冗長コラムデータ回路との間に結合される。コラムデコーダは、冗長テストデータ信号及び冗長コラムアドレス信号に基づき、メインメモリブロックの不良コラムアドレスを無効にするのに用いられる。冗長コラムデコーダは、メモリアレイの冗長メモリブロックと冗長コラムデータ回路との間に結合される。冗長コラムデコーダは、冗長テストデータ信号に基づき、冗長コラムアドレス信号をラッチする。冗長コラムデコーダは、コラムアドレス信号とラッチされた冗長コラムアドレス信号を比較して、比較結果を取得し、比較結果に基づき、冗長メモリブロックの冗長コラムアドレスを有効にするのに用いられる。

【0005】

本発明のメモリデバイスは、メモリアレイ及び上記メモリ周辺回路を備える。メモリアレイは、メインメモリブロック及び冗長メモリブロックを備える。

【発明の効果】

【0006】

上述に基づき、本発明のメモリデバイスのメモリ周辺回路は、冗長テストデータ信号及びコラムアドレス信号に基づき、メインメモリブロックの不良コラムアドレスを無効にし、冗長メモリブロックの冗長コラムアドレスを有効にする。このようにして、メモリ周辺回路によってデコーダ及び金属ヒューズを置換し、これによって、周辺回路のレイアウトスペースを縮小し、冗長コラム動作前の状態に回復できる。

【0007】

本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。

【図面の簡単な説明】

【0008】

【図1】本発明の実施例に基づき図示したメモリデバイスの模式図である。

【図2】図１の実施例に基づき図示したメモリ周辺回路の模式図である。

【図3】本発明の実施例に基づき図示したライブラリアドレス信号バッファの模式図である。

【図4】本発明の実施例に基づき図示したライブラリアドレス信号セレクタの模式図である。

【図5】本発明の実施例に基づき図示したエリアアドレス信号バッファ・セレクタの模式図である。

【図6】本発明の実施例に基づき図示したコラムアドレス信号生成回路の模式図である。

【図7】本発明の実施例に基づき図示した前置コラムデコーダの模式図である。

【図8】本発明の実施例に基づき図示したコラムデコーダの模式図である。

【図9】本発明の実施例に基づき図示した冗長コラム選択信号生成器の模式図である。

【図10】本発明の実施例に基づき図示した冗長コラムデコーダの模式図である。

【図11】本発明の実施例に基づき図示した判定回路の模式図である。

【図12】本発明の実施例に基づき図示したポスト冗長コラムデコーダの模式図である。

【図13】本発明の実施例に基づき図示した冗長コラム動作タイミング図である。

【発明を実施するための形態】

【0009】

図１を参照すると、図１は、本発明の実施例に基づき図示したメモリデバイスの模式図である。図１の実施例において、メモリデバイス１０は、メモリ周辺回路１００及びメモリアレイ２００を備える。メモリ周辺回路１００は、冗長コラムデータ回路１１０及びコラム選択制御回路１２０を備える。メモリアレイ２００は、メインメモリブロック２１０及び冗長メモリブロック２２０を備える。冗長コラムデータ回路１１０は、冗長コラム情報ＣＲＤを保存するのに用いられる。冗長コラム情報ＣＲＤは、メインメモリブロック２１０がテスト段階時に検出した不良コラムアドレスを記録する。冗長コラムデータ回路１１０は、冗長コラム情報ＣＲＤに基づき、冗長テストデータ信号ＴＲＤＢ１、ＴＲＤＢ２及びコラムアドレス信号ＹＡを提供する。コラムアドレス信号ＹＡは、冗長コラムアドレス信号を含む。即ち、冗長テストデータ信号ＴＲＤＢ１、ＴＲＤＢ２に対応するコラムアドレス信号ＹＡが冗長コラムアドレス信号である。コラム選択制御回路１２０は、冗長コラムデータ回路１１０とメモリアレイ２００との間に結合される。コラム選択制御回路１２０は、冗長テストデータ信号ＴＲＤＢ１、ＴＲＤＢ２及びコラムアドレス信号ＹＡを受信する。コラム選択制御回路１２０は、冗長テストデータ信号ＴＲＤＢ１、ＴＲＤＢ２及びコラムアドレス信号ＹＡの冗長コラムアドレス信号に基づき、メインメモリブロック２１０の不良コラムアドレスを無効にし、冗長メモリブロック２２０の冗長コラムアドレスを有効にする。

【0010】

図２を参照すると、図２は、図１の実施例に基づき図示したメモリ周辺回路の模式図である。図２の実施例において、冗長コラムデータ回路１１０は、冗長クロック生成回路１１２と、冗長コラムデータ・タイミング生成回路１１４と、ライブラリアドレス信号生成回路１１６と、コラムアドレス信号生成回路１１８と、を備える。コラム選択制御回路１２０は、前置コラムデコーダ１２２と、コラムデコーダ１２４と、冗長コラムデコーダ１２６と、ポスト冗長コラムデコーダ１２８と、を備える。前置コラムデコーダ１２２は、冗長コラムデータ回路１１０とコラムデコーダ１２４との間に結合される。冗長クロック生成回路１１２は、全域リセット信号ＲＥＳＥＴＢを受信して、冗長テストクロックＴＲＩＣＬＫを冗長コラムデータ・タイミング生成回路１１４に提供するのに用いられる。冗長クロック生成回路１１２は、さらに、局部リセット信号ＲＥＳＥＴＢＤをコラム選択制御回路１２０に提供するのに用いられる。コラム選択制御回路１２０は、局部リセット信号ＲＥＳＥＴＢＤの第一論理レベルに基づき、コラムデコーダ１２４及び冗長コラムデコーダ１２６をリセットするのに用いられる。これによって、コラムデコーダ１２４及び冗長コラムデコーダ１２６を冗長コラム動作前の状態に戻させる。コラム選択制御回路１２０は、さらに、局部リセット信号ＲＥＳＥＴＢＤの切換点に基づき、コラムデコーダ１２４及び冗長コラムデコーダ１２６を初期化するのに用いられる。これによって、コラムデコーダ１２４及び冗長コラムデコーダ１２６に冗長コラム動作を開始させる。

【0011】

冗長コラムデータ・タイミング生成回路１１４は、冗長クロック生成回路１１２と、ライブラリアドレス信号生成回路１１６と、コラムアドレス信号生成回路１１８と、コラム選択制御回路１２０との間に結合される。冗長コラムデータ・タイミング生成回路１１４は、冗長コラムデータを保存し、冗長テストクロックＴＲＩＣＬＫに基づき、冗長コラムデータに対応する冗長エリアアドレス信号ＲＸＡ１３、冗長ライブラリアドレス信号ＲＢＡｍ、冗長切換信ＲＣＳＷ、冗長モードコマンドＲＣＣＭＤをライブラリアドレス信号生成回路１１６に提供するのに用いられる。冗長コラムデータ・タイミング生成回路１１４は、冗長テストクロックＴＲＩＣＬＫに基づき、冗長コラムアドレス信号ＲＣＹＡｊ、冗長切換信ＲＣＳＷ、冗長モードコマンドＲＣＣＭＤをコラムアドレス信号生成回路１１８に提供する。

【0012】

ライブラリアドレス信号生成回路１１６は、冗長エリアアドレス信号ＲＸＡ１３、冗長ライブラリアドレス信号ＲＢＡｍ、冗長切換信ＲＣＳＷ、冗長モードコマンドＲＣＣＭＤを受信し、ライブラリアドレス信号ＢＡｍ、エリアアドレス信号ＣＸＡ１３、リード／ライトコマンドＲＷＣＭＤ、アドレスバッファ制御信号ＡＤＢＣに基づき、ライブラリ選択信号ＢＮＫＳｋ及びエリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋを提供する。

【0013】

コラムアドレス信号生成回路１１８は、リード／ライトコラムアドレス信号ＣＹＡｊ、冗長コラムアドレス信号ＲＣＹＡｊ、冗長切換信号ＲＣＳＷ、リード／ライトコマンドＲＷＣＭＤ、冗長モードコマンドＲＣＣＭＤを受信し、これによって、コラムアドレス信号ＹＡｊとコラム選択駆動信号ＣＳＬＤを生成する。

【0014】

図２の実施例において、前置コラムデコーダ１２２は、コラムアドレス信号ＹＡｊに対して前置コラムデコーダを進めるのに用いられる。コラムデコーダ１２４は、冗長コラムデータ回路１１０とメインメモリブロック２１０との間に結合される。コラムデコーダ１２４は、コラムアドレス信号ＹＡｊに基づき、コラムアドレスＣＳＬｒｋを選択できる。コラムデコーダ１２４は、冗長テストデータ信号ＴＲＤＢ１、ＴＲＤＢ２及びコラムアドレス信号ＹＡｊの冗長コラムアドレス信号ＲＣＹＡｊに基づき、メインメモリブロック２１０の不良コラムアドレスを無効にする。冗長コラムデコーダ１２６は、冗長コラムデータ回路１１０とポスト冗長コラムデコーダ１２８との間に結合される。冗長コラムデコーダ１２６は、冗長テストデータ信号ＴＲＤＢ１、ＴＲＤＢ２に基づき、冗長コラムアドレス信号ＲＣＹＡｊをラッチし、コラムアドレス信号ＹＡｊとラッチされた冗長コラムアドレス信号ＲＣＹＡｊを比較して、比較結果を取得し、比較結果に基づき、冗長メモリブロック２２０の冗長コラムアドレスＲＣＳＬｎｋを有効にするのに用いられる。ポスト冗長コラムデコーダ１２８は、冗長コラムデコーダ１２６によって提供された冗長コラムアドレス信号ＲＣＹＡｊに基づき、冗長コラムアドレス信号ＲＣＹＡｊに対応する冗長コラムアドレスＲＣＳＬｎｋを選択するのに用いられる。ここで、ｍは０〜２に等しく、ｋはＡ〜Ｈに等しく、ｊは３〜８に等しく、ｒは０〜３６に等しく、ｎは０〜３に等しい。

【0015】

更なる説明として、ライブラリアドレス信号生成回路１１６は、ライブラリアドレス信号バッファ１１６２と、ライブラリアドレス信号セレクタ１１６４と、エリアアドレス信号バッファ・セレクタ１１６６と、をさらに備える。図３を参照すると、図３は、本発明の実施例に基づき図示したライブラリアドレス信号バッファの模式図である。図３の実施例において、ライブラリアドレス信号バッファ１１６２は、ＮＯＴゲートＡ０１〜Ａ１０と、伝送ゲートＴ０１〜Ｔ０４と、ラッチ回路Ｌ０１、Ｌ０２と、を備える。ＮＯＴゲートＡ０１の入力端は、ライブラリアドレス信号ＢＡｍを受信するのに用いられる。ＮＯＴゲートＡ０１の出力端は、伝送ゲートＴ０１の入力端に結合される。ＮＯＴゲートＡ０２の入力端は、リード／ライトコマンドＲＷＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ０２の出力端は、伝送ゲートＴ０１のＰチャネルゲート及びＮＯＴゲートＡ０３の入力端に結合される。ＮＯＴゲートＡ０３の出力端は、伝送ゲートＴ０１のＮチャネルゲートに結合される。伝送ゲートＴ０１の出力端は、ラッチ回路Ｌ０１の入力端に結合される。ＮＯＴゲートＡ０４の入力端は、冗長ライブラリアドレス信号ＲＢＡｍを受信するのに用いられる。ＮＯＴゲートＡ０４の出力端は、伝送ゲートＴ０２の入力端に結合される。ＮＯＴゲートＡ０５の入力端は、冗長モードコマンドＲＣＣＭＤを受信するのに用いられる。ＮＯＴゲートＡ０５の出力端は、伝送ゲートＴ０２のＰチャネルゲート及びＮＯＴゲートＡ０６の入力端に結合される。ＮＯＴゲートＡ０６の出力端は、伝送ゲートＴ０２のＮチャネルゲートに結合される。伝送ゲートＴ０２の出力端は、ラッチ回路Ｌ０２の入力端に結合される。ＮＯＴゲートＡ０７の入力端は、冗長切換信号ＲＣＳＷを受信するのに用いられる。ＮＯＴゲートＡ０７の出力端は、伝送ゲートＴ０３のＮチャネルゲートと、ＮＯＴゲートＡ０８の入力端と、伝送ゲートＴ０４のＰチャネルゲートに結合される。ＮＯＴゲートＡ０８の出力端は、伝送ゲートＴ０３のＰチャネルゲート及び伝送ゲートＴ０４のＮチャネルゲートに結合される。ラッチ回路Ｌ０１の出力端は、伝送ゲートＴ０３の入力端に結合される。ラッチ回路Ｌ０２の出力端は、伝送ゲートＴ０４の入力端に結合される。ラッチ回路Ｌ０１は、ＮＯＴゲートＡ１１、Ａ１２を備える。ＮＯＴゲートＡ１１の入力端は、ＮＯＴゲートＡ１２の出力端及び伝送ゲートＴ０１の出力端に結合される。ＮＯＴゲートＡ１１の出力端は、ＮＯＴゲートＡ１２の入力端及び伝送ゲートＴ０３の入力端に結合される。ラッチ回路Ｌ０２は、ＮＯＴゲートＡ１３、Ａ１４を備える。ＮＯＴゲートＡ１３の入力端は、ＮＯＴゲートＡ１４の出力端及び伝送ゲートＴ０２の出力端に結合される。ＮＯＴゲートＡ１３の出力端は、ＮＯＴゲートＡ１４の入力端及び伝送ゲートＴ０４の入力端に結合される。伝送ゲートＴ０３、Ｔ０４の出力端は、ＮＯＴゲートＡ０９、Ａ１０を介して、選択されたライブラリアドレス信号ＢＮＫＡｍを出力するのに用いられる。ここで、ｍは０〜２に等しい。

【0016】

図３の実施例において、伝送ゲートＴ０１は、リード／ライトコマンドＲＷＣＭＤによって制御され、伝送ゲートＴ０２は、冗長モードコマンドＲＣＣＭＤによって制御される。ライブラリアドレス信号バッファ１１６２は、ハイ論理レベルのリード／ライトコマンドＲＷＣＭＤを受信すると、ライブラリアドレス信号バッファ１１６２は、リード／ライトコマンドＲＷＣＭＤに対応するライブラリアドレス信号ＢＡｍをラッチ回路Ｌ０１にラッチできる。ライブラリアドレス信号バッファ１１６２は、ハイ論理レベルの冗長モードコマンドＲＣＣＭＤを受信すると、ライブラリアドレス信号バッファ１１６２は、冗長モードコマンドＲＣＣＭＤに対応する冗長ライブラリアドレス信号ＲＢＡｍをラッチ回路Ｌ０２にラッチできる。伝送ゲートＴ０３、Ｔ０４は、冗長切換信号ＲＣＳＷによって制御される。ライブラリアドレス信号バッファ１１６２は、ロー論理レベルの冗長切換信号ＲＣＳＷを受信すると、ラッチ回路Ｌ０１にラッチされたライブラリアドレス信号ＢＡｍを選択されたライブラリアドレス信号ＢＮＫＡｍとし、伝送ゲートＴ０３及びＮＯＴゲートＡ０９、１０の経路を介して、選択されたライブラリアドレス信号ＢＮＫＡｍを出力する。反対に、ライブラリアドレス信号バッファ１１６２は、ハイ論理レベルの冗長切換信号ＲＣＳＷを受信すると、ラッチ回路Ｌ０２にラッチされた冗長ライブラリアドレス信号ＲＢＡｍを選択されたライブラリアドレス信号ＢＮＫＡｍとし、伝送ゲートＴ０４及びＮＯＴゲートＡ０９、１０の経路を介して、選択されたライブラリアドレス信号ＢＮＫＡｍを出力する。

【0017】

図４を参照すると、図４は、本発明の実施例に基づき図示したライブラリアドレス信号セレクタの模式図である。図４の実施例において、ライブラリアドレス信号セレクタ１１６４は、選択されたライブラリアドレス信号ＢＮＫＡ０〜ＢＮＫＡ２を受信し、選択されたライブラリアドレス信号ＢＮＫＡ０〜ＢＮＫＡ２に基づき、ライブラリ選択信号ＢＮＫＳｋを生成するのに用いられる。本実施例において、ライブラリアドレス信号セレクタ１１６４は、デマルチプレクサ（ｄｅｍｕｌｔｉｐｌｅｘｅｒ）によって実現してもよい。ライブラリアドレス信号セレクタ１１６４は、ＮＯＴゲートＢ０１〜Ｂ１１及びＮＡＮＤゲートＢＮＡＮＤ１〜ＢＮＡＮＤ８を備える。

【0018】

ＮＡＮＤゲートＢＮＡＮＤ１の入力端は、それぞれ選択されたライブラリアドレス信号ＢＮＫＡ０〜ＢＮＫＡ２を受信する。ＮＡＮＤゲートＢＮＡＮＤ１の出力端は、ＮＯＴゲートＢ０４の入力端に結合され、ＮＯＴゲートＢ０４の出力端は、ライブラリ選択信号ＢＮＫＳＨを出力するのに用いられる。ＮＡＮＤゲートＢＮＡＮＤ２は、選択されたライブラリアドレス信号ＢＮＫＡ１〜ＢＮＫＡ２を受信し、ＮＯＴゲートＢ０１によってライブラリアドレス信号ＢＮＫＡ０を受信する。ＮＡＮＤゲートＢＮＡＮＤ２の出力端は、ＮＯＴゲートＢ０５の入力端に結合される。ＮＯＴゲートＢ０５の出力端は、ライブラリ選択信号ＢＮＫＳＧを出力するのに用いられ、これに基づき、類推される。

【0019】

図５を参照すると、図５は本発明の実施例に基づき図示したエリアアドレス信号バッファ・セレクタの模式図である。図５の実施例において、エリアアドレス信号バッファ・セレクタ１１６６は、エリアアドレス信号バッファ１１６６＿１及びエリアアドレス信号セレクタ１１６６＿２を備える。エリアアドレス信号バッファ１１６６＿１は、ライブラリアドレス信号ＢＡｍ、エリアアドレス信号ＣＸＡ１３、アドレスバッファ制御信号ＡＤＢＣを受信し、ライブラリアドレス信号ＢＡｍ、エリアアドレス信号ＣＸＡ１３、アドレスバッファ制御信号ＡＤＢＣに基づき、ライブラリアドレス信号ＢＡｍに対応するエリア選択信号ＸＡ１３ｋを生成するのに用いられる。

【0020】

エリアアドレス信号セレクタ１１６６＿２は、ＮＯＴゲートＣ０１〜Ｃ０８と、伝送ゲートＴ０５〜Ｔ０７と、ラッチ回路Ｌ０３と、を備える。ＮＯＴゲートＣ０１の入力端は、冗長エリアアドレス信号ＲＸＡ１３を受信するのに用いられる。ＮＯＴゲートＣ０１の出力端は、伝送ゲートＴ０５の入力端に結合される。ＮＯＴゲートＣ０２の入力端は、冗長モードコマンドＲＣＣＭＤを受信するのに用いられる。ＮＯＴゲートＣ０２の出力端は、伝送ゲートＴ０５のＰチャネルゲート及びＮＯＴゲートＣ０３の入力端に結合される。ＮＯＴゲートＣ０３の出力端は、伝送ゲートＴ０５のＮチャネルゲートに結合される。伝送ゲートＴ０５の出力端は、ラッチ回路Ｌ０３の入力端に結合される。ＮＯＴゲートＣ０４の入力端は、冗長切換信号ＲＣＳＷを受信するのに用いられる。ＮＯＴゲートＣ０４の出力端は、伝送ゲートＴ０６のＮチャネルゲート、ＮＯＴゲートＣ０５の入力端、伝送ゲートＴ０７のＰチャネルゲートに結合される。ＮＯＴゲートＣ０５の出力端は、伝送ゲートＴ０６のＰチャネルゲート及び伝送ゲートＴ０７のＮチャネルゲートに結合される。伝送ゲートＴ０６の入力端は、エリアアドレス信号バッファ１１６６＿１が提供するエリア選択信号ＸＡ１３ｋを受信するのに用いられる。伝送ゲートＴ０７の入力端は、ラッチ回路Ｌ０３の出力端に結合される。伝送ゲートＴ０６、Ｔ０７の出力端は、ＮＯＴゲートＣ０６を介して、エリア選択信号ＸＡＤ１３Ｎｋを出力するのに用いられ、ＮＯＴゲートＣ０７、Ｃ０８を介して、エリア選択信号ＸＡＤ１３Ｔｋを出力するのに用いられる。ここで、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋの論理レベルは互いに相反する。ラッチ回路Ｌ０３は、ＮＯＴゲートＣ０９、Ｃ１０を備える。ＮＯＴゲートＣ０９の入力端は、ＮＯＴゲートＣ１０の出力端及び伝送ゲートＴ０５の出力端に結合される。ＮＯＴゲートＣ０９の出力端は、ＮＯＴゲートＣ１０の入力端及び伝送ゲートＴ０７の入力端に結合される。

【0021】

図５の実施例において、伝送ゲートＴ０５は、冗長モードコマンドＲＣＣＭＤによって制御される。エリアアドレス信号セレクタ１１６６＿２は、ハイ論理レベルの冗長モードコマンドＲＣＣＭＤを受信すると、エリアアドレス信号セレクタ１１６６＿２は、冗長モードコマンドＲＣＣＭＤに対応する冗長エリアアドレス信号ＲＸＡ１３をラッチ回路Ｌ０３にラッチできる。伝送ゲートＴ０６、Ｔ０７は、冗長切換信号ＲＣＳＷによって制御される。エリアアドレス信号セレクタ１１６６＿２は、ロー論理レベルの冗長切換信号ＲＣＳＷを受信すると、エリアアドレス信号バッファ１１６６＿１が提供するエリア選択信号ＸＡ１３ｋをエリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋとし、伝送ゲートＴ０６の経路を介して、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋを出力する。反対に、エリアアドレス信号セレクタ１１６６＿２は、ハイ論理レベルの冗長切換信号ＲＣＳＷを受信すると、ラッチ回路Ｌ０３にラッチされた冗長エリアアドレス信号ＲＸＡ１３をエリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋとし、伝送ゲートＴ０７の経路及びＮＯＴゲートＣ０９、Ｃ１０の経路を介して、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋを出力する。

【0022】

注意すべきこととして、冗長切換信号ＲＣＳＷは、ハイ論理レベルである時、ライブラリアドレス信号ＢＡｍに対応するエリア選択信号ＸＡ１３ｋは、冗長エリアアドレス信号ＲＸＡ１３であり、選択されたライブラリアドレス信号ＢＮＫＡｍは、冗長ライブラリアドレス信号ＲＢＡｍである。即ち、冗長切換信号ＲＣＳＷは、ハイ論理レベルである時、ライブラリアドレス信号生成回路１１６が提供するアドレス信号は、冗長ライブラリアドレス信号ＲＢＡｍ及び冗長エリアアドレス信号ＲＸＡ１３である。

【0023】

図６を参照すると、図６は、本発明の実施例に基づき図示したコラムアドレス信号生成回路の模式図である。図６の実施例において、コラムアドレス信号生成回路１１８は、コラムアドレス信号バッファ１１８１及びコラム選択駆動信号生成器１１８２を備える。コラムアドレス信号バッファ１１８１は、ＮＯＴゲートＤ０１〜Ｄ１０と、伝送ゲートＴ０８〜Ｔ１１と、ラッチ回路Ｌ０４、Ｌ０５と、を備える。ＮＯＴゲートＤ０１の入力端は、リード／ライトコラムアドレス信号ＣＹＡｊを受信するのに用いられる。ＮＯＴゲートＤ０１の出力端は、伝送ゲートＴ０８の入力端に結合される。ＮＯＴゲートＤ０２の入力端は、リード／ライトコマンドＲＷＣＭＤを受信するのに用いられる。ＮＯＴゲートＤ０２の出力端は、伝送ゲートＴ０８のＰチャネルゲート及びＮＯＴゲートＤ０３の入力端に結合される。ＮＯＴゲートＤ０３の出力端は、伝送ゲートＴ０８のＮチャネルゲートに結合される。伝送ゲートＴ０８の出力端は、ラッチ回路Ｌ０４の入力端に結合される。ＮＯＴゲートＤ０４の入力端は、冗長コラムアドレス信号ＲＣＹＡｊを受信するのに用いられる。ＮＯＴゲートＤ０４の出力端は、伝送ゲートＴ０９の入力端に結合される。ＮＯＴゲートＤ０５の入力端は、冗長モードコマンドＲＣＣＭＤを受信するのに用いられる。ＮＯＴゲートＤ０５の出力端は、伝送ゲートＴ０９のＰチャネルゲート及びＮＯＴゲートＤ０６の入力端に結合される。ＮＯＴゲートＤ０６の出力端は、伝送ゲートＴ０９のＮチャネルゲートに結合される。伝送ゲートＴ０９の出力端は、ラッチ回路Ｌ０５の入力端に結合される。ＮＯＴゲートＤ０７の入力端は、冗長切換信号ＲＣＳＷを受信するのに用いられる。ＮＯＴゲートＤ０７の出力端は、伝送ゲートＴ１０のＮチャネルゲート、ＮＯＴゲートＤ０８の入力端、伝送ゲートＴ１１のＰチャネルゲートに結合される。ＮＯＴゲートＤ０８の出力端は、伝送ゲートＴ１０のＰチャネルゲート及び伝送ゲートＴ１１のＮチャネルゲートに結合される。ラッチ回路Ｌ０４の出力端は、伝送ゲートＴ１０の入力端に結合される。ラッチ回路Ｌ０５の出力端は、伝送ゲートＴ１１の入力端に結合される。ラッチ回路Ｌ０４は、ＮＯＴゲートＤ１１、Ｄ１２を備える。ＮＯＴゲートＤ１１の入力端は、ＮＯＴゲートＤ１２の出力端及び伝送ゲートＴ０８の出力端に結合される。ＮＯＴゲートＤ１１の出力端は、ＮＯＴゲートＤ１２の入力端及び伝送ゲートＴ１０の入力端に結合される。ラッチ回路Ｌ０５は、ＮＯＴゲートＤ１３、Ｄ１４を備える。ＮＯＴゲートＤ１３の入力端は、ＮＯＴゲートＤ１４の出力端及び伝送ゲートＴ０９の出力端に結合される。ＮＯＴゲートＤ１３の出力端は、ＮＯＴゲートＤ１４の入力端及び伝送ゲートＴ１１の入力端に結合される。伝送ゲートＴ１０、１１の出力端は、ＮＯＴゲートＤ０９、Ｄ１０を介して、コラムアドレス信号ＹＡｊを出力するのに用いられる。ここで、ｊは３〜８に等しい。

【0024】

図６の実施例において、伝送ゲートＴ０８は、リード／ライトコマンドＲＷＣＭＤによって制御され、伝送ゲートＴ０９は、冗長モードコマンドＲＣＣＭＤによって制御される。コラムアドレス信号バッファ１１８１は、ハイ論理レベルのリード／ライトコマンドＲＷＣＭＤを受信すると、コラムアドレス信号バッファ１１８１は、リード／ライトコマンドＲＷＣＭＤに対応するリード／ライトコラムアドレス信号ＣＹＡｊをラッチ回路Ｌ０４にラッチできる。コラムアドレス信号バッファ１１８１は、ハイ論理レベルの冗長モードコマンドＲＣＣＭＤを受信すると、コラムアドレス信号バッファ１１８１は、冗長モードコマンドＲＣＣＭＤに対応する冗長コラムアドレス信号ＲＣＹＡｊをラッチ回路Ｌ０５にラッチできる。伝送ゲートＴ１０、１１は、冗長切換信号ＲＣＳＷによって制御される。コラムアドレス信号バッファ１１８１は、ロー論理レベルの冗長切換信号ＲＣＳＷを受信すると、ラッチ回路Ｌ０４にラッチされたリード／ライトコラムアドレス信号ＣＹＡｊをコラムアドレス信号ＹＡｊとし、伝送ゲートＴ１０及びＮＯＴゲートＤ０９、１０の経路を介して、コラムアドレス信号ＹＡｊを出力する。反対に、コラムアドレス信号バッファ１１８１は、ハイ論理レベルの冗長切換信号ＲＣＳＷを受信すると、ラッチ回路Ｌ０５にラッチされた冗長コラムアドレス信号ＲＣＹＡｊをコラムアドレス信号ＹＡｊとし、伝送ゲートＴ１１及びＮＯＴゲートＤ０９、１０の経路を介して、コラムアドレス信号ＹＡｊを出力する。

【0025】

ここで、注意すべきこととして、冗長切換信号ＲＣＳＷはハイ論理レベルである時、コラムアドレス信号ＹＡｊは、冗長コラムアドレス信号ＲＣＹＡｊである。即ち、冗長切換信号ＲＣＳＷはハイ論理レベルである時、コラムアドレス信号バッファ１１８１が提供するコラムアドレス信号ＹＡｊは、冗長コラムアドレス信号ＲＣＹＡｊに等しい。

【0026】

コラム選択駆動信号生成器１１８２は、リード／ライトコマンドＲＷＣＭＤ及び冗長モードコマンドＲＣＣＭＤを受信し、リード／ライトコマンドＲＷＣＭＤ及び冗長モードコマンドＲＣＣＭＤに基づき、コラム選択駆動信号ＣＳＬＤを生成するのに用いられる。コラム選択駆動信号ＣＳＬＤは、コラム選択制御回路１２０を有効にする。図６の実施例において、コラム選択駆動信号生成器１１８２は、ＮＯＴゲートＤ１５〜Ｄ１７と、ＮＡＮＤゲートＤＮＡＮＤ１と、遅延器ＤＬ１、ＤＬ２と、ＮＯＲゲートＮＯＲ１と、を備える。ＮＯＴゲートＤ１５の入力端は、リード／ライトコマンドＲＷＣＭＤを受信するのに用いられる。ＮＯＴゲートＤ１６の入力端は、冗長モードコマンドＲＣＣＭＤを受信するのに用いられる。ＮＯＴゲートＤ１５、１６の出力端は、それぞれＮＡＮＤゲートＤＮＡＮＤ１の第一入力端及び第二入力端に結合される。ＮＡＮＤゲートＤＮＡＮＤ１の出力端は、ＮＯＲゲートＮＯＲ１の第一入力端及び遅延器ＤＬ１の入力端に結合される。遅延器ＤＬ１の出力端は、ＮＯＲゲートＮＯＲ１の第二入力端に結合される。ＮＯＲゲートＮＯＲ１の出力端は、遅延器ＤＬ２を介して、ＮＯＴゲートＤ１７の入力端に結合される。ＮＯＴゲートＤ１７の出力端は、コラム選択駆動信号ＣＳＬＤを出力するのに用いられる。

【0027】

ＮＯＴゲートＤ１５、１６及びＮＡＮＤゲートＤＮＡＮＤ１の論理演算の下、リード／ライトコマンドＲＷＣＭＤ及び冗長モードコマンドＲＣＣＭＤの少なくとも一つがハイ論理レベルである時、コラム選択駆動信号生成器１１８２は、ハイ論理レベルのコラム選択駆動信号ＣＳＬＤを生成できる。遅延器ＤＬ１、ＤＬ２と、ＮＯＲゲートＤＮＯＲ１と、ＮＯＴゲートＤ１７の作用の下、コラム選択駆動信号ＣＳＬＤがハイ論理レベルである時間をさらに延ばすことができ、これによって、コラム選択制御回路１２０に十分なイネーブル時間を確保させる。

【0028】

図７を参照すると、図７は、本発明の実施例に基づき図示した前置コラムデコーダの模式図である。前置コラムデコーダ１２２は、少なくとも一つのデマルチプレクサによって実現できる。前置コラムデコーダ１２２は、ＮＡＮＤゲートＥＮＡＮＤ１〜ＥＮＡＮＤ９及びＮＯＴゲートＥ０１〜Ｅ１２を備える。

【0029】

ＥＮＡＮＤ１の第一入力端は、コラム選択駆動信号ＣＳＬＤを受信するのに用いられる。ＥＮＡＮＤ１の第二入力端は、ライブラリ選択信号ＢＮＫＳｋを受信するのに用いられる。ＥＮＡＮＤ１の出力端は、ＮＯＴゲートＥ０１の入力端に結合される。ＮＯＴゲートＥ０１の出力端は、ＮＡＮＤゲートＥＮＡＮＤ６〜ＥＮＡＮＤ９のうちの一つの入力端に結合される。これによって、コラム選択駆動信号ＣＳＬＤ及びライブラリ選択信号ＢＮＫＳｋに基づき、前置コラムデコーダ１２２を有効または無効にできる。ＮＡＮＤゲートＥＮＡＮＤ２のその他の入力端は、それぞれコラムアドレス信号ＹＡｊ、例えば、コラムアドレス信号ＹＡ３〜ＹＡ５を受信するのに用いられる。ＮＡＮＤゲートＥＮＡＮＤ２の出力端は、ＮＯＴゲートＥ０５の入力端に結合される。ＮＯＴゲートＥ０５の出力端は、前置デコードされたコラムアドレス信号ＹＰＤ３Ｔ４Ｔ５Ｔｋを出力するのに用いられる。ＮＡＮＤゲートＥＮＡＮＤ３は、コラムアドレス信号ＹＡ４、ＹＡ５を受信し、ＮＯＴゲートＥ０２を介して、コラムアドレス信号ＹＡ３を受信する。ＮＡＮＤゲートＥＮＡＮＤ３の出力端は、ＮＯＴゲートＥ０６の入力端に結合される。ＮＯＴゲートＥ０６の出力端は、前置デコードされたコラムアドレス信号ＹＰＤ３Ｎ４Ｔ５Ｔｋを出力するのに用いられ、これに基づき、類推される。本実施例において、前置デコードされたコラムアドレス信号ＹＰＤ３Ｎ４Ｔ５Ｔｋは、ライブラリ選択信号ＢＮＫＳｋに対応するコラムアドレス信号である。

【0030】

図８を参照すると、図８は、本発明の実施例に基づき図示したコラムデコーダの模式図である。図８の実施例において、冗長切換信号ＲＣＳＷは、ハイ論理レベルである情況下では、コラムデコーダ１２４が受信するコラムアドレス信号ＹＡｊは、冗長コラムアドレス信号である。コラムデコーダ１２４は、コラムデコーダ論理回路ＦＬＣと、コラムデコーダバッファＹＤＢと、冗長テストデータ信号ラッチ回路ＦＬ１、ＦＬ２と、を備える。本実施例におけるコラムデコーダ論理回路ＦＬＣは、例えば、ＮＡＮＤゲートであってもよい。コラムデコーダ論理回路ＦＬＣは、冗長コラムアドレス信号（または、ＹＰＤ３Ｎ４Ｔ５Ｔｋ、ＹＰＤ６Ｎ７Ｔ８Ｔｋのような前置デコードされたコラムアドレス信号であってもよい）及び冗長テストデータ信号ラッチ回路ＦＬ１／ＦＬ２にラッチされた冗長テストデータ信号ＴＲＤＢ１／ＴＲＤＢ２を受信するのに用いられる。コラムデコーダ論理回路ＦＬＣは、冗長コラムアドレス信号及びラッチされた冗長テストデータ信号ＴＲＤＢ１／ＴＲＤＢ２に基づき、論理演算結果を取得する。コラムデコーダバッファＹＤＢは、コラムデコーダ論理回路ＦＬＣの出力端に結合される。コラムデコーダバッファＹＤＢは、論理演算結果に基づき、メインメモリブロック２１０の不良コラムアドレスを無効にするのに用いられる。

【0031】

冗長テストデータ信号ラッチ回路ＦＬ１は、冗長テストデータ信号ＴＲＤＢ１と、局部リセット信号ＲＥＳＥＴＢＤと、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋと、を受信し、コラムデコーダ論理回路ＦＬＣが提供する論理演算結果も受信する。冗長テストデータ信号ラッチ回路ＦＬ１は、局部リセット信号ＲＥＳＥＴＢＤ及び論理演算結果に基づき、冗長テストデータ信号ＴＲＤＢ１をラッチし、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋに基づき、ラッチされた冗長テストデータ信号ＴＲＤＢ１をコラムデコーダ論理回路ＦＬＣに出力する。冗長テストデータ信号ラッチ回路ＦＬ２は、冗長テストデータ信号ＴＲＤＢ２と、局部リセット信号ＲＥＳＥＴＢＤと、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋと、を受信し、コラムデコーダ論理回路ＦＬＣが提供する論理演算結果も受信する。冗長テストデータ信号ラッチ回路ＦＬ２は、局部リセット信号ＲＥＳＥＴＢＤ及び論理演算結果に基づき、冗長テストデータ信号ＴＲＤＢ２をラッチし、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋに基づき、ラッチされた冗長テストデータ信号ＴＲＤＢ２をコラムデコーダ論理回路ＦＬＣに出力する。本発明の冗長テストデータ信号ラッチ回路の数は、メインメモリブロックの各ライブラリに分けられるエリアの数によって決まり、本発明の冗長テストデータ信号ラッチ回路の数は、エリアの数に基づき調整でき、この実施例によって限定されない。

【0032】

冗長テストデータ信号ラッチ回路ＦＬ１、ＦＬ２について、冗長テストデータ信号ラッチ回路ＦＬ１を例とすると、冗長テストデータ信号ラッチ回路ＦＬ１は、フリップフロップ回路ＦＦ１と、ＮＯＲゲートＦＮＯＲ１と、トランジスタＭ１と、伝送ゲートＦＴ１と、を備える。フリップフロップ回路ＦＦ１は、冗長テストデータ信号ＴＲＤＢ１をラッチするのに用いられる。フリップフロップ回路ＦＦ１は、さらに、局部リセット信号ＲＥＳＥＴＢＤを受信し、局部リセット信号ＲＥＳＥＴＢＤに基づき、フリップフロップ回路ＦＦ１を初期化するのに用いられる。ＮＯＲゲートＦＮＯＲ１の第一入力端は、コラムデコーダ論理回路ＦＬＣの出力端に結合される。ＮＯＲゲートＦＮＯＲ１の第二入力端は、冗長テストデータ信号ＴＲＤＢ１を受信するのに用いられる。フリップフロップ回路ＦＦ１は、ＮＡＮＤゲートＦＮＡＮＤ２及びＮＯＴゲートＦ０１をさらに備える。ＮＡＮＤゲートＦＮＡＮＤ２の第一入力端は、局部リセット信号ＲＥＳＥＴＢＤを受信するのに用いられ、ＮＡＮＤゲートＦＮＡＮＤ２の出力端は、伝送ゲートＦＴ１の入力端及びトランジスタＭ１の第一端に結合される。ＮＯＴゲートＦ０１の入力端は、ＮＡＮＤゲートＦＮＡＮＤ２の出力端に結合され、ＮＯＴゲートＦ０１の出力端は、ＮＡＮＤゲートＦＮＡＮＤ２の第二入力端に結合される。トランジスタＭ１の制御端は、ＮＯＲゲートＦＮＯＲ１の出力端に結合され、トランジスタＭ１の第一端は、フリップフロップ回路ＦＦ１の出力端に結合され、トランジスタＭ１の第二端は、参照電圧ＶＳＳに結合される。

【0033】

伝送ゲートＦＴ１は、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋによって制御され、伝送ゲートＦＴ１の入力端は、フリップフロップ回路ＦＦ１の出力端に結合され、伝送ゲートＦＴ１の出力端は、コラムデコーダ論理回路ＦＬＣの入力端に結合され、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋに基づき、ラッチされた冗長テストデータ信号ＴＲＤＢ１をコラムデコーダ論理回路ＦＬＣに出力する。本実施例において、伝送ゲートＦＴ１のＰチャネルゲートは、エリア選択信号ＸＡＤ１３Ｔｋを受信するのに用いられ、伝送ゲートＦＴ１のＮチャネルゲートは、エリア選択信号ＸＡＤ１３Ｎｋを受信するのに用いられる。したがって、伝送ゲートＦＴ１のＮチャネルゲートは、ハイ論理レベルのエリア選択信号ＸＡＤ１３Ｎｋを受信する時、伝送ゲートＦＴ１のＰチャネルゲートは、ロー論理レベルのエリア選択信号ＸＡＤ１３Ｔｋを受信し、伝送ゲートＦＴ１は、ラッチされた冗長テストデータ信号ＴＲＤＢ１をコラムデコーダ論理回路ＦＬＣに出力する。反対に、伝送ゲートＦＴ１のＮチャネルゲートは、ロー論理レベルのエリア選択信号ＸＡＤ１３Ｎｋを受信する時、伝送ゲートＦＴ１は、ラッチされた冗長テストデータ信号ＴＲＤＢ１を出力しない。

【0034】

さらに説明すると、局部リセット信号ＲＥＳＥＴＢＤは、ロー論理レベルである時、フリップフロップ回路ＦＦ１の出力端は、ハイ論理レベルの状態を維持する。この時の状態は、冗長コラム動作が開始する前の状態とみなすことができる。局部リセット信号ＲＥＳＥＴＢＤが切り換わる時、即ち、局部リセット信号ＲＥＳＥＴＢＤのロー論理レベルがハイ論理レベルに変換する時、フリップフロップ回路ＦＦ１は、冗長テストデータ信号ＴＲＤＢ１の論理レベル及び受信したコラムアドレス信号ＹＡｊに基づき、冗長テストデータ信号ＴＲＤＢ１をラッチするか否か決定する。冗長テストデータ信号ＴＲＤＢ１は、ロー論理レベルである状況下では、冗長テストデータ信号ＴＲＤＢ１に対応するコラムアドレス信号ＹＡｊは、テストプロセスにおいて、不良コラムアドレスと判定される。ＮＯＲゲートＦＮＯＲ１は、ロー論理レベルの冗長テストデータ信号ＴＲＤＢ１及び不良コラムアドレスを受信することから、ハイ論理レベルの結果を出力し、これによって、トランジスタＭ１を導通させる。トランジスタＭ１が導通される状況下では、フリップフロップ回路ＦＦ１の出力端の電圧は、参照電圧ＶＳＳに引き下げられる。このようにして、コラムデコーダ１２４は、コラムデコーダバッファＹＤＢ及びコラムデコーダ論理回路ＦＬＣを介して、不良コラムアドレス信号を出力せず、これによって、メインメモリブロック２１０の不良コラムアドレスを無効にし、不良コラムアドレスを無効にさせた状態に入らせる。反対に、冗長テストデータ信号ＴＲＤＢ１は、ハイ論理レベルである状況下では、トランジスタＭ１は、切断される。フリップフロップ回路ＦＦ１の出力端の電圧は、参照電圧ＶＳＳに引き下げられず、対応するコラムアドレスＣＳＬｒｋを無効にしない。一方、局部リセット信号ＲＥＳＥＴＢＤのハイ論理レベルを再度ロー論理レベルに引き下げる時、冗長テストデータ信号ラッチ回路ＦＬ１の出力端の論理レベルは、ハイ論理レベルに戻るようにリセットされる。

【0035】

ここで、言及すべきことは、冗長テストデータ信号ラッチ回路ＦＬ１のレイアウト面積は、金属ヒューズより小さくてもよい。したがって、冗長テストデータ信号ラッチ回路ＦＬ１は金属ヒューズを置換し、メモリ周辺回路のレイアウト面積を効果的に減少できる。そして、局部リセット信号ＲＥＳＥＴＢＤのハイ論理レベルをロー論理レベルに引き下げることで、冗長テストデータ信号ラッチ回路ＦＬ１を、不良コラムアドレスを無効にする前の状態に回復するようにリセットさせる。

【0036】

図２に戻り、冗長コラムデコーダ１２６は、冗長コラム選択信号生成器をさらに備える。以下のことをさらに説明する。図９を参照すると、図９は、本発明の実施例に基づき図示した冗長コラム選択信号生成器の模式図である。冗長コラム選択信号生成器１２６２は、デマルチプレクサによって実現してもよい。冗長コラム選択信号生成器１２６２は、ＮＯＴゲートＧ０１〜Ｇ１２と、ＮＡＮＤゲートＧＮＡＮＤ１〜ＧＮＡＮＤ８と、を備える。ＮＡＮＤゲートＧＮＡＮＤ１は、冗長コラム選択信号ＴＲＳＥＬ１、ＴＲＳＥＬ２、ライブラリ選択信号ＢＮＫＳｋを受信し、ＮＯＴゲートＧ０３を介して、冗長テストデータ信号ＴＲＤＢ１を受信するのに用いられる。ＮＯＴゲートＧ０５の入力端は、ＮＡＮＤゲートＧＮＡＮＤ１の出力端に結合され、ＮＯＴゲートＧ０５の出力端は、冗長コラム選択信号ＴＲＤＳ０ｋを出力するのに用いられる。ＮＡＮＤゲートＧＮＡＮＤ２は、冗長コラム選択信号ＴＲＳＥＬ１、ライブラリ選択信号ＢＮＫＳｋを受信し、ＮＯＴゲートＧ０１を介して、冗長コラム選択信号ＴＲＳＥＬ２を受信し、ＮＯＴゲートＧ０３を介して、冗長テストデータ信号ＴＲＤＢ１を受信するのに用いられる。ＮＯＴゲートＧ０６の入力端は、ＮＡＮＤゲートＧＮＡＮＤ２の出力端に結合され、ＮＯＴゲートＧ０６の出力端は、冗長コラム選択信号ＴＲＤＳ１ｋを出力するのに用いられ、これに基づき、類推される。ここからわかるように、本実施例において、冗長コラム選択信号生成器１２６２は、冗長コラム選択信号ＴＲＳＥＬ１、ＴＲＳＥＬ２、ライブラリ選択信号ＢＮＫＳｋ、冗長テストデータ信号ＴＲＤＢ１に基づき、冗長コラム選択信号ＴＲＤＳ０ｋ〜ＴＲＤＳ３ｋを提供できる。同様に、冗長コラム選択信号生成器１２６２は、冗長コラム選択信号ＴＲＳＥＬ１、ＴＲＳＥＬ２、ライブラリ選択信号ＢＮＫＳｋ、冗長テストデータ信号ＴＲＤＢ２に基づき、冗長コラム選択信号ＴＲＤＳ４ｋ〜ＴＲＤＳ７ｋを提供できる。

【0037】

図１０を参照すると、図１０は、本発明の実施例に基づき図示した冗長コラムデコーダの模式図である。メインメモリブロック２１０及び冗長メモリブロック２２０の各ライブラリに基づき、二つのエリアに分けられる。したがって、図１０の実施例において、冗長コラムデコーダ１２６＿１、１２６＿２を計二つ有する。冗長コラムデコーダ１２６＿１を例とすると、冗長コラムデコーダ１２６＿１は、判定回路ＨＤ１〜ＨＤ６及び冗長コラムデコーダ論理回路ＨＬＣを備える。判定回路ＨＤ１〜ＨＤ６は、それぞれ冗長コラム選択信号ＴＲＤＳｍｋと、局部リセット信号ＲＥＳＥＴＢＤと、コラムアドレス信号ＹＡ３〜ＹＡ８と、を受信するのに用いられる。判定回路ＨＤ１を例とすると、判定回路ＨＤ１は、冗長コラム選択信号ＴＲＤＳｍｋに基づき、対応するコラムアドレス信号ＹＡ３を冗長コラムアドレス信号とし、冗長コラムアドレス信号をラッチできる。コラムアドレス信号ＹＡ３及び冗長コラムアドレス信号を比較して、比較結果を提供するのに用いられる。冗長コラムデコーダ論理回路ＨＬＣの入力端は、判定回路ＨＤ１〜ＨＤ６の出力端に結合される。冗長コラムデコーダ論理回路ＨＬＣは、判定回路ＨＤ１〜ＨＤ６が提供する比較結果を受信し、判定回路ＨＤ１〜ＨＤ６が提供する比較結果に基づき、冗長コラムアドレス信号に対応する冗長メモリブロック２２０の冗長コラムアドレスＲＣＳＬｎｋを有効にする。

【0038】

判定回路ＨＤ１〜ＨＤ６の回路構成をさらに説明する。図１１を参照すると、図１１は、本発明の実施例に基づき図示した判定回路の模式図である。図１１の実施例において、判定回路ＨＤ１を例とすると、判定回路ＨＤ１は、冗長コラムアドレス信号ラッチ回路ＦＡＤＬ１及び判定論理回路ＪＬＣ１を備える。冗長コラムアドレス信号ラッチ回路ＦＡＤＬ１は、冗長コラム選択信号ＴＲＤＳｍｋに基づき、対応するコラムアドレス信号ＹＡ３を冗長コラムアドレス信号とし、冗長コラムアドレス信号をラッチするのに用いられる。判定論理回路ＪＬＣ１の第一入力端は、コラムアドレス信号ＹＡ３を受信するのに用いられ、判定論理回路ＪＬＣ１の第二入力端は、冗長コラムアドレス信号ラッチ回路ＦＡＤＬ１に結合され、判定論理回路ＪＬＣ１の出力端は、冗長コラムデコーダ論理回路ＨＬＣのうちの一つの入力端に結合される。判定論理回路ＪＬＣ１は、コラムアドレス信号ＹＡ３を受信する時、判定論理回路ＪＬＣ１は、コラムアドレス信号ＹＡ３が冗長コラムアドレス信号ラッチ回路ＦＡＤＬ１にラッチされている冗長コラムアドレス信号に等しいか否か判定できる。同等である場合、判定論理回路ＪＬＣ１は、同等であることに対応する判定結果を提供できる。例えば、判定論理回路ＪＬＣ１は、ＸＮＯＲゲートＸＮＯＲ１であってもよい。判定論理回路ＪＬＣ１は、コラムアドレス信号ＹＡ３が冗長コラムアドレス信号に等しいと判定すると、判定論理回路ＪＬＣ１が提供できる判定結果は、ハイ論理レベルの信号である。反対に、判定論理回路ＪＬＣ１は、コラムアドレス信号ＹＡ３が冗長コラムアドレス信号に等しくないと判定すると、判定論理回路ＪＬＣ１が提供できる判定結果は、ロー論理レベルの信号である。

【0039】

冗長コラムアドレス信号ラッチ回路ＦＡＤＬ１は、ＮＯＴゲートＨ０１、Ｈ０２と、伝送ゲートＦＡＤＬＴ１と、フリップフロップ回路ＨＦ１と、を備える。ＮＯＴゲートＨ０１の入力端は、コラムアドレス信号ＹＡ３を受信するのに用いられる。伝送ゲートＦＡＤＬＴ１の入力端は、ＮＯＴゲートＨ０１の出力端に結合され、これによって、ＮＯＴゲートＨ０１を介して、コラムアドレス信号ＹＡ３を受信する。伝送ゲートＦＡＤＬＴ１のＰチャネルゲートは、ＮＯＴゲートＨ０３を介して、冗長コラム選択信号ＴＲＤＳｍｋを受信するのに用いられ、伝送ゲートＦＡＤＬＴ１のＮチャネルゲートは、冗長コラム選択信号ＴＲＤＳｍｋを受信するのに用いられる。フリップフロップ回路ＨＦ１は、伝送ゲートＦＡＤＬＴ１と判定論理回路ＪＬＣ１との間に結合される。伝送ゲートＦＡＤＬＴ１は、ロー論理レベルの冗長コラム選択信号ＴＲＤＳｍｋに基づき、コラムアドレス信号ＹＡ３をフリップフロップ回路ＨＦ１に伝送するのを停止させる。または、伝送ゲートＦＡＤＬＴ１は、ハイ論理レベルの冗長コラム選択信号ＴＲＤＳｍｋに基づき、冗長コラム選択信号ＴＲＤＳｍｋに対応するコラムアドレス信号ＹＡ３（この時のコラムアドレス信号ＹＡ３は、冗長コラムアドレス信号である）をフリップフロップ回路ＨＦ１に伝送し、これによって、フリップフロップ回路ＨＦ１に、冗長コラムアドレス信号ＲＣＹＡｊをラッチさせる。フリップフロップ回路ＨＦ１は、さらに、局部リセット信号ＲＥＳＥＴＢＤを受信して、局部リセット信号ＲＥＳＥＴＢＤに基づき、フリップフロップ回路ＨＦ１をリセットする、または初期化するのに用いられる。

【0040】

その他の判定回路（例えば、ＨＤ２〜ＨＤ６）の回路構成は、判定回路ＨＤ１と相似してもよい。判定回路ＨＤ１と異なるのは、判定回路ＨＤ２は、コラムアドレス信号ＹＡ４を受信するのに用いられ、判定回路ＨＤ３は、コラムアドレス信号ＹＡ５を受信するのに用いられ、これに基づき、類推される。

【0041】

図１０を再び参照すると、冗長コラムデコーダ１２６＿１は、イネーブル信号生成回路をさらに備えてもよい。図１０の実施例において、イネーブル信号生成回路は、ＮＡＮＤゲートＨＮＡＮＤ３及びＮＯＴゲートＨ０４によって実現してもよい。ＮＡＮＤゲートＨＮＡＮＤ３は、コラム選択駆動信号ＣＳＬＤと、ライブラリ選択信号ＢＮＫＳｋと、エリア選択信号ＸＡＤ１３Ｎｋと、を受信するのに用いられる。イネーブル信号生成回路は、コラム選択駆動信号ＣＳＬＤ、ライブラリ選択信号ＢＮＫＳｋ、エリア選択信号ＸＡＤ１３Ｎｋに基づき、イネーブル信号を冗長コラムデコーダ論理回路ＨＬＣに提供できる。イネーブル信号生成回路は、冗長コラムアドレス信号ラッチ回路ＦＡＤＬ７をさらに加えてもよい。冗長コラムアドレス信号ラッチ回路ＦＡＤＬ１と異なるのは、冗長コラムアドレス信号ラッチ回路ＦＡＤＬ７は、コラムアドレス信号ＹＡｊを受信せず、システム電圧ＶＤＤを受信することである。イネーブル信号生成回路は、冗長コラム選択信号ＴＲＤＳｍｋに基づき、別のイネーブル信号を冗長コラムデコーダ論理回路ＨＬＣに提供できる。

【0042】

冗長コラムデコーダ１２６＿２の設計は、冗長コラムデコーダ１２６＿１に相似し、冗長コラムデコーダ１２６＿２が冗長コラムデコーダ１２６＿１と異なるのは、冗長コラムデコーダ１２６＿２のイネーブル信号生成回路は、コラム選択駆動信号ＣＳＬＤ、ライブラリ選択信号ＢＮＫＳｋ、エリア選択信号ＸＡＤ１３Ｔｋに基づき、イネーブル信号を冗長コラムデコーダ論理回路ＨＬＣに提供することである。

【0043】

冗長コラムデコーダ１２６＿１、１２６＿２は、比較結果をセレクタＳＥＬＣに提供する。本実施例のセレクタＳＥＬＣは、伝送ゲートＨＴ１、ＨＴ２及びＮＯＴゲートＨ０５を備える。伝送ゲートＨＴ１は、冗長コラムデコーダ１２６＿１とＮＯＴゲートＨ０５との間に結合される。伝送ゲートＨＴ２は、冗長コラムデコーダ１２６＿２とＮＯＴゲートＨ０５との間に結合される。伝送ゲートＨＴ１は、ハイ論理レベルのエリア選択信号ＸＡＤ１３Ｎｋ及びロー論理レベルのエリア選択信号ＸＡＤ１３Ｔｋを受信して、これによって、冗長コラムデコーダ１２６＿１から提供される比較結果を伝送できる。伝送ゲートＨＴ２は、ロー論理レベルのエリア選択信号ＸＡＤ１３Ｎｋ及びハイ論理レベルのエリア選択信号ＸＡＤ１３Ｔｋを受信して、これによって、冗長コラムデコーダ１２６＿２から提供される比較結果を伝送できる。ＮＯＴゲートＨ０５は、冗長コラムデコーダ１２６＿１／１２６＿２が提供する比較結果を出力するのに用いられる。即ち、セレクタＳＥＬＣは、エリア選択信号ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋに基づき、冗長コラムデコーダ１２６＿１／１２６＿２が提供する比較結果を選択する。本実施例において、比較結果は、デコードされた冗長コラムアドレス信号ＲＹＰＤｎｋである。

【0044】

図１２を参照すると、図１２は、本発明の実施例に基づき図示したポスト冗長コラムデコーダの模式図である。ポスト冗長コラムデコーダ１２８は、ＮＯＴゲートＫ０１及びバッファＫＢを備える。ポスト冗長コラムデコーダ１２８は、デコードされた冗長コラムアドレス信号ＲＹＰＤｎｋに基づき、デコードされた冗長コラムアドレス信号ＲＹＰＤｎｋに対応する冗長コラムアドレスＲＣＳＬｎｋを選択するのに用いられる。

【0045】

図２及び図１３を同時に参照すると、図１３は、本発明の実施例に基づき図示した冗長コラム動作タイミング図である。本実施例において、全域リセット信号ＲＥＳＥＴＢは、低電圧レベルから高電圧レベルに切り換わる時、冗長テストクロックＴＲＩＣＬＫと、冗長切換信号ＲＣＳＷと、冗長モードコマンドＲＣＣＭＤも生成され始める。冗長切換信号ＲＣＳＷ及び冗長モードコマンドＲＣＣＭＤは、ハイ論理レベルである時、コラム選択制御回路１２０が受信するコラムアドレス信号は、冗長コラムアドレス信号である。コラム選択駆動信号ＣＳＬＤの論理レベルもハイ論理レベルの冗長切換信号ＲＣＳＷ及び冗長モードコマンドＲＣＣＭＤに基づきハイ論理レベルに引き上げられる。コラム選択駆動信号ＣＳＬＤがハイ論理レベルに引き上げられ、且つ冗長テストデータ信号ＴＲＤＢ１／ＴＲＤＢ２がロー論理レベルである時、コラムデコーダ１２４は、冗長コラムアドレス信号ＲＣＹＡｊ及び冗長テストデータ信号ＴＲＤＢ１／ＴＲＤＢ２によってメインメモリブロック２１０の不良コラムアドレスを無効にする。ここで、ｊは０〜７に等しい。また、冗長コラムデコーダ１２６も、冗長テストデータ信号ＴＲＤＢ１、ＴＲＤＢ２と冗長コラム選択信号ＴＲＳＥＬ１、ＴＲＳＥＬ２に基づき、冗長コラム選択信号ＴＲＤＳｍｋを提供する。また、冗長コラム選択信号ＴＲＤＳｍｋによって、冗長コラムアドレス信号ＲＣＹＡｊをラッチする。冗長コラムデコーダ１２６は、コラムアドレス信号ＹＡｊとラッチされた冗長コラムアドレス信号ＲＣＹＡｊを比較して、比較結果を取得し、比較結果に基づき、冗長メモリブロック２２０の冗長コラムアドレスＲＣＳＬｎｋを有効にする。

【0046】

以上より、本発明のメモリ周辺回路は、冗長テストデータ信号及びコラムアドレス信号に基づき、メインメモリブロックの不良コラムアドレスを無効にし、冗長メモリブロックの冗長コラムアドレスを有効にする。本発明のメモリ周辺回路によってデコーダ及び金属ヒューズを置換し、これによって、周辺回路のレイアウトスペースを縮小し、冗長コラム動作前の状態に速やかに回復する。

【0047】

本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものを基準とする。

【産業上の利用可能性】

【0048】

本発明は、メモリ周辺回路によってデコーダ及び金属ヒューズを置換し、これによって、周辺回路のレイアウトスペースを縮小し、冗長コラム動作前の状態に速やかに回復する。

【符号の説明】

【0049】

１０：メモリデバイス
１００：メモリ周辺回路
１１０：冗長コラムデータ回路
１１２：冗長クロック生成回路
１１４：冗長コラムデータ・タイミング生成回路
１１６：ライブラリアドレス信号生成回路
１１６２：ライブラリアドレス信号バッファ
１１６４：ライブラリアドレス信号セレクタ
１１６６：エリアアドレス信号バッファ・セレクタ
１１６６＿１：エリアアドレス信号バッファ
１１６６＿２：エリアアドレス信号セレクタ
１１８：コラムアドレス信号生成回路
１１８１：コラムアドレス信号バッファ
１１８２：コラム選択駆動信号生成器
１２０：コラム選択制御回路
１２２：前置コラムデコーダ
１２４：コラムデコーダ
１２６、１２６＿１、１２６＿２：冗長コラムデコーダ
１２６２：冗長コラム選択信号生成器
１２８：ポスト冗長コラムデコーダ
２００：メモリアレイ
２１０：メインメモリブロック
２２０：冗長メモリブロック
Ａ０１〜Ａ１４、Ｂ０１〜Ｂ１１、Ｃ０１〜Ｃ１０、Ｄ０１〜Ｄ１７、Ｅ０１〜Ｅ１２、Ｆ０１、Ｇ０１〜Ｇ１２、Ｈ０１〜Ｈ０５、Ｋ０１：ＮＯＴゲート
ＡＤＢＣ：アドレスバッファ制御信号
ＢＡｍ、ＢＮＫＡ０〜ＢＮＫＡ２：ライブラリアドレス信号
ＢＮＡＮＤ１〜ＢＮＡＮＤ８、ＤＮＡＮＤ１、ＥＮＡＮＤ１〜ＥＮＡＮＤ９、ＦＮＡＮＤ１、ＦＮＡＮＤ２、ＨＮＡＮＤ１〜 ＨＮＡＮＤ３、ＧＮＡＮＤ１〜ＧＮＡＮＤ８：ＮＡＮＤゲート
ＢＮＫＳｋ：ライブラリ選択信号
ＣＲＤ：冗長コラム情報
ＣＳＬＤ：コラム選択駆動信号
ＣＸＡ１３：エリアアドレス信号
ＣＹＡｊ：リード／ライトコラムアドレス信号
ＣＳＬｒｋ：コラムアドレス
ＤＬ１、ＤＬ２：遅延器
ＦＡＤＬ１、ＦＡＤＬ７：冗長コラムアドレス信号ラッチ回路
ＦＦ１、ＦＦ２、ＨＦ１：フリップフロップ回路
ＦＬ１、ＦＬ２：冗長テストデータ信号ラッチ回路
ＦＬＣ：コラムデコーダ論理回路
ＦＮＯＲ１、ＦＮＯＲ２、ＮＯＲ１：ＮＯＲゲート
ＨＤ１〜ＨＤ６：判定回路
ＨＬＣ：冗長コラムデコーダ論理回路
ＪＬＣ１：判定論理回路
ＫＢ：バッファ
Ｌ０１〜Ｌ０９：ラッチ回路
Ｍ１、Ｍ２：トランジスタ
ＲＢＡｍ：冗長ライブラリアドレス信号
ＲＣＳＷ：冗長切換信号
ＲＣＣＭＤ：冗長モードコマンド
ＲＣＹＡｊ：冗長コラムアドレス信号
ＲＥＳＥＴＢ：全域リセット信号
ＲＥＳＥＴＢＤ：局部リセット信号
ＲＷＣＭＤ：リード／ライトコマンド
ＲＸＡ１３：冗長エリアアドレス信号
ＲＹＰＤｎｋ：デコードされた冗長コラムアドレス信号
ＲＣＳＬｎｋ：冗長コラムアドレス
ＳＥＬＣ：セレクタ
Ｔ０１〜Ｔ１１、ＦＴ１、ＦＴ２、ＦＡＤＬＴ１、ＨＴ１、ＨＴ２：伝送ゲート
ＴＲＤＳ０ｋ〜ＴＲＤＳ７ｋ、ＴＲＤＳｍｋ：冗長コラム選択信号
ＴＲＩＣＬＫ：冗長テストクロック
ＴＲＤＢ１、ＴＲＤＢ２：冗長テストデータ信号
ＴＲＳＥＬ１、ＴＲＳＥＬ２：冗長コラム選択信号
ＶＤＤ：システム電圧
ＶＳＳ：参照電圧
ＸＡＤ１３Ｎｋ、ＸＡＤ１３Ｔｋ、ＸＡ１３ｋ：エリア選択信号
ＸＮＯＲ１：ＸＮＯＲゲート
ＹＡｊ、ＹＡ３〜ＹＡ８、ＹＰＤ３Ｎ４Ｔ５Ｔｋ、ＹＰＤ６Ｎ７Ｔ８Ｔｋ：コラムアドレス信号
ＹＤＢ：コラムデコーダバッファ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】