特許 6805259 改善された電源除去を有する低ドロップアウト電圧レギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6805259

(24)【登録日】2020年12月7日

(45)【発行日】2020年12月23日

(54)【発明の名称】改善された電源除去を有する低ドロップアウト電圧レギュレータ

(51)【国際特許分類】

   G05F 1/56 20060101AFI20201214BHJP

【ＦＩ】

   G05F1/56 310C

【請求項の数】14

【全頁数】18

(21)【出願番号】特願2018-539145(P2018-539145)

(86)(22)【出願日】2016年12月22日

(65)【公表番号】特表2019-507427(P2019-507427A)

(43)【公表日】2019年3月14日

(86)【国際出願番号】US2016068436

(87)【国際公開番号】WO2017131906

(87)【国際公開日】20170803

【審査請求日】2019年11月25日

(31)【優先権主張番号】15/009,600

(32)【優先日】2016年1月28日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100109830

【弁理士】

【氏名又は名称】福原 淑弘

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100112807

【弁理士】

【氏名又は名称】岡田 貴志

(74)【代理人】

【識別番号】100184332

【弁理士】

【氏名又は名称】中丸 慶洋

(72)【発明者】

【氏名】ラスマス、トッド・モーガン

【審査官】 佐藤 匡

(56)【参考文献】

【文献】 米国特許出願公開第２０１１／０２９８４９９（ＵＳ，Ａ１）

【文献】 特開２００６−０６５８３６（ＪＰ，Ａ）

【文献】 特開２０００−１５６６１６（ＪＰ，Ａ）

【文献】 特開２０１５−２３０５８５（ＪＰ，Ａ）

【文献】 特開２０１０−１９９７１９（ＪＰ，Ａ）

【文献】 中国特許出願公開第１０４６９９１６１（ＣＮ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

電圧レギュレータであって、
電力供給レールと前記電圧レギュレータの出力との間に結合された第１のパス素子、ここにおいて、前記第１のパス素子は、前記第１のパス素子の抵抗を制御するための制御入力を有する、と、
第１のフィードバック回路であって、
第１のトランジスタと、第２のトランジスタと、第１の抵抗器と、第２の抵抗器と、電流源とを備える第１の増幅器、ここにおいて、前記第２のトランジスタのゲートは、基準電圧に結合され、ここにおいて、前記第１のトランジスタのゲートは、フィードバック電圧に結合され、前記第２のトランジスタのドレインは、前記第１のパス素子の前記制御入力に結合され、ここにおいて、前記フィードバック電圧は、前記電圧レギュレータの前記出力における電圧に略等しいかそれに比例し、前記第１の増幅器は、前記基準電圧と前記フィードバック電圧との差分を低減する方向に前記第１のパス素子の前記抵抗を調整するように構成され、ここにおいて、前記電流源は、前記第１および第２のトランジスタの両方のソースに結合される、と、
第２のパス素子、ここにおいて、前記第２のパス素子は、それぞれ前記第１および第２の抵抗器を介して、前記第１および第２のトランジスタの前記ドレインと、前記電力供給レールとの間に結合され、ここにおいて、前記第２のパス素子は、前記第２のパス素子の抵抗を制御するための制御入力を有し、ここにおいて、前記第１のフィードバック回路は、前記第２のパス素子と前記第１の増幅器との間のバイアス電圧を有する、と
を備える第１のフィードバック回路と、
前記基準電圧に結合された第１の入力と、前記フィードバック電圧に結合された第２の入力と、前記第２のパス素子の前記制御入力に結合された出力とを有する第２のフィードバック回路、ここにおいて、前記第２のフィードバック回路は、前記第２のパス素子の前記抵抗を調整することによって、前記基準電圧と前記フィードバック電圧との前記差分を低減する方向に前記第１のフィードバック回路の前記バイアス電圧を調整するように構成される、と
を備える電圧レギュレータ。

【請求項2】

前記第１のフィードバック回路は、前記電力供給レール上の高速過渡に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減するように構成される、請求項１に記載の電圧レギュレータ。

【請求項3】

前記第１のフィードバック回路は、前記電圧レギュレータの前記出力に結合された負荷の高速変化に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減するように構成される、請求項１に記載の電圧レギュレータ。

【請求項4】

前記第２のフィードバック回路は、前記第１の増幅器の利得誤差に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減するように構成される、請求項１に記載の電圧レギュレータ。

【請求項5】

前記第２のパス素子は、前記電力供給レールに結合されたソースと、前記第２のフィードバック回路の前記出力に結合されたゲートと、前記第１の増幅器に結合されたドレインとを有するｐ型電界効果トランジスタ（ＰＦＥＴ）を備える、請求項１に記載の電圧レギュレータ。

【請求項6】

前記第１の増幅器は、
前記第１および第２のトランジスタを備える差動ドライバと、
前記第２のパス素子と前記差動ドライバの第１の出力との間に結合された第１の負荷と、
前記第２のパス素子と前記差動ドライバの第２の出力との間に結合された第２の負荷と、ここにおいて、前記差動ドライバは、前記基準電圧と前記フィードバック電圧とに基づいて、前記第１の負荷および前記第２の負荷を駆動するように構成される、
を備える、請求項１に記載の電圧レギュレータ。

【請求項7】

前記第２のフィードバック回路は、前記第１の負荷を通る電流と前記第２の負荷を通る電流との差分を低減する方向に前記第２のパス素子の前記抵抗を調整するように構成される、請求項６に記載の電圧レギュレータ。

【請求項8】

前記電流源は、前記第１の増幅器にバイアス電流を供給するように構成され、前記第２のパス素子を通る電流は、前記バイアス電流に略等しい、請求項６に記載の電圧レギュレータ。

【請求項9】

前記第２のフィードバック回路は、前記基準電圧に結合された第１の入力と、前記フィードバック電圧に結合された第２の入力と、前記第１のフィードバック回路に結合された出力とを有する第２の増幅器を備え、前記第１の増幅器は、低い利得で高い帯域幅の増幅器であり、前記第２の増幅器は、高い利得で低い帯域幅の増幅器であり、前記電圧レギュレータは、前記第２のパス素子と前記第１の増幅器との間に結合された第１の端と、前記第２の増幅器の前記出力に結合された第２の端を有するキャパシタをさらに備える、請求項４に記載の電圧レギュレータ。

【請求項10】

請求項１ないし９のいずれか一項に記載の前記電圧レギュレータを用いた電圧制御のための方法であって、
基準電圧とフィードバック電圧との差分を低減する方向に前記第１のパス素子の抵抗を調整することと、前記フィードバック電圧は、前記電圧レギュレータの前記出力における電圧に等しいかそれに比例する、
前記第１のフィードバック回路中の第２のパス素子を使用して、前記第１のフィードバック回路のバイアス電圧を調整することと、ここで、前記バイアス電圧は、前記基準電圧と前記フィードバック電圧との前記差分を低減する方向に調整される、
を備える、方法。

【請求項11】

前記第１のパス素子の前記抵抗を調整することは、前記電圧レギュレータの前記入力における高速過渡に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減する、請求項１０に記載の方法。

【請求項12】

前記第１のパス素子の前記抵抗を調整することは、前記電圧レギュレータの前記出力に結合された負荷の高速変化に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減する、請求項１０に記載の方法。

【請求項13】

前記第１のフィードバック回路の前記バイアス電圧を調整することは、前記第１の増幅器の利得誤差に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減する、請求項１０に記載の方法。

【請求項14】

前記第１のフィードバック回路の前記バイアス電圧を調整することは、前記第２のパス素子の抵抗を調整することを備える、請求項１３に記載の方法。

【発明の詳細な説明】

【関連出願の相互参照】

【0001】

[0001]本出願は、２０１６年１月２８日に米国特許商標庁に出願された非仮出願第１５／００９，６００に対する優先権およびその利益を主張し、その全内容は、参照によって本明細書に組み込まれる。

【技術分野】

【0002】

[0002]本開示の態様は一般に、電圧レギュレータに関し、より具体的には、低ドロップアウト（ＬＤＯ）電圧レギュレータに関する。

【背景技術】

【0003】

[0003]電圧レギュレータは、様々なシステム内の回路に電力供給する（power）ための被制御電圧（regulated voltage）を供給するために、これらのシステムにおいて使用される。一般に使用される電圧レギュレータは、低ドロップアウト（ＬＤＯ）電圧レギュレータである。ＬＤＯ電圧レギュレータは、ノイズのある（noisy）入力供給電圧から回路に電力供給するための安定した被制御電圧を供給するために使用され得る。ＬＤＯ電圧レギュレータは典型的に、安定した基準電圧に基づいて略一定の出力電圧に保つために、フィードバックループにおいて結合されたパス素子と増幅器とを含む。

【発明の概要】

【0004】

[0004]以下に、１つまたは複数の実施形態の基本的な理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、予期されるすべての実施形態の広範な概観ではなく、すべての実施形態の主要または重要な要素を識別するようにも、任意またはすべての実施形態の範囲を定めるようにも意図されていない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化された形式で提示することである。

【0005】

[0005]ある態様にしたがって、電圧レギュレータが提供される。電圧レギュレータは、電圧レギュレータの入力と出力との間に結合された第１のパス素子を含み、ここにおいて、第１のパス素子は、第１のパス素子の抵抗を制御するための制御入力を有する。電圧レギュレータはまた、基準電圧に結合された第１の入力と、フィードバック電圧に結合された第２の入力と、第１のパス素子の制御入力に結合された出力とを有する第１のフィードバック回路を含み、ここにおいて、フィードバック電圧は、電圧レギュレータの出力における電圧に略等しいかそれに比例する、第１のフィードバック回路は、基準電圧とフィードバック電圧との差分を低減する方向に第１のパス素子の抵抗を調整するように構成される。電圧レギュレータは、基準電圧に結合された第１の入力と、フィードバック電圧に結合された第２の入力と、第１のフィードバック回路に結合された出力とを有する第２のフィードバック回路をさらに含み、ここにおいて、第２のフィードバック回路は、基準電圧とフィードバック電圧との差分を低減する方向に第１のフィードバック回路のバイアス電圧を調整するように構成される。

【0006】

第２の態様は、電圧制御のための方法に関する。方法は、基準電圧とフィードバック電圧との差分を低減する方向に第１のパス素子の抵抗を、フィードバック回路を使用して、調整することを含み、ここにおいて、第１のパス素子は、電圧レギュレータの入力と出力との間に結合され、フィードバック電圧は、電圧レギュレータの出力における電圧に等しいかそれに比例する。方法は、基準電圧とフィードバック電圧との差分を低減する方向にフィードバック回路のバイアス電圧を調整することをさらに含む。

【0007】

[0006]第３の態様は、電圧制御のための装置に関する。装置は、基準電圧とフィードバック電圧との差分を低減する方向に第１のパス素子の抵抗を調整するための手段を含み、ここにおいて、第１のパス素子は、電圧レギュレータの入力と出力との間に結合され、フィードバック電圧は、電圧レギュレータの出力における電圧に等しいかそれに比例する。装置は、基準電圧とフィードバック電圧との差分を低減する方向に第１のパス素子の抵抗を調整するための手段のバイアス電圧を調整するための手段をさらに含む。

【0008】

[0007]前述の目的および関連する目的の達成のために、１つまたは複数の実施形態は、下文に十分に説明され、かつ、特許請求の範囲において具体的に示される特徴が含まれる。以下の説明および付属の図面は、１つまたは複数の実施形態のある特定の実例となる態様を詳細に述べる。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な手法のごく一部を示すものであり、この説明される実施形態は、すべてのそのような態様およびそれらの同等物を含むことが意図されている。

【図面の簡単な説明】

【0009】

【図1】[0008]図１は、本開示の特定の態様に係る、低ドロップアウト（ＬＤＯ）電圧レギュレータの例を示す。

【図2】[0009]図２は、本開示の特定の態様に係る、ＬＤＯ電圧レギュレータの別の例を示す。

【図3】[0010]図３は、本開示の特定の態様に係る、ＬＤＯ電圧レギュレータ中の増幅器の例示的なインプリメンテーションを示す。

【図4】[0011]図４は、本開示の特定の態様に係る、第１および第２のフィードバック回路を含むＬＤＯ電圧レギュレータの例を示す。

【図5】[0012]図５は、本開示の特定の態様に係る、第２のフィードバック回路中の増幅器の例示的なインプリメンテーションを示す。

【図6】[0013]図６は、本開示の特定の態様に係る、第２のフィードバック回路の帯域幅を低減するための例示的な抵抗器−キャパシタ（ＲＣ）ネットワークを示す。

【図7】[0014]図７は、本開示の特定の態様に係る、電圧制御のための方法を示すフローチャートである。

【発明の詳細な説明】

【0010】

[0015]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明として意図されており、本明細書で説明される概念が実施され得る唯一の構成を表すよう意図されるものではない。詳細な説明は、様々な概念の完全な理解を与えるために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは、当業者に明らかであるだろう。いくつかの事例では、そのような概念を曖昧にしないために、周知の構造および構成要素はブロック図の形式で示される。

【0011】

[0016]図１は、本開示の特定の態様に係る、低ドロップアウト（ＬＤＯ）電圧レギュレータ１００の例を以下に示す。ＬＤＯ電圧レギュレータ１００は、パス素子１１０とフィードバック回路１２０とを含む。パス素子１１０は、ＬＤＯ電圧レギュレータ１００の入力１０８と出力１３０との間に結合される。ＬＤＯ電圧レギュレータ１００の入力１０８は、電力供給レール１０５上で入力供給電圧ＶＤＤに結合され得る。出力１３０における被制御電圧（「Ｖｒｅｇ」と表される）は、ＶＤＤからパス素子１１０にわたる電圧低下を引いたものに略等しい。パス素子１１０は、レギュレータ１００の入力１０８と出力１３０との間のパス素子１１０の抵抗を制御するための制御入力１１４を含む。

【0012】

[0017]フィードバック回路１２０の出力は、パス素子１１０の抵抗を制御するためにパス素子１１０の制御入力１１４に結合される。パス素子１１０の抵抗を制御するために、フィードバック回路１２０は、パス素子１１０にわたる電圧低下を、ゆえに、レギュレータ１００の出力１３０における被制御電圧Ｖｒｅｇを、制御することができる。さらに以下で説明するように、フィードバック回路１２０は、被制御電圧Ｖｒｅｇを所望の電圧前後(at approximately)に保つように、被制御電圧Ｖｒｅｇのフィードバックに基づいてパス素子１１０の抵抗を調整する。

【0013】

[0018]図１の例では、フィードバック回路１２０は、増幅器１２２（たとえば、演算増幅器）を含み、パス素子１１０は、パスｐ型電界効果トランジスタ（ＰＦＥＴ）１１２を含む。この例では、パスＰＦＥＴ１１２は、ＬＤＯ電圧レギュレータ１００の入力１０８に結合されたソースと、増幅器１２２の出力に結合されたゲートと、ＬＤＯ電圧レギュレータ１００の出力１３０に結合されたドレインとを有する。増幅器１２２は、パスＰＦＥＴ１１２のゲート電圧を調整することで、ＬＤＯ電圧レギュレータ１００の入力１０８と出力１３０との間でパスＰＦＥＴ１１２の流路抵抗(channel resistance)を制御する。この例では、増幅器１２２は、ゲート電圧を増加させることでパスＰＦＥＴ１１２の抵抗を増加させ、ゲート電圧を減少させることでパスＰＦＥＴ１１２の抵抗を減少させる。また、パスＰＦＥＴ１１２は、飽和領域(saturation region)において動作される。

【0014】

[0019]ＬＤＯ電圧レギュレータ１００の出力１３０は、抵抗性負荷Ｒ_Ｌおよび容量性負荷Ｃ_Ｌに結合され、これらは、ＬＤＯ電圧レギュレータ１００に結合された回路（図示されない）の抵抗性負荷および容量性負荷を表し得る。ＬＤＯ電圧レギュレータ１００の出力１３０における被制御電圧（「Ｖｒｅｇ」と表される）は、フィードバック回路にフィードバック電圧（「Ｖｆｂ」）を供給するために、負のフィードバックループを介してフィードバック回路１２０にフィードバックされる。この例では、被制御電圧Ｖｒｅｇがフィードバック回路１２０に直接供給されるため、この例では、フィードバック電圧Ｖｆｂは、被制御電圧Ｖｒｅｇに略等しい。基準電圧（「Ｖｒｅｆ」と表される）もまた、フィードバック回路１２０に入力される。基準電圧Ｖｒｅｆは、帯域ギャップ回路（図示されない）または別の安定した電圧源からもたらされ得る(come from)。フィードバック回路１２０が増幅器１２２を含む例の場合、フィードバック電圧Ｖｆｂは、増幅器１２２の第１の入力（＋）に結合され、基準電圧Ｖｒｅｆは、増幅器１２２の第２の入力（−）に結合され、増幅器１２２の出力は、パス素子１１０の制御入力１１４に結合される。

【0015】

[0020]動作中、フィードバック回路１２０は、基準電圧Ｖｒｅｆとフィードバック回路１２０に入力されるフィードバック電圧Ｖｆｂとの差分（誤差）を低減する方向にパス素子１１０の制御入力１１４を駆動する。この例では、フィードバック電圧Ｖｆｂが被制御電圧Ｖｒｅｇに略等しいため、フィードバック回路１２０は、パス素子１１０の制御入力１１４を駆動して、被制御電圧Ｖｒｅｇを強制的に基準電圧Ｖｒｅｆにほぼ等しくする。たとえば、被制御電圧Ｖｒｅｇ（ゆえに、フィードバック電圧Ｖｆｂ）が基準電圧Ｖｒｅｆを超えて増加する場合、フィードバック回路１２０は、パス素子１１０の抵抗を増加させ、これは、パス素子１１０にわたる電圧低下を増加させる。増加した電圧低下は、出力１３０における被制御電圧Ｖｒｅｇを低下させ、それによって、ＶｒｅｆとＶｆｂとの差分（誤差）を低減する。被制御電圧Ｖｒｅｇが基準電圧Ｖｒｅｆを下回る場合、フィードバック回路１２０は、パス素子１１０の抵抗を減少させ、これは、パス素子１１０にわたる電圧低下を減少させる。この電圧低下の減少は、出力１３０における被制御電圧Ｖｒｅｇを上昇させ、それによって、ＶｒｅｆとＶｒｅｇとの差分（誤差）を低減する。ゆえに、この例では、フィードバック回路１２０は、（たとえば、ノイズにより）電源が変化したときおよび／または電流負荷が変化したときでさえ、出力１３０において略一定の被制御電圧Ｖｒｅｇに保つように、パス素子１１０の抵抗を動的に調整する。

【0016】

[0021]図１の例では、被制御電圧Ｖｒｅｇは、フィードバック回路１２０に直接供給される。しかしながら、本開示がこの例に限定されないことは認識されるべきである。たとえば、図２は、ＬＤＯ電圧レギュレータ２００の別の例を示し、ここでは、被制御電圧Ｖｒｅｆは、分圧器２２５を介してフィードバック回路１２０にフィードバックされる。分圧器２２５は、ＬＤＯ電圧レギュレータ２００の出力１３０に結合された２つの直列抵抗器Ｒ_ＦＢ１およびＲ_ＦＢ２を含む。抵抗器Ｒ_ＦＢ１とＲ_ＦＢ２をとの間のノード２２０における電圧が、フィードバック回路１２０にフィードバックされる。この例では、フィードバック電圧Ｖｆｂは、被制御電圧Ｖｒｅｇに次のように関連している。

【0017】

【数1】

【0018】

ここで、式（１）のＲ_ＦＢ１およびＲ_ＦＢ２は、それぞれ、抵抗器Ｒ_ＦＢ１およびＲ_ＦＢ２の抵抗である。ゆえに、この例では、フィードバック電圧Ｖｆｂは、被制御電圧Ｖｒｅｇに比例し、ここで、この比例は、抵抗器Ｒ_ＦＢ１およびＲ_ＦＢ２の抵抗の比によって設定される。

【0019】

[0022]フィードバック回路１２０は、フィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分（誤差）を低減する方向にパス素子１１０の制御入力１１４を駆動する。このフィードバックにより、被制御電圧Ｖｒｅｇは、次の式にほぼ等しくなる。

【0020】

[0023]

【数2】

【0021】

式（２）に示されているように、この例では、被制御電圧は、抵抗器Ｒ_ＦＢ１およびＲ_ＦＢ２の抵抗の比を相応に設定することで、所望の電圧に設定され得る。本開示では、フィードバック電圧Ｖｆｂが被制御電圧Ｖｒｅｇに等しいかそれに比例し得ることは認識されるべきである。

【0022】

[0024]ＬＤＯ電圧レギュレータ１００または２００のパフォーマンスの重要な測定は、電源除去比（power supply rejection ratio:ＰＳＲＲ）である。ＰＳＲＲは、電源上のノイズを除去するＬＤＯ電圧レギュレータ１００または２００の能力を測定する。ＰＳＲＲが大きいほど、ノイズ除去は大きくなり、ゆえに、ＬＤＯ電圧レギュレータの出力１３０に伝播する電源ノイズの量が少なくなる。

【0023】

[0025]ＬＤＯ電圧レギュレータ１００または２００のＰＳＲＲは、ＬＤＯ電圧レギュレータのユニティゲイン帯域幅(unity gain bandwidth)を増加させることで増加され得る。これは、ＬＤＯ電圧レギュレータ１００または２００が、電源上の過渡電流(transients)に対してより迅速に応答すること、したがって、より高い周波数において電源ノイズを除去することを可能にする。しかしながら、ユニティゲイン帯域幅を増加させることは、さらに以下で説明するように、ＬＤＯ電圧レギュレータのフィードバックループにおいて不安定を引き起こす可能性がある。

【0024】

[0026]ＬＤＯ電圧レギュレータ１００または２００のフィードバックループは、２つの極を有し得る。第１の極は、主に、ＬＤＯ電圧レギュレータの出力１３０での容量性負荷Ｃ_Ｌおよび抵抗性負荷Ｒ_Ｌによるものであり得る。第２の極は、主に、パス素子１１０の制御入力１１４での容量および増幅器１２２の出力インピーダンスによるものであり得る。典型的に、負荷容量およびパス素子１１０の制御入力１１４での容量は大きい。パス素子１１０がパスＰＦＥＴ１１２でインプリメントされる例の場合、パスＰＦＥＴ１１２のゲート容量は典型的に大きい。これは、パスＰＥＦＴ１１２が大きな負荷電流を通すことができるように、大きいパスＰＦＥＴ１１２が典型的に使用されるためである。

【0025】

[0027] 大きい負荷容量およびパス素子１１０の制御入力１１４での大きい容量の結果として、第１および第２の極は、典型的に、低周波数に位置し、これは、低周波数におけるフィードバックループにおいて過度の位相シフトを引き起こす。過度の位相シフトは、１８０度に迫り得、これは、フィードバックループを再生式(regenerative)にさせ、したがって、不安定にさせる。

【0026】

[0028]フィードバックループの安定性を改善する１つのアプローチは、フィードバック回路１２０内の増幅器１２２の出力インピーダンスを低くすることである。低い出力インピーダンスは、フィードバックループの第２の極をより高い周波数に押し上げ、これは、低周波数における過度の位相シフトを防ぐ。しかしながら、低い出力インピーダンスはまた、増幅器１２２に対して低い利得をもたらす。低い利得による問題は、図３を参照してさらに以下で説明するように、低い利得が、被制御電圧Ｖｒｅｇにおいてより大きい利得誤差を招く可能性があることである。

【0027】

[0029]図３は、増幅器１２２の例示的なインプリメンテーションを示し、ここでは、被制御電圧Ｖｒｅｇは、増幅器１２２に直接供給される（すなわち、Ｖｆｂは、Ｖｒｅｇに略等しい）。増幅器１２２は、差動ドライバ３２２と、第１の負荷抵抗器Ｒ１と、第２の負荷抵抗器Ｒ２と、電流源３１０とを含む。図３の例では、差動ドライバ３２２は、第１の入力ｎ型電界効果トランジスタ（ＮＦＥＴ）３２５と第２の入力ＮＦＥＴ３３０とを含む。第１の負荷抵抗器Ｒ１は、電力供給レール１０５と第１の入力ＮＦＥＴ３２５のドレインとの間に結合され、第２の負荷抵抗器Ｒ２は、電力供給レール１０５と第２の入力ＮＥＦＴ３３０のドレインとの間に結合される。電流源３１０は、第１の入力ＮＦＥＴ３２５および第２の入力ＮＦＥＴ３３０のソースに結合され、増幅器１２２にバイアス電流を供給する。

【0028】

[0030]この例では、フィードバック電圧Ｖｆｂは、第１の入力ＮＦＥＴ３２５のゲートに対応する差動ドライバ３２２の第１の入力３２７に入力される。基準電圧Ｖｒｅｆは、第２の入力ＮＦＥＴ３３０のゲートに対応する差動ドライバ３２２の第２の入力３３２に入力される。増幅器１２２の出力は、図３に示されるように、第２の負荷抵抗器Ｒ２と第２の入力ＮＥＦＴ３３０のドレインとの間のノード３１５で取り出される（is taken）。

【0029】

[0031]この例では、負荷抵抗器Ｒ２の抵抗は、増幅器１２２に低い出力インピーダンスおよび高い帯域幅を提供するために、低くされ得る。上で説明したように、低い出力インピーダンスは、フィードバックループ３２０の第２の極をより高い周波数に押し上げ、これは、フィードバックループ３２０の安定性を改善する。低い出力インピーダンスはまた、増幅器１２２の利得を低下させる。これは、増幅器１２２のオープンループ利得が、出力インピーダンスと増幅器１２２のトランスコンダクタンスとの積であるためである。低い利得は、さらに以下で説明するように、被制御電圧Ｖｒｅｇにおける大きな利得誤差をもたらす。

【0030】

[0032]動作中、電流源３１０のバイアス電流は、通常、第１の負荷抵抗器Ｒ１と第２の負荷抵抗器Ｒ２との間で均等に分けられない（すなわち、これら負荷抵抗器を通って流れる電流は均衡を保っていない）。第２の負荷抵抗器Ｒ２を通る電流は、以下に略等しい。

【0031】

【数3】

【0032】

ここで、Ｉ２は、第２の負荷抵抗器Ｒ２を通る電流であり、Ｖｏｕｔは、増幅器１２２の出力電圧であり、式（３）中のＲ２は、第２の負荷抵抗器Ｒ２の抵抗である。第１の負荷抵抗器Ｒ１を通る電流は、以下によって求められる。

【0033】

【数4】

【0034】

ここで、Ｉ１は、第１の負荷抵抗器Ｒ１を通る電流であり、Ｉｂｉａｓは、電流源３１０のバイアス電流である。図３の例では、フィードバックループ３２０は、ＶｒｅｆとＶｆｂとの差分を低減する方向に（パス素子１１０の制御入力１１４を駆動する）増幅器１２２の出力電圧Ｖｏｕｔを調整する。通常、これにより、第２の負荷抵抗器Ｒ２を通る電流Ｉ２は、第１の負荷抵抗器Ｒ１を通る電流Ｉ１とは異なるものになる。

【0035】

[0033]負荷抵抗器Ｒ１を通る電流Ｉ１と負荷抵抗器Ｒ２を通る電流Ｉ２とが異なることは、（負荷抵抗器Ｒ１およびＲ２の抵抗が略等しいと仮定して）負荷抵抗器Ｒ１にわたる電圧低下と負荷抵抗器Ｒ２にわたる電圧低下とを異なるものにする。これは、次に、第１の入力ＮＦＥＴ３２５のドレイン電圧Ｖｄ１を、第２の入力ＮＦＥＴ３３０のドレイン電圧Ｖｄ２とは異なるものにする。これらドレイン電圧の差分は、Ｖｄ１とＶｄ２との差分を増幅器１２２の利得で除算することで求められる入力参照電圧オフセット（input-referred voltage offset）につながる。増幅器１２２の利得が低いため、増幅器１２２の入力参照電圧オフセットは比較的高い。高い入力参照電圧オフセットは、増幅器１２２の入力電圧であるＶｒｅｆとＶｆｂとの間の比較的大きい利得誤差をもたらす。

【0036】

[0034]ゆえに、増幅器１２２の低い利得は、ＶｒｅｇとＶｆｂとの間の大きい利得誤差をもたらす。ＬＤＯレギュレータ１００のフィードバックループ３２０は、このＶｒｅｇとＶｆｂとの間の利得誤差を訂正するのに効果的ではない。これは、ＶｒｅｇとＶｆｂとの差分が理想上はゼロボルトであるべきであるときに、この差分が入力参照電圧オフセットに略等しくなるように、フィードバックループ３２０が、パス素子１１０の制御入力１１４を駆動するためである。入力参照電圧オフセット（ゆえに、ＶｒｅｆとＶｆｂとの利得誤差）は、増幅器１２２の出力インピーダンス（ゆえに、利得）を増加させることで低減され得る。しかしながら、上で説明したように、フィードバックループ３２０の安定性を提供するために増幅器１２２の出力インピーダンスを低く保つことが望ましい。したがって、増幅器１２２の出力インピーダンスを低く保ちつつ利得誤差を低減する方法およびシステムが必要である。

【0037】

[0035]本開示の実施形態は、さらに以下で説明するように、利得誤差を低減する第２のフィードバックループをＬＤＯ電圧レギュレータに設けることで、上で説明した利得誤差を低減する。

【0038】

[0036]図４は、本開示の特定の態様による、ＬＤＯ電圧レギュレータ４００を示す。ＬＤＯ電圧レギュレータ４００は、図３に示されるパス素子１１０を含む。以下での説明では、パス素子１１０は、このパス素子を、さらに以下で説明されるＬＤＯ電圧レギュレータ４００内の別のパス素子と区別するために、第１のパス素子１１０と呼ばれる。

【0039】

[0037]ＬＤＯ電圧レギュレータ４００は、第１のフィードバック回路４２０も含む。第１のフィードバック回路４２０は、図３に示された増幅器１２２と、第２のパス素子４１０とを含む。以下での説明では、増幅器１２２は、この増幅器を、さらに以下で説明されるＬＤＯ電圧レギュレータ４００内の別の増幅器と区別するために、第１の増幅器１２２と呼ばれる。図４の例では、第１の増幅器１２２は、図３の増幅器１２２と同様に、フィードバック電圧Ｖｆｂに結合された第１の入力３２７と、基準電圧Ｖｒｅｆに結合された第２の入力３３２と、第１のパス素子１１０の制御入力１１４に結合された出力３１５とを有する。特定の態様では、第１の増幅器１２２は、安定した被制御電圧Ｖｒｅｇに保つために、第１のフィードバック回路４２０が電力供給レール１０５上の高速過渡および電流負荷の高速変化に応答することを可能にする低い利得と高い帯域幅とを有する。これは、第１のフィードバック回路４２０が、電源上の高速過渡および／または負荷電流の高速変化に起因する、ＶｆｂとＶｒｅｇとの差分を低減する方向に第１のパス素子１１０の抵抗を迅速に調整することを可能にする。しかしながら、第１のフィードバック回路４２０はまた、上で説明したように、第１の増幅器１２２の低い利得により、高い利得誤差を有し得る。

【0040】

[0038]第２のパス素子４１０は、電力供給レール１０５と第１の増幅器１２２のバイアスノード４２７との間に結合される。バイアスノード４２７は、図４に示されるように、第１の増幅器１２２の負荷抵抗器Ｒ１およびＲ２に結合され得る。ゆえに、この例では、負荷抵抗器Ｒ１およびＲ２は、図３にあるように電源１０５に直接結合されるのではなく、第２のパス素子４１０を通して電力供給レール１０５に結合される。

【0041】

[0039]結果として、第１のフィードバック回路４２０のバイアスノード４２７におけるバイアス電圧（「Ｖｄｄ」と表される）は、ＶＤＤから、第２のパス素子４１０にわたる電圧低下を引いたものに略等しい。第２のパス素子４１０は、第２のパス素子４１０の抵抗を制御するための制御入力４１４を含む。第２のパス素子４１０の抵抗が第２のパス素子４１０にわたる電圧低下を制御するため、バイアスノード４２７におけるバイアス電圧は、第２のパス素子４１０の抵抗を調整することで調整され得る。第２のパス素子４１０を通る電流は、電流源３１０のバイアス電流に略等しく、第２のパス素子４１０の抵抗が第２のフィードバック回路４３０によって調整されるため略一定であろう。第２のパス素子４１０は大きい負荷電流を通す必要がないため、第２のパス素子４１０が第１のパス素子１１０よりはるかに小さい可能性があることは認識されるべきである。

【0042】

[0040]ＬＤＯ電圧レギュレータ４００は、第２のフィードバック回路４３０も含む。図４の例では、第２のフィードバック回路４３０は、基準電圧Ｖｒｅｆに結合された第１の入力（＋）と、フィードバック電圧Ｖｆｂに結合された第２の入力（−）と、第２のパス素子４１０の制御入力４１４に結合された出力とを有する第２の増幅器４３２を含む。図４の例では、被制御電圧Ｖｒｅｇは、第２の増幅器４３２の第２の入力（−）に直接供給される。ゆえに、この例では、第２の増幅器４３２の第２の入力（−）におけるフィードバック電圧Ｖｆｂは、Ｖｒｅｇに略等しい。第２の増幅器４３２の出力は、制御入力４１４を介して第２のパス素子４１０の抵抗を制御し、これは、次に、第２のパス素子４１０にわたる電圧低下を、ゆえに、第１のフィードバック回路４２０のバイアスノード４２７におけるバイアス電圧Ｖｄｄを制御する。これは、第２の増幅器４３２が第１のフィードバック回路４２０のバイアスノード４２７におけるバイアス電圧Ｖｄｄを調整することを可能にする。さらに以下で説明するように、第２の増幅器４３２は、第１のフィードバック回路４２０の利得誤差を訂正するために、被制御電圧Ｖｒｅｇのフィードバックに基づいて、第１のフィードバック回路４２０のバイアス電圧Ｖｄｄを調整する。

【0043】

[0041]第２のパス素子４１０は、図４に示されるように、第２のパスＰＦＥＴ４１２を含み得る。この例では、第２のパスＰＦＥＴ４１２は、電力供給レール１０５に結合されたソースと、第２の増幅器４３２の出力に結合されたゲートと、第１のフィードバック回路４２０のバイアスノード４２７に結合されたドレインとを有する。第２の増幅器４３２は、第２のパスＰＦＥＴ４１２のゲート電圧を調整することで、第２のパスＰＦＥＴ４１２の流路抵抗（ゆえに、バイアス電圧Ｖｄｄ）を制御する。この例では、第２の増幅器４３２は、ゲート電圧を増加させることで、第２のパスＰＦＥＴ４１２の抵抗を増加させる（ゆえに、バイアス電圧Ｖｄｄを低減する）。第２の増幅器４３２は、ゲート電圧を減少させることで、第２のパスＰＦＥＴ４１２の抵抗を減少させる（ゆえに、バイアス電圧Ｖｄｄを増加させる）。また、第２のパスＰＦＥＴ４１２は、飽和領域で動作される。

【0044】

[0042]動作中、第２のフィードバック回路４３０は、第１のフィードバック回路４２０の利得誤差に起因する、フィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分を低減する方向に第２のパス素子４１０の制御入力４１４を駆動する。第２のフィードバック回路４３０は、第１の増幅器１２２の第１の負荷抵抗器Ｒ１および第２の負荷抵抗器Ｒ２を通って流れる電流の均衡を保つ方向に第２のパス素子４１０を介してバイアス電圧Ｖｄｄを調整することでこれを行う。結果として、負荷抵抗器Ｒ１およびＲ２にわたる電圧低下は略等しく、これにより、第１の入力ＮＦＥＴ３２５のドレイン電圧Ｖｄ１と第２の入力ＮＦＥＴ３３０のドレイン電圧Ｖｄ２とが略等しくなる。これは、Ｖｄ１とＶｄ２との差分を低減し、それによって、第１の増幅器１２０の入力参照電圧オフセット、ゆえに、第１のフィードバック回路４２０の利得誤差を低減する。

【0045】

[0043]たとえば、第２の負荷抵抗器Ｒ２を通る電流が、第１の負荷抵抗器Ｒ１を通る電流より大きい場合、第２のフィードバック回路４３０は、第２のパス素子４１０の抵抗を増加させることで、バイアスノード４２７におけるバイアス電圧Ｖｄｄを減少させる。バイアス電圧Ｖｄｄの減少は、第２の負荷抵抗器Ｒ２にわたる電圧低下を低減し、これは、Ｖｄｄ−Ｖｏｕｔに略等しい。電圧低下の低減により、第２の負荷抵抗器Ｒ２を通る電流が減少する。結果として、電流源３１０のバイアス電流のより多くが、第１の負荷抵抗器Ｒ１にステアリングされる。これは、第１の負荷抵抗器Ｒ１を通る電流を増加させ、それによって、第１の負荷抵抗器Ｒ１を通る電流と第２の負荷抵抗器Ｒ２を通る電流との差分を低減する。

【0046】

[0044]上で説明したように、第２のフィードバック回路４３０の第２の増幅器４３２は、高い利得と低い帯域幅とを有し、したがって、第１のフィードバック回路４２０の第１の増幅器１２２よりはるかに低い利得誤差を有する。これは、第２のフィードバック回路４３０が、第１のフィードバック回路４２０の高速過渡応答に対してほとんどまたはまったくインパクトを与えないままで、第１のフィードバック回路４２０の利得誤差に起因する、ＶｆｂとＶｒｅｆとの差分を低減することを可能にする。

【0047】

[0045]ゆえに、ＬＤＯ電圧レギュレータ４００の第１のフィードバック回路４２０は、電源上の高速過渡および負荷電流の高速変化に応答するための低い利得と高い帯域幅とを有する。ＬＤＯ電圧レギュレータ４００の第２のフィードバック回路４３０は、第１のフィードバック回路４２０の利得誤差を訂正するための高い利得と低い帯域幅とを有し、ここで、利得誤差は、第１のフィードバック回路４２０の低い利得によるものである。図４では、第１のフィードバック回路４２０のフィードバックループは、３２０とラベル付けされている破線で示され、第２のフィードバック回路４３０のフィードバックループは、４５０とラベル付けされている破線で示される。

【0048】

[0046]特定の態様では、ＬＤＯ電圧レギュレータ４００は、第１のフィードバック回路４２０のユニティ帯域幅（すなわち、オープンループ利得が０ｄＢを超える周波数範囲（ユニティゲイン））内である電源上の高速過渡に応答することができる。たとえば、第１のフィードバック回路４２０は、１００ＭＨｚまたはそれより高いユニティゲインを有し得る。ゆえに、この例では、ＬＤＯ電圧レギュレータ４００は、１００ＭＨｚまたはそれより高い周波数範囲内の高速過渡に応答することができる。特定の態様では、第１のフィードバック回路４２０は、１００ｐＳから５００ｐＳのときに、定格最大負荷（rated maximum load）の２０％の高速電流負荷変化に応答し得る。本開示の実施形態が、上の例に限られないことは認識されるべきである。

【0049】

[0047]本開示の実施形態が、図４に示される第１の増幅器１２２の例示的なインプリメンテーションに限られないことは認識されるべきである。本開示の実施形態は、低い利得を有する他の増幅器からの利得誤差を訂正するために使用され得る。さらに、図４は、被制御電圧Ｖｒｅｇが第１のフィードバック回路４２０および第２のフィードバック回路４３０に直接フィードバックされる例を示すが、本開示がこの例に限られないことは認識されるべきである。たとえば、被制御電圧Ｖｒｅｇは、分圧器（たとえば、分圧器２２５）を通して第１および第２のフィードバック回路４２０にフィードバックされ得、このケースでは、フィードバック電圧Ｖｆｂは、被制御電圧Ｖｒｅｇに比例し得る。

【0050】

[0048]図５は、本開示の特定の態様に係る、第２の増幅器４３２の例示的なインプリメンテーションを示す。この例では、第２の増幅器４３２は、差動ドライバ５２２と、第１のＰＦＥＴ５４０と、第２のＰＦＥＴ５５０と、電流源５１０とを含む。図５の例では、差動ドライバ５２２は、第１の入力ＮＦＥＴ５２０と第２の入力ＮＦＥＴ５２５とを含む。

【0051】

[0049]この例では、基準電圧Ｖｒｅｆが、第１の入力ＮＦＥＴ５２０のゲートに対応する差動ドライバ５２２の第１の入力５２７に入力される。フィードバック電圧Ｖｆｂは、第２の入力ＮＦＥＴ５２５のゲートに対応する差動ドライバ５２２の第２の入力５３２に入力される。第２の増幅器４３２の出力は、図５に示されるように、第２のＰＦＥＴ５５０のドレインと第２のＮＦＥＴ５２５のドレインとの間のノード５１５で取り出される。

【0052】

[0050]第１のＰＦＥＴ５４０は、電力供給レール１０５に結合されたソースと、第１の入力ＮＦＥＴ５２０のドレインに結合されたドレインとを有する。第１のＰＦＥＴ５４０のゲートおよびドレインは互いに結合される。第２のＰＦＥＴ５５０は、電力供給レール１０５に結合されたソースと、第１のＰＦＥＴ５４０のゲートに結合されたゲートと、第２の入力ＮＦＥＴ５２５のドレインに結合されたドレインとを有する。さらに以下で説明するように、第２のＰＦＥＴ５５０は、第２の増幅器４３２の出力５１５において高インピーダンスアクティブ負荷を提供する。電流源５１０は、第１の入力ＮＦＥＴ５２０および第２の入力ＮＦＥＴ５２５のソースに結合され、第２の増幅器４３２にバイアス電流を供給する。

【0053】

[0051]この例では、第２の増幅器４３２の出力５１５における第２のＰＦＥＴ５５０のドレインに対する（looking into）インピーダンスは、第１の増幅器１２２の出力インピーダンスと比べて高い。高インピーダンスは、第１の増幅器１２２よりはるかに高い利得を第２の増幅器４３２に提供する。この高い利得は、上で説明したように、第２のフィードバック回路４３０が第１のフィードバック回路４２０の利得誤差を訂正することを可能にする。

【0054】

[0052]図６は、本開示の特定の態様による、ＬＤＯ電圧レギュレータ６００を示す。ＬＤＯ電圧レギュレータ６００は、図５のＬＤＯ電圧レギュレータ４００と同様であり、第１のフィードバック回路４２０と第２のフィードバック回路４３２との間に結合された抵抗器−キャパシタ（ＲＣ）ネットワーク６１０をさらに含む。図６の例では、ＲＣネットワーク６１０は、直列に結合されたキャパシタＣｍおよび抵抗器Ｒｍを含む。ＲＣネットワーク６１０は、第２のフィードバック回路４３０の出力におけるＲＣ時定数を増加させることで、第２のフィードバック回路４３０の帯域幅を低減するように構成される。この例では、第２のフィードバック回路４３０の帯域幅は、第２のフィードバック回路４３０が高周波数において第１のフィードバック回路４２０の動作に干渉するのを防ぐために低減され得る。

【0055】

[0053]図６の例では、キャパシタＣｍは、第２のパスＰＦＥＴ４１２のゲートとドレインとの間に結合される。これは、ミラー効果（Miller effect）を通したキャパシタＣｍの等価容量を増加させ、これは、キャパシタＣｍの物理的なサイズが縮小されることを可能にする。

【0056】

[0054]図７は、本開示の特定の態様に係る、電圧制御のための例示的な方法７００を示すフローチャートである。方法は、ＬＤＯ電圧レギュレータ４００または６００によって実行され得る。

【0057】

[0055]ステップ７１０において、第１のパス素子の抵抗は、基準電圧とフィードバック電圧との差分を低減する方向に、フィードバック回路を使用して調整され、ここにおいて、第１のパス素子は、電圧レギュレータの入力と出力との間に結合され、フィードバック電圧は、電圧レギュレータの出力における電圧に等しいかそれに比例する。たとえば、第１のパス素子は、図４−６の第１のパス素子４１０を含み得る。

【0058】

[0056]ステップ７２０において、フィードバック回路のバイアス電圧は、基準電圧とフィードバック電圧との差分を低減する方向に調整される。たとえば、フィードバック回路は、パス素子（たとえば、第２のパス素子４１０）および増幅器（たとえば、第１の増幅器１２２）を含み得、ここでは、バイアス電圧（たとえば、Ｖｄｄ）は、パス素子と増幅器との間にあり、バイアス電圧は、パス素子の抵抗を調整することで調整される。

【0059】

[0057]本開示の先の説明は、当業者による本開示の実行または使用を可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の精神または範囲から逸脱することなく、他の変形に適用され得る。ゆえに、本開示は、本明細書で説明した例に限定されるよう意図されるのではなく、本明細書で開示された原理および新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
電圧レギュレータであって、
前記電圧レギュレータの入力と出力との間に結合された第１のパス素子と、ここにおいて、前記第１のパス素子は、前記第１のパス素子の抵抗を制御するための制御入力を有する、
基準電圧に結合された第１の入力と、フィードバック電圧に結合された第２の入力と、前記第１のパス素子の前記制御入力に結合された出力とを有する第１のフィードバック回路と、ここにおいて、前記フィードバック電圧は、前記電圧レギュレータの前記出力における電圧に略等しいかそれに比例し、前記第１のフィードバック回路は、前記基準電圧と前記フィードバック電圧との差分を低減する方向に前記第１のパス素子の前記抵抗を調整するように構成される、
前記基準電圧に結合された第１の入力と、前記フィードバック電圧に結合された第２の入力と、前記第１のフィードバック回路に結合された出力とを有する第２のフィードバック回路と、ここにおいて、前記第２のフィードバック回路は、前記基準電圧と前記フィードバック電圧との前記差分を低減する方向に前記第１のフィードバック回路のバイアス電圧を調整するように構成される、
を備える電圧レギュレータ。
［Ｃ２］
前記電圧レギュレータの前記入力は、電力供給レールに結合され、前記第１のフィードバック回路は、前記電力供給レール上の高速過渡に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減するように構成される、Ｃ１に記載の電圧レギュレータ。
［Ｃ３］
前記第１のフィードバック回路は、前記電圧レギュレータの前記出力に結合された負荷の高速変化に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減するように構成される、Ｃ１に記載の電圧レギュレータ。
［Ｃ４］
前記第１のフィードバック回路は、前記基準電圧に結合された第１の入力と、前記フィードバック電圧に結合された第２の入力と、前記第１のパス素子の前記制御入力に結合された出力とを有する第１の増幅器を備え、前記第２のフィードバック回路は、前記第１の増幅器の利得誤差に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減するように構成される、Ｃ１に記載の電圧レギュレータ。
［Ｃ５］
前記第１のフィードバック回路は、電力供給レールと前記第１の増幅器との間に結合された第２のパス素子をさらに備え、前記第２のパス素子は、前記第２のパス素子の抵抗を制御するための制御入力を有し、前記第２のフィードバック回路の前記出力は、前記第２のパス素子の前記制御入力に結合され、前記第１のフィードバック回路の前記バイアス電圧は、前記第２のパス素子と前記第１の増幅器との間にあり、前記第２のフィードバック回路は、前記第２のパス素子の前記抵抗を調整することで、前記第１のフィードバック回路の前記バイアス電圧を調整するように構成される、Ｃ４に記載の電圧レギュレータ。
［Ｃ６］
前記第２のパス素子を通る電流は、前記第２のパス素子の前記抵抗が調整されるため、略一定のままである、Ｃ５に記載の電圧レギュレータ。
［Ｃ７］
前記第２のパス素子は、前記電力供給レールに結合されたソースと、前記第２のフィードバック回路の前記出力に結合されたゲートと、前記第１の増幅器に結合されたドレインとを有するｐ型電界効果トランジスタ（ＰＦＥＴ）を備える、Ｃ５に記載の電圧レギュレータ。
［Ｃ８］
前記第１の増幅器は、
差動ドライバと、
前記第２のパス素子と前記差動ドライバの第１の出力との間に結合された第１の負荷と、
前記第２のパス素子と前記差動ドライバの第２の出力との間に結合された第２の負荷と、ここにおいて、前記差動ドライバは、前記基準電圧と前記フィードバック電圧とに基づいて、前記第１の負荷および前記第２の負荷を駆動するように構成される、
を備える、Ｃ５に記載の電圧レギュレータ。
［Ｃ９］
前記第２のフィードバック回路は、前記第１の負荷を通る電流と前記第２の負荷を通る電流との差分を低減する方向に前記第２のパス素子の前記抵抗を調整するように構成される、Ｃ８に記載の電圧レギュレータ。
［Ｃ１０］
前記第１の増幅器は、前記第１の増幅器にバイアス電流を供給するように構成された電流源をさらに備え、前記第２のパス素子を通る電流は、前記バイアス電流に略等しい、Ｃ８に記載の電圧レギュレータ。
［Ｃ１１］
前記第２のフィードバック回路は、前記基準電圧に結合された第１の入力と、前記フィードバック電圧に結合された第２の入力と、前記第１のフィードバック回路に結合された出力とを有する第２の増幅器を備え、前記第１の増幅器は、低い利得で高い帯域幅の増幅器であり、前記第２の増幅器は、高い利得で低い帯域幅の増幅器である、Ｃ４に記載の電圧レギュレータ。
［Ｃ１２］
前記第２のパス素子と前記第１の増幅器との間に結合された第１の端と、前記第２の増幅器の前記出力に結合された第２の端を有するキャパシタをさらに備える、Ｃ１１に記載の電圧レギュレータ。
［Ｃ１３］
電圧制御のための方法であって、
基準電圧とフィードバック電圧との差分を低減する方向に第１のパス素子の抵抗を、フィードバック回路を使用して、調整することと、ここにおいて、前記第１のパス素子は、電圧レギュレータの入力と出力との間に結合され、前記フィードバック電圧は、前記電圧レギュレータの前記出力における電圧に等しいかそれに比例する、
前記基準電圧と前記フィードバック電圧との前記差分を低減する方向に前記フィードバック回路のバイアス電圧を調整することと
を備える方法。
［Ｃ１４］
前記第１のパス素子の前記抵抗を調整することは、前記電圧レギュレータの前記入力における高速過渡に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減する、Ｃ１３に記載の方法。
［Ｃ１５］
前記第１のパス素子の前記抵抗を調整することは、前記電圧レギュレータの前記出力に結合された負荷の高速変化に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減する、Ｃ１３に記載の方法。
［Ｃ１６］
前記フィードバック回路は、増幅器を備え、前記フィードバック回路の前記バイアス電圧を調整することは、前記増幅器の利得誤差に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減する、Ｃ１３に記載の方法。
［Ｃ１７］
前記フィードバック回路は、電力供給レールと前記増幅器との間に結合された第２のパス素子をさらに備え、前記フィードバック回路の前記バイアス電圧は、前記第２のパス素子と前記増幅器との間にあり、前記フィードバック回路の前記バイアス電圧を調整することは、前記第２のパス素子の抵抗を調整することを備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記第２のパス素子を通る電流は、前記第２のパス素子の前記抵抗が調整されるため、略一定のままである、Ｃ１７に記載の方法。
［Ｃ１９］
前記増幅器は、第１の負荷および第２の負荷を備え、前記第２のパス素子の前記抵抗を調整することは、前記第１の負荷を通る電流と前記第２の負荷を通る電流との差分を低減する方向に前記第２のパス素子の前記抵抗を調整することを備える、Ｃ１７に記載の方法。
［Ｃ２０］
電圧制御のための装置であって、
基準電圧とフィードバック電圧との差分を低減する方向に第１のパス素子の抵抗を調整するための手段と、ここにおいて、前記第１のパス素子は、電圧レギュレータの入力と出力との間に結合され、前記フィードバック電圧は、前記電圧レギュレータの前記出力における電圧に等しいかそれに比例する、
前記基準電圧と前記フィードバック電圧との前記差分を低減する方向に前記第１のパス素子の前記抵抗を調整するための前記手段のバイアス電圧を調整するための手段と
を備える装置。
［Ｃ２１］
前記第１のパス素子の前記抵抗を調整するための前記手段は、前記電圧レギュレータの前記入力における高速過渡に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減する、Ｃ２０に記載の装置。
［Ｃ２２］
前記第１のパス素子の前記抵抗を調整するための前記手段は、前記電圧レギュレータの前記出力に結合された負荷の高速変化に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減する、Ｃ２０に記載の装置。
［Ｃ２３］
前記第１のパス素子の前記抵抗を調整するための前記手段は、増幅器を備え、前記バイアス電圧を調整するための前記手段は、前記増幅器の利得誤差に起因する、前記フィードバック電圧と前記基準電圧との前記差分を低減する、Ｃ２０に記載の装置。
［Ｃ２４］
前記増幅器は、第１の負荷および第２の負荷を備え、前記バイアス電圧を調整するための前記手段は、前記第１の負荷を通る電流と前記第２の負荷を通る電流との差分を低減する方向に前記バイアス電圧を調整する、Ｃ２３に記載の装置。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】