特許 6805633 電子デバイスおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6805633

(24)【登録日】2020年12月8日

(45)【発行日】2020年12月23日

(54)【発明の名称】電子デバイスおよびその製造方法

(51)【国際特許分類】

   G01K 5/56 20060101AFI20201214BHJP

   H01L 21/3205 20060101ALI20201214BHJP

   H01L 21/768 20060101ALI20201214BHJP

   H01L 23/522 20060101ALI20201214BHJP

   H01L 21/822 20060101ALI20201214BHJP

   H01L 27/04 20060101ALI20201214BHJP

【ＦＩ】

   G01K5/56

   H01L21/88 Z

   H01L21/88 J

   H01L27/04 T

【請求項の数】8

【全頁数】14

(21)【出願番号】特願2016-164051(P2016-164051)

(22)【出願日】2016年8月24日

(65)【公開番号】特開2018-31674(P2018-31674A)

(43)【公開日】2018年3月1日

【審査請求日】2019年5月15日

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】宮原 昭一

(72)【発明者】

【氏名】土手 暁

(72)【発明者】

【氏名】北田 秀樹

【審査官】 平野 真樹

(56)【参考文献】

【文献】 特開平０６−０５０８２４（ＪＰ，Ａ）

【文献】 特開２００９−１８２１９７（ＪＰ，Ａ）

【文献】 特開２０１３−２３２４８１（ＪＰ，Ａ）

【文献】 特開２０１４−０４９７３２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｋ １／００−１９／００

Ｈ０１Ｌ ２１／３２０５，２１／７６８，

２３／５２２，

２１／８２２，２７／０４

(57)【特許請求の範囲】

【請求項1】

第１貫通孔が設けられた基材と、
前記第１貫通孔を覆うように前記基材の第１面に設けられた第１電極と、
前記第１貫通孔内に設けられ、温度に依存して前記第１電極と接触または離間する第１貫通電極と、
前記基材に設けられ前記第１貫通孔より径の大きな第２貫通孔を覆うように前記基材の前記第１面に設けられた第２電極と、
前記第２貫通孔内に設けられ、温度によらず前記第２電極と接触する第２貫通電極と、
を具備することを特徴とする電子デバイス。

【請求項2】

互いに積層された複数の前記基材を具備することを特徴とする請求項１記載の電子デバイス。

【請求項3】

第１貫通孔が設けられた基材と、
前記第１貫通孔を覆うように前記基材の第１面に設けられた第１電極と、
前記第１貫通孔内に設けられ、温度に依存して前記第１電極と接触または離間する第１貫通電極と、
を具備し、
互いに積層された複数の前記基材を具備することを特徴とする電子デバイス。

【請求項4】

前記第１貫通電極は、第１温度未満で前記第１電極と離間し前記第１温度以上で前記第１電極と接触する、または第２温度未満で前記第１電極と接触し前記第２温度以上で前記第１電極と離間することを特徴とする請求項１から３のいずれか一項記載の電子デバイス。

【請求項5】

前記第１電極の前記第１貫通電極と接触する面は前記第１貫通電極より融点が高い層であることを特徴とする請求項１から４のいずれか一項記載の電子デバイス。

【請求項6】

前記第１貫通電極と前記第１電極とが接触する面は前記第１面から外側に湾曲していることを特徴とする請求項１から５のいずれか一項記載の電子デバイス。

【請求項7】

前記基材は半導体基板であることを特徴とする請求項１から６のいずれか一項記載の電子デバイス。

【請求項8】

基材の第１面に設けられた第１電極と第２電極とにそれぞれ接するように、前記基材に第１貫通孔と前記第１貫通孔より径の大きな第２貫通孔を形成する工程と、
前記第１貫通孔内および前記第２貫通孔内に前記第１電極に接触せず前記第２電極に接触するようにシード層を形成する工程と、
前記シード層をシードにめっきすることで、前記第１貫通孔内に温度により前記第１電極と接触または離間する第１貫通電極と、前記第２貫通孔内に温度によらず前記第２電極と前記シード層を介し接触する第２貫通電極と、を形成する工程と、
を含むことを特徴とする電子デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子デバイスおよびその製造方法に関し、例えば貫通電極を有する電子デバイスおよびその製造方法に関する。

【背景技術】

【0002】

半導体装置等の電子デバイスでは、絶縁層や基板を貫通する貫通孔内に設けられた貫通電極が用いられている。貫通孔内の貫通電極を用いアンチヒューズを形成することが知られている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００３−７８２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

電子デバイス内の温度を測定することが求められることがある。温度を測定するために、温度を検出素子、検出素子を駆動する回路、および検出素子の出力を処理する回路を設けたのでは、回路規模が大きくなってしまう。

【0005】

本電子デバイスおよびその製造方法は、簡単に温度検出することを目的とする。

【課題を解決するための手段】

【0006】

第１貫通孔が設けられた基材と、前記第１貫通孔を覆うように前記基材の第１面に設けられた第１電極と、前記第１貫通孔内に設けられ、温度に依存して前記第１電極と接触または離間する第１貫通電極と、前記基材に設けられ前記第１貫通孔より径の大きな第２貫通孔を覆うように前記基材の前記第１面に設けられた第２電極と、前記第２貫通孔内に設けられ、温度によらず前記第２電極と接触する第２貫通電極と、を具備することを特徴とする電子デバイスである。また、第１貫通孔が設けられた基材と、前記第１貫通孔を覆うように前記基材の第１面に設けられた第１電極と、前記第１貫通孔内に設けられ、温度に依存して前記第１電極と接触または離間する第１貫通電極と、を具備し、互いに積層された複数の前記基材を具備することを特徴とする電子デバイスである。

【0007】

基材の第１面に設けられた第１電極と第２電極とにそれぞれ接するように、前記基材に第１貫通孔と前記第１貫通孔より径の大きな第２貫通孔を形成する工程と、前記第１貫通孔内および前記第２貫通孔内に前記第１電極に接触せず前記第２電極に接触するようにシード層を形成する工程と、前記シード層をシードにめっきすることで、前記第１貫通孔内に温度により前記第１電極と接触または離間する第１貫通電極と、前記第２貫通孔内に温度によらず前記第２電極と前記シード層を介し接触する第２貫通電極と、を形成する工程と、を含むことを特徴とする電子デバイスの製造方法である。

【発明の効果】

【0008】

本電子デバイスおよびその製造方法によれば、簡単に温度検出することが可能となる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施例１に係る電子デバイスの断面図である。

【図2】図２（ａ）および図２（ｂ）は、図１の範囲Ａの拡大図、図２（ｃ）は、温度に対する距離ｄを示す図である。

【図3】図３は、実施例１におけるシミュレーションの模式図である。

【図4】図４（ａ）は、実施例１における温度に対する変形の距離ｄのシミュレーション結果を示す図、図４（ｂ）は、温度に対する抵抗値の模式図である。

【図5】図５は、実施例２に係る電子デバイスの断面図である。

【図6】図６（ａ）から図６（ｃ）は、実施例２に係る電子デバイスの製造方法を示す断面図（その１）である。

【図7】図７（ａ）から図７（ｃ）は、実施例２に係る電子デバイスの製造方法を示す断面図（その２）である。

【図8】図８（ａ）および図８（ｂ）は、作製した貫通電極のＳＥＭ画像である。

【図9】図９は、実施例２の変形例１に係る電子デバイスの断面図である。

【図10】図１０は、実施例２の変形例２に係る電子デバイスの断面図である。

【図11】図１１は、実施例３に係る電子デバイスの断面図である。

【図12】図１２（ａ）および図１２（ｂ）は、実施例４に係る電子デバイスの回路図である。

【図13】図１３は、実施例５に係る電子デバイスのブロック図である。

【図14】図１４は、実施例６に係る電子デバイスの模式図である。

【発明を実施するための形態】

【0010】

以下、図面を参照し実施例について説明する。

【実施例1】

【0011】

図１は、実施例１に係る電子デバイスの断面図である。図１に示すように、温度スイッチ５０には、基材１０を上下に貫通する貫通孔１１が設けられている。貫通孔１１の側面に絶縁膜１４が設けられている。絶縁膜１４内に貫通電極１２が埋め込まれている。基材１０の下面および上面にそれぞれ電極１５および１６が設けられている。貫通電極１２は電極１６と接触し、電極１５とは空隙２８を介し離間している。

【0012】

基材１０は、例えばシリコン（Ｓｉ）基板等の半導体基板、または樹脂基板もしくはセラミックス基板等の絶縁基板である。基材１０は、半導体基板上に設けられた層間絶縁膜でもよい。貫通電極１２、電極１５および１６は、例えば銅（Ｃｕ）層、金（Ａｕ）層またはアルミニウム（Ａｌ）層等の金属層である。貫通電極１２は、基材１０より線熱膨張係数が大きい。絶縁膜１４は、例えば酸化シリコン膜、窒化シリコン膜または窒化酸化シリコン膜である。絶縁膜１４は、基材１０と貫通電極１２との絶縁のための膜であり、基材１０が絶縁基板の場合、絶縁膜１４は設けなくてもよい。基材１０が半導体基板等の導電性である場合、電極１５および１６と基材１０との間に絶縁膜等を設けることが好ましい。この場合、電極１５および１６と基材１０との間には絶縁膜が設けられていることが好ましい。

【0013】

図２（ａ）および図２（ｂ）は、図１の範囲Ａの拡大図、図２（ｃ）は、温度に対する距離ｄを示す図である。図２（ａ）に示すように、室温では電極１５と貫通電極１２との間に空隙２８が形成されている。空隙２８は例えば空気層である。電極１５と貫通電極１２との間の距離はｄである。図２（ｃ）に示すように、室温Ｔ０において距離ｄはｄ０である。温度が上昇すると、貫通電極１２は基材１０に比べ膨張する。このため、距離ｄが小さくなる。ある温度Ｔ１以上となると、図２（ｂ）に示すように、距離ｄが０となり貫通電極１２と電極１５とが接触する。図２（ｃ）のように、温度Ｔ１以上では、距離ｄは０である。このように、温度Ｔ１未満では、電極１５と貫通電極１２との間は離間しており、電極１５と１６との間は導通しない。よって温度スイッチ５０はオフとなる。温度Ｔ１以上では、電極１５と貫通電極１２とが接触し、電極１５と１６との間は導通する。これにより、温度スイッチ５０は、オンとなる。このように、温度スイッチ５０は、一定温度Ｔ１未満でオフ、一定温度以上でオンする。

【0014】

温度に対する貫通電極１２の変形について有限要素法を用いシミュレーションを行なった。図３は、実施例１におけるシミュレーションの模式図である。図３に示すように、基材１０をシリコン基板、貫通電極１２を銅層とした。シリコンの線熱膨張係数は２．３ｐｐｍ、銅の線熱膨張係数は１６．６ｐｐｍである。貫通電極１２の直径φを１０μｍ、基材１０の厚さｔを５０μｍとした。温度ＴがＴ１のとき、貫通電極１２の上面は平坦である。このとき変形の距離ｄ＝０とした。温度がＴ１より低いＴ２では、貫通電極１２の上面が凹む。このとき、貫通電極１２の上面の最下面と基材１０の上面との距離ｄを正（つまり−ｄ＜０）とした。温度Ｔ１より高い温度Ｔ３では、貫通電極１２の上面が膨らむ。このとき、貫通電極１２の上面の最上面と基材１０の上面との距離ｄを負（つまり−ｄ＞０）とした。

【0015】

図４（ａ）は、実施例１における温度に対する変形の距離ｄのシミュレーション結果を示す図、図４（ｂ）は、温度に対する抵抗値の模式図である。図４（ａ）において、黒丸および白丸は室温（２５℃）での距離ｄ０がそれぞれ５０ｎｍおよび２０ｎｍのシミュレーション結果である。縦軸は−ｄとしている。実線および破線は近似曲線である。距離ｄ０が５０ｎｍおよび２０ｎｍのとき、ｄ＝０となる温度はそれぞれ約１００℃および約３００℃である。このように、室温での距離ｄ０によりｄ＝０となる温度を設定できる。

【0016】

図４（ｂ）では、ｄ＝０のとき、貫通電極１２と電極１５とが接触するとし、温度に対する、図１の電極１５と１６との間の抵抗値を模式的に図示した。図４（ｂ）に示すように、室温での距離ｄ０＝０では、温度が高くなっても貫通電極１２と電極１５とは接触した状態である。よって、電極１５と１６との間はオン状態であり、抵抗値は例えば２．５Ωである。ｄ０が２０ｎｍおよび５０ｎｍでは、室温においてオフ状態であり、このときの抵抗値は例えば１０ＭΩである。ｄ０＝２０ｎｍでは、温度が１００℃付近で貫通電極１２と電極１５とが接触する。このため、抵抗値が２．５Ω程度まで低下する。ｄ０＝５０ｎｍでは、温度が３００℃付近で抵抗値が２．５Ω態度まで低下する。このように、距離ｄ０により、オンオフする温度を調整できる。

【0017】

［実施例１の変形例１］
図２（ａ）から図４（ｂ）の説明では、基材１０の線熱膨張係数が貫通電極１２より小さい例を説明したが、基材１０の線熱膨張係数は貫通電極１２より大きくてもよい。例えば基材１０としてエポキシ系樹脂等の樹脂を用いる。エポキシ系樹脂では、線熱膨張係数は例えば６７ｐｐｍである。貫通電極１２として銅を用いると、基材１０の線熱膨張係数は貫通電極１２より大きくなる。この場合、図２（ｃ）において、室温Ｔ０でｄ＝０となり、高温でｄ＞０となる。このように、一定温度未満でオン、一定温度以上でオフする温度スイッチを実現できる。

【0018】

実施例１によれば、基材１０に貫通孔１１（第１貫通孔）が設けられている。電極１５（第１電極）は、貫通孔１１に接し、基材１０の下面（第１面）に設けられている。貫通電極１２（第１貫通電極）は、貫通孔１１内に設けられ、温度に依存して電極１５と接触および離間する。これにより、簡単な構成で電子デバイス内に温度スイッチを実現できる。

【0019】

また、貫通電極１２は、一定温度Ｔ１未満で第１電極と離間し一定温度Ｔ１以上で電極１５と接触する、または一定温度Ｔ１未満で電極１５と接触し一定温度Ｔ１以上において電極１５と離間する。これにより、簡単な構成で電子デバイス内に温度スイッチを実現できる。

【0020】

貫通電極１２の線熱膨張係数を基材１０より高くすることで、高温でオンする温度スイッチを実現できる。貫通電極１２の線熱膨張係数を基材１０より低くすることで、高温でオフする温度スイッチを実現できる。

【実施例2】

【0021】

実施例２は、基材１０をシリコン基板とし、貫通電極１２をＴＳＶ（Through-Silicon Via）とした例である。図５は、実施例２に係る電子デバイスの断面図である。図５に示すように、基材１０に貫通孔１１および１１ａが形成されている。基材１０は、シリコン基板であり、厚さは５０μｍである。貫通孔１１ａの径は貫通孔１１より大きい。貫通孔１１および１１ａの径はそれぞれ８μｍおよび１０μｍである。絶縁膜１４は、酸化シリコン膜であり、膜厚は０．１μｍである。貫通孔１１および１１ａ内にそれぞれ貫通電極１２および１２ａが埋め込まれている。

【0022】

電極１５および１５ａはＢＥＯＬ（Back End of Line）のパッドにより形成され、電極１６はＲＤＬ（Redistribution Line）のパッドにより形成されている。電極１５、１５ａおよび１６の膜厚は例えば４μｍである。貫通電極１２、１２ａ、電極１５、１５ａおよび１６は銅層である。貫通電極１２は、温度Ｔ１以上では電極１５と接触し、温度Ｔ１未満では電極１５と開離する。貫通電極１２ａは、温度によらず電極１５ａと接触している。貫通電極１２および１２ａは温度によらず電極１６と接触している。貫通電極１２は温度スイッチとして機能する。貫通電極１２ａは、例えば電源用ＴＳＶ、グランド用ＴＳＶ、信号用ＴＳＮまたはサーマルビア用ＴＳＶとして機能する。

【0023】

基材１０の下面側に能動部１８が形成されている。能動部１８はトランジスタ等が形成されている。トランジスタと配線とにより各種回路が形成されている。基材１０の下面に絶縁層２０が設けられている。絶縁層２０内に配線２２およびビア配線２４が形成されている。絶縁層２０の下面にランド２６が設けられている。電極１５とランド２６とは配線２２およびビア配線２４により電気的に接続されている。絶縁層２０は、例えば酸化シリコン膜である。配線２２、ビア配線２４およびランド２６は、例えば銅等の金属層である。

【0024】

実施例２に係る電子デバイスの製造方法について説明する。図６（ａ）から図７（ｃ）は、実施例２に係る電子デバイスの製造方法を示す断面図である。図６（ａ）に示すように、基材１０の下面に電極１５、１５ａ、絶縁層２０、配線２２、ビア配線２４およびランド２６を形成する。図６（ｂ）に示すように、基材１０の上面から基材１０を貫通する貫通孔１１および１１ａを形成する。貫通孔１１ａの径は貫通孔１１より大きい。貫通孔１１および１１ａの側面に絶縁膜１４を形成する。図６（ｃ）に示すように、絶縁膜１４の側面および電極１５、１５ａの上面に密着層３０を形成する。密着層３０は例えば膜厚が２０ｎｍのチタン膜であり、スパッタ法を用い形成する。密着層３０は、電極１５ａの上面に形成し、電極１５の上面に形成しなくてもよい。

【0025】

図７（ａ）に示すように、密着層３０の内面にシード層３１を形成する。シード層３１は、例えば膜厚が２００ｎｍの銅膜であり、スパッタ法を用い形成する。なお、密着層３０およびシード層３１の膜厚は基材１０上面での膜厚である。スパッタのときの高周波電力を小さくすることで、シード層３１のボトムカバレッジが悪くなる。径の大きい貫通孔１１ａでは、シード層３１は貫通孔１１ａの側面および電極１５ａ上面に形成される。径の小さい貫通孔１１では、シード層３１は貫通孔１１の側面に形成されるが電極１５の上面に形成されない。

【0026】

図７（ｂ）に示すように、シード層３１に電流を供給することにより、電解めっき法を用い貫通孔１１および１１ａ内にめっき層３２を形成する。貫通孔１１では、電極１５の上面にシード層３１が形成されていない。このため、密着層３０上にはめっき層３２は形成されない。このため、めっき層３２と電極１５との間に空隙２８が形成される。貫通孔１１ａでは電極１５ａの上面にシード層３１が形成されているため、めっき層３２と電極１５ａとは接触する。図７（ｃ）に示すように、基材１０に上面に電極１６を形成する。

【0027】

図８（ａ）および図８（ｂ）は、作製した貫通電極のＳＥＭ（Scanning Electron Microscope）画像である。図８（ａ）では、貫通電極１２の直径φを１０μｍとし、図７（ａ）におけるシード層３１のスパッタの高周波電力を５００Ｗとした。スパッタ後の電極１５上の密着層３０およびシード層３１の膜厚はそれぞれ５ｎｍおよび７０ｎｍであった。図８（ａ）に示すように、貫通電極１２と電極１５とが接触している。図８（ｂ）では、貫通電極１２の直径φを８μｍとし、図７（ａ）におけるシード層３１のスパッタの高周波電力を２００Ｗとした。電極１５上にはシード層３１は形成されなかった。図８（ｂ）に示すように、貫通電極１２と電極１５との間に空隙２８が形成されている。このように、シード層３１のスパッタ条件により貫通電極１２と電極１５との間に空隙２８を形成できる。

【0028】

実施例２によれば、図６（ｂ）のように、基材１０の下面（第１面）に設けられた電極１５（第１電極）および電極１５ａ（第２電極）にそれぞれ接するように、基材１０に貫通孔１１および１１ａを形成する。貫通孔１１ａ（第２貫通孔）は貫通孔１１（第１貫通孔）より径が大きい。図７（ａ）のように、貫通孔１１および１１ａ内にそれぞれ電極１５に接触せず電極１５ａに接触するようにシード層３１を形成する。図７（ｂ）のように、シード層３１をシードにめっきすることで、貫通孔１１内に貫通電極１２と、貫通孔１１ａ内に温度によらず電極１５ａとシード層３１を介し接触する貫通電極１２ａと、を形成する。

【0029】

これにより、同じ製造工程を用い、同じ基材１０内に温度スイッチとして機能する貫通電極１２と通常のＴＳＶとして機能する貫通電極１２ａとを形成できる。

【0030】

スパッタ法を用いシード層３１を形成することで、同じ基材１０内に貫通電極１２および１２ａを形成できる。

【0031】

［実施例２の変形例１］
図９は、実施例２の変形例１に係る電子デバイスの断面図である。図９に示すように、電極１５は、電極層１５ｂおよび１５ｃを有している。電極層１５ｂは電極層１５ｃより低抵抗な低抵抗層である。電極層１５ｃは、電極層１５ｂおよび貫通電極１２より高い融点を有する層である。電極層１５ｃとしては、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、タングステン（Ｗ）またはクロム（Ｃｒ）等である。電極層２６ｃの膜厚は例えば１０ｎｍから１００ｎｍである。

【0032】

実施例１および２では、貫通電極１２および電極１５は、銅等の低抵抗な金属を用いる。このため、高温において、貫通電極１２と電極１５とが接合してしまう可能性がある。これにより、貫通電極１２および電極１５が温度スイッチとして機能しなくなる。

【0033】

実施例２の変形例１によれば、電極１５の貫通電極１２と接触する面は貫通電極１２より融点が高い層である。これにより、高温において、貫通電極１２と電極１５とが接合してしまうことを抑制できる。

【0034】

［実施例２の変形例２］
図１０は、実施例２の変形例２に係る電子デバイスの断面図である。図１０に示すように、貫通電極１２の下面および電極１５の上面は下向きに湾曲しすり鉢形状またはドーム形状となっている。貫通電極１２の最下面と基材１０の下面との距離ｈは例えば貫通電極１２の径φの１％から２０％である。径φ＝８μｍのとき、例えば距離ｈ＝１μｍである。空隙２８の距離ｄは例えば２０ｎｍから５０ｎｍである。

【0035】

実施例２の変形例２では、貫通電極１２と電極１５とが接触する面は下面から外側に湾曲している。これにより、貫通電極１２と電極１５とが接触する対面面積が大きく、貫通電極１２と電極１５を確実に接触できる。

【実施例3】

【0036】

実施例３は、実施例２を積層した３次元実装の例である。図１１は、実施例３に係る電子デバイスの断面図である。図１１に示すように、配線基板６０上に実施例２の複数の基材１０が積層されている。基材１０内の能動層には、メモリ回路および／またはロジック回路が設けられている。配線基板６０は、ガラスエポキシ基板等の樹脂基板であり内部に配線が設けられている。配線基板６０の下面および上面にそれぞれランド６１および６２が設けられている。ランド６１に半田ボール６４が設けられている。ランド６２上にはバンプ６６が設けられている。各基材１０の下面および上面にはそれぞれランド２６および２７が設けられている。ランド２６および２７と貫通電極１２および１２ａとは配線等を介し電気的に接続されている。上下の基材１０はバンプ６６を介し電気的に接続されている。

【0037】

貫通電極１２ａは上下の基材１０を電気的接続するＴＳＶとして機能する。貫通電極１２は基材１０の温度を検出する温度スイッチとして機能する。実施例３のように、互いに積層された複数の基材１０を有する３次元実装の電子デバイスに実施例２の貫通電極１２を適用することができる。

【実施例4】

【0038】

実施例４は、温度スイッチのオンおよびオフを検出する検出回路の例である。図１２（ａ）および図１２（ｂ）は、実施例４に係る電子デバイスの回路図である。図１２（ａ）および図１２（ｂ）に示すように、電極１６はグランドＧＮＤに接続される。電極１５は抵抗Ｒを介し電源ＶＤＤに接続される。電極１５と抵抗Ｒとの間のノードＮはシュミットトリガー回路４０を介し制御回路４２に接続される。図１２（ａ）のように、温度が低く、温度スイッチ５０がオフのとき、ノードＮはＶＤＤとなる。よって、制御回路４２に“１”が入力する。図１２（ｂ）のように、温度が高く、温度スイッチ５０がオンのとき、ノードＮはＧＮＤとなる。よって、制御回路４２に“０”が入力する。シュミットトリガー回路４０は、速い時定数のノイズを除去する。このように、制御回路４２は温度スイッチのオンオフを検出できる。電極１５がグランドＧＮＤに接続され、電極１６がノードＮに接続されていてもよい。

【実施例5】

【0039】

実施例５は、ＬＳＩ（Large Scale Integrated Circuit）の例である。図１３は、実施例５に係る電子デバイスのブロック図である。ＬＳＩは複数のコア５２を備えている。コア５２内に貫通電極１２を用いた温度スイッチ５０が設けられている。制御回路５４には、各コア５２の温度スイッチ５０の出力が入力する。制御回路５４は、各コア５２の温度スイッチ５０からの出力に基づき、コア５２を制御する。

【0040】

例えば、ＣＰＵ（Central Processing Unit）またはＧＣＵ(Graphic Processing Unit)は、消費電力が大きい。そこで、制御回路５４は、各コア５２の温度に基づき各コア５２を制御する。例えば、制御回路５４は、低温のコア５２（温度スイッチ５０の出力が“１”のコア５２）のクロック周波数を高くし、高温のコア５２（温度スイッチ５０の出力が“０”のコア５２）のクロック周波数を低温のコア５２より低くする。または、例えば並列計算処理を行なうときに、制御回路５４は、高温のコア５２は選択せず低温のコア５２を選択して処理を行なわせる。これにより、特定のコア５２が高温になることを抑制でき、ＬＳＩの高信頼性化および長寿命化を実現できる。

【0041】

温度スイッチ５０を用いない場合、温度制御回路を用いコア５２を制御することになる。この場合、温度制御回路は、温度検出素子、ＤＡＣ（デジタルアナログ変換回路）、ＡＤＣ（アナログデジタル変換回路）、温度換算回路および判定回路を備えることになる。温度検出素子は、例えばダイオード等の温度特性を有する素子である。ＤＡＣは温度検出素子に正確なアナログ電流を供給する。ＡＤＣは温度検出素子の電流を計測する。温度換算回路はＡＤＣの出力を温度に換算する。判定回路は、温度換算回路が換算した温度を基準温度と比較して、温度が基準温度より高いか低いかを判定する。このように、温度制御回路は、大規模な回路となってしまう。一方、実施例５では、簡単な構造で温度制御回路を実現できる。

【0042】

複数のコア５２が実施例３のように３次元実装された基材１０に設けられている場合、多くのコア５２を設けることができる。しかしながら、各基材１０を冷却することが難しく、コア５２の温度が上昇しやすくなる。そこで、実施例５のように、温度スイッチを用いコア５２の制御を行うことが好ましい。

【実施例6】

【0043】

実施例６はチップに多数の温度スイッチを設ける例である。図１４は、実施例６に係る電子デバイスの模式図である。図１４に示すように、ＬＳＩが形成されたチップ５６全面に貫通電極１２を用いた温度スイッチ５０が多数設けられている。温度スイッチ５０ａはオンの温度スイッチであり、他の温度スイッチ５０はオフである。図１４ではチップ５６の中心付近に温度スイッチ５０ａが分布している。このように、制御回路５４は、チップ５６の面内の温度分布を把握できる。これにより、制御回路５４は、チップ５６内のコアまたはその他の回路の細かい温度制御が可能となる。また、各温度スイッチ５０として、オンする温度Ｔ１の異なる温度スイッチを用いる。これにより、制御回路４２は、より細かい温度分布を把握できる。

【0044】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【0045】

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）第１貫通孔が設けられた基材と、前記第１貫通孔を覆うように前記基材の第１面に設けられた第１電極と、前記第１貫通孔内に設けられ、温度に依存して前記第１電極と接触または離間する第１貫通電極と、を具備することを特徴とする電子デバイス。
（付記２）前記第１貫通電極は、第１温度未満で前記第１電極と離間し前記第１温度以上で前記第１電極と離間する、または第２温度未満で前記第１電極と接触し前記第２温度以上で前記第１電極と離間することを特徴とする付記１記載の電子デバイス。
（付記３）前記基材に設けられ前記第１貫通孔より径の大きな第２貫通孔を覆うように前記基材の前記第１面に設けられた第２電極と、前記第２電極内に設けられ、温度によらず前記第２電極と接触する第２貫通電極と、を具備することを特徴とする付記１または２記載の電子デバイス。
（付記４）前記第１電極の前記第１貫通電極と接触する面は前記第１貫通電極より融点が高い層であることを特徴とする付記１から３のいずれか一項記載の電子デバイス。
（付記５）前記第１貫通電極と前記第１電極とが接触する面は前記第１面から外側に湾曲していることを特徴とする付記１から４のいずれか一項記載の電子デバイス。
（付記６）互いに積層された複数の前記基材を具備することを特徴とする付記１から５のいずれか一項記載の電子デバイス。
（付記７）前記基材は半導体基板であることを特徴とする付記１から６のいずれか一項記載の電子デバイス。
（付記８）前記基材は絶縁基板であることを特徴とする付記１から６のいずれか一項記載の電子デバイス。
（付記９）前記基材はシリコン基板であり、前記第１貫通電極は銅層であることを特徴とする付記８記載の電子デバイス。
（付記１０）基材の第１面に設けられた第１電極と第２電極とにそれぞれ接するように、前記基材に第１貫通孔と前記第１貫通孔より径の大きな第２貫通孔を形成する工程と、前記第１貫通孔内および前記第２貫通孔内に前記第１電極に接触せず前記第２電極に接触するようにシード層を形成する工程と、前記シード層をシードにめっきすることで、前記第１貫通孔内に温度により前記第１電極と接触または離間する第１貫通電極と、前記第２貫通孔内に温度によらず前記第２電極と前記シード層を介し接触する第２貫通電極と、を形成する工程と、を含むことを特徴とする電子デバイスの製造方法。
（付記１１）前記シード層を形成する工程は、スパッタ法を用い前記シード層を形成する工程を含むことを特徴とする付記１０記載の電子デバイスの製造方法。

【符号の説明】

【0046】

１０ 基材
１１、１１ａ 貫通孔
１２、１２ａ 貫通電極
１５、１５ａ、１６ 電極
２８ 空隙
５０ 温度スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】