特許 6806502 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6806502

(24)【登録日】2020年12月8日

(45)【発行日】2021年1月6日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20201221BHJP

   G09F 9/00 20060101ALI20201221BHJP

   G09G 3/36 20060101ALI20201221BHJP

   G09G 3/20 20060101ALI20201221BHJP

   G02F 1/1333 20060101ALI20201221BHJP

【ＦＩ】

   G09F9/30 308Z

   G09F9/00 346A

   G09F9/30 349C

   G09F9/30 365

   G09G3/36

   G09G3/20 680H

   G09G3/20 621M

   G09G3/20 680G

   G02F1/1333

【請求項の数】11

【全頁数】33

(21)【出願番号】特願2016-175216(P2016-175216)

(22)【出願日】2016年9月8日

(65)【公開番号】特開2018-40965(P2018-40965A)

(43)【公開日】2018年3月15日

【審査請求日】2019年8月13日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002066

【氏名又は名称】特許業務法人筒井国際特許事務所

(72)【発明者】

【氏名】勝田 忠義

【審査官】 石本 努

(56)【参考文献】

【文献】 特開２０１６−１４８７５１（ＪＰ，Ａ）

【文献】 国際公開第２００８／０６２５７５（ＷＯ，Ａ１）

【文献】 国際公開第２０１５／０２４２９９（ＷＯ，Ａ１）

【文献】 特開２０１３−２３８８２９（ＪＰ，Ａ）

【文献】 特開２０１６−１４８８４３（ＪＰ，Ａ）

【文献】 特開２００６−２３４９１８（ＪＰ，Ａ）

【文献】 特開２０００−１３１７０９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ１／１３３−１／１３３４

１／１３３９−１／１３６８

Ｇ０９Ｆ９／００−９／４６

Ｇ０９Ｇ３／００−３／０８

３／１２

３／１６−３／２６

３／３０

３／３４−３／３８

Ｈ０１Ｌ２７／３２

５１／５０

Ｈ０４Ｍ１／０２−１／２３

Ｈ０５Ｂ３３／００−３３／２８

(57)【特許請求の範囲】

【請求項1】

第１画素が配列された表示領域と、
遮光層と重畳し、表示領域の外側にある周辺領域と、
前記表示領域内にある複数の走査信号線および複数の映像信号線と、
クロック信号を含む制御信号を供給する第１制御回路と、
走査信号を供給する第１駆動回路および第２駆動回路と、
前記第１制御回路と前記第１駆動回路とを接続し、第１クロック信号が供給される第１クロック線と、
前記第１制御回路と前記第２駆動回路とを接続し、第２クロック信号が供給される第２クロック線と、を備え、
前記複数の映像信号線は第１方向に延在し、
前記遮光層は、前記第１方向に沿ってそれぞれ延びる第１延在部および第２延在部と、前記第１延在部と前記第２延在部との間にある第１屈曲部および第２屈曲部とを有し、
前記第１延在部は前記第１屈曲部に接続され、前記第２延在部は前記第２屈曲部に接続され、
前記第２延在部の長さは前記第１延在部の長さよりも長く、
平面視において、前記第１屈曲部は、前記第１クロック線と重畳し、かつ、前記第２屈曲部は、前記第１クロック線の終端部と前記第２クロック線の終端部との間にある、表示装置。

【請求項2】

前記周辺領域に配列された第２画素を備え、
前記第１駆動回路は、前記第１クロック線を介して接続された第１Ａ回路ブロックおよび第１Ｂ回路ブロックを有し、
前記遮光層は、前記第１屈曲部と前記第２屈曲部との間に第３延在部を有し、
前記第１Ａ回路ブロックは前記第１延在部と重畳し、前記第１Ｂ回路ブロックは前記第３延在部と重畳し、
前記複数の走査信号線は、前記第１Ａ回路ブロックに接続された第１Ａ走査信号線、および前記第１Ｂ回路ブロックに接続された第１Ｂ走査信号線を含み、
前記第１Ｂ走査信号線に接続されている前記第２画素の個数は、前記第１Ａ走査信号線に接続されている前記第２画素の個数よりも多い、請求項１に記載の表示装置。

【請求項3】

前記表示領域と前記第１制御回路との間に選択回路を備え、
平面視において、前記選択回路と前記表示領域との間に前記第２駆動回路がない、請求項１または２に記載の表示装置。

【請求項4】

前記表示領域と前記第１制御回路との間に選択回路を備え、
前記複数の映像信号線は、第１映像信号線と第２映像信号線を有し、
平面視において、前記選択回路から前記表示領域までの前記第２映像信号線の長さは、前記選択回路から前記表示領域までの前記第１映像信号線の長さよりも長い、請求項１〜３のいずれか１項に記載の表示装置。

【請求項5】

前記周辺領域に配列された第２画素を備え、
前記第２映像信号線に接続されている前記第２画素の個数は、前記第１映像信号線に接続されている前記第２画素の個数よりも多い、請求項４に記載の表示装置。

【請求項6】

前記表示領域と前記第１制御回路との間にある選択回路と、
前記周辺領域に配列された第２画素と、を備え、
前記第１方向に直交する方向を第２方向、前記第２方向の一方側を第１側および他方側を第２側とした場合に、
前記周辺領域のうち、前記選択回路と前記表示領域との間には、前記第１側にある第１領域、前記第２側にある第２領域、および前記第１領域と前記第２領域の間にある第３領域があり、
前記複数の映像信号線のそれぞれに接続されている前記第２画素の個数は、前記第３領域における個数が、前記第１領域における個数および前記第２領域における個数のそれぞれよりも多い、請求項１〜５のいずれか１項に記載の表示装置。

【請求項7】

前記周辺領域には、前記第１延在部を介して前記第１屈曲部の反対側に位置する第３屈曲部を有し、
前記周辺領域のうち、前記選択回路と前記表示領域との間には、前記第３屈曲部と重畳し、かつ前記第１領域と前記表示領域との間にある第４領域があり、
前記第４領域における前記第２画素の配置密度は、前記第１領域および前記第２領域における前記第２画素の配置密度よりも高い、請求項６に記載の表示装置。

【請求項8】

第１配線層と、前記第１配線層よりも抵抗率が低い材料で形成された第２配線層と、
前記第１駆動回路を介して前記走査信号線に電位を供給する第１電位供給線と、を備え、
前記遮光層は、前記第１屈曲部と前記第２屈曲部との間に第３延在部を有し、
前記第１電位供給線は前記第３延在部と重畳し、
前記第３延在部と重畳した領域において、前記第１電位供給線は、前記第１配線層および前記第２配線層を経由している、請求項１〜７のいずれか１項に記載の表示装置。

【請求項9】

前記第１駆動回路は、第１Ｂ回路ブロック、第１Ｃ回路ブロック、第１Ｄ回路ブロック、および第１Ｅ回路ブロックを有し、
前記第１電位供給線は、前記第１Ｂ回路ブロックと前記第１Ｃ回路ブロックとの間で、第１距離で前記第２配線層を経由し、かつ、前記第１Ｄ回路ブロックと前記第１Ｅ回路ブロックとの間で、第２距離で前記第２配線層を経由し、
前記第２距離は、前記第１距離よりも短い、請求項８に記載の表示装置。

【請求項10】

前記第２駆動回路を介して前記走査信号線に電位を供給する第２電位供給線を備え、
前記第１駆動回路は、第１Ｂ回路ブロックと第１Ｃ回路ブロックを有し、
前記第１電位供給線は、前記第１Ｂ回路ブロックと前記第１Ｃ回路ブロックとの間で、第１距離で前記第２配線層を経由しており、
前記第２駆動回路は、第２Ａ回路ブロックと第２Ｂ回路ブロックを有し、
前記第２電位供給線は、前記第２Ａ回路ブロックと前記第２Ｂ回路ブロックとの間で、第３距離で前記第２配線層を経由しており、
前記第１Ｂ回路ブロックと前記第２Ａ回路ブロックとは、同一の前記走査信号線に接続されており、
前記第１距離は、前記第３距離よりも長い、請求項８に記載の表示装置。

【請求項11】

前記第１電位供給線は前記第１延在部と重畳し、
前記第１延在部と重畳した領域において、前記第１電位供給線は、前記第２配線層を経由し、前記第１配線層を経由しない、請求項８〜１０のいずれか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は表示装置に関する。

【背景技術】

【0002】

表示装置は、長方形の外形形状であるものが一般的である。また、近年、表示装置の利用分野の拡大に伴って、長方形以外の形状を持つ表示装置がある。例えば、特開２００９−１２２６３６号公報（特許文献１）、特開２００８−２９２９９５号公報（特許文献２）には、表示装置が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１２２６３６号公報

【特許文献2】特開２００８−２９２９９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

表示装置の表示領域には、電気光学層を駆動する複数の電極と、複数の電極に駆動信号や走査信号を供給する信号線がある。また、表示領域の周囲の周辺領域には、上記複数の電極に信号を供給する回路が配置されている。表示領域の形状、あるいは周辺領域の外縁部の形状が長方形や正方形以外の形状である場合、表示領域や周辺領域の形状に起因して課題が生じる。以下、本明細書において、長方形や正方形以外の形状のことを「異形」と記載する場合がある。

【0005】

例えば、表示領域が異形であることに起因して複数の信号線の長さが互いに異なっている場合、信号線に付与される負荷の面内分布が不均一になる。このように、信号線に付与される負荷の面内分布が不均一になると、画質低下の原因になる。

【0006】

また、複数の信号線のそれぞれの長さが互いに同じ長さになるようにすると、周辺領域の外形形状を長方形にする必要がある。この場合、表示装置における表示領域の専有面積が低下する。

【0007】

本発明の目的は、表示装置の性能を向上させる技術を提供することにある。

【課題を解決するための手段】

【0008】

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0009】

本発明の一態様としての表示装置は、第１画素が配列された表示領域と、遮光層と重畳し、表示領域の外側にある周辺領域と、前記表示領域内にある複数の走査信号線および複数の映像信号線と、クロック信号を含む制御信号を供給する第１制御回路と、走査信号を供給する第１駆動回路および第２駆動回路と、前記第１制御回路と前記第１駆動回路とを接続し、第１クロック信号が供給される第１クロック線と、前記第１制御回路と前記第２駆動回路とを接続し、第２クロック信号が供給される第２クロック線と、を備えている。また、前記複数の映像信号線は第１方向に延在する。前記遮光層は、前記第１方向に沿ってそれぞれ延びる第１延在部および第２延在部と、前記第１延在部と前記第２延在部との間にある第１屈曲部および第２屈曲部とを有する。前記第１延在部は前記第１屈曲部に接続され、前記第２延在部は前記第２屈曲部に接続されている。前記第２延在部の長さは前記第１延在部の長さよりも長い。また、平面視において、前記第１屈曲部は、前記第１クロック線と重畳し、かつ、前記第２屈曲部は、前記第１クロック線の終端部と前記第２クロック線の終端部との間にある。

【図面の簡単な説明】

【0010】

【図1】一実施の形態である表示装置の一つの構成例を示す平面図である。

【図2】図１に示す表示装置の表示領域の一部分の拡大断面図である。

【図3】図１に示す表示装置における共通電極の配置の一例を示す平面図である。

【図4】図１に示す表示装置における画素を示す等価回路図である。

【図5】図１に示すドライバチップと基板との接続部分の拡大断面図である。

【図6】図１に示す走査信号線駆動回路の構成例を示す回路ブロック図である。

【図7】図３に示す複数の画素のそれぞれに付与される負荷の要因を模式的に示す回路図である。

【図8】図３に示す表示装置のうち、上辺側の回路構成の詳細を示す拡大平面図である。

【図9】図８のＡ部の拡大平面図である。

【図10】図８のＢ部の拡大平面図である。

【図11】図３に示す表示装置のうち、下辺側の回路構成の詳細を示す拡大平面図である。

【図12】図１１に示す表示領域とスイッチ回路の間の領域における画素のレイアウトの例を示す拡大平面図である。

【図13】図１１に示す複数の走査信号線のうちの一部および複数の映像信号線のうちの一部を抽出して示す拡大平面図である。

【図14】図１１に示す表示装置とスイッチ回路の間の領域において、ダミー画素の配置密度が高い領域と低い領域とを模式的に示す平面図である。

【図15】図８に示す表示装置と同じ部分において、走査信号線に電位を供給する配線のレイアウトの例を示す拡大平面図である。

【図16】図１に示すドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。

【図17】図１６に示す回路レイアウトのうち、検査用の端子および保護回路周辺の拡大平面図である。

【図18】図１７に示す検出端子および保護回路周辺の拡大断面図である。

【図19】図１７および図１８に示す保護回路の構成例を示す等価回路図である。

【図20】図１６に示すドライバチップ周辺における配線レイアウトを示す拡大平面図である。

【図21】図６に示す回路ブロックに対する変形例を示す回路ブロック図である。

【図22】図３に示す表示装置に対する検討例である表示装置の走査信号線駆動回路のレイアウト例を示す説明図である。

【図23】図３に示す表示装置に対する別の検討例である表示装置の走査信号線駆動回路のレイアウト例を示す説明図である。

【発明を実施するための形態】

【0011】

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。

【0012】

なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っても適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実施の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

【0013】

また本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0014】

さらに、実施の形態で用いる図面においては、構造物を区別するために付したハッチングを図面に応じて省略する場合もある。

【0015】

また、以下の実施の形態で説明する技術は、電気光学層が設けられた表示領域の複数の素子に、表示領域の周囲から信号を供給する機構を備える表示装置に広く適用可能である。電気光学層は、電気的な制御信号により駆動され、表示画像を形成する機能を有する素子を備えた層である。上記のような表示装置には、例えば、液晶表示装置、有機ＥＬ（Electro-Luminescence）表示装置、あるいはプラズマディスプレイ装置など、種々の表示装置が例示できる。以下の実施の形態では、表示装置の代表例として、液晶表示装置を取り上げて説明する。

【0016】

また、液晶表示装置は、表示機能層である液晶層の液晶分子の配向を変化させるための電界の印加方向により、大きくは以下の２通りに分類される。すなわち、第１の分類として、表示装置の厚さ方向（あるいは面外方向）に電界が印加される、所謂、縦電界モードがある。縦電界モードには、例えばＴＮ（Twisted Nematic）モードや、ＶＡ（Vertical Alignment）モードなどがある。また、第２の分類として、表示装置の平面方向（あるいは面内方向）に電界が印加される、所謂、横電界モードがある。横電界モードには、例えばＩＰＳ（In-Plane Switching）モードや、ＩＰＳモードの一つであるＦＦＳ（Fringe Field Switching）モードなどがある。以下で説明する技術は、縦電界モードおよび横電界モードのいずれにも適用できるが、以下で説明する実施の形態では、一例として、横電界モードの表示装置を取り上げて説明する。

【0017】

＜表示装置の構成＞
図１は、一実施の形態である表示装置の一つの構成例を示す平面図である。図２は、図１に示す表示装置の表示領域の一部分の拡大断面図である。図３は、図１に示す表示装置における回路レイアウトの一例を示す平面図である。図４は、図３に示す表示装置における画素を示す等価回路図である。図５は、図１に示すドライバチップと基板との接続部分の拡大断面図である。図６は、図１に示す走査信号線駆動回路の構成例を示す回路ブロック図である。なお、図１では、周辺領域ＳＡのうち、遮光層ＢＭと重畳する部分には表示領域ＤＡよりも濃い色のパターンを付して示している。また、図２では、基板ＳＵＢ１の厚さ方向における走査信号線ＧＬと映像信号線ＳＬとの位置関係の例を示すため、図２とは異なる断面に設けられた走査信号線ＧＬを一緒に示している。また、図３に示すスイッチ回路ＳＷＳには、多数の映像信号接続線ＳＣＬが接続されているが、図３では、多数のＳＣＬが配置されている領域にドットパターンを付している。

【0018】

図１に示すように、表示装置ＤＳＰ１は、表示パネルＰＮＬ１と、表示パネルＰＮＬ１に搭載されたドライバチップＤＲＣ１と、を有する。表示パネルＰＮＬ１は、画像が表示される表示面ＤＳ（図２参照）を有する。ドライバチップＤＲＣ１は、表示パネルＰＮＬ１の駆動を制御する制御回路を備えているＩＣ（Integrated Circuit）チップである。また、表示装置ＤＳＰ１は、表示パネルＰＮＬ１に接続された配線部材である配線板（配線部）ＦＷＢ１を有する。配線板ＦＷＢ１は、複数の配線が樹脂で覆われたフレキシブル配線板である。配線板ＦＷＢ１は、図１に矢印を付して模式的に示すように、表示パネルＰＮＬ１の端子部ＴＭ１に接続されている。端子部ＴＭ１には、表示パネルＰＮＬ１の外部の回路から、配線板ＦＷＢ１を介して駆動信号や映像信号などの電気信号の他、表示パネルＰＮＬ１を駆動するための電源電圧が供給される。

【0019】

また、表示パネルＰＮＬ１は、複数の画素（第１画素）ＰＸ（図３参照）が配列された表示領域ＤＡと、表示領域ＤＡの外側にある周辺領域ＳＡと、を備えている。表示領域ＤＡは、表示装置ＤＳＰ１に入力される信号に基づいて、表示面ＤＳ（図２参照）側から視認可能な画像が表示される領域である。周辺領域ＳＡは、平面視において、表示領域ＤＡの周囲を連続的に囲むように配置されている。平面視において、周辺領域ＳＡの内側の辺（端部）は、表示領域ＤＡの外縁部に接している。表示領域ＤＡには、複数の画素ＰＸが配列されている。例えば、図３に示すように、平面視において、互いに交差、好ましくは直交する２つの方向をＸ方向およびＹ方向とする。複数の画素ＰＸは、平面視において、表示領域ＤＡ内において、Ｘ方向およびＹ方向にマトリクス状に配列されている。なお、本願では、「平面視において」とは、表示パネルＰＮＬ１の表示面に垂直な方向から視た場合を意味する。

【0020】

また、周辺領域ＳＡは、外部から視認可能な画像が表示されない非表示領域であって、表示領域ＤＡの周囲を囲むように配置されている。周辺領域ＳＡは、非表示領域であって、周辺領域ＳＡの大部分は遮光層ＢＭと重畳している。

【0021】

また、図２に示すように、表示パネルＰＮＬ１は、基板ＳＵＢ１と、基板ＳＵＢ１と対向配置された基板ＳＵＢ２と、基板ＳＵＢ１と基板ＳＵＢ２との間に配置された電気光学層としての液晶層ＬＱと、を有する。言い換えれば、本実施の形態の表示装置ＤＳＰ１は、電気光学層としての液晶層ＬＱを備える液晶表示装置である。なお、本実施の形態において、基板ＳＵＢ１をアレイ基板と言い換えることができ、基板ＳＵＢ２を対向基板と言い換えることができる。

【0022】

図１に示すように、ドライバチップＤＲＣ１および端子部ＴＭ１は、表示パネルＰＮＬ１の周辺領域ＳＡのうち、遮光層ＢＭと重畳しない領域（露出領域）ＮＤＡ２にある。図１に示すＹ方向における一方側をＹ１側、他方側をＹ２側とした時に、領域ＮＤＡ２は、Ｙ方向において、表示領域ＤＡよりもＹ１側にある。表示パネルＰＮＬ１は、平面視における大部分において、図２に示すように、基板ＳＵＢ１と基板ＳＵＢ２とが対向している。しかし、図１に示す領域ＮＤＡ２は、基板ＳＵＢ２（図５参照）から露出している。図５に示す例では、遮光層ＢＭは、基板ＳＵＢ２に形成されており、領域ＮＤＡ２（図１参照）は遮光層ＢＭと重畳しない。なお、遮光層ＢＭは、周辺領域ＳＡの他、表示領域ＤＡ内にも配置されている。平面視において、表示領域ＤＡにある複数の画素ＰＸ（図３参照）のそれぞれの周囲を囲むように設けられている。

【0023】

また、ドライバチップＤＲＣ１は、周辺領域ＳＡ（詳しくは領域ＮＤＡ２）にある領域ＤＲＡに搭載されている。図５に示すように、基板ＳＵＢ１の領域ＤＲＡには、端子ＰＤ１および端子ＰＤ２が配置され、ドライバチップＤＲＣ１は、端子ＰＤ１および端子ＰＤ２に接続されている。端子ＰＤ１は、ドライバチップＤＲＣ１に形成された回路と、表示パネルＰＮＬ１（図１参照）上に形成された回路とを電気的に接続するインタフェースである。また、端子ＰＤ２は、ドライバチップＤＲＣ１と配線板ＦＷＢ１とを電気的に接続するインタフェースである。ドライバチップＤＲＣ１は、端子ＰＤ２および配線ＦＤＷを介して端子ＰＤ３に接続されている。また、端子ＰＤ３には配線板ＦＷＢ１の配線ＦＷが接続されている。また、図１に示すように、ドライバチップＤＲＣ１の少なくとも一部分（例えば長辺）は、Ｙ方向およびＸ方向のそれぞれに対して傾斜する方向Ｔ３に沿って延在している。

【0024】

図４に示すように、表示装置ＤＳＰ１は、映像信号線駆動回路ＳＤを有する。映像信号線駆動回路ＳＤは、画素ＰＸと電気的に接続され、映像信号線ＳＬを介して電気光学層である液晶層ＬＱを駆動する。本実施の形態の例では、映像信号線駆動回路ＳＤは、ドライバチップＤＲＣ１に形成されている。映像信号線駆動回路ＳＤは、映像信号線ＳＬを介して複数の画素ＰＸのそれぞれが備える画素電極（第１電極）ＰＥに映像信号Ｓｐｉｃを供給する。また、図６に示すように、ドライバチップＤＲＣ１は、制御配線ＧＷを介して駆動回路に制御信号を供給する制御回路（第１制御回路）ＣＴＣを有する。制御回路ＣＴＣは、端子ＰＤ１（図５参照）を介して駆動回路と電気的に接続されている。

【0025】

本実施の形態では、図５に示すように、ドライバチップＤＲＣ１が基板ＳＵＢ１上に搭載された例を取り上げて説明する。ただし、ドライバチップＤＲＣ１の位置や制御回路ＣＴＣの位置は、図１に示す領域ＤＲＡの他、種々の変形例がある。例えば、配線板ＦＷＢ１にドライバチップＤＲＣ１が搭載されていても良い。この場合、配線板ＦＷＢ１が端子ＰＤ１に接続される。これにより、ドライバチップＤＲＣ１を配線板ＦＷＢ１に搭載した場合でも、ドライバチップＤＲＣ１の制御回路ＣＴＣは、領域ＤＲＡの端子ＰＤ１を介して駆動回路と電気的に接続される。

【0026】

図３に示すように、表示装置ＤＳＰ１は、複数の映像信号線ＳＬと、複数の画素ＰＸを有する。表示領域ＤＡにおいて、基板ＳＵＢ１と基板ＳＵＢ２（図２参照）との間には、複数の画素ＰＸが配置されている。複数の画素ＰＸは、Ｘ方向およびＹ方向にマトリクス状に配列され、ｍ×ｎ個配置されている（ただし、ｍおよびｎは正の整数である）。複数の映像信号線ＳＬは、Ｙ方向にそれぞれ延在し、かつ、Ｘ方向に互いに間隔を空けて配列されている。複数の画素ＰＸのそれぞれは、Ｘ方向において、映像信号線ＳＬにより区画されている。このため、Ｘ方向沿って配列される画素ＰＸの数は、映像信号線ＳＬの数に対応している。図１に示す例では、ｍ本の映像信号線ＳＬが、映像信号線ＳＬ１、ＳＬ２およびＳＬｍの順で、Ｘ方向の一方の側であるＸ１から他方の側であるＸ２側に向かって配列されている。複数の映像信号線ＳＬの各々は、表示領域ＤＡの外側の周辺領域ＳＡに引き出されている。複数の映像信号線ＳＬの各々は、表示領域ＤＡ内の映像信号線ＳＬとドライバチップＤＲＣ１とを相互に接続する接続配線（引き出し配線とも呼ぶ）としての映像信号接続線ＳＣＬを介してドライバチップＤＲＣ１と電気的に接続されている。

【0027】

映像信号線ＳＬおよび映像信号接続線ＳＣＬは、映像信号を伝送する配線として機能する映像線であるが、映像信号線ＳＬと映像信号接続線ＳＣＬとは、以下のように区別することができる。すなわち、ドライバチップＤＲＣ１に接続され、複数の画素ＰＸに映像信号を供給する信号伝送経路である映像線のうち、表示領域ＤＡと重なる位置にある部分（配線部）を映像信号線ＳＬと呼ぶ。また、上記映像線のうち、表示領域ＤＡの外側にある部分（配線部）を映像信号接続線ＳＣＬと呼ぶ（または、引き出し配線とも呼ぶ）。複数の映像信号線ＳＬのそれぞれは、Ｙ方向に直線的に延びている。一方、映像信号接続線ＳＣＬは、映像信号線ＳＬとドライバチップＤＲＣ１とを接続する配線なので、図３に示すように、映像信号線ＳＬとドライバチップＤＲＣ１との間に屈曲部を有している。

【0028】

図３に示す例では、映像信号線ＳＬと映像信号接続線ＳＣＬとの間には、スイッチ回路（選択回路）ＳＷＳがある。スイッチ回路ＳＷＳは、例えば複数のトランジスタにより構成されるマルチプレクサ回路であって、各色用の映像信号線ＳＬを選択して入力された信号を出力する。スイッチ回路ＳＷＳは、例えば、赤色の信号、緑色の信号、あるいは青色の信号など、映像信号の種類を選択する選択スイッチとして動作する。言い換えれば、スイッチ回路ＳＷＳは、映像信号線ＳＬに供給される映像信号Ｓｐｉｃ（図４参照）の種類を選択する選択回路である。この場合、スイッチ回路ＳＷＳとドライバチップＤＲＣ１とを接続する映像信号接続線ＳＣＬの数は、映像信号線ＳＬの数より少ない。このように、スイッチ回路ＳＷＳを設けることで、映像信号接続線ＳＣＬの数を低減できれば、ドライバチップＤＲＣ１とスイッチ回路ＳＷＳとの間において、映像信号接続線ＳＣＬの数を低減できる。図３に示すようにスイッチ回路ＳＷＳが設けられている場合、映像信号線ＳＬと映像信号接続線ＳＣＬとは、以下のように区別することができる。すなわち、ドライバチップＤＲＣ１とスイッチ回路ＳＷＳとを接続する部分（配線部）を映像信号接続線ＳＣＬと呼ぶ。また、映像線のうち、表示領域ＤＡと重なる位置にある部分（配線部）からスイッチ回路ＳＷＳに接続される部分（配線部）までを映像信号線ＳＬと呼ぶ。

【0029】

また、図３に示すようにスイッチ回路ＳＷＳは、表示領域ＤＡのＹ１側の辺の形状に倣って屈曲している。詳細には、スイッチ回路ＳＷＳは、複数のトランジスタにより構成されているので、スイッチ回路ＳＷＳを構成する複数のトランジスタの配列ラインは、表示領域ＤＡのＹ１側の辺の形状に沿って屈曲している。このように、スイッチ回路ＳＷＳが表示領域ＤＡのＹ１側の辺に沿って屈曲していることにより、周辺領域ＳＡのうち、Ｙ１側の部分（図１に示す屈曲部ＢＥＮ３、ＢＥＮ４、および延在部ＥＸＴ４）の面積を低減できる。

【0030】

また、表示装置ＤＳＰ１は、複数の走査信号線ＧＬと、複数の走査信号線ＧＬに入力される走査信号Ｇｓｉ（図６参照）を出力する走査信号出力回路としての駆動回路と、を有する。駆動回路は、周辺領域ＳＡ（図１参照）において、基板ＳＵＢ１上に設けられている。ドライバチップＤＲＣ１は、制御配線ＧＷを介して駆動回路に接続されている。複数の走査信号線ＧＬは、Ｘ方向にそれぞれ延在し、かつ、Ｙ方向に互いに間隔を空けて配列されている。複数の画素ＰＸのそれぞれは、Ｙ方向において、走査信号線ＧＬにより区画されている。このため、Ｙ方向沿って配列される画素ＰＸの数は、走査信号線ＧＬの数に対応している。図３に示す例では、ｎ本の走査信号線ＧＬが、走査信号線ＧＬ１、ＧＬ２およびＧＬｎの順で、Ｙ方向の一方の側から他方の側に向かって配列されている。複数の走査信号線ＧＬの各々は、表示領域ＤＡの外側の周辺領域ＳＡに引き出され、駆動回路に接続されている。また、複数の走査信号線ＧＬは、複数の映像信号線ＳＬと互いに交差している。走査信号線ＧＬは、図４に示す画素スイッチ素子ＰＳＷとしてのトランジスタＴｒ１のゲート電極ＧＥを含んでいる。

【0031】

図３では、駆動回路ＧＤが設けられた領域を枠で囲んで模式的に示している。駆動回路は、複数種類の回路部分を含んでいる。例えば、図６に示すように、駆動回路ＧＤは、シフトレジスタ回路ＧＳＲと、シフトレジスタ回路ＧＳＲに接続され、制御信号に基づいて走査信号線ＧＬに供給する電位を選択するスイッチ回路（走査信号スイッチ回路）ＧＳＷと、を含んでいる。また、駆動回路ＧＤは、制御配線ＧＷを介してドライバチップＤＲＣ１と接続されている。ドライバチップＤＲＣ１は、制御配線ＧＷを介してクロック信号ＧＣＬやイネーブル信号ＥＮＢなどの制御信号を駆動回路ＧＤに供給する。

【0032】

図６に示す例では、クロック信号ＧＣＬは、クロック線ＧＷＣを介して駆動回路ＧＤの複数のシフトレジスタ回路ＧＳＲのそれぞれに伝送される。また、イネーブル信号ＥＮＢは、イネーブル線ＧＷＥを介して駆動回路ＧＤの複数のスイッチ回路ＧＳＷのそれぞれに伝送される。イネーブル線ＧＷＥは、走査信号Ｇｓｉとしての電位を走査信号線ＧＬに供給する電位供給線である。図６に示す例では、走査信号線ＧＬ１に走査信号Ｇｓｉ１が供給され、走査信号線ＧＬ２に走査信号Ｇｓｉ２が供給され、走査信号線ＧＬｎには、走査信号Ｇｓｉｎが供給されている。図６に模式的に示すように、複数の走査信号Ｇｓｉのそれぞれは、クロック信号ＧＣＬのタイミングに対応して電圧レベルが変化するパルス信号である。また、スタートパルス信号ＧＳＰは、スタートパルス線ＧＷＳを介して複数のシフトレジスタ回路ＧＳＲのうち、最初に駆動されるシフトレジスタ回路ＧＳＲに伝送される。

【0033】

また、図６に示す例では、シフトレジスタ回路ＧＳＲとスイッチ回路ＧＳＷとのセットが回路ブロックＧＤＢ１またはＧＤＢ２を構成し、回路ブロックＧＤＢ１およびＧＤＢ２のそれぞれは、走査信号線ＧＬに接続されている。図６では、判り易さのため、非ロスのシフトレジスタ回路ＧＳＲに一つのスイッチ回路ＧＳＷが接続され、スイッチ回路ＧＳＷのそれぞれに走査信号線ＧＬが接続されている。しかし、回路ブロックＧＤＢ１およびＧＤＢ２の回路構成には種々の変形例がある。例えば、一つのシフトレジスタ回路ＧＳＲに複数のスイッチ回路ＧＳＷが接続されている場合もある。

【0034】

また、駆動回路ＧＤとドライバチップＤＲＣ１との間には、バッファ回路ＧＢＵが接続されている。バッファ回路ＧＢＵは、駆動回路ＧＤを介して走査信号線ＧＬに供給する電位を中継する回路である。制御信号の伝送経路中にバッファ回路ＧＢＵが介在している場合、駆動回路ＧＤに供給されるゲート信号の波形がバッファ回路ＧＢＵにより修正される。図６に示すように、バッファ回路ＧＢＵと電源回路ＰＳＣとは、駆動回路ＧＤに電源電位を供給する電源配線ＰＬを介して接続されている。詳しくは、バッファ回路ＧＢＵと電源回路ＰＳＣとは、相対的に高い電位ＶＤＨが供給される配線ＰＬＨ、および電位ＶＤＨより低い電位が供給される配線ＰＬＬを介して接続されている。バッファ回路ＧＢＵでは、電位ＶＤＨや電位ＶＤＬを利用して、イネーブル信号ＥＮＢなどの制御信号の波形を補正して、駆動回路ＧＤに出力する。図６に示す電源回路ＰＳＣは、例えば、配線板ＦＷＢ１に形成されている。また、変形例としては、電源回路ＰＳＣは、表示装置ＤＳＰ１の外部に形成され、配線板ＦＷＢ１を介してバッファ回路ＧＢＵと接続されていても良い。

【0035】

また、図３に示す例では、Ｘ方向において、一方の側であるＸ１側、および他方の側であるＸ２側の両方に駆動回路ＧＤが配置されている。詳しくは、Ｘ方向において、Ｘ１側には、駆動回路（走査信号線駆動回路、第１駆動回路）ＧＤ１があり、Ｘ２側には、駆動回路（走査信号線駆動回路、第２駆動回路）ＧＤ２がある。また、Ｘ方向において、表示領域ＤＡは、駆動回路ＧＤ１と駆動回路ＧＤ２との間にある。図３に示すように、走査信号線ＧＬの両端に駆動回路ＧＤが接続された状態での駆動方式を、走査信号線ＧＬの両側駆動方式と呼ぶ。ただし、駆動回路ＧＤのレイアウトには種々の変形例がある。例えば、図３に示すＸ方向において、Ｘ１側およびＸ２側のうちの、いずれか一方に駆動回路ＧＤが配置されていても良い。走査信号線ＧＬの一方の端部に駆動回路ＧＤが接続され、他方の端部には駆動回路ＧＤが接続されていない状態での駆動方式を、走査信号線ＧＬの片側駆動方式と呼ぶ。また、例えば、ドライバチップＤＲＣ１と駆動回路ＧＤとの間に、バッファ回路ＧＢＵ（図６参照）が接続されていなくても良い。

【0036】

また、図２に示すように、表示装置ＤＳＰ１は、共通電極（第２電極）ＣＥを有する。また、図４に示すように、表示装置ＤＳＰ１は、表示装置ＤＳＰ１が画像を表示する際に、共通電極ＣＥを駆動する共通電極駆動回路（共通電位回路とも呼ぶ）ＣＤを有する。共通電極ＣＥにはコモン線ＣＭＬを介して共通電極駆動回路ＣＤと電気的に接続されている。図４に示す例では、共通電極駆動回路ＣＤは、配線板ＦＷＢ１に形成されている。共通電極ＣＥは、複数の画素のそれぞれに対して共通の電位が供給される電極である。このため、表示領域ＤＡと重畳するように一つの共通電極ＣＥが設けられていれば良い。ただし、複数に分割された共通電極ＣＥが、表示領域ＤＡと重畳するように設けられていても良い。

【0037】

なお、共通電極駆動回路ＣＤが形成される位置は、図３に示す態様の他、種々の変形例がある。例えば、共通電極駆動回路ＣＤがドライバチップＤＲＣ１に形成されていても良い。また例えば、共通電極駆動回路ＣＤが図１に示す基板ＳＵＢ１上に配置されている形態も、共通電極駆動回路ＣＤが周辺領域ＳＡに形成されている実施態様に含まれる。また例えば、共通電極駆動回路ＣＤが表示装置ＤＳＰ１の外部に形成され、配線板ＦＷＢ１に接続されていても良い。

【0038】

図４に示すように、画素ＰＸは、画素スイッチ素子ＰＳＷと、画素電極ＰＥと、を有する。また、本実施の形態の例では、複数の画素ＰＸは、共通電極ＣＥを、共有する。画素スイッチ素子ＰＳＷは、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）であるトランジスタＴｒ１を含む。画素スイッチ素子ＰＳＷは、走査信号線ＧＬおよび映像信号線ＳＬと電気的に接続されている。詳しくは、画素スイッチ素子ＰＳＷであるトランジスタＴｒ１のソース電極ＳＥは映像信号線ＳＬに接続され、ドレイン電極ＤＥは画素電極ＰＥに接続されている。また、トランジスタＴｒ１のゲート電極ＧＥは、走査信号線ＧＬに含まれている。駆動回路（図３参照）は、ゲート電極ＧＥに電位（図６に示す走査信号Ｇｓｉ）を供給し、画素スイッチ素子ＰＳＷをオンオフ動作させることにより、画素電極ＰＥに対する映像信号Ｓｐｉｃの供給状態を制御する。言い換えれば、トランジスタＴｒ１は、画素電極ＰＥへの電位供給を制御する画素スイッチ素子ＰＳＷとして機能する。

【0039】

画素スイッチ素子ＰＳＷは、トップゲート型ＴＦＴおよびボトムゲート型ＴＦＴのいずれであってもよい。また、画素スイッチ素子ＰＳＷの半導体層の材料は、例えば、多結晶シリコン（ポリシリコン）であるが、酸化物半導体やアモルファスシリコンでも良い。

【0040】

画素電極ＰＥは、絶縁膜１４（図２参照）を介して共通電極ＣＥと対向している。共通電極ＣＥ、絶縁膜１４および画素電極ＰＥは、保持容量ＣＳを形成している。映像信号に基づいて表示画像を形成する表示動作期間において、画素電極ＰＥと共通電極ＣＥとの間には各電極に印加される駆動信号に基づいて電界が形成される。そして、電気光学層である液晶層ＬＱを構成する液晶分子は、画素電極ＰＥと共通電極ＣＥとの間に形成される電界により駆動される。例えば、本実施の形態のように、横電界モードを利用する表示装置ＤＳＰ１では、図２に示すように、基板ＳＵＢ１に画素電極ＰＥおよび共通電極ＣＥが設けられている。液晶層ＬＱを構成する液晶分子は、画素電極ＰＥと共通電極ＣＥとの間に形成される電界（例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界）を利用して回転される。

【0041】

つまり、表示動作期間において、画素電極ＰＥおよび共通電極ＣＥのそれぞれは、電気光学層である液晶層ＬＱを駆動する駆動電極として動作する。言い換えれば、複数の画素電極ＰＥのそれぞれは、電気光学層を駆動する第１電極である。また、共通電極ＣＥのそれぞれは、電気光学層を駆動する第２電極である。

【0042】

図２に示すように、基板ＳＵＢ１と基板ＳＵＢ２とは互いに離間した状態で貼り合わされている。液晶層ＬＱは、基板ＳＵＢ１と基板ＳＵＢ２との間に封入されている。基板ＳＵＢ１は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板１０を有する。また、基板ＳＵＢ１は、絶縁基板１０の基板ＳＵＢ２に対向する側に、複数の導体パターンを有する。複数の導体パターンには、複数の走査信号線ＧＬ、複数の映像信号線ＳＬ、複数のコモン線ＣＭＬ、複数の共通電極ＣＥ、および複数の画素電極ＰＥが含まれる。また、複数の導体パターンのそれぞれの間には絶縁膜が介在している。隣り合う導体パターンの間に配置され、導体パターンを互いに絶縁する絶縁膜には、絶縁膜１１、絶縁膜１２、絶縁膜１３、絶縁膜１４、および配向膜ＡＬ１が含まれる。なお、図２では、走査信号線ＧＬ、共通電極ＣＥ、およびコモン線ＣＭＬについては、それぞれ一個ずつ示している。

【0043】

上記した複数の導体パターンのそれぞれは、積層された複数の配線層に形成されている。図２に示す例では、共通電極ＣＥ、および画素電極ＰＥはそれぞれ異なる層に形成され、共通電極ＣＥが形成された層の下層に三層の配線層が設けられている。絶縁基板１０上に形成された三層の配線層のうち、最も絶縁基板１０側に設けられた第１層目の配線層ＷＬ１には、主に走査信号線ＧＬが形成されている。配線層ＷＬ１に形成された導体パターンは、例えばクロム（Ｃｒ）、チタン（Ｔｉ）、もしくはモリブデン（Ｍｏ）等の金属またはそれらの合金からなる。

【0044】

絶縁膜１１は、配線層ＷＬ１および絶縁基板１０の上に形成されている。絶縁膜１１は、例えば窒化シリコンまたは酸化シリコン等からなる透明な絶縁膜である。なお、絶縁基板１０と絶縁膜１１との間には、走査信号線ＧＬの他に、画素スイッチ素子のゲート電極や半導体層などが形成されている。

【0045】

絶縁膜１１上には、第２層目の配線層ＷＬ２が形成されている。配線層ＷＬ２には、主に映像信号線ＳＬが形成されている。配線層（第２配線層）ＷＬ２は、配線層（第１配線層）ＷＬ１よりも抵抗率が低い材料で形成されている。配線層ＷＬ２に形成された導体パターンは、例えばアルミニウム（Ａｌ）をモリブデン（Ｍｏ）やチタン（Ｔｉ）等で挟んだ多層構造の金属膜からなる。配線層ＷＬ２の配線材料は配線層ＷＬ１の配線材料よりも比抵抗が低いと好ましい。また、画素スイッチ素子のソース電極やドレイン電極なども絶縁膜１１の上に形成されている。図２に示す例では、映像信号線ＳＬは、Ｙ方向に延在する。絶縁膜１２は、映像信号線ＳＬおよび絶縁膜１１の各々の上に形成されている。

【0046】

また、図２に示す例では、絶縁膜１２上には、第３層目の配線層ＷＬ３が形成されている。配線層ＷＬ３には、主にコモン線ＣＭＬが形成されている。配線層ＷＬ３に形成された導体パターンは、配線層ＷＬ２と同様に、例えばアルミニウム（Ａｌ）をモリブデン（Ｍｏ）やチタン（Ｔｉ）等で挟んだ多層構造の金属膜からなる。図２に示す例では、コモン線ＣＭＬは、Ｙ方向に延在する。絶縁膜１３は、コモン線ＣＭＬおよび絶縁膜１２の各々の上に形成されている。絶縁膜１３は、なお、図２では、走査信号線ＧＬ、映像信号線ＳＬやコモン線ＣＭＬなどの配線が三層の配線層に配置された例を示している。しかし、配線層の層数は上記には限定されず、種々の変形例がある。例えば、図２に示す配線層ＷＬ３が設けられていなくても良い。この場合、コモン線ＣＭＬは例えば、共通電極ＣＥが形成される層と同層に形成されていても良い。

【0047】

図２では、図１に示す表示領域ＤＡの拡大断面を示しているが、図２に示す配線層ＷＬ１、ＷＬ２およびＷＬ３のそれぞれは、図１に示す周辺領域ＳＡにも配置されている。図３に示す映像信号接続線ＳＣＬ、制御配線ＧＷや、電源配線ＰＬは、配線層ＷＬ１、ＷＬ２およびＷＬ３のうちの一つまたは複数の配線層に形成されている。また、図３に示すスイッチ回路ＳＷＳなど、周辺領域ＳＡに配置された複数の回路のそれぞれは、配線層ＷＬ１、ＷＬ２およびＷＬ３のうちの一つまたは複数の配線層に形成されている。

【0048】

図２に示すように、共通電極ＣＥは、絶縁膜１３上に形成されている。共通電極ＣＥは、ＩＴＯ（Indium tin oxide）またはＩＺＯ（Indium Zinc Oxide）などの透明な導電材料が好ましい。なお、表示装置が、縦電界モードとしてのＴＮモードまたはＶＡモード等の表示装置である場合、共通電極ＣＥは、基板ＳＵＢ２に形成されていてもよい。また、図２に示す断面では、共通電極ＣＥとコモン線ＣＭＬとの間に絶縁膜１３が介在している。ただし、図３に示すように、コモン線ＣＭＬの一部分と共通電極ＣＥの一部分は電気的に接続されている。また、外光の反射を利用する反射型表示装置であれば、共通電極ＣＥは金属材料であってもよい。

【0049】

絶縁膜１４は、絶縁膜１３および共通電極ＣＥの上に形成されている。画素電極ＰＥは、絶縁膜１４上に形成されている。平面視において、各画素電極ＰＥは、互いに隣り合う２つの映像信号線ＳＬの間に位置し、共通電極ＣＥと対向する位置に配置されている。画素電極ＰＥは、例えば、ＩＴＯまたはＩＺＯなどの透明な導電材料または金属材料が好ましい。配向膜ＡＬ１は、画素電極ＰＥおよび絶縁膜１４を覆っている。

【0050】

一方、基板ＳＵＢ２は、ガラス基板や樹脂基板などの光透過性を備える絶縁基板２０を有する。また、基板ＳＵＢ２は、絶縁基板２０の基板ＳＵＢ１に対向する側に、遮光膜である遮光層ＢＭと、カラーフィルタＣＦＲ、ＣＦＧおよびＣＦＢと、オーバーコート層ＯＣＬと、配向膜ＡＬ２と、導電膜ＣＤＦを有する。

【0051】

導電膜ＣＤＦは、絶縁基板２０が有する平面のうち、液晶層ＬＱと対向する面の反対側の面に配置されている。導電膜ＣＤＦは、例えば、ＩＴＯまたはＩＺＯなどの透明な導電材料からなる。導電膜ＣＤＦは、外部からの電磁波の影響が液晶層ＬＱなどに及ぶことを抑制するシールド層として機能する。また、液晶層ＬＱを駆動する方式が、ＴＮモードや、ＶＡモードなどの縦電解モードの場合、基板ＳＵＢ２に電極が設けられ、この電極がシールド層としても機能するので、導電膜ＣＤＦは省略できる。

【0052】

表示装置ＤＳＰ１は、光学素子ＯＤ１と、光学素子ＯＤ２と、を有する。光学素子ＯＤ１は、絶縁基板１０とバックライトユニットＢＬとの間に配置されている。光学素子ＯＤ２は、絶縁基板２０の上方、すなわち絶縁基板２０を挟んで基板ＳＵＢ１と反対側に配置されている。光学素子ＯＤ１および光学素子ＯＤ２は、それぞれ少なくとも偏光板を含んでおり、必要に応じて位相差板を含んでいてもよい。

【0053】

＜表示装置の平面形状と回路レイアウト＞
次に本実施の形態の表示装置の平面形状と、回路レイアウトの関係について説明する。図７は、図３に示す複数の画素のそれぞれに付与される負荷の要因を模式的に示す回路図である。また、図８は、図３に示す表示装置のうち、上辺側の回路構成の詳細を示す拡大平面図である。また、図２２および図２３は、図３に示す表示装置に対する検討例である表示装置の走査信号線駆動回路のレイアウト例を示す説明図である。

【0054】

なお、図７において、共通電極ＣＥは、複数の画素ＰＥに跨って配置されていることを明示的に示すため、シート状の共通電極ＣＥを図示している。また、図８では、駆動回路ＧＤ１、ＧＤ２の回路レイアウトの見易さのため、図６に示す複数の制御配線ＧＷのうち、クロック信号を伝送するクロック線ＧＷＣを代表的に示している。同様の理由から、図８では、図６に示す駆動回路ＧＤが備える回路ブロックＧＤＢ１およびＧＤＢ２を示している。複数の回路ブロックＧＤＢ１およびＧＤＢ２のそれぞれには、少なくとも１本以上の走査信号線ＧＬが接続されているが、図８では、見易さのため、Ｙ方向において最もＹ２側に配列される走査信号線ＧＬ１を一点鎖線で示し、他の走査信号線ＧＬは図示を省略している。

【0055】

図１に示すように本実施の形態の表示装置ＤＳＰ１は、表示領域ＤＡの平面形状、および周辺領域ＳＡの形状がそれぞれ「異形」になっている。図１に示す例では、表示装置ＤＳＰ１は、自動車の後方確認用のミラー（rearview mirror）と兼用され、表示領域ＤＡの平面形状、および周辺領域ＳＡの外形形状は、それぞれ台形である。また、平面視において、表示領域ＤＡの周囲に配置されている遮光層ＢＭの形状は、以下の通りである。すなわち、遮光層ＢＭは、Ｙ方向に沿ってそれぞれ延びる延在部（第１延在部）ＥＸＴ１および延在部（第２延在部）ＥＸＴ２と、を有する。また、遮光層ＢＭは、延在部ＥＸＴ１と延在部ＥＸＴ２との間にある屈曲部（第１屈曲部）ＢＥＮ１および屈曲部（第２屈曲部）ＢＥＮ２とを有する。また、延在部ＥＸＴ１は屈曲部ＢＥＮ１に接続され、延在部ＥＸＴ２は屈曲部ＢＥＮ２に接続されている。また、延在部ＥＸＴ２の長さは延在部ＥＸＴ１の長さよりも長い。また、図１に示す例では、遮光層ＢＭは、屈曲部ＢＥＮ１と屈曲部ＢＥＮ２との間に延在部（第３延在部）ＥＸＴ３を有し、延在部ＥＸＴ３は、Ｙ方向およびＸ方向のそれぞれに対して傾斜する方向Ｔ１に沿って延在する辺（内端辺）を有している。なお、Ｙ方向に対して傾斜する方向とは、Ｙ方向に対して、直角および平行以外の角度を成す方向である。同様に、Ｘ方向に対して傾斜する方向とは、Ｘ方向に対して、直角および平行以外の角度を成す方向である。

【0056】

なお、屈曲部とは、延在方向が変化する部分の事を意味する。屈曲部には、図１に示すように曲線的に曲がっている部分の他、折れ曲がってる部分も含まれる。また、曲線的に曲がっている場合には、曲線部分による延在方向の変化量（角度）／曲線部分の全長を曲率として定義することができる。

【0057】

また、図１に示す例では、遮光層ＢＭは、延在部ＥＸＴ１を介して屈曲部ＢＥＮ１の反対側に屈曲部（第３屈曲部）ＢＥＮ３を有する。また、遮光層ＢＭは、延在部ＥＸＴ２を介して屈曲部ＢＥＮ２の反対側に屈曲部（第４屈曲部）ＢＥＮ４を有する。また、遮光層ＢＭは、屈曲部ＢＥＮ３と屈曲部ＢＥＮ４との間に延在部（第４延在部）ＥＸＴ４を有し、延在部ＥＸＴ４は、Ｙ方向およびＸ方向のそれぞれに対して傾斜する方向Ｔ２に沿って延在する辺（内端辺）を有している。本実施の形態の例では、表示領域ＤＡは台形を成すので、方向Ｔ１と方向Ｔ２は互いに平行ではない。また、図１に示す例では、方向Ｔ２と方向Ｔ３とは、互いに平行である。この「方向Ｔ２と方向Ｔ３とが互いに平行である」という表現には、厳密に両者が平行である場合の他、加工精度などの影響により厳密には平行ではないが、実質的に平行とみなせるものも含む。なお、図１では、Ｙ方向におけるＹ２側にある屈曲部ＢＥＮ１および屈曲部ＢＥＮ２と区別するため、屈曲部ＢＥＮ３を第３屈曲部と記載し、屈曲部ＢＥＮ４を第４屈曲部として記載した。ただし、後述する図１１に示すように、Ｙ１側の部分に着目すれば、屈曲部ＢＥＮ３を第１屈曲部と読み替え、屈曲部ＢＥＮ４を第２屈曲部と読み替えることもできる。同様に、延在部ＥＸＴ４については、第４延在部と記載したが、第３延在部と読み替えることもできる。

【0058】

ここで、表示装置ＤＳＰ１に表示される画像の品質を向上させる観点からは、表示領域ＤＡに配列される複数の画素ＰＸのそれぞれに付与される負荷の値（例えば寄生容量や配線抵抗などに起因するインピーダンス値）を表示領域ＤＡと重畳する平面内において均一化することが好ましい。表示領域ＤＡ内において、画素ＰＸに対する負荷の値の面内分布が不均一になれば、表示ムラなど、画質低下の原因になる。

【0059】

複数の画素ＰＸのそれぞれに付与される負荷要因には、図７に示す寄生容量Ｃ１〜寄生容量Ｃ５、および走査信号線ＧＬの配線抵抗や映像信号線ＳＬの配線抵抗が含まれる。寄生容量Ｃ１は、走査信号線ＧＬと映像信号線ＳＬとの間の寄生容量である。寄生容量Ｃ２は、トランジスタＴｒ１のソース電極およびドレイン電極と、映像信号線ＳＬとの間の寄生容量である。寄生容量Ｃ３は、トランジスタＴｒ１のソース電極およびドレイン電極と、走査信号線ＧＬとの間の寄生容量である。また、寄生容量Ｃ４は、走査信号線ＧＬと共通電極ＣＥとの間の寄生容量である。寄生容量Ｃ５は、映像信号線ＳＬと共通電極ＣＥとの間の寄生容量である。

【0060】

また、本実施の形態では、一本の走査信号線ＧＬに複数の画素ＰＸが接続されている。また、一本の映像信号線ＳＬに複数の画素ＰＸが接続されている。このため、複数の走査信号線ＧＬのそれぞれに接続される画素ＰＸの数が多くなると、画素ＰＸに付与される負荷の値が大きくなる。同様に、複数の映像信号線ＳＬのそれぞれに接続される画素ＰＸの数が多くなると、画素ＰＸに付与される負荷の値が大きくなる。言い換えれば、複数の画素ＰＸに付与される負荷要因には、複数の走査信号線ＧＬのそれぞれに接続される画素ＰＸの数が含まれる。また、複数の画素ＰＸに付与される負荷要因には、複数の映像信号線ＳＬのそれぞれに接続される画素ＰＸの数が含まれる。

【0061】

また、本実施の形態では、走査信号線ＧＬの両端に駆動回路が接続されている。言い換えれば、複数の走査信号線ＧＬのそれぞれは、両側駆動方式により駆動されている。このように、両側駆動方式により複数の走査信号線ＧＬを駆動する場合、複数の走査信号線ＧＬのうちの一部に、片側駆動方式で駆動されるものが含まれると、複数の走査信号線ＧＬに付与される負荷の面内分布が不均一になる原因になる。つまり、画質向上の観点からは、全ての走査信号線ＧＬが両側駆動方式で駆動されることが好ましい。

【0062】

仮に、表示領域ＤＡの平面形状が正方形や長方形であれば、複数の走査信号線ＧＬの長さを揃えること、および複数の映像信号線ＳＬの長さを揃えること、は容易である。このため、表示領域ＤＡと重畳するように配列された複数の画素ＰＸのそれぞれに付与される負荷の値をほぼ一定にすることは比較的容易である。

【0063】

ところが、本実施の形態のように、異形の表示領域ＤＡを有する表示装置ＤＳＰ１の場合、複数の画素ＰＸのそれぞれに付与される負荷の値の面内分布が不均一になり易い。例えば、図２２に示す表示装置ＤＳＰｈ１のように、屈曲部ＢＥＮ１と屈曲部ＢＥＮ２との間に重畳するように駆動回路が配置されていない場合、表示領域ＤＡの内の一部分で片側駆動方式が適用される。また例えば、図２３に示す表示装置ＤＳＰｈ２のように、駆動回路ＧＤ１の延在距離と駆動回路ＧＤ２の延在距離とを等しくした場合、表示装置ＤＳＰｈ２の外形形状（平面形状）が長方形になる。この場合、さらに表示装置ＤＳＰｈ２は大型化する。

【0064】

本実施の形態の表示装置ＤＳＰ１の場合、図３に示すように、駆動回路ＧＤ１は、屈曲部ＢＥＮ１（図１参照）と重畳する領域を跨いで、屈曲部ＢＥＮ２（図２参照）の近傍まで延びている。言い換えれば、平面視において、屈曲部ＢＥＮ２は駆動回路ＧＤ１の終端部と駆動回路ＧＤ２の終端部との間にある。これにより、複数の走査信号線ＧＬのうち、Ｙ方向において最もＹ２側に配列されている走査信号線ＧＬ１の両端に駆動回路ＧＤが接続される。言い換えれば、走査信号線ＧＬ１を含む複数の走査信号線ＧＬのそれぞれは、両側駆動方式で駆動される。これにより、複数の走査信号線ＧＬのうちの一部が片側駆動方式で駆動されることにより起因する画質の低下を抑制できる。

【0065】

上記したように、図３では、駆動回路ＧＤが設けられた領域を枠で囲んで模式的に示しているが、駆動回路ＧＤは、複数種類の回路を含んでいる。上記した構成は、図８に示すクロック線ＧＷＣ１、ＧＷＣ２を用いて以下のようの表現することもできる。すなわち、表示装置ＤＳＰ１は、制御回路ＣＴＣと駆動回路ＧＤ１とを接続し、クロック信号（第１クロック信号）ＧＣＬ１（図６参照）が供給されるクロック線（第１クロック線）ＧＷＣ１と、制御回路ＣＴＣと駆動回路ＧＤ１とを接続し、クロック信号（第２クロック信号）ＧＣＬ２（図６参照）が供給されるクロック線（第２クロック線）ＧＷＣ２と、を備えている。また、平面視において、屈曲部ＢＥＮ１は、クロック線ＧＷＣ１と重畳しており、かつ、屈曲部ＢＥＮ２は、クロック線ＧＷＣ１の終端部とクロック線ＧＷＣ２の終端部との間にある。図８に示すように、クロック線ＧＷＣ１の終端部は、屈曲部ＢＥＮ１と屈曲部ＢＥＮ２との間にある。図８に示す例では、クロック線ＧＷＣ２の終端部は屈曲部ＢＥＮ２と重畳し、かつ、クロック線ＧＷＣ１の終端部は、屈曲部ＢＥＮ２と重畳していない。

【0066】

また、上記したように、負荷の面内分布を均一化させる観点からは、複数の走査信号線ＧＬのそれぞれに接続される画素ＰＸ（図７参照）の数を揃えることが好ましい。しかし、図３に示すように、異形の表示領域ＤＡを有する表示装置ＤＳＰ１の場合、走査信号線ＧＬの延在方向であるＸ方向における表示領域ＤＡの長さが一定値ではないため、走査信号線ＧＬ毎に対応する画素ＰＸの数が異なる。例えば、図８に示す例では、表示領域ＤＡのうち、延在部ＥＸＴ３と屈曲部ＢＥＮ２に挟まれた部分のＸ方向の長さは、延在部ＥＸＴ１と延在部ＥＸＴ２に挟まれた部分のＸ方向の長さより短い。このため、Ｘ方向の長さが相対的に短い部分に配置されている画素ＰＸの数は少ない。

【0067】

そこで、周辺領域ＳＡ（図１参照）の一部にダミー画素（第２画素）ＰＸｄ（図９参照）が設けられ、相対的に対応する画素ＰＸの数が少ない走査信号線ＧＬには、ダミー画素ＰＸｄが接続されていることが好ましい。これにより、複数の走査信号線ＧＬのそれぞれに接続される画素ＰＸの数に起因する負荷のバラつきを低減することができる。ダミー画素ＰＸｄは周辺領域ＳＡ（図１参照）にあり、遮光層ＢＭ（図１参照）と重畳している点で画素ＰＸとは異なっているが、その他の点は表示領域ＤＡにある画素ＰＸと同様である。ダミー画素ＰＸｄは、少なくともトランジスタＴｒ２を備え、走査信号線ＧＬの一部は、トランジスタＴｒ２のゲート電極ＧＥを構成する。トランジスタＴｒ２は、図４に示すトランジスタＴｒ１と同様の構造を有する半導体素子である。また、図９では映像信号線ＳＬの図示を省略しているが、後述する図１２に示すように、映像信号線ＳＬがダミー画素ＰＸｄに接続されていても良い。なお、図９に示すように、例えば、画素ＰＸの一部分（例えば図２に示す画素電極ＰＥの一部分）が遮光層ＢＭと重畳しており、他の部分は遮光層ＢＭと重畳していない場合、その画素ＰＸは、ダミーではない画素ＰＸとして取り扱う。ただし、一部分が遮光層ＢＭと重畳している画素ＰＸの構成が、図４を用いて説明した構成と比較して不足している場合、その画素ＰＸはダミー画素ＰＸｄとして取り扱う。また、例えば、画素ＰＸの大部分が遮光層ＢＭと重畳している場合など、当該画素ＰＸが表示画像の形成に直接的には寄与しない場合には、当該画素ＰＸはダミー画素ＰＸｄとして取り扱う。

【0068】

ダミー画素ＰＸｄを利用して、複数の走査信号線ＧＬのそれぞれに接続される画素ＰＸの数に起因する負荷のバラつきを低減する構成は、以下のように表現できる。図９は、図８のＡ部の拡大平面図である。また、図１０は、図８のＢ部の拡大平面図である。駆動回路ＧＤ１は、クロック線ＧＷＣ１を介して接続された回路ブロック（第１Ａ回路ブロック）ＧＢＡ１（図１０参照）および回路ブロック（第１Ｂ回路ブロック）ＧＢＢ１（図９参照）を有している。回路ブロックＧＢＡ１は、遮光層ＢＭの延在部ＥＸＴ１と重畳し、回路ブロックＧＢＢ１は、延在部ＥＸＴ３と重畳する。この場合、図９に示す回路ブロックＧＢＢ１に接続された走査信号線ＧＬＢに接続されている画素ＰＸの数は、図１０に示す回路ブロックＧＢＡ１に接続されている走査信号線ＧＬＡに対応する画素ＰＸの数より少ない。一方、回路ブロックＧＢＢ１に接続された走査信号線ＧＬＢに接続されたダミー画素ＰＸｄの数は、回路ブロックＧＢＡ１に接続された走査信号線ＧＬＡに接続されたダミー画素ＰＸｄの数より多い。このため、各走査信号線ＧＬのそれぞれに接続されている画素ＰＸとダミー画素ＰＸｄの総数の差を低減することができる。

【0069】

なお、図１０に示す例では、走査信号線ＧＬＡには、ダミー画素ＰＸｄ（図９参照）が接続されていない。言い換えれば、走査信号線ＧＬＡには、ゼロ個のダミー画素ＰＸｄが接続されている。「走査信号線ＧＬＢに接続されたダミー画素ＰＸｄの数は、走査信号線ＧＬＡに接続されたダミー画素ＰＸｄの数より多い」という表現には、図１０に示すように走査信号線ＧＬＡにダミー画素ＰＸｄ（図９参照）が接続されていない場合も含む。また、変形例として、走査信号線ＧＬＡに相対的に少ない個数のダミー画素ＰＸｄが接続されている場合もある。本願において、「Ａの個数がＢの個数よりも多い」あるいは、「Ａの個数がＢの個数よりも少ない」と記載した時には、上記と同様に一方の個数がゼロ個である場合も含む。

【0070】

上記の通り、台形の平面形状を持つ表示装置ＤＳＰ１の一方の斜辺、すなわち、図８に示す延在部ＥＸＴ３に沿った辺では、その斜辺に沿って駆動回路ＧＤ１を配置することができる。これにより、駆動回路ＧＤ１の終端部および駆動回路ＧＤ２の終端部、言い換えればクロック線ＧＷＣ１の終端部およびクロック線ＧＷＣ２の終端部まで、走査信号線ＧＬの両側駆動方式を適用することができる。一方、台形の平面形状を持つ表示装置ＤＳＰ１の他方の斜辺、すなわち、延在部ＥＸＴ４（図１参照）に沿った辺には、スイッチ回路ＳＷＳが配置され、複数の映像信号線ＳＬが表示領域ＤＡに向かって延びている。このため、延在部ＥＸＴ４に沿って駆動回路ＧＤ１または駆動回路ＧＤ２を配置することが難しい。つまり、駆動回路ＧＤ１および駆動回路ＧＤ２は、図３に示すＹ方向におけるＹ１側の辺とＹ２側の辺とでは、互いに異なる回路レイアウトが適用されている。

【0071】

図１１は、図３に示す表示装置のうち、下辺側の回路構成の詳細を示す拡大平面図である。また、図１２は、図１１に示す表示領域とスイッチ回路の間の領域における画素のレイアウトの例を示す拡大平面図である。図１１に示すように、表示装置ＤＳＰ１は、表示領域ＤＡと制御回路ＣＴＣ（図６参照）が形成されたドライバチップＤＲＣ１との間にスイッチ回路（選択回路）ＳＷＳを備えている。また、平面視において、スイッチ回路ＳＷＳと表示領域ＤＡとの間に駆動回路ＧＤ１および駆動回路ＧＤ２がない。スイッチ回路ＳＷＳと表示領域ＤＡとの間に駆動回路ＧＤ１、ＧＤ２が配置されている場合、駆動回路ＧＤ１、ＧＤ２の位置によっては、複数の映像信号線ＳＬのうちの一部を屈曲させる必要が生じる。映像信号線ＳＬの総数は、走査信号線ＧＬの総数よりも多い。この場合、映像信号線ＳＬの一部分を屈曲させた場合、屈曲させた部分周辺での配線レイアウトが煩雑になる。このため、複数の映像信号線ＳＬのそれぞれは屈曲せず、直線的に延びていることが好ましい。図１１に示すように、本実施の形態の場合、スイッチ回路ＳＷＳと表示領域ＤＡとの間に駆動回路ＧＤ１、ＧＤ２が配置されていないので、複数の映像信号線ＳＬのそれぞれは、途中に屈曲部を持たず、Ｙ方向に沿って直線的に延びている。

【0072】

ただし、駆動回路ＧＤ１、ＧＤ２を構成する回路ブロックＧＤＢ１、ＧＤＢ２の数によっては、スイッチ回路ＳＷＳと表示領域ＤＡとの間に複数の回路ブロックＧＤＢ１のうちの一部が配置される場合もある。以下、その態様について説明する。

【0073】

複数の走査信号線ＧＬのそれぞれについて両側駆動方式を適用する場合、回路ブロックＧＤＢ１の数と、回路ブロックＧＤＢ２の数は等しい。しかし、延在部ＥＸＴ１と延在部ＥＸＴ２とは上記したように長さが異なるため、回路ブロックＧＤＢ１、ＧＤＢ２の配置スペースが異なる。すなわち、上記したようにＹ方向において、延在部ＥＸＴ２は延在部ＥＸＴ１より長い。この場合、延在部ＥＸＴ２と重畳する領域において、複数の回路ブロックＧＤＢ２を配置するためのスペースを広く確保できる。このため、複数の回路ブロックＧＤＢ２は、Ｙ方向に沿って直線的に配列されている。言い換えれば、複数の回路ブロックＧＤＢ２は、スイッチ回路ＳＷＳと表示領域ＤＡとの間を避けて配置し易い。

【0074】

しかし、Ｙ方向において、延在部ＥＸＴ１は延在部ＥＸＴ２より短い。延在部ＥＸＴ１と重畳する領域は、複数の回路ブロックＧＤＢ１を配置するためのスペースになるが、その面積は延在部ＥＸＴ２と重畳する領域の面積より小さい。この結果、複数の回路ブロックＧＤＢ１は、延在部ＥＸＴ１と重畳する領域に加え、屈曲部ＢＥＮ３と重畳する領域にも配置される。屈曲部ＢＥＮ３と重畳する回路ブロックＧＤＢ１は、延在部ＥＸＴ２と重畳する回路ブロックＧＤＢ２より狭ピッチで配置されている。しかし、屈曲部ＢＥＮ３と重畳する回路ブロックＧＤＢ１の数が多くなれば、これらの回路ブロックＧＤＢ１のうちの一部は、図１１に示すようにＸ方向において、Ｘ２側に寄せて配置される。そして、スイッチ回路ＳＷＳの位置によっては、Ｘ２側に寄せて配置された回路ブロックＧＤＢ１の一部分が表示領域ＤＡとスイッチ回路ＳＷＳとの間に配置される場合もある。

【0075】

また、図１１に示す例では、複数の映像信号線ＳＬのそれぞれは、スイッチ回路ＳＷＳから表示領域ＤＡに向かって延在している。この複数の映像信号線ＳＬのそれぞれは、スイッチ回路ＳＷＳから表示領域ＤＡまでの長さがそれぞれ異なる。すなわち、複数の映像信号線ＳＬは、映像信号線（第１映像信号線）ＳＬｄ１と映像信号線（第２映像信号線）ＳＬｄ２を有している。平面視において、スイッチ回路ＳＷＳから表示領域ＤＡまでの映像信号線ＳＬｄ２の長さＬ２は、スイッチ回路ＳＷＳから表示領域ＤＡまでの映像信号線ＳＬｄ１の長さＬ１よりも長い。

【0076】

図１１に示すように、複数の走査信号線ＧＬのうち、最もスイッチ回路ＳＷＳに近い位置に配置されている走査信号線ＧＬｎは、表示領域ＤＡ内で映像信号線ＳＬｄ１と交差している。映像信号線ＳＬｄ１は、表示領域ＤＡの外側で走査信号線ＧＬと交差させる必要がないので、長さＬ１を相対的に短くすることができる。一方、走査信号線ＧＬｎは、表示領域ＤＡの外（詳しくは表示領域ＤＡとスイッチ回路ＳＷＳとの間）で映像信号線ＳＬｄ２と交差している。このように、表示領域ＤＡの外で複数の走査信号線ＧＬのうちの一部と映像信号線ＳＬｄ２とを交差させることにより、各走査信号線ＧＬに対する映像信号線ＳＬが交差する回数を均一化することができる。図７を用いて説明したように、走査信号線ＧＬと映像信号線ＳＬとの間の寄生容量Ｃ１は、画素ＰＸに付与される負荷要因の一つである。したがって、複数の映像信号線ＳＬのそれぞれと複数の走査信号線ＧＬのそれぞれとが互いに交差する数を均一化することで、画素ＰＸに付与される負荷の面内分布のバラつきを低減させることができる。

【0077】

また、図１１に示す表示領域ＤＡとスイッチ回路ＳＷＳとの間の領域には、図９および図１０を用いて説明したダミー画素ＰＸｄが接続されている。詳しくは、図１２に示すように、映像信号線ＳＬｄ２に接続されているダミー画素ＰＸｄの個数は、映像信号線ＳＬｄ１に接続されているダミー画素ＰＸｄの個数よりも多い。表示領域ＤＡと重畳する部分に着目すると、映像信号線ＳＬｄ２に接続されている画素ＰＸの個数は、映像信号線ＳＬｄ１に接続されている画素ＰＸの個数よりも少ない。このため、映像信号線ＳＬｄ２にダミー画素ＰＸｄが接続されていることにより、各映像信号線ＳＬのそれぞれに接続されている画素ＰＸとダミー画素ＰＸｄの総数の差を低減することができる。なお、図１２に示す例では、映像信号線ＳＬｄ１にダミー画素ＰＸｄが接続されていない。しかし、図１２に対する変形例として、映像信号線ＳＬｄ１にダミー画素ＰＸｄが接続されていても良い。

【0078】

また、図１１に示すように、表示領域ＤＡとスイッチ回路ＳＷＳとの間の領域では、走査信号線ＧＬの一部分が、回路ブロックＧＤＢ１との接続位置よりもＹ１側に引き出されている。そして、走査信号線ＧＬは、表示領域ＤＡの外縁部（外周の辺）に沿って延びている。また、この領域では、複数の回路ブロックＧＤＢ１の配置ピッチが狭くなるので、走査信号線ＧＬの配置密度が局所的に高くなる領域が存在する（延在部ＢＥＮ３と重畳する領域付近）。当該走査信号線ＧＬには、図１１に示すように、表示領域ＤＡとスイッチ回路ＳＷＳとの間の領域において、複数の映像信号線ＳＬとが平面視において直交する部分と、直交以外の角度で交差する部分が含まれる。そして、複数の走査信号線ＧＬと複数の映像信号線ＳＬとが直交以外の角度で交差する部分では、走査信号線ＧＬの配置密度が相対的に高くなっている。図１１に示す配線レイアウトは以下のように表現することができる。図１３は、図１１に示す複数の走査信号線のうちの一部および複数の映像信号線のうちの一部を抽出して示す拡大平面図である。図１３では、走査信号線ＧＬを構成する各部分の区別を識別するため部分毎に異なる線種を用いて示している。配線部（主配線部）ＧＬｐ１は太線で、配線部（第１配線部）ＧＬｐ２および配線部（第３配線部）ＧＬｐ４は太い点線で、配線部（第２配線部）ＧＬｐ３は太い一点鎖線で示している。

【0079】

図１３に示すように、複数の走査信号線ＧＬは、スイッチ回路ＳＷＳと表示領域ＤＡの間を経由する走査信号線（第１走査信号線）ＧＬｎ１および走査信号線（第２走査信号線）ＧＬｎ２を有している。走査信号線ＧＬｎ１および走査信号線ＧＬｎ２のそれぞれは、表示領域ＤＡ内にある配線部ＧＬｐ１、屈曲部ＢＥＮ３と重畳する配線部ＧＬｐ２、延在部ＥＸＴ４と重畳し、方向Ｔ２に沿って延びる配線部ＧＬｐ３、および屈曲部ＢＥＮ４と重畳する配線部ＧＬｐ４を有する。スイッチ回路ＳＷＳと表示領域ＤＡの間を経由する走査信号線ＧＬが表示領域ＤＡの外縁の形状に対応して屈曲していることにより、表示領域ＤＡのＹ１側においても、両側駆動方式を適用できる。

【0080】

また、平面視において、走査信号線ＧＬｎ１が交差する複数の映像信号線ＳＬの本数は、走査信号線ＧＬｎ２が交差する複数の映像信号線ＳＬの本数と同数である。しかし、表示領域ＤＡ内において、走査信号線ＧＬｎ１が交差する複数の映像信号線ＳＬの本数は、走査信号線ＧＬｎ２が交差する複数の映像信号線ＳＬの本数とは互いに異なっている。このように、複数の走査信号線ＧＬのそれぞれが交差する映像信号線ＳＬの数を同数にすることで、走査信号線ＧＬに付与される負荷を均一化できる。また、複数の映像信号線ＳＬが交差する複数の走査信号線ＧＬの数を同数にすることで、映像信号線ＳＬに付与される負荷を均一化できる。

【0081】

また、表示領域ＤＡは台形であり、周辺領域ＳＡ（図１参照）は台形の表示領域ＤＡの周囲を囲むように配置されている。このため、Ｙ方向において、延在部ＥＸＴ２の端部（屈曲部ＢＥＮ４との境界）は、延在部ＥＸＴ１の端部（屈曲部ＢＥＮ３との境界）よりもＹ１側にある。この場合、図１３に示すように、複数の走査信号線ＧＬには、屈曲部ＢＥＮ３と重畳し、かつ、延在部ＥＸＴ４や屈曲部ＢＥＮ４とは重畳しないものが含まれている。言い換えれば、複数の走査信号線ＧＬには、方向Ｔ２に沿って延びる配線部ＧＬｐ３を有していない走査信号線（第３走査信号線）ＧＬｎ３が含まれる。更に言い換えれば、スイッチ回路ＳＷＳと表示領域ＤＡの間を経由する走査信号線ＧＬｎ３は、配線部ＧＬｐ１および配線部ＧＬｐ２を有し、かつ、配線部ＧＬｐ３および配線部ＧＬｐ４を有しない。

【0082】

また、図１１に示すように、走査信号線ＧＬの配置密度が高くなった部分では、図１２に示すダミー画素ＰＸｄを高密度で配置することが難しい。このため、図１４に示すように、表示領域ＤＡとスイッチ回路ＳＷＳとの間の領域には、ダミー画素ＰＸｄの配置密度が異なる、複数の領域が存在する。

【0083】

図１４は、図１１に示す表示装置とスイッチ回路の間の領域において、ダミー画素の配置密度が高い領域と低い領域とを模式的に示す平面図である。図１４では、各領域を識別し易くするため、ダミー画素ＰＸｄの配置密度が高い領域にはハッチングを付し、ダミー画素ＰＸｄの配置密度が低い領域にはドットパターンを付している。

【0084】

図１４に示すように、Ｙ方向（第１方向）に直交する方向をＸ方向（第２方向）、Ｘ方向の一方側をＸ１側（第１側）および他方側をＸ２（第２側）とする。この時、周辺領域ＳＡ（図１参照）のうち、スイッチ回路ＳＷＳと表示領域ＤＡとの間には、Ｘ１側にある領域（第１領域）ＤＡＭ１、Ｘ２側にある領域（第２領域）ＤＡＭ２、および領域ＤＡＭ１と領域ＤＡＭ２の間にある領域（第３領域）ＤＡＭ３がある。ここで、領域ＤＡＭ３におけるダミー画素ＰＸｄ（図１２参照）の配置密度は、領域ＤＡＭ１および領域ＤＡＭ２におけるダミー画素ＰＸｄの配置密度よりも高い。

【0085】

図１４に示す構成は以下のように表現することもできる。すなわち、複数の映像信号線ＳＬのそれぞれに接続されているダミー画素ＰＸｄ（図１２参照）の個数は、領域ＤＡＭ３における個数が、領域ＤＡＭ１における個数および領域ＤＡＭ２における個数のそれぞれよりも多い。本実施の形態では、上記の通り、複数の走査信号線ＧＬのうちの一部分が高密度で配置されている。これにより、複数の走査信号線ＧＬのそれぞれを両側駆動方式で駆動することが可能になる。また、走査信号線ＧＬが高密度で配置されている領域では図１２に示すダミー画素ＰＸｄを配置することが難しい。しかし、領域ＤＡＭ３にダミー画素ＰＸｄを配置することで、画素ＰＸに付与される負荷の面内分布のバラつきを低減させることができる。

【0086】

また、図１４に示す例では、周辺領域ＳＡ（図１参照）には、屈曲部ＢＥＮ３と重畳し、かつ領域ＤＡＭ１と表示領域ＤＡとの間にある領域（第４領域）ＤＡＭ４がある。領域ＤＡＭ４におけるダミー画素ＰＸｄ（図１２参照）の配置密度は、領域ＤＡＭ１および領域ＤＡＭ２におけるダミー画素ＰＸｄの配置密度よりも高い。

【0087】

次に、画素ＰＸに付与される負荷の面内分布のバラつきを低減させる別の方法として、走査信号線ＧＬに電位を供給するイネーブル線ＧＷＥ（図６参照）のレイアウトを工夫する方法について説明する。なお、以下で説明する技術は、上述した周辺領域ＳＡ（図９参照）に配置されたダミー画素ＰＸｄ（図９参照）を利用する方法と併せて適用することができる。また、以下で説明する技術は、上述したダミー画素ＰＸｄを利用する方法を実施せず、独立して適用することができる。図１５は、図８に示す表示装置と同じ部分において、走査信号線に電位を供給する配線のレイアウトの例を示す拡大平面図である。図１５では、イネーブル線ＧＷＥ１およびＧＷＥ２のそれぞれにおいて、図２に示す配線層ＷＬ１に形成された部分を実線で示し、配線層ＷＬ２または配線層ＷＬ３に形成された部分を点線で示している。

【0088】

図２を用いて説明したように、表示装置ＤＳＰ１は、配線層（第１配線層）ＷＬ１と、配線層ＷＬ１よりも抵抗率が低い材料で形成された配線層（第２配線層）ＷＬ２と、を備える。配線層ＷＬ１に形成された導体パターンは、例えばクロム（Ｃｒ）、チタン（Ｔｉ）、もしくはモリブデン（Ｍｏ）等の金属またはそれらの合金からなる。また、配線層ＷＬ２に形成された導体パターンは、例えばアルミニウム（Ａｌ）をモリブデン（Ｍｏ）やチタン（Ｔｉ）等で挟んだ多層構造の金属膜からなる。この場合、配線層ＷＬ１の抵抗率（比抵抗）は、配線層ＷＬ２の比抵抗より高い。図２に示すように、走査信号線ＧＬは、配線層ＷＬ１に形成されている。

【0089】

また、図１５に示すように、表示装置ＤＳＰ１は、駆動回路ＧＤ１を介して走査信号線ＧＬに走査信号Ｇｓｉ（図６参照）としての電位を供給するイネーブル線（第１電位供給線）ＧＷＥ１を備えている。平面視において、イネーブル線ＧＷＥ１は、延在部ＥＸＴ１、屈曲部ＢＥＮ１、および延在部ＥＸＴ３のそれぞれと重畳する。イネーブル線ＧＷＥ１は、延在部ＥＸＴ３と重畳した領域において、配線層ＷＬ１および配線層ＷＬ２を経由している。単にイネーブル線ＧＷＥ１の配線抵抗を低減させる観点のみを考慮すれば、イネーブル線ＧＷＥ１は配線層ＷＬ１を経由しないことが好ましい。しかし、図１５に示すように、イネーブル線ＧＷＥ１の一部分が配線層ＷＬ１に形成されていることにより、複数の走査信号線ＧＬ間の時定数（ゲート時定数）の面内差を低減することができる。

【0090】

例えば、図１５に示す例では、駆動回路ＧＤ１の回路ブロックＧＢＢ１と駆動回路ＧＤ２の回路ブロックＧＢＢ２に接続されている走査信号線ＧＬＢの長さは、駆動回路ＧＤ１の回路ブロックＧＢＤ１と駆動回路ＧＤ２の回路ブロックＧＢＤ２に接続されている走査信号線ＧＬＤの長さよりも短い。この場合、走査信号線ＧＬＢの抵抗値は走査信号線ＧＬＤの抵抗値より低くなる。しかし、走査信号線ＧＬＢに電位を供給するイネーブル線ＧＷＥ１の一部分が抵抗値の高い配線層ＷＬ１に形成されている場合、配線層ＷＬ１に形成された部分のイネーブル線ＧＷＥ１の抵抗値が高くなる。このため、走査信号Ｇｓｉとしての電位の供給経路全体として考えれば、複数の伝送経路それぞれの抵抗値の差を低減できる。この結果、時定数の面内差を低減することができる。つまり、イネーブル線ＧＷＥ１が、回路ブロックＧＢＤ１と回路ブロックＧＢＢ１の間で配線層ＷＬ１を経由すれば、走査信号線ＧＬＢと走査信号線ＧＬＤの抵抗値の差が低減する。

【0091】

また、図１５に示す例では、表示装置ＤＳＰ１は、駆動回路ＧＤ２を介して走査信号線ＧＬに走査信号Ｇｓｉとしての電位を供給するイネーブル線（第２電位供給線）ＧＷＥ２を備えている。平面視において、イネーブル線ＧＷＥ２は、延在部ＥＸＴ２、および屈曲部ＢＥＮ２のそれぞれと重畳する。イネーブル線ＧＷＥ２は、屈曲部ＢＥＮ２と重畳した領域において、配線層ＷＬ１および配線層ＷＬ２を経由している。イネーブル線ＧＷＥ２の場合、延在部ＥＸＴ３と重畳していないので、イネーブル線ＧＷＥ１と比較すると、配線層ＷＬ１に形成された部分の長さは短い。このため、一部分が配線層ＷＬ１に形成されていることによる時定数のバラつきを抑制する効果は、イネーブル線ＧＷＥ１の方が高い。ただし、イネーブル線ＧＷＥ１およびイネーブル線ＧＷＥ２のそれぞれが、配線層ＷＬ１および配線層ＷＬ２の両方を経由している場合、時定数のバラつきを抑制する効果が特に高い。

【0092】

また、イネーブル線ＧＷＥ１は、延在部ＥＸＴ１と重畳した領域において、配線層ＷＬ２を経由し、かつ、配線層ＷＬ１を経由しない。同様に、イネーブル線ＧＷＥ２は、延在部ＥＸＴ２と重畳した領域において、配線層ＷＬ２を経由し、かつ、配線層ＷＬ１を経由しない。延在部ＥＸＴ１と延在部ＥＸＴ２とを結ぶ複数の走査信号線ＧＬのそれぞれの長さは、設計上同じ長さになっている（ただし、加工精度等の理由により多少の相違はある）。延在部ＥＸＴ１と延在部ＥＸＴ２とを結ぶ複数の走査信号線ＧＬのそれぞれの長さは、表示装置ＤＳＰ１が備える複数の走査信号線ＧＬのうち、最も長い。したがって、これらの領域では、電位を供給する経路の抵抗値を高くしても、時定数のバラつきを低減する効果は得られない。また、これらの領域において、電位を供給する経路の抵抗値が高い場合、延在部ＥＸＴ３と屈曲部ＢＥＮ２とを結ぶ走査信号線ＧＬ（例えば走査信号線ＧＬ１など）の抵抗値が却って大きくなる。そこで、延在部ＥＸＴ１と重畳する領域および延在部ＥＸＴ２と重畳する領域では、イネーブル線ＧＷＥ１またはイネーブル線ＧＷＥ２の抵抗値を低減させることが好ましい。

【0093】

また、駆動回路ＧＤ１は、回路ブロック（第１Ｂ回路ブロック）ＧＢＢ１、回路ブロック（第１Ｃ回路ブロック）ＧＢＣ１、回路ブロック（第１Ｄ回路ブロック）ＧＢＤ１、および回路ブロック（第１Ｅ回路ブロック）ＧＢＥ１を有している。図１５に示す例では、回路ブロックＧＢＢ１および回路ブロックＧＢＣ１は延在部ＥＸＴ３と重畳し、回路ブロックＧＢＤ１および回路ブロックＧＢＥ１は屈曲部ＢＥＮ１と重畳する。イネーブル線ＧＷＥ１は、回路ブロックＧＢＢ１と回路ブロックＧＢＣ１との間で、距離（第１距離）Ｄ１で配線層ＷＬ１を経由する。また、イネーブル線ＧＷＥ１は、回路ブロックＧＢＤ１と回路ブロックＧＢＥ１との間で、距離（第１距離）Ｄ２で配線層ＷＬ１を経由する。距離Ｄ２は距離Ｄ１よりも短い。

【0094】

また、駆動回路ＧＤ２は、回路ブロック（第２Ａ回路ブロック）ＧＢＢ２、および回路ブロック（第２Ｂ回路ブロック）ＧＢＣ２を有している。図１５に示す例では、回路ブロックＧＢＢ２および回路ブロックＧＢＣ２は屈曲部ＢＥＮ２と重畳し、回路ブロックＧＢＤ１および回路ブロックＧＢＥ１は屈曲部ＢＥＮ１と重畳する。イネーブル線ＧＷＥ２は、回路ブロックＧＢＢ２と回路ブロックＧＢＣ２との間で、距離（第３距離）Ｄ３で配線層ＷＬ１を経由する。距離Ｄ１は距離Ｄ３よりも長い。

【0095】

複数の走査信号線ＧＬのそれぞれはＸ方向に沿って延びている。このため、イネーブル線ＧＷＥ１およびＧＷＥ２のうち、配線層ＷＬ１に形成される部分がＸ方向に沿って延びていれば、複数の信号伝送経路（イネーブル線ＧＷＥおよび走査信号線ＧＬを含む配線経路距離）の抵抗値を揃え易い。延在部ＥＸＴ３のＸ方向の長さは、屈曲部ＢＥＮ１や屈曲部ＢＥＮ２のＸ方向の長さよりも長い。したがって、延在部ＥＸＴ３と重畳する領域では、屈曲部ＢＥＮ１やＢＥＮ２と重畳する領域と比較して、Ｘ方向の配線長さを長くすることができる。したがって、図１５に示すように、距離Ｄ１が、距離Ｄ２や距離Ｄ３よりも長くなっている場合、複数の信号伝送経路の抵抗値を揃え易い。

【0096】

次に、図１に示す領域ＮＤＡ２における回路レイアウトについて説明する。図１６は、図１に示すドライバチップ周辺における回路レイアウトの概要を模式的に示す平面図である。図１７は、図１６に示す回路レイアウトのうち、検査用の端子および保護回路周辺の拡大平面図である。図１８は、図１７に示す検出端子および保護回路周辺の拡大断面図である。図１９は、図１７および図１８に示す保護回路の構成例を示す等価回路図である。図２０は、図１６に示すドライバチップ周辺における配線レイアウトを示す拡大平面図である。図２０では、ドライバチップＤＲＣ１と重畳する位置に設けられた配線および端子のそれぞれについて、点線で示している。また、図２０では、配線ＧＷＴおよび配線ＰＬＴと他の配線（例えば映像信号接続線ＳＣＬ）との区別を視覚的に示すため、制御配線ＧＷ、配線ＧＷＴ、および配線ＰＬＴのそれぞれにドットパターンを付している。

【0097】

表示装置は、装置全体における表示領域ＤＡ（図１参照）の面積占有率が大きい方が好まれる傾向がある。このため、表示領域ＤＡの周囲にある周辺領域ＳＡ（図１参照）の幅（面積）はできる限り小さいことが好ましい。図１に示す周辺領域ＳＡのうち、もっとも幅が大きいのは、Ｙ方向において、表示領域ＤＡよりもＹ１側の領域である。例えば、Ｙ方向において、Ｙ１側の外縁端と表示領域ＤＡとの間の周辺領域ＳＡの幅（Ｙ方向の長さ）は、図１に示す延在部ＥＸＴ３の幅（Ｙ方向の長さ）より広い。また、Ｙ１側の外縁端と表示領域ＤＡとの間の周辺領域ＳＡの幅は、Ｘ方向において、延在部ＥＸＴ１およびＥＸＴ２の幅（Ｘ方向の長さ）より広い。

【0098】

このため、表示装置ＤＳＰ１全体における表示領域ＤＡの面積占有率を増加させるためには、表示領域ＤＡよりＹ１側の周辺領域ＳＡにおける回路のレイアウトを効率化することが重要である。そこで、本願発明者は、表示装置ＤＳＰ１において、外部機器に接続される外部端子群が配列される端子部ＴＭ１と表示領域ＤＡの間における回路のレイアウトを効率化する技術について検討した。例えば、本願発明者は、図１６に示す検査用の端子ＴＰＤ、および検査用の端子ＴＰＤに接続される保護回路ＰＣのレイアウトの効率化について検討した。

【0099】

図１７に示すように、表示装置ＤＳＰ１は、複数の端子（第１端子）ＴＰＤを備えている。端子ＴＰＤは、表示装置ＤＳＰ１の製造工程中、あるいは、表示装置ＤＳＰ１が完成した後において、表示装置ＤＳＰ１が備える各種の回路の電気的な試験を行う試験工程において利用する検査端子である。図１６に示すように、端子ＴＰＤは、駆動回路ＧＤ１を制御する制御配線ＧＷに接続されている。制御配線ＧＷは、駆動回路ＧＤ１、ＧＤ２に制御信号を伝送する信号伝送経路であり、かつ、駆動回路ＧＤ１、ＧＤ２の電気的試験を行う際に利用する検査用の配線である。これにより、端子ＴＰＤを介して駆動回路ＧＤ１およびＧＤ２の電気的試験を行うことができる。

【0100】

なお、図１６では、一本の制御配線ＧＷを示しているが、既に説明した図６に示すように、制御回路ＣＴＣには複数の制御配線ＧＷが接続されている。複数の制御配線ＧＷには、クロック線ＧＷＣ、イネーブル信号ＥＮＢ、およびスタートパルス線ＧＷＳが含まれる。

【0101】

また、図１８に示すように、複数の端子ＴＰＤのそれぞれは、基板ＳＵＢ１の上に形成され、かつ、基板ＳＵＢ２から露出している。これにより、基板ＳＵＢ１と基板ＳＵＢ２とを重ね合わせた状態で検査が実施できる。

【0102】

端子ＴＰＤのように、基板ＳＵＢ２から露出した状態の端子が、表示装置ＤＳＰ１の内部回路と接続されている場合、内部回路に対する静電気放電（ＥＳＤ：Electro-Static Discharge）の対策を考慮することが好ましい。このため、図１７に示す複数の端子ＴＰＤのそれぞれと、表示装置ＤＳＰ１の内部回路（例えば駆動回路）と、の間に保護回路（第１回路）ＰＣが接続されている。

【0103】

保護回路ＰＣは、静電気放電等に起因して外部から印加されたサージ電流を、外部にバイパスして放出することで、内部回路を破壊や誤動作から保護するバイパス回路である。図１９に示す例では、保護回路ＰＣは、トランジスタＴｒ３および抵抗ＲＥＳ１を有する。詳しくは、抵抗ＲＥＳ１は、端子ＴＰＤに接続される配線ＴＷと内部回路ＤＳＣとの間に接続されている。また、配線ＴＷと基準電位ＧＮＤが供給される配線ＧＤＷの間、および配線ＴＷと電源電位ＶＤが供給される配線ＶＤＷとの間には、それぞれトランジスタＴｒ３が接続されている。図１８に示す例の場合、端子ＴＰＤに印加されたサージ電流は、トランジスタＴｒ３を介して端子ＧＰＤまたは端子ＶＰＤに放出される。これにより、内部回路ＤＳＣにサージ電流が流れ込むことを抑制し、内部回路ＤＳＣの破壊や誤動作を抑制することができる。

【0104】

なお、図１９は、保護回路ＰＣの一構成例を示したものであり、保護回路ＰＣの構造には種々の変形例がある。例えば、図１９に示すトランジスタＴｒ３の代わりに、図示しないダイオードが端子ＴＰＤに接続されていても良い。また、抵抗ＲＥＳ１やトランジスタＴｒ３（またはダイオード）の数や接続位置は、図１９に示す例の他、種々の変形例がある。例えば、印加されるサージ電圧の電位が既知である場合には、図１９に示す二つのトランジスタＴｒ３のうちのいずれか一方のみが、端子ＴＰＤに接続されていても良い。また、一つの端子ＴＰＤに３個以上のトランジスタＴｒ３が接続されていても良い。

【0105】

また、図１６に示すように、基板ＳＵＢ１の周辺領域ＳＡは、基板ＳＵＢ２に覆われた領域ＮＤＡ１と、基板ＳＵＢ２から露出している領域ＮＤＡ２と、を有する。保護回路ＰＣは領域ＮＤＡ１に配置されている。言い換えれば、図１８に示すように、保護回路ＰＣは、基板ＳＵＢ１と基板ＳＵＢ２との間にある。これにより、保護回路ＰＣ自身に直接的に静電気放電が印加されることを抑制できる。しかし、保護回路ＰＣが領域ＮＤＡ１に配置されている場合、領域ＮＤＡ１において、回路のレイアウトを効率化する必要がある。

【0106】

そこで、図１６に示すように、表示装置ＤＳＰ１では、検査用に用いられる複数の端子ＴＰＤのそれぞれは、表示領域ＤＡのＹ１側であって、かつ、制御回路ＣＴＣが形成されたドライバチップＤＲＣ１のＸ１側にある。また、端子ＴＰＤに接続される保護回路ＰＣは、表示領域ＤＡのＹ１側であって、かつ、制御回路ＣＴＣが形成されたドライバチップＤＲＣ１のＸ１側にある。一方、表示領域ＤＡのＹ２側（図１参照）およびドライバチップＤＲＣ１のＸ２側には、端子ＴＰＤおよび保護回路ＰＣは無い。本実施の形態のようにＸ方向においてＸ１側およびＸ２側の両側に駆動回路ＧＤがある場合、検査用の端子ＴＰＤおよび保護回路ＰＣをＸ１側とＸ２側にそれぞれ配置する方法も考えられる。しかし、本実施の形態のように、検査用の端子ＴＰＤおよび保護回路ＰＣをＸ１側またはＸ２側のうちの一方に集約して配置することにより、端子ＴＰＤに接続される回路のレイアウトを効率化できる。

【0107】

また、ドライバチップＤＲＣ１のＸ１側の領域とＸ２側の領域とを比較した場合、Ｘ１側の領域の方がスペースに余裕がある。本実施の形態のように、台形の場合、互いに平行である短辺と長辺とを結ぶ辺の両端部において、その辺と短辺とが成す角度は鈍角であり、その辺と長辺とが成す角度は鋭角になる。例えば、図１において、延在部ＥＸＴ１の延長線と延在部ＥＸＴ４の延長線とが成す角度は鈍角になる。また、延在部ＥＸＴ２の延長線と延在部ＥＸＴ４の延長線とが成す角度は鋭角になる。この場合、図１６に示すように、ドライバチップＤＲＣ１の延在方向である方向Ｔ３において、ドライバチップＤＲＣ１のＸ１側の端部から基板ＳＵＢ１のＸ１側の外縁辺までの距離Ｄ４は、ドライバチップＤＲＣ１のＸ２側の端部から基板ＳＵＢ１のＸ２側の外縁辺までの距離Ｄ５よりも長い。

【0108】

このように、ドライバチップＤＲＣ１のＸ１側の領域とＸ２側の領域とを比較した場合、Ｘ１側の領域の方がスペースに余裕がある場合、検査用の端子ＴＰＤおよび保護回路ＰＣをドライバチップＤＲＣ１のＸ１側に配置することにより、検査用の端子ＴＰＤおよび保護回路ＰＣを配置することによる周辺領域ＳＡの面積の増大を抑制できる。

【0109】

図１６に示すように、複数の端子ＴＰＤのそれぞれは、ドライバチップＤＲＣ１を方向Ｔ３に沿って延長した線上にある。図１７に示すように、複数の端子ＴＰＤのそれぞれは、ドライバチップＤＲＣ１（図１６参照）の長辺の延在方向である方向Ｔ３に沿って配列されている。

【0110】

また、上記したように、表示装置ＤＳＰ１は、Ｘ方向において、Ｘ１側に駆動回路ＧＤ１を、Ｘ２側に駆動回路ＧＤ２を有している。複数の端子ＴＰＤを一か所に集約する場合には、端子ＴＰＤと複数の駆動回路ＧＤ１、ＧＤ２のそれぞれを接続する制御配線ＧＷが必要である。このため、制御配線ＧＷは、駆動回路ＧＤ１に制御信号を伝送する制御配線（第１制御配線）ＧＷ１、および駆動回路ＧＤ２に制御信号を伝送する制御配線（第２制御配線）ＧＷ２を有する。制御配線ＧＷ１は、ドライバチップＤＲＣ１、駆動回路ＧＤ１、および端子ＴＰＤに接続されている。制御配線ＧＷ２は、ドライバチップＤＲＣ１、駆動回路ＧＤ２に接続されている。図１６に示すように、端子ＴＰＤは、ドライバチップＤＲＣ１のＸ１側に配置されている。このため、制御配線ＧＷ２と検査用の端子ＴＰＤとを電気的に接続する経路が必要である。そこで、表示装置ＤＳＰ１は、制御配線ＧＷ２と端子ＴＰＤとを接続する配線経路として、図１６および図２０に示す配線（第１検査配線）ＧＷＴ（ドライバチップＤＲＣ１と重なる位置において一点鎖線で示す部分）を有している。配線ＧＷＴは、平面視においてドライバチップＤＲＣ１と重畳し、かつ、方向Ｔ３に沿って延びている。制御配線ＧＷ２は、配線ＧＷＴを介して端子ＴＰＤと電気的に接続されている。

【0111】

また、表示装置ＤＳＰ１の場合、駆動回路ＧＤに電源電位を供給する電源配線ＰＬが保護回路ＰＣを介して端子ＴＰＤに接続されている。図６を用いて説明したように、電源配線ＰＬには、電位ＶＤＨが供給される配線ＰＬＨ、および電位ＶＤＨより低い電位が供給される配線ＰＬＬが含まれる。電源配線ＰＬは、複数の駆動回路ＧＤ１、ＧＤ２のそれぞれに接続されている。このため、電源配線ＰＬは、駆動回路ＧＤ１に電源電位を伝送する電源配線（第１電源配線）ＰＬ１、および駆動回路ＧＤ２に電源電位を伝送する電源配線（第２電源配線）ＰＬ２を有する。電源配線ＰＬ１は、駆動回路ＧＤ１、および端子ＴＰＤに接続されている。電源配線ＰＬ２は、駆動回路ＧＤ２に接続されている。また、表示装置ＤＳＰ１は、電源配線ＰＬ２と端子ＴＰＤとを接続する配線経路として、図１６および図２０に示す配線（第２検査配線）ＰＬＴ（ドライバチップＤＲＣ１と重なる位置において点線で示す部分）を有している。配線ＰＬＴは、平面視においてドライバチップＤＲＣ１と重畳し、かつ、方向Ｔ３に沿って延びている。電源配線ＰＬ２は、配線ＰＬＴを介して端子ＴＰＤと電気的に接続されている。

【0112】

図２０に示すように、ドライバチップＤＲＣ１に接続される複数の端子ＰＤ１および複数の端子ＰＤ２のそれぞれは、Ｙ方向およびＸ方向のそれぞれに対して傾斜する方向Ｔ３に沿って配列されている。配線ＧＷＴおよび配線ＰＬＴは、端子ＰＤ１と端子ＰＤ２との間に配置されている。言い換えれば、配線ＧＷＴおよび配線ＰＬＴは、領域ＤＲＡを方向Ｔ３に沿って横切っている。また、図５に示すように、配線ＧＷＴおよび配線ＰＬＴは、Ｚ方向において、ドライバチップＤＲＣ１と基板ＳＵＢ１との間にある。Ｚ方向とは、図２０に示すＸ方向およびＹ方向を含むＸＹ平面に対して垂直な方向である。また、端子ＰＤ１のＹ２側には、多数の映像信号接続線ＳＣＬが配置されている。また、端子ＰＤ２と端子ＰＤ３の間には、配線板ＦＷＢ１とドライバチップＤＲＣ１とを接続する、配線ＦＤＷが配置されている。このため、配線ＧＷＴおよび配線ＰＬＴは、端子ＰＤ１と端子ＰＤ２の間にある。端子ＰＤ１と端子ＰＤ２の間に検査用の配線ＧＷＴと配線ＰＬＴとが配置されている場合、検査用の配線と他の配線とが交差する箇所を低減できる。これにより、検査用の配線が他の配線から受けるノイズ影響を低減できる。あるいは、他の配線が検査用の配線から受けるノイズ影響を低減できる。

【0113】

なお、図１６では、見易さのため、ドライバチップＤＲＣ１と重畳する位置に一本の配線ＧＷＴおよび配線ＰＬＴを示している。しかし、配線ＧＷＴの数および配線ＰＬＴの数は一本には限定されず、複数本であっても良い。ドライバチップＤＲＣ１と重畳する領域ＤＲＡ（図３参照）に複数本の配線ＧＷＴがあれば、領域ＤＲＡを経由して伝送される信号の種類を増やすことができる。

【0114】

また、図２０に示すように、平面視において、制御配線ＧＷは、複数の映像信号接続線ＳＣＬのそれぞれと重なっていない。このため、制御配線ＧＷと複数の映像信号接続線ＳＣＬとが、相互にノイズ影響を及ぼすことを抑制できる。図１６に示すように複数の映像信号接続線ＳＣＬは、制御配線ＧＷと表示領域ＤＡとの間にある。この場合、制御配線ＧＷは、基板ＳＵＢ１の外縁部に沿って配置されるので、制御配線ＧＷは複数箇所で屈曲している。複数の映像信号接続線ＳＣＬのそれぞれも屈曲しているが、制御配線ＧＷが有する屈曲部の数は、各映像信号接続線ＳＣＬが有する屈曲部の数よりも多い。言い換えれば、各映像信号接続線ＳＣＬは、制御配線ＧＷと表示領域ＤＡとの間に配置されていることにより、屈曲部の数を少なくすることができる。映像信号接続線ＳＣＬは、制御配線ＧＷと比較して総数が多い。このため映像信号接続線ＳＣＬの配置ピッチは、制御配線ＧＷの配置ピッチよりも狭い。各映像信号接続線ＳＣＬの屈曲部の数を低減することにより、映像信号接続線ＳＣＬの配置ピッチが局所的に狭くなる箇所を少なくできる。このため、多数の映像信号接続線ＳＣＬを狭ピッチで配置することができる。

【0115】

以上、本願発明者が見出した技術について、一例としての実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【0116】

例えば、上記実施の形態においては、開示例として液晶表示装置の場合を例示したが、その他の適用例として、有機ＥＬ表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。

【0117】

また、例えば、上記実施の形態においては、図３に示すように複数の走査信号線ＧＬのそれぞれの両端部が駆動回路ＧＤ１および駆動回路ＧＤ２に接続され、表示領域ＤＡの内の全体を両側駆動方式で駆動する実施態様について説明した。しかし変形例として、表示領域ＤＡの内の全体を片側駆動方式で駆動しても良い。この場合、例えば、図３に示す駆動回路ＧＤ１が無く、全ての走査信号線ＧＬが駆動回路ＧＤ２により片側駆動方式で駆動されても良い。あるいは、複数の走査信号線ＧＬのそれぞれが、駆動回路ＧＤ１および駆動回路ＧＤ２のうちのいずれか一方に接続され、他方には接続されていなくても良い。

【0118】

また、例えば、図６など、駆動回路ＧＤおよび駆動回路ＧＤに接続された走査信号線ＧＬの関係を説明する各図では、一つのシフトレジスタ回路ＧＳＲに一つのスイッチ回路ＧＳＷが接続された回路ブロックＧＤＢのそれぞれに一本の走査信号線ＧＬが接続されている例を示した。スイッチ回路ＧＳＷと走査信号線ＧＬは、一対一で対応している必要があるが、例えば図２１に示す変形例のように、一つのシフトレジスタ回路ＧＳＲに複数のスイッチ回路ＧＳＷが接続されていても良い。図２１は、図６に示す回路ブロックに対する変形例を示す回路ブロック図である。図２１に示す例では、複数のシフトレジスタ回路ＧＳＲのそれぞれには、４個のスイッチ回路ＧＳＷが接続されている。一つのシフトレジスタ回路ＧＳＲと４個のスイッチ回路ＧＳＷのセットで一つの回路ブロックを構成する。また、複数のスイッチ回路のそれぞれには、一本の走査信号線ＧＬが接続されている。

【0119】

図２１に示す変形例の場合、一つの回路ブロックＧＤＢに含まれるスイッチ回路ＧＳＷのそれぞれに対して互いに独立したイネーブル線ＧＷＥが接続されている。この場合、シフトレジスタ回路ＧＳＲから供給されるパルス信号とイネーブル線ＧＷＥから供給されるパルス信号とを組み合わせることにより、複数の走査信号線ＧＬのそれぞれに対して順次走査信号Ｇｓｉ（図６参照）を伝送することができる。図２１に示す変形例の場合、図６を用いて説明した例と比較して、シフトレジスタ回路ＧＳＲの数を低減できる。また、走査信号線ＧＬの数が同じであると仮定した場合、図２１に示すように、複数の走査信号線ＧＬのそれぞれが、互いに独立した複数のイネーブル線ＧＷＥのうちのいずれかに接続されている構成は以下の点で有利である。すなわち、イネーブル線ＧＷＥに接続されるスイッチ回路ＧＳＷの数が少なくなる為図の例では（１／４）、イネーブルＧＷＥ線の負荷容量を低減する事ができる。

【0120】

また、例えば、上記実施の形態においては、図１７に示すように複数の端子ＴＰＤのそれぞれが保護回路ＰＣを介して接続されている例を説明した。しかし、内部回路に対する静電気放電を考慮しなくても良い場合には、保護回路ＰＣが無くても良い。

【0121】

本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。

【0122】

例えば、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

【産業上の利用可能性】

【0123】

本発明は、入力装置や、入力検出機能を備えた表示装置に適用して有効である。

【符号の説明】

【0124】

１０,２０ 絶縁基板
１１，１２,１３，１４ 絶縁膜
ＡＬ１，ＡＬ２ 配向膜
ＢＥＮ１，ＢＥＮ２，ＢＥＮ３，ＢＥＮ４ 屈曲部
ＢＬ バックライトユニット
ＢＭ 遮光層
Ｃ１，Ｃ２，Ｃ３，Ｃ４、Ｃ５ 寄生容量
ＣＤ 共通電極駆動回路
ＣＤＦ 導電膜
ＣＥ 共通電極
ＣＦＢ，ＣＦＧ，ＣＦＲ カラーフィルタ
ＣＭＬ コモン線
ＣＳ 保持容量
ＧＣＬ クロック信号
ＧＳＰ スタートパルス信号
ＣＴＣ 制御回路
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ 距離
ＤＡ 表示領域
ＤＡＭ１，ＤＡＭ２，ＤＡＭ３，ＤＡＭ４ 領域
ＤＥ ドレイン電極
ＤＲ１，ＤＲ２
ＤＲＣ１ ドライバチップ（半導体チップ）
ＤＲＡ 領域（第１領域）
ＤＳ 表示面
ＤＳＣ 内部回路
ＤＳＰ１，ＤＳＰｈ１，ＤＳＰｈ２ 表示装置
ＥＮＢ イネーブル信号
ＥＸＴ１，ＥＸＴ２，ＥＸＴ３，ＥＸＴ４ 延在部
ＦＤＷ，ＦＷ，ＧＤＷ，ＧＷＴ，ＰＬＨ，ＰＬＬ，ＰＬＴ，ＴＷ，ＶＤＷ 配線
ＦＷＢ１ 配線板
ＧＢＡ１，ＧＢＢ１，ＧＢＢ２，ＧＢＣ１，ＧＢＣ２，ＧＢＤ１，ＧＢＤ２，ＧＢＥ１，ＧＤＢ，ＧＤＢ１，ＧＤＢ２ 回路ブロック
ＧＢＵ バッファ回路
ＧＣＬ，ＧＣＬ１，ＧＣＬ２ クロック信号
ＧＤ，ＧＤ１，ＧＤ２ 駆動回路
ＧＥ ゲート電極
ＧＬ，ＧＬ１，ＧＬ２，ＧＬＡ，ＧＬＢ，ＧＬＤ，ＧＬｎ，ＧＬｎ１、ＧＬｎ２、ＧＬｎ３ 走査信号線
ＧＬｐ１，ＧＬｐ２、ＧＬｐ３、ＧＬｐ４ 配線部
ＧＮＤ 基準電位
ＧＰＤ，ＰＤ１，ＰＤ２，ＰＤ３，ＴＭ１，ＴＰＤ，ＶＰＤ 端子
Ｇｓｉ，Ｇｓｉ１，Ｇｓｉ２，Ｇｓｉｎ 走査信号
ＧＳＲ シフトレジスタ回路
ＧＳＷ スイッチ回路
ＧＷ，ＧＷ１，ＧＷ２ 制御配線
ＧＷＣ，ＧＷＣ１，ＧＷＣ２ クロック線
ＧＷＥ，ＧＷＥ１，ＧＷＥ２ イネーブル線
ＧＷＳ スタートパルス線
ＬＱ 液晶層
ＮＤＡ１，ＮＤＡ２ 領域
ＯＣＬ オーバーコート層
ＯＤ１，ＯＤ２ 光学素子
ＰＣ 保護回路
ＰＥ 画素電極
ＰＬ，ＰＬ１，ＰＬ２ 電源配線
ＰＮＬ１ 表示パネル
ＰＳＣ 電源回路
ＰＳＷ 画素スイッチ素子
ＰＸ 画素
ＰＸｄ ダミー画素
ＲＥＳ１ 抵抗
ＳＡ 周辺領域
ＳＣＬ 映像信号接続線
ＳＤ 映像信号線駆動回路
ＳＥ ソース電極
ＳＬ，ＳＬ１，ＳＬ２，ＳＬｄ１，ＳＬｄ２，ＳＬｍ 映像信号線
Ｓｐｉｃ 映像信号
ＳＵＢ１，ＳＵＢ２ 基板
ＳＷＳ スイッチ回路
Ｔ１，Ｔ２，Ｔ３，Ｘ，Ｙ 方向
Ｔｒ１，Ｔｒ２，Ｔｒ３ トランジスタ
ＶＤ 電源電位
ＶＤＨ，ＶＤＬ 電位
ＷＬ１，ＷＬ２，ＷＬ３ 配線層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】