特許 6817312 半導体デバイスのゲート・スタック作製方法および半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6817312

(24)【登録日】2020年12月28日

(45)【発行日】2021年1月20日

(54)【発明の名称】半導体デバイスのゲート・スタック作製方法および半導体デバイス

(51)【国際特許分類】

   H01L 29/43 20060101AFI20210107BHJP

   H01L 21/336 20060101ALI20210107BHJP

   H01L 29/78 20060101ALI20210107BHJP

   H01L 21/8238 20060101ALI20210107BHJP

   H01L 27/092 20060101ALI20210107BHJP

   H01L 29/786 20060101ALI20210107BHJP

   H01L 29/423 20060101ALI20210107BHJP

   H01L 29/49 20060101ALI20210107BHJP

   H01L 21/28 20060101ALI20210107BHJP

【ＦＩ】

   H01L29/62

   H01L29/78 301G

   H01L29/78 301C

   H01L27/092 D

   H01L29/78 617M

   H01L29/78 617J

   H01L29/78 617T

   H01L29/58 G

   H01L21/28 301R

【請求項の数】15

【全頁数】16

(21)【出願番号】特願2018-535056(P2018-535056)

(86)(22)【出願日】2017年1月6日

(65)【公表番号】特表2019-503584(P2019-503584A)

(43)【公表日】2019年2月7日

(86)【国際出願番号】IB2017050049

(87)【国際公開番号】WO2017122104

(87)【国際公開日】20170720

【審査請求日】2019年6月21日

(31)【優先権主張番号】14/996,563

(32)【優先日】2016年1月15日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】508369618

【氏名又は名称】テセラ インコーポレイテッド

【氏名又は名称原語表記】Ｔｅｓｓｅｒａ， Ｉｎｃ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100120525

【弁理士】

【氏名又は名称】近藤 直樹

(74)【代理人】

【識別番号】100139712

【弁理士】

【氏名又は名称】那須 威夫

(74)【代理人】

【識別番号】100151987

【弁理士】

【氏名又は名称】谷口 信行

(72)【発明者】

【氏名】バオ、ルーチャン

(72)【発明者】

【氏名】クリシュナン、シッダールタ

(72)【発明者】

【氏名】クォン、ウノ

(72)【発明者】

【氏名】ナラヤナン、ヴィジェイ

【審査官】 佐藤 靖史

(56)【参考文献】

【文献】 米国特許出願公開第２０１５／０３２５６８１（ＵＳ，Ａ１）

【文献】 特開２０１３−０２６４６６（ＪＰ，Ａ）

【文献】 特開２０１１−００３８９９（ＪＰ，Ａ）

【文献】 米国特許第０８９２１１７１（ＵＳ，Ｂ１）

【文献】 特開２０１１−０２９３０３（ＪＰ，Ａ）

【文献】 特開２００６−１８６２７６（ＪＰ，Ａ）

【文献】 特開２０１２−２５３３５２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／４３

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２９／４９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

半導体デバイスのゲート・スタックを作製する方法であって、
前記デバイスのチャネル領域の上方に第１の誘電体層を形成することと、
前記第１の誘電体層の上方に障壁層を形成することと、
前記障壁層の上方に第１のゲート金属層を形成することと、
前記第１のゲート金属層の上方にキャップ層を形成することと、
前記ゲート・スタックのｐ型電界効果トランジスタ（ｐＦＥＴ）領域内の前記第１の誘電体層の一部を露出させるために、前記障壁層と前記第１のゲート金属層と前記キャップ層との一部を除去することと、
前記キャップ層と前記第１の誘電体層との露出部上に第１の窒化物層を堆積させることと、
前記第１の窒化物層上にスカベンジング層を堆積させることと、
前記スカベンジング層上に第２の窒化物層を堆積させることと、
前記第２の窒化物層上にゲート電極材料を堆積させることと
を含む方法。

【請求項2】

前記第１の誘電体層は、酸化物材料を含む、請求項１に記載の方法。

【請求項3】

前記障壁層は金属窒化物材料を含む、請求項１に記載の方法。

【請求項4】

前記第１のゲート金属層は、ＴｉＡｌＣまたはＴｉＡｌ、Ｔｉ、Ａｌ、ＴｉＡｌＣ、ＮｂＡｌＣを含む、請求項１に記載の方法。

【請求項5】

前記第１の窒化物層はＴｉＮまたはＴａＮを含む、請求項１に記載の方法。

【請求項6】

前記第１の窒化物層はＴａＮを含む、請求項１に記載の方法。

【請求項7】

前記第２の窒化物層はＴｉＮを含む、請求項１に記載の方法。

【請求項8】

前記ゲート電極材料はＷを含む、請求項１に記載の方法。

【請求項9】

前記ゲート・スタックを形成する前に、前記ゲート・スタックに隣接するソース／ドレイン領域を形成することをさらに含む、請求項１に記載の方法。

【請求項10】

前記ゲート・スタックを形成する前に、
前記デバイスの前記チャネル領域の上方に犠牲ゲート・スタックを形成することと、
前記犠牲ゲート・スタックの側壁に沿ってスペーサを形成することと、
前記犠牲ゲート・スタックに隣接して前記デバイスのソース／ドレイン領域を形成することと、
前記スペーサの周囲に絶縁材料の層を形成することと、
前記デバイスの前記チャネル領域を露出させるために前記犠牲ゲート・スタックを除去することと
をさらに含む、請求項１に記載の方法。

【請求項11】

半導体デバイスであって、
前記デバイスのチャネル領域の上方に配置されたゲート・スタックを含み、前記ゲート・スタックは、ｎ型電界効果トランジスタ（ｎＦＥＴ）部を含み、前記ｎＦＥＴ部は、
基板上に配置された誘電体層と、
前記誘電体層上に配置された障壁層と、
前記障壁層上に配置された第１のゲート金属層と、
前記第１のゲート金属層上に配置されたキャップ層と、
前記キャップ層上に配置された第１の窒化物層と、
前記第１の窒化物層上に配置されたスカベンジング層と、
前記スカベンジング層上に配置された第２の窒化物層と、
前記第２の窒化物層上に配置されたゲート電極と
を含む、半導体デバイス。

【請求項12】

ｐ型電界効果トランジスタ（ｐＦＥＴ）部をさらに含み、前記ｐＦＥＴ部は、
前記基板上に配置された前記誘電体層と、
前記誘電体層上に配置された前記第１の窒化物層と、
前記第１の窒化物層上に配置された前記スカベンジング層と、
前記スカベンジング層上に配置された前記第２の窒化物層と、
前記第２の窒化物層上に配置された前記ゲート電極と
を含む、請求項１１に記載のデバイス。

【請求項13】

前記誘電体層は酸化物材料を含む、請求項１１または１２に記載のデバイス。

【請求項14】

前記障壁層は金属窒化物材料を含む、請求項１１または１２に記載のデバイス。

【請求項15】

前記ゲート電極はＷを含む、請求項１１または１２に記載のデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に半導体デバイスに関し、より具体的には、金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field effect transistor（ＭＯＳＦＥＴ））ゲートに関する。

【背景技術】

【0002】

ＭＯＳＦＥＴは、電子信号の増幅または切り換えのために使用されるトランジスタである。ＭＯＳＦＥＴはソースとドレインと金属酸化物ゲート電極とを有する。金属ゲートは、ＭＯＳＦＥＴの入力抵抗を比較的高くする絶縁材料、例えば二酸化ケイ素またはガラスの薄膜層によって、主半導体ｎチャネルまたはｐチャネルから電気的に絶縁される。ゲート電圧は、ドレインからソースまでの経路が開回路（「オフ」）であるか抵抗経路（「オン」）であるかを制御する。

【0003】

ｎ型電界効果トランジスタ（ｎＦＥＴ）とｐ型電界効果トランジスタ（ｐＦＥＴ）とは、相補型ＭＯＳＦＥＴの２つの種類である。ｎＦＥＴは、電流キャリヤとして電子を使用し、ｎ型にドープされたソースおよびドレインの接合部を有する。ｐＦＥＴは、電流キャリヤとして正孔を使用し、ｐ型にドープされたソースおよびドレインの接合部を有する。

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体デバイスのゲート・スタック作製方法および半導体デバイスを提供する。

【課題を解決するための手段】

【0005】

本発明の一態様によると、半導体デバイスのゲート・スタックを作製する方法が、前記デバイスのチャネル領域の上方に第１の誘電体層を形成することと、前記第１の誘電体層の上方に障壁層を形成することと、前記障壁層の上方に第１のゲート金属層を形成することと、前記第１のゲート金属層の上方にキャップ層を形成することと、前記ゲート・スタックのｐ型電界効果トランジスタ（ｐＦＥＴ）領域内の前記第１の誘電体層の一部を露出させるために、前記障壁層と前記第１のゲート金属層と前記キャップ層との一部を除去することと、前記キャップ層と前記第１の誘電体層の露出部上に第１の窒化物層を堆積させることと、前記第１の窒化物層上にスカベンジング層を堆積させることと、前記スカベンジング層上に第２の窒化物層を堆積させることと、前記第２の窒化物層上にゲート電極材料を堆積させることとを含む。

【0006】

本発明の別の一態様によると、半導体デバイスが、前記デバイスのチャネル領域の上方に配置されたゲート・スタックを含み、前記ゲート・スタックは、ｎ型電界効果トランジスタ（ｎＦＥＴ）部を含み、前記ｎＦＥＴ部は、基板上に配置された誘電体層と、前記誘電体層上に配置された障壁層と、前記障壁層上に配置された第１のゲート金属層と、前記第１のゲート金属層上に配置されたキャップ層と、前記キャップ層上に配置された第１の窒化物層と、前記第１の窒化物層上に配置されたスカベンジング層と、前記スカベンジング層上に配置された第２の窒化物層と、前記第２の窒化物層上に配置されたゲート電極とを含む。

【0007】

本発明の実施形態について、添付図面を参照しながら例示のためにのみ説明する。

【図面の簡単な説明】

【0008】

【図1】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、基板上に配置された半導体フィンを有する基板の上面図である。

【図2】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、図１の線Ａ−Ａに沿ったフィンおよび基板の切断図である。

【図3】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、ゲート・スタックの幅（長手方向）に沿った切断図である。

【図4】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、酸化物層の上方に堆積させた障壁層を示す図である。

【図5】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、ｎＦＥＴゲート金属の層の堆積後の、結果として得られる構造を示す図である。

【図6】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、例えばＴｉＮなどの窒化物金属を含み得るキャップ層の形成後の結果として得られる構造を示す図である。

【図7】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、障壁層とゲート金属とキャップ層との一部を除去するパターン形成およびエッチング・プロセス後の、結果として得られる構造を示す図である。

【図8】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、窒化物層の形成を示す図である。

【図9】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、スカベンジング層の堆積を示す図である。

【図10】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、ＰＷＦ層の堆積後の、結果として得られる構造を示す図である。

【図11】例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す図であって、ＰＷＦ層の露出部の上方へのゲート電極の堆積後の、結果として得られる構造を示す図である。

【図12】ゲート・スタックの代替実施形態を形成する別の例示の方法を示す図であって、ｎＦＥＴ部とｐＦＥＴ部とを有するゲート・スタックの形成を示す図である。

【図13】ゲート・スタックの代替実施形態を形成する別の例示の方法を示す図であって、リソグラフィ・パターン形成およびエッチング・プロセス後の、結果として得られる構造を示す図である。

【図14】ゲート・スタックの代替実施形態を形成する別の例示の方法を示す図であって、スカベンジング層の堆積を示す図である。

【図15】ゲート・スタックの代替実施形態を形成する別の例示の方法を示す図であって、ＰＷＦ層の堆積後の、結果として得られる構造を示す図である。

【図16】ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す図であって、ｎＦＥＴ部とｐＦＥＴ部とを有するゲート・スタックの形成を示す図である。

【図17】ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す図であって、リソグラフィ・パターン形成およびエッチング・プロセス後の、結果として得られる構造を示す図である。

【図18】ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す図であって、酸化物層の上方に堆積させる障壁層の堆積を示す図である。

【図19】ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す図であって、ｎＦＥＴ部とｐＦＥＴ部における障壁層の上方のゲート金属の堆積を示す図である。

【図20】ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す図であって、ゲート金属層の上方へのＰＷＦ層の堆積後の、結果として得られる構造を示す図である。

【図21】ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す図であって、ｎＦＥＴ部とｐＦＥＴ部とを有するゲート・スタックの形成を示す図である。

【図22】ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す図であって、キャップ層とスカベンジング層との露出部を除去するリソグラフィ・パターン形成およびエッチング・プロセス後の、結果として得られる構造体を示す図である。

【図23】ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す図であって、ゲート金属層の堆積後の、結果として得られる構造を示す図である。

【図24】ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す図であって、ゲート金属層の上方へのＰＷＦ層の堆積後の、結果として得られる構造を示す図である。

【図25】フィンＦＥＴデバイスの例示の実施形態の上面図を示す図である。

【図26】図２５の線Ｂ−Ｂに沿ったフィン上のゲート・スタックの切断図を示す図である。

【図27】図２５の線Ｃ−Ｃに沿ったフィン上のゲート・スタックの切断図を示す図である。

【図28】図１ないし図１１において上述した半導体デバイスを形成する例示の方法のブロック図である。

【発明を実施するための形態】

【0009】

本明細書に記載の方法および実施形態は、ＭＯＳＦＥＴデバイスにおける堅牢な調整可能ｎＦＥＴゲート・スタックを提供する。ＦＥＴデバイスでは、例えばＴｉＮおよびＴａＮなどの金属窒化物が、ｐＦＥＴデバイスにおける所望の閾値電圧（Ｖｔ）を実現するためのゲート・スタックにおける良好な仕事関数材料を提供する。ＦＥＴデバイスのスケールが縮小し続けるのに従い、性能目標を達成するためにフィンＦＥＴなどのマルチゲート・デバイスが使用されている。ＦＥＴデバイスのＶｔのばらつきを低減し、Ｖｔを制御するように仕事関数金属の均一な層を堆積させるために、原子層堆積（ＡＬＤ）が使用される。ＡＬＤを使用する置換金属ゲート作製プロセスにおいて、仕事関数金属の特性を変化させることはより困難になっている。

【0010】

置換金属ゲート作製プロセスにおけるサーマル・バジェットに対する高ｋ誘電材料における酸素空乏の反応のため、未処理のＴｉＮまたはＴａＮをｐＦＥＴデバイスの仕事関数金属として使用すると、ｐＶｔが安定しなくなり、Ｖｔの制御が困難になることが、実験によりわかっている。

【0011】

ｎＦＥＴデバイスの性能および信頼性は、Ｄ_２または高圧アニーリング・プロセスを使用して改良することができる。しかし、ｐＦＥＴが例えばＴｉＮなどの従来の仕事関数金属を含む場合、このプロセスは不安定なｐＶｔにつながる可能性がある。

【0012】

本明細書に記載の方法および実施形態は、例えばＴｉＮおよびＴａＮなどの単一の金属窒化物層とは異なり、ｐＶｔを規定し、調整するための比較的弱い酸素スカベンジ・スタックを備えるゲート・スタックを提供する。この弱い酸素スカベンジ・スタックは、堆積または一体化により形成することができ、例えばＴｉＮまたはＴａＮなどの障壁層と、ＴｉＡｌＣ、ＴｉＡｌ、Ａｌ、Ｔｉ、ＮｂＡｌおよびＴａＡｌＣなどの強い酸素スカベンジ材料とを含み得る。

【0013】

特許請求の範囲および本明細書の解釈のために、以下の定義および略語を使用する。本明細書で使用する「備える（ｃｏｍｐｒｉｓｅｓ）、備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）、含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する、（ｈａｓ）、有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）または含有している（ｃｏｎｔａｉｎｉｎｇ）」という用語またはこれらの用語のその他の変化形は、非排他的包含をカバーすることを意図している。例えば、列挙されている要素を含む組成、混合物、プロセス、方法、物品または装置は、必ずしもそれらの要素のみには限定されず、明示的に列挙されていない他の要素、またはそのような組成、混合物、プロセス、方法、物品または装置に固有のその他の要素を含み得る。

【0014】

本明細書で使用する、要素または構成要素の前の冠詞「ａ」および「ａｎ」は、その要素または構成要素のインスタンス（すなわち出現）数に関して非制限的であることを意図している。したがって、「ａ」または「ａｎ」は、１つまたは少なくとも１つを含むものと解釈すべきであり、要素または構成要素の単数形は、数字が明らかに単数を示していない限り、複数も含む。

【0015】

本明細書で使用する「発明」または「本発明」という用語は、非限定的用語であり、特定の発明の単一の態様を指すことを意図したものではなく、本明細書および特許請求の範囲に記載されているすべての可能な態様を含む。

【0016】

本明細書で使用する、採用されている本発明の成分、構成要素または反応物質の数量を修飾する「約（ａｂｏｕｔ）」という用語は、例えば、濃縮物または溶液を作製するために使用される典型的な測定および液体処理手順によって発生する可能性のある数量の変動を指す。また、変動は、測定手順における不注意による誤り、構成要素を作製するため、または方法を実行するめに採用した成分の製造、供給源または純度の相違などによっても発生することがある。一態様では、「約」という用語は、記載されている数値の１０％以内を意味する。別の態様では、「約」という用語は、記載されている数値の５％以内を意味する。さらに別の態様では、「約」という用語は、記載されている数値の１０、９、８、７、６、５、４、３、２または１％以内を意味する。

【0017】

また、層、領域または基板など、ある要素が別の要素の「上に（ｏｎ）」または「上方に（ｏｖｅｒ）」あると言う場合、その要素は、その別の要素の直上にあってよく、または介在要素が存在してもよいものと理解されたい。それに対して、ある要素が別の要素の「直上」または「直接上方に」あるという場合、介在要素は存在せず、その要素は別の要素と接触している。

【0018】

また、ある要素が別の要素に「接続される」または「結合される」という場合、その要素はその別の要素に直接接続または結合されることができ、または介在要素が存在してもよい。それに対して、ある要素が別の要素に「直接接続される」または「直接結合される」という場合、介在要素は存在しない。

【0019】

図１ないし図１１に、例示のＦＥＴデバイスのゲート・スタックを形成する例示の方法を示す。

【0020】

図１は、基板１０２上に配置された半導体フィン１１２および１１４を備えた基板１０２の上面図を示す。図の実施形態では、基板１０２およびフィン１１２および１１４上に予めパターン形成された犠牲ゲート・スタック（図示せず）の除去後にフィン１１２および１１４のチャネル領域が露出している。犠牲ゲート・スタックの周囲にスペーサ材料１０４が形成されている。スペーサ材料１０４の周囲には、例えば酸化物またはその他の誘電材料などの絶縁材料が形成されている。図の実施形態では、フィン１１２は完成デバイスのチャネル領域とソース／ドレイン領域とを部分的に画定することになる。フィン１１２は、ｎＦＥＴデバイスを部分的に画定することとなり、フィン１１４はｐＦＥＴデバイスを部分的に画定することになる。ゲート・スタック（後述）は、ｎＦＥＴ部１０８とｐＦＥＴ部１１０の２つの部分に分割される。適合するフィン材料の非限定的な例としては、Ｓｉ（シリコン）、ひずみＳｉ、ＳｉＣ（炭化ケイ素）、Ｇｅ（ゲルマニウム）ＳｉＧｅ（シリコンゲルマニウム）、ＳｉＧｅＣ（シリコンゲルマニウム炭素）、Ｓｉ合金、Ｇｅ合金、ＧａＡｓ（ガリウムヒ素）、ＩｎＡｓ（インジウムヒ素）、ＩｎＰ（リン化インジウム）、またはこれらの任意の組み合わせが含まれる。

【0021】

図の実施形態では、フィン１１２および１１４は、セミコンダクタ・オン・インシュレータ（semiconductor on insulator（ＳＯＩ））基板を使用することができるように絶縁層を含む基板１０２上に配置される。例示の代替実施形態は、バルク半導体基板上にフィンを形成してもよい。

【0022】

図２は、図１の線Ａ−Ａに沿った、フィン１１２および１１４と基板１０２との切断図を示す。

【0023】

図３は、ゲートを通り、ゲートに対して平行な、ゲート・スタックの幅（長手方向）に沿った切断図を示す。簡略化のため、フィン１１２および１１４は、例示のゲート・スタックの形成をよりよく示すようにこれらの図面から省かれている。フィンＦＥＴデバイスの作製では、ゲート・スタックの各層がフィン１１２および１１４のチャネル領域の上方に沿うように配置される。本明細書に記載の実施形態は、フィンＦＥＴデバイスまたはその他のマルチゲート・デバイスには限定されず、例えばプレーナＦＥＴデバイス、ナノワイヤ・デバイス、トンネル・デバイスなどを作製するためにも使用可能である。そのようなプレーナＦＥＴデバイスの作製方式では、基板１０２は半導体材料を含み、ゲート・スタックは基板１０２上に同様にして形成されることになる。

【0024】

図３では、置換金属ゲートの形成を開始するために、例えばＳｉＯ_２またはＨｆＯ_２を含み得る酸化物（誘電体）層３０２は、デバイスのチャネル領域の上方と、基板の一部の上とに堆積させ、アニールする。酸化物層３０２は、１０ないし１００オングストロームの厚さを有する。酸化物層３０２は、例えば、高アスペクト比プラズマ（high aspect ratio plasma（ＨＡＲＰ））、高温酸化膜（high temperature oxide（ＨＴＯ））、高密度プラズマ（high density plasma（ＨＤＰ））、または原子層堆積（atomic layer deposition（ＡＬＤ））プロセス、またはこれらの任意の組み合わせによって堆積させることができる。本明細書に記載の誘電体層３０２およびその後続の各層は、（上述の）フィン１１２の上方に沿うようにだけでなく、（図１の）スペーサ材料１０４の側壁にも沿うように、チャネル領域の上方に形成される。同様に、後に形成される層は、その前の層の外形に沿う。

【0025】

例示の方法では、ｐＦＥＴスタックの形成の前にｎＦＥＴスタックが形成される。ｎＦＥＴスタックは強い酸素スカベンジ・スタックを含み、後で形成されるｐＦＥＴスタックは弱い酸素スカベンジ・スタックを含む。

【0026】

単一の金属層を使用する場合のｎＦＥＴの強い酸素スカベンジ・スタックとｐＦＥＴとの１つの相違点は、金属酸化物を形成するためのエンタルピー変化が、ｎＦＥＴの方がｐＦＥＴよりもはるかに高いことである。例えば、ｎＦＥＴにはＡｌが使用され、ｐＦＥＴにはＮｉが使用される。一方、酸素スカベンジ・スタックは同じ材料および同じ構造で形成することができるが、異なる膜厚または異なる膜組成とすることができる。例えば、ＴｉＮ／ＴｉＡｌ／ＴｉＮスタックが、酸素スカベンジ・スタックとして使用される。これらの層が、ＴｉＡｌの厚さ以外は同様である場合、ＴｉＡｌをより厚くすることによってより強い酸素スカベンジ・スタックが形成されるが、ＴｉＡｌをより薄くすると弱い酸素スカベンジ・スタックが形成される。一方、ＴｉＡｌの厚さと最上部のＴｉＮの厚さとが同じである場合、最下部のＴｉＮの相違によって、より薄い最下部ＴｉＮを使用してより強い酸素スカベンジ・スタックを形成することができ、より厚い最下部ＴｉＮを使用してより弱い酸素スカベンジ・スタックを形成することができる。

【0027】

図４を参照すると、酸化物層３０２の上方に障壁層４０２が形成される。障壁層４０２は、金属窒化物と金属炭化物、例えばＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣを含んでよく、例えば原子層堆積プロセスによって形成されてよい。

【0028】

図５に、例えばＡＬＤプロセスを使用して、障壁層４０２の上方に例えばＴｉＡｌＣまたはＴｉＡｌ、Ｔｉ、Ａｌ、ＮｂＡｌＣなどのｎＦＥＴゲート金属５０２の層を堆積させた後の、結果として得られる構造を示す。

【0029】

図６に、例えばＴｉＮなどの窒化物材料を含み得るキャップ層６０２の形成後の、結果として得られる構造を示す。

【0030】

図７に、ゲート・スタックのｐＦＥＴ部１１０から、障壁層４０２とゲート金属層５０２とキャップ層６０２との一部を除去するパターン形成およびエッチング・プロセス後の、結果として得られる構造を示す。エッチング・プロセスは、例えば、酸化物層３０２の一部を露出させる反応性イオン・エッチングなどの、任意の適合するエッチング・プロセスまたはプロセスの組み合わせを含み得る。

【0031】

図８に、例えば、酸化物層３０２の露出部上とキャップ層６０２上とに窒化物層８０２を堆積させるＡＬＤプロセスを使用する、窒化物層８０２の形成を示す。窒化物層８０２は、例えばＴｉＮまたはＴａＮとすることができる。

【0032】

図９に、窒化物層８０２の上方への、例えばＴｉＡｌＣまたはＴｉＡｌ、Ｔｉ、Ａｌ、ＴｉＡｌＣ、ＮｂＡｌＣを含み得るスカベンジング層９０２の堆積を示す。スカベンジング層９０２と窒化物層８０２とは、弱い酸素スカベンジ・スタックを画定する。

【0033】

図１０に、スカベンジング層９０２の上方にｐＦＥＴ仕事関数（ＰＷＦ）金属層１００２を堆積させた後の、結果として得られる構造を示す。ＰＷＦ層１００２は、例えば原子層堆積プロセスによって形成し得る、例えばＴｉＮまたはＴａＮ材料を含む。

【0034】

図１１に、ＰＷＦ層１００２の露出部の上方にゲート電極１１０２を堆積させた後の、結果として得られる構造を示す。ゲート電極１１０２は、例えば、比較的低温の充填堆積プロセスの後に、化学機械研磨（ＣＭＰ）などの平坦化プロセスを使用して形成されたタングステンを含み得る。

【0035】

図１１に、ｎＦＥＴ部１０８とｐＦＥＴ部１１０とを含むゲート・スタック１１００の例示の一実施形態を示す。

【0036】

図１２ないし図１５に、ゲート・スタックの代替実施形態を形成する別の例示の方法を示す。

【0037】

図１２に、ｎＦＥＴ部１０８とｐＦＥＴ部１１０とを有するゲート・スタックの形成を示す。ゲート・スタックの作製は、基板またはフィン上への酸化物（誘電体）層３０２の堆積から始まり、酸化物層３０２上に窒化物層８０２が堆積される。窒化物層８０２の上方に、例えばＴｉＡｌＣまたはＴｉＡｌ、Ｔｉ、Ａｌ、ＴｉＡｌＣ、ＮｂＡｌＣなどのｎＦＥＴゲート金属５０２の層を堆積させ、ゲート金属５０２の上方に例えばＴｉＮを含み得るキャップ層６０２を堆積させる。

【0038】

図１３に、ｐＦＥＴ部１１０の窒化物層８０２を露出させるためにｐＦＥＴ部１１０からキャップ層６０２とゲート金属５０２との露出部を除去する、リソグラフィ・パターン形成および例えば反応性イオン・エッチングなどのエッチング・プロセス後の、結果として得られる構造を示す。

【0039】

図１４に、ｐＦＥＴ部における窒化物層８０２の上方とｎＦＥＴ部１０８におけるキャップ層６０２の上方への、例えばＴｉＡｌＣまたはＴｉＡｌ、Ｔｉ、Ａｌ、ＴｉＡｌＣ、ＮｂＡｌＣを含み得るスカベンジング層９０２の堆積を示す。

【0040】

図１５に、スカベンジング層９０２の上方にＰＷＦ層１００２を堆積させた後の、結果として得られる構造を示す。ＰＷＦ層１００２を堆積させた後、上述と同様にしてＰＷＦ層１００２の上方にゲート電極１１０２を形成し、例えば化学機械研磨などの適合する平坦化プロセスを使用して平坦化する。

【0041】

図１５に、ｎＦＥＴ部１０８とｐＦＥＴ部１１０とを含むゲート・スタック１５００の例示の一実施形態を示す。

【0042】

図１６ないし図２０に、ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す。

【0043】

図１６に、ｎＦＥＴ部１０８とｐＦＥＴ部１１０とを有するゲート・スタックの形成を示す。この例示のゲート・スタックの作製は、基板またはフィン上への酸化物（誘電体）層３０２の堆積から始まり、酸化物層３０２上に窒化物層８０２を堆積させる。例えばＴｉＡｌＣまたはＴｉＡｌ、Ｔｉ、Ａｌ、ＴｉＡｌＣ、ＮｂＡｌＣを含み得るスカベンジング層９０２を、窒化物層８０２の上方に堆積させる。例えばＴｉＮを含み得るキャップ層６０２を、スカベンジング層９０２の上方に堆積させる。

【0044】

図１７に、ｎＦＥＴ部１０８における酸化物層３０２の一部を露出させる、ゲート・スタックのｎＦＥＴ部１０８からキャップ層６０２とスカベンジング層９０２と窒化物層８０２との露出部分を除去するリソグラフィ・パターン形成およびエッチング・プロセス後の、結果として得られる構造を示す。

【0045】

図１８に、ｎＦＥＴ部１０８における酸化物層３０２とｐＦＥＴ領域１１０におけるキャップ層６０２との上方に堆積させる障壁層４０２の堆積を示す。

【0046】

図１９に、ｎＦＥＴ部１０８とｐＦＥＴ部１１０とにおける障壁層４０２の上方へのゲート金属５０２の堆積を示す。

【0047】

図２０に、ゲート金属層５０２の上方へのＰＷＦ層１００２の堆積後の、結果として得られる構造を示す。ＰＷＦ層１００２の形成後に、上述と同様にしてＰＷＦ層１００２の上方にゲート電極１１０２が形成され、例えば化学機械研磨などの適合する平坦化プロセスを使用して平坦化される。

【0048】

図２０は、ｎＦＥＴ部１０８とｐＦＥＴ部１１０とを含むゲート・スタック２０００の別の例示の代替実施形態を示す。

【0049】

図２１ないし図２４に、ゲート・スタックの別の代替実施形態を形成する別の例示の方法を示す。

【0050】

図２１は、上述の図１６と類似しており、ｎＦＥＴ部１０８とｐＦＥＴ部１１０とを有するゲート・スタックの形成を示す。この例示のゲート・スタックの作製は、基板またはフィン上への酸化物（誘電体）層３０２の堆積から始まり、酸化物層３０２上に窒化物層８０２を堆積させる。例えば、ＴｉＡｌＣまたはＴｉＡｌ、Ｔｉ、Ａｌ、ＴｉＡｌＣ、ＮｂＡｌＣを含み得るスカベンジング層９０２を、窒化物層８０２の上方に堆積させる。例えばＴｉＮを含み得るキャップ層６０２を、スカベンジング層９０２の上方に堆積させる。

【0051】

図２２に、ゲート・スタックのｎＦＥＴ部１０８から、キャップ層６０２とスカベンジング層９０２との露出部を除去するリソグラフィ・パターン形成およびエッチング・プロセス後の、結果として得られる構造を示す。エッチング・プロセスは、ゲート・スタックのｎＦＥＴ部１０８における窒化物層８０２を露出させる。

【0052】

図２３に、ゲート・スタックのｎＦＥＴ部１０８における窒化物層８０２の上方とｐＦＥＴ部１１０におけるキャップ層６０２の上方へのゲート金属層５０２の堆積後の、結果として得られる構造を示す。

【0053】

図２４に、ゲート金属層５０２の上方へのＰＷＦ層１００２の堆積後の、結果として得られる構造を示す。ＰＷＦ層１００２の堆積に続いて、上述と同様にしてＰＷＦ層１００２の上方にゲート電極１１０２が形成され、例えば化学機械研磨などの適合する平坦化プロセスを使用して平坦化される。

【0054】

図２４は、ｎＦＥＴ部１０８とｐＦＥＴ部１１０とを含むゲート・スタック２４００の別の例示の代替実施形態を示す。

【0055】

図２５に、フィンＦＥＴデバイスの例示の実施形態の上面図を示す。なお、フィン１１２および１１４は基板１０２上に配置されている。ゲート・スタック２４００は、フィン１１２および１１４のチャネル領域の上方に配置されている。フィン１１２および１１４は、例えばイオン注入プロセスまたはエピタキシャル成長プロセスによって形成することができるソース／ドレイン領域２５０２を含む。図２５に示す例示の実施形態は、ゲート・スタック２４００を含むが、フィン１１２および１１４の上方に上述のようなゲート・スタック１１００、１５００または２０００のいずれでも形成することができる。代替として、ゲート・スタック１１００、１５００、２０００または２４００は、半導体基板によって部分的に画定し得るソース領域およびドレイン領域を有するプレーナＦＥＴを形成するために、半導体基板上に形成することができる。

【0056】

図２６に図２５の線Ｂ−Ｂに沿った、フィン１１２上のゲート・スタック２４００の切断図を示す。図２７に、図２５の線Ｃ−Ｃに沿った、フィン１１４上のゲート・スタック２４００の切断図を示す。

【0057】

図２８に、図１ないし図１１における上述の半導体デバイスを形成する例示の方法のブロック図を示す。図２８を参照すると、ブロック２８０２で、デバイスのチャネル領域の上方に第１の誘電体層を形成する。ブロック２８０４で、第１の誘電体層の上方に障壁層を形成する。ブロック２８０６で、障壁層の上方に第１のゲート金属層を形成する。ブロック２８０８で、第１の金属層の上方にキャップ層を形成する。ブロック２８１０で、ゲート・スタックのｐ型電界効果トランジスタ（ｐＦＥＴ）領域における第１の誘電体層の一部を露出させるために、障壁層と第１のゲート金属層とキャップ層との一部を除去する。ブロック２８１２で、キャップ層と第１の誘電体層との露出部上に、第１の窒化物層を堆積させる。ブロック２８１４で、第１の窒化物層上にスカベンジング層を堆積させる。ブロック２８１６で、スカベンジング層上に第２の窒化物層を堆積させる。ブロック２８１８で、第２の窒化物層上にゲート電極材料を堆積させる。

【0058】

本明細書に記載の方法および実施形態は、例えばＴｉＮおよびＴａＮなどの単一の金属窒化物層とは異なり、ｐＶｔを規定し、調整するために比較的弱い酸素スカベンジ・スタックを備えたゲート・スタックを提供する。この弱い酸素スカベンジ・スタックは、堆積または一体化によって形成することができ、例えば、ＴｉＮまたはＴａＮなどの障壁層と、ＴｉＡｌＣまたはＴｉＡｌ、Ｔｉ、Ａｌ、ＴｉＡｌＣ、ＮｂＡｌＣなどの強い酸素スカベンジ材料とを含み得る。

【0059】

本発明の様々な実施形態の説明は例示のために示したものであり、網羅的であること、または開示している実施形態に限定することを意図したものではない。当業者には、記載されている実施形態の範囲および思想から逸脱することなく多くの変更および変形が明らかであろう。本明細書で使用されている用語は、実施形態の原理、実用化、または市場に見られる技術の技術的改良を最もよく説明するため、または、他の当業者が本明細書に開示されている実施形態を理解することができるようにするために選定されたものである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】