特許 6818664 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6818664

(24)【登録日】2021年1月5日

(45)【発行日】2021年1月20日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 29/34 20060101AFI20210107BHJP

   G11C 16/10 20060101ALI20210107BHJP

【ＦＩ】

   G11C29/34

   G11C16/10 150

【請求項の数】8

【全頁数】15

(21)【出願番号】特願2017-176904(P2017-176904)

(22)【出願日】2017年9月14日

(65)【公開番号】特開2019-53801(P2019-53801A)

(43)【公開日】2019年4月4日

【審査請求日】2019年12月16日

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100075672

【弁理士】

【氏名又は名称】峰 隆司

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野 直樹

(74)【代理人】

【識別番号】100189913

【弁理士】

【氏名又は名称】鵜飼 健

(72)【発明者】

【氏名】葛西 駿

【審査官】 佐賀野 秀一

(56)【参考文献】

【文献】 特開２０１２−０６９１８５（ＪＰ，Ａ）

【文献】 特開平０２−２９２７９８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／０２５５１６１（ＵＳ，Ａ１）

【文献】 特開２００３−２０３４９３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／００− ２９／５６

Ｇ１１Ｃ １１／５６

Ｇ１１Ｃ １６／００− １７／１８

(57)【特許請求の範囲】

【請求項1】

第１メモリセルを含む第１ブロックと、第２メモリセルを含む第２ブロックと、第３メモリセルを含む第３ブロックとを含む第１メモリセルアレイと、
書き込みにおいて、前記第１ブロック、前記第２ブロック、および前記第３ブロックを選択し、かつ前記選択されたブロックのうちの前記第１ブロックを選択するマルチブロック選択回路と、
前記書き込みにおける第１期間において、前記第１メモリセル、前記第２メモリセル、および前記第３メモリセルに第１プログラムを行う制御部と
を具備し、
前記制御部は、前記第１期間後の第２期間において、前記第１メモリセルに第１ベリファイを行い、
前記第１ブロックは、センスアンプから最も近いブロックおよび前記センスアンプから最も遠いブロック以外のブロックである半導体記憶装置。

【請求項2】

前記制御部は、前記第２期間後の第３期間において、前記第１メモリセルおよび前記第２メモリセルに第２プログラムを行う請求項１の半導体記憶装置。

【請求項3】

前記制御部は、前記第３期間後の第４期間において、前記第１メモリセルに第２ベリファイを行う請求項２の半導体記憶装置。

【請求項4】

前記制御部は、第１コマンドおよび前記第１コマンドと異なる第２コマンドを受信した場合に前記第１プログラムを行う請求項１乃至請求項３のいずれか１項の半導体記憶装置。

【請求項5】

第１メモリセルを含む第１ブロックと、第２メモリセルを含む第２ブロックと、第３メモリセルを含む第３ブロックとを含む第１メモリセルアレイと、
前記第１メモリセルに接続される第１ワード線と、
前記第２メモリセルに接続される第２ワード線と、
前記第３メモリセルに接続される第３ワード線と、
書き込みにおいて、前記第１ブロック、前記第２ブロック、および前記第３ブロックを選択し、かつ前記選択されたブロックのうちの前記第１ブロックを選択するマルチブロック選択回路と、
前記書き込みにおける第１期間において、前記第１ワード線、前記第２ワード線、および前記第３ワード線に第１電圧を印加する制御部と
を具備し、
前記制御部は、前記第１期間後の第２期間において、前記第１ワード線に第２電圧を印加し、かつ前記第２ワード線および前記第３ワード線に前記第２電圧より小さい第３電圧を印加し、
前記第１ブロックは、センスアンプから最も近いブロックおよび前記センスアンプから最も遠いブロック以外のブロックである半導体記憶装置。

【請求項6】

前記制御部は、前記第２期間後の第３期間において、前記第１ワード線および前記第２ワード線に前記第１電圧より大きい第４電圧を印加する請求項５の半導体記憶装置。

【請求項7】

前記制御部は、前記第３期間後の第４期間において、前記第１ワード線に前記第２電圧を印加し、かつ前記第２ワード線に前記第３電圧を印加する請求項６の半導体記憶装置。

【請求項8】

前記制御部は、第１コマンドおよび前記第１コマンドと異なる第２コマンドを受信した場合に前記第１ワード線および前記第２ワード線に前記第１電圧を印加する請求項５乃至請求項７のいずれか１項の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００３−１７８５９０号公報

【特許文献2】特開２００８−２８２５２１号公報

【特許文献3】特開昭５９−０９８３９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

テストモードにおける書き込み時間の短縮を図る半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態による半導体記憶装置は、第１メモリセルを含む第１ブロックと、第２メモリセルを含む第２ブロックと、第３メモリセルを含む第３ブロックとを含む第１メモリセルアレイと、書き込みにおいて、前記第１ブロック、前記第２ブロック、および前記第３ブロックを選択し、かつ前記選択されたブロックのうちの前記第１ブロックを選択するマルチブロック選択回路と、前記書き込みにおける第１期間において、前記第１メモリセル、前記第２メモリセル、および前記第３メモリセルに第１プログラムを行う制御部と、を具備する。前記制御部は、前記第１期間後の第２期間において、前記第１メモリセルに第１ベリファイを行い、前記第１ブロックは、センスアンプから最も近いブロックおよび前記センスアンプから最も遠いブロック以外のブロックである。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体記憶装置を示す図。

【図2】実施形態に係る半導体記憶装置におけるメモリセルアレイを示す図。

【図3】実施形態に係る半導体記憶装置におけるブロックを示す回路図。

【図4】実施形態に係る半導体記憶装置におけるブロックを示す断面図。

【図5】実施形態に係る半導体記憶装置におけるテストモードの書き込みを示すフローチャート。

【図6】実施形態に係る半導体記憶装置におけるテストモードの書き込みのコマンドシーケンスを示す図。

【図7】実施形態に係る半導体記憶装置におけるテストモードの書き込みを示す概略図。

【図8】実施形態に係る半導体記憶装置におけるテストモードの書き込みを示す概略図。

【図9】実施形態に係る半導体記憶装置におけるテストモードの書き込みを示す電圧タイミングチャート。

【発明を実施するための形態】

【0007】

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

【0008】

＜実施形態＞
図１乃至図９を用いて、実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセル（メモリセルトランジスタ）が半導体基板上に三次元に積層された三次元積層型ＮＡＮＤフラッシュメモリについて説明する。また、以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。

【0009】

［１．実施形態における構成例］
図１は、実施形態に係る半導体記憶装置１００を示す図である。

【0010】

図１に示すように、半導体記憶装置１００は、プレーン１０Ａ，１０Ｂ、入出力回路１４、ロジック制御回路１５、レディー／ビジー制御回路１６、レジスタ１７、シーケンサ１８、および電圧生成回路１９を含む。

【0011】

入出力回路１４は、半導体記憶装置１００の外部（ホストまたはメモリコントローラ）から信号ＩＯ（ＩＯ０−ＩＯ７）を送受信する。信号ＩＯは、コマンド、アドレス、およびデータ等を含む。入出力回路１４は、外部からのコマンドおよびアドレスをレジスタ１７に送信する。入出力回路１４は、外部からの書き込みデータをセンスアンプ１３（１３Ａ，１３Ｂ）に送信し、センスアンプ１３からの読み出しデータを外部に送信する。また、入出力回路１４は、読み出しデータとともに外部にデータストローブ信号ＤＱＳ，／ＤＱＳを送信する。読み出しデータは、信号ＤＱＳ，／ＤＱＳに同期して読み出される。

【0012】

ロジック制御回路１５は、外部から各種制御信号を受信し、入出力回路１４およびシーケンサ１８を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、およびデータストローブ信号ＤＱＳ，／ＤＱＳが使用される。信号／ＣＥは、半導体記憶装置１００（半導体チップ）をイネーブルにする。信号ＣＬＥ，ＡＬＥはそれぞれ、信号ＩＯがコマンドおよびアドレスであることを入出力回路１４に通知する。信号／ＷＥは、信号ＩＯの入力を入出力回路１４に指示する。信号／ＲＥは、信号ＩＯの出力を入出力回路１４に指示する。信号／ＷＰは、例えば電源のオンオフ時に半導体記憶装置１００を保護状態にする。信号ＤＱＳ，／ＤＱＳは、書き込みデータとともに受信される。書き込みデータは、信号ＤＱＳ，／ＤＱＳに同期して書き込まれる。

【0013】

レディー／ビジー制御回路１６は、信号／ＲＢを外部に送信して半導体記憶装置１００の状態を外部に通知する。信号／ＲＢは、半導体記憶装置１００がレディー状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。

【0014】

レジスタ１７は、コマンドおよびアドレスを保持する。レジスタ１７は、アドレスをロウデコーダ１２（１２Ａ，１２Ｂ）およびセンスアンプ１３（１３Ａ，１３Ｂ）に送信するとともに、コマンドをシーケンサ１８に送信する。また、レジスタ１７は、コマンドに基づいて実行されるシーケンスを制御するための各種テーブルを保持する。

【0015】

シーケンサ（制御部）１８は、コマンドを受信し、レジスタ１７の各種テーブルを参照する。そして、シーケンサ１８は、各種テーブルに示される情報に従って、半導体記憶装置１００の全体を制御する。

【0016】

電圧生成回路１９は、各種ドライバを含む。電圧生成回路１９は、シーケンサ１８の制御に従って、データの書き込み、読み出し、および消去等の動作に必要な電圧を生成する。電圧生成回路１９は、生成した電圧をロウデコーダ１２およびセンスアンプ１３に供給する。

【0017】

プレーン１０Ａは、メモリセルアレイ１１Ａ、ロウデコーダ１２Ａ、およびセンスアンプ１３Ａを含む。プレーン１０Ｂは、プレーン１０Ａと同様の構成を有し、メモリセルアレイ１１Ｂ、ロウデコーダ１２Ｂ、およびセンスアンプ１３Ｂを含む。各プレーンには、例えば、同時に（並行して）書き込みおよび読み出しを実行することができる。なお、プレーンの数は、２つに限らず、３つ以上であってもよい。以下では、主にプレーン１０Ａについて説明する。

【0018】

ロウデコーダ１２Ａは、レジスタ１７からロウアドレス（ブロックアドレス、ページアドレスを含む）を受信し、ロウアドレスに基づいてメモリセルアレイ１１Ａ内のブロックＢＬＫおよびワード線ＷＬを選択する。そして、ロウデコーダ１２Ａは、選択されたワード線ＷＬに電圧生成回路１９からの電圧を供給する。

【0019】

また、ロウデコーダ１２Ａは、マルチブロック選択回路４１Ａを含む。マルチブロック選択回路４１Ａは、例えば、テストモードにおける書き込みにおいて、ロウアドレスに基づいてメモリセルアレイ１１Ａ内の任意の複数ブロックＢＬＫおよびそのうちの任意の単数ブロックＢＬＫを選択する。プレーン１０Ｂにおけるロウデコーダ１２Ｂも同様に、マルチブロック選択回路４１Ｂを含む。以下、マルチブロック選択回路４１Ａ，４１Ｂを区別しない場合には、単にマルチブロック選択回路４１と称す。

【0020】

センスアンプ１３Ａは、ビット線ＢＬに電圧生成回路１９からの電圧を供給することで、メモリセルアレイ１１Ａ内のビット線ＢＬを介してメモリセルのデータを読み出したり、ビット線ＢＬを介してメモリセルアレイ１１Ａ内のメモリセルにデータを書き込んだりする。センスアンプ１３Ａは図示せぬデータラッチを含み、データラッチは書き込みデータおよび読み出しデータを一時的に記憶する。センスアンプ１３Ａは、レジスタ１７からカラムアドレスを受信し、カラムアドレスに基づいてデータラッチのデータを入出力回路１４に出力する。

【0021】

図２は、実施形態に係る半導体記憶装置１００におけるメモリセルアレイを示す図である。

【0022】

図２に示すように、メモリセルアレイ１１Ａは、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…）を含む。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０−ＳＵ３）を含む。そして、ストリングユニットＳＵは、複数のＮＡＮＤストリング３５を含む。メモリセルアレイ１１Ａ内のブロック数およびブロック内のストリングユニット数は、任意である。

【0023】

図３は、実施形態に係る半導体記憶装置１００におけるブロックＢＬＫを示す回路図である。

【0024】

図３に示すように、ＮＡＮＤストリング３５は、ｎ個のメモリセルトランジスタＭＴ（ＭＴ０−ＭＴｎ−１）および選択トランジスタＳＴ１，ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、１ビット以上のデータを不揮発に保持する。メモリセルトランジスタＭＴは、ロウおよびカラムに対応付けられる。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１の第１端子と選択トランジスタＳＴ２の第１端子との間に直列接続される。

【0025】

ストリングユニットＳＵ０−ＳＵ３における選択トランジスタＳＴ１の制御端子は、セレクトゲート線ＳＧＤ０−ＳＧＤ３に接続される。これに対し、ストリングユニットＳＵ０−ＳＵ３における選択トランジスタＳＴ２の制御端子は、例えばセレクトゲート線ＳＧＳに共通に接続されるが、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０−ＳＧＳ３に接続されてもよい。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０−ＭＴｎ−１の制御端子は、ワード線ＷＬ０−ＷＬｎ−１に共通に接続される。

【0026】

また、メモリセルアレイ１１Ａ内において同一列にあるＮＡＮＤストリング３５の選択トランジスタＳＴ１の第２端子は、ビット線ＢＬ（ＢＬ０−ＢＬｍ−１）のいずれかに共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング３５を共通に接続する。さらに、複数の選択トランジスタＳＴ２の第２端子は、ソース線ＳＬに共通に接続される。

【0027】

すなわち、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング３５の集合体である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そして、メモリセルアレイ１１Ａは、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

【0028】

ストリングユニットＳＵ内のいずれかのワード線ＷＬに接続されるメモリセルＭＴには、一括してデータの書き込みおよび読み出しが行われる。この単位をページと呼ぶ。ブロックＢＬＫは、書き込みおよび読み出しにおいてページ単位（ページ０、ページ１、…）で分割される。

【0029】

一方、データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。さらに、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

【0030】

図４は、実施形態に係る半導体記憶装置１００におけるブロックＢＬＫを示す断面図である。

【0031】

図４に示すように、ｐ型ウェル領域（半導体基板）２０上に、複数のＮＡＮＤストリング３５が設けられる。すなわち、ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層２１、ワード線ＷＬ（ＷＬ０−ＷＬｎ−１）として機能するｎ層の配線層２２、およびセレクトゲート線ＳＧＤとして機能する例えば４層の配線層２３が、順次積層される。積層された配線層間には、図示せぬ絶縁層が形成される。

【0032】

そして、これらの配線層２１，２２，２３内を通過してウェル領域２０に達するピラー状の導電体２４が設けられる。導電体２４の側面には、ゲート絶縁層２５、電荷蓄積層（絶縁層または導電層）２６、およびブロック絶縁層２７が順次設けられる。導電体２４、ゲート絶縁層２５、電荷蓄積層２６、およびブロック絶縁層２７によって、メモリセルトランジスタＭＴ、および選択トランジスタＳＴ１，ＳＴ２が構成される。導電体２４は、ＮＡＮＤストリング３５の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして、導電体２４の上端は、ビット線ＢＬとして機能する金属配線層２８に接続される。

【0033】

ウェル領域２０の表面領域内には、ｎ^＋型不純物拡散層２９が設けられる。拡散層２９上には、コンタクトプラグ３０が設けられる。コンタクトプラグ３０は、ソース線ＳＬとして機能する金属配線層３１に接続される。さらに、ウェル領域２０の表面領域内には、ｐ^＋型不純物拡散層３２が設けられる。拡散層３２上には、コンタクトプラグ３３が設けられる。コンタクトプラグ３３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層３４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域２０を介して導電体２４に電位を印加するための配線である。

【0034】

以上の構成が、図４を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング３５の集合によってストリングユニットＳＵが構成される。

【0035】

さらに、メモリセルアレイ１１Ａの構成についてはその他の構成であっても良い。すなわち、メモリセルアレイ１１Ａの構成については、例えば、“三次元積層型不揮発性半導体メモリ（THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY）”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ（THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY）”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法（NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME）”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法（SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME）”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

【0036】

［２．実施形態における動作］
（２−１．実施形態におけるテストモードの書き込みのフローチャート）
本例では、テストモードの書き込みにおいて、複数ブロックＢＬＫのページに対して並行して（同時に）書き込み（プログラムおよびベリファイ）が行われる。このとき、プログラムは複数ブロックＢＬＫに対して行われ、ベリファイは複数ブロックＢＬＫのうちの単数ブロックＢＬＫのみに行われる。以下に、テストモードの書き込みについて詳説する。

【0037】

なお、プログラムとは、電子を電荷蓄積層に注入することによりメモリセルの閾値レベルを上昇させる（または注入を禁止することで閾値レベルを維持させる）動作である。ベリファイとは、プログラムの後、データを読み出すことで、メモリセルの閾値レベルが所定レベルまで達したか否かを判定する動作である。書き込みでは、プログラムとベリファイとの組み合わせをループさせる（繰り返す）ことで、メモリセルの閾値レベルが所定レベルまで上昇される。

【0038】

図５は、実施形態に係る半導体記憶装置１００におけるテストモードの書き込みを示すフローチャートである。

【0039】

図５に示すように、テストモードの書き込みでは、まず、ステップＳ１１においてロウデコーダ１２（マルチブロック選択回路４１）は、任意の複数ブロックＢＬＫおよびそのうちの任意の単数ブロックＢＬＫを選択する。例えば、ロウデコーダ１２は、受信されたブロックアドレスに基づいて、複数ブロックＢＬＫとしてブロックＢＬＫ１，ＢＬＫ２を選択し、単数ブロックＢＬＫとしてブロックＢＬＫ２を選択する。選択された複数ブロックＢＬＫはプログラム対象となり、選択された単数ブロックＢＬＫはベリファイ対象となる。

【0040】

なお、ここでは、複数ブロックＢＬＫとして２つのブロックＢＬＫが選択されるが、これに限らず、３つ以上のブロックＢＬＫが選択されてもよい。この場合、３つ以上のブロックＢＬＫのうちの任意の単数ブロックＢＬＫが選択される。また、単数ブロックＢＬＫとしては、端部（センスアンプ１３から最も近いブロックＢＬＫまたは最も遠いブロックＢＬＫ）以外の信頼性の高いブロックＢＬＫが選択されることが望ましい。

【0041】

次に、ステップＳ１２において、ロウデコーダ１２は、選択された各ブロックＢＬＫのページを選択する。例えば、ロウデコーダ１２は、受信されたページアドレスに基づいて、ブロックＢＬＫ１，ＢＬＫ２のページ０を選択する。

【0042】

次に、ステップＳ１３において、シーケンサ１８は、選択された対象複数ブロックＢＬＫの対象ページにプログラムを並行して行う。すなわち、シーケンサ１８は、ブロックＢＬＫ１のページ０およびブロックＢＬＫ２のページ０に並行してプログラムを行う（ループ１）。

【0043】

次に、ステップＳ１４において、シーケンサ１８は、選択された対象単数ブロックＢＬＫの対象ページにベリファイを行う。すなわち、シーケンサ１８は、ブロックＢＬＫ２のページ０にベリファイを行う。一方、ブロックＢＬＫ１のページ０に対してベリファイは行われない（ループ１）。

【0044】

次に、ステップＳ１５において、ベリファイ結果に基づいて、対象ページのメモリセルの閾値レベルが所定レベルに達したかどうかが判定される。

【0045】

ステップＳ１５において所定レベルに達していない場合、ステップＳ１６においてプログラム電圧がステップアップされる。そして、ステップＳ１３において、ステップアップされたプログラム電圧によって、対象複数ブロックＢＬＫ（ブロックＢＬＫ１，ＢＬＫ２）の対象ページ（ページ０）にプログラムが行われる（ループ２）。

【0046】

ステップＳ１５において所定レベルに達した場合、ステップＳ１７において対象複数ブロックＢＬＫ内の全ページの書き込みが終了したかどうかが判定される。

【0047】

ステップＳ１７において全ページの書き込みが終了していない場合、ステップＳ１２において次のページが選択される（インクリメントされる）。例えば、ロウデコーダ１２は、受信されたページアドレスに基づいて、ブロックＢＬＫ１，ＢＬＫ２のページ１を選択する。

【0048】

ステップＳ１７において全ページの書き込みが終了した場合、ステップＳ１８において全ブロックＢＬＫの書き込みが終了したかどうかが判定される。

【0049】

ステップＳ１８において全ブロックＢＬＫの書き込みが終了していない場合、ステップＳ１１において次の任意の複数ブロックＢＬＫおよびそのうちの任意の単数ブロックＢＬＫが選択される。例えば、ロウデコーダ１２は、受信されたブロックアドレスに基づいて、複数ブロックＢＬＫとしてブロックＢＬＫ３，ＢＬＫ４を選択し、単数ブロックＢＬＫとしてブロックＢＬＫ３を選択する。

【0050】

ステップＳ１８において全ブロックＢＬＫの書き込みが終了した場合、テストモードの書き込みが終了する。

【0051】

（２−２．実施形態におけるテストモードの書き込みのコマンドシーケンス）
上述したように、テストモードの書き込みでは、複数ブロックＢＬＫに対してプログラムが行われ、そのうちの単数ブロックＢＬＫに対してベリファイが行われる。このような、プログラム対象の複数ブロックＢＬＫの選択、およびベリファイ対象の単数ブロックＢＬＫの選択は、特殊コマンドが受信されることで実行される。以下に、特殊コマンドシーケンスについて詳説する。

【0052】

図６は、実施形態に係る半導体記憶装置１００におけるテストモードの書き込みのコマンドシーケンスを示す図である。ここでは、ブロックＢＬＫ１，２のページ０が選択される例が示されている。また、図７および図８は、実施形態に係る半導体記憶装置１００におけるテストモードの書き込みを示す概略図である。

【0053】

なお、以下の説明において、コマンドおよびアドレスは、外部（メモリコントローラ）で発行され、半導体記憶装置１００に受信される。

【0054】

図６に示すように、まず、半導体記憶装置１００は、コマンドｘｘｈを受信する。コマンドｘｘｈは、特殊コマンドであり、上述したテストモードにおける書き込みを命令するコマンドである。また、コマンドｘｘｈは、テストモードにおける書き込みのプログラム対象を複数ブロックＢＬＫに設定し、かつベリファイ対象を単数ブロックＢＬＫに設定するコマンドである。

【0055】

次に、半導体記憶装置１００は、アドレスＡＤＤ１を受信する。アドレスＡＤＤ１は、テストモードの書き込みを行うアドレスを指定し、ブロックアドレスを指定する。より具体的には、アドレスＡＤＤ１は、テストモードにおける書き込みのプログラム対象の複数のブロックアドレス、およびベリファイ対象の単数のブロックアドレスを指定する。ここでは、アドレスＡＤＤ１は、プログラム対象としてブロックＢＬＫ１，ＢＬＫ２のアドレス、ベリファイ対象としてブロックＢＬＫ２のアドレスを指定する。

【0056】

これらコマンドｘｘｈおよびアドレスＡＤＤ１により、テストモードにおける書き込みが設定される。すなわち、ブロックＢＬＫ１，ＢＬＫ２に対してプログラムが並行して行われ、その後、ブロックＢＬＫ２にベリファイが行われることが設定される。

【0057】

次に、半導体記憶装置１００は、書き込み動作に関する通常のコマンドおよびアドレスを受信する。より具体的には、まず、半導体記憶装置１００は、コマンド８０ｈを受信する。コマンド８０ｈは、書き込みにおけるアドレスの入力を命令するコマンドである。引き続き、半導体記憶装置１００は、アドレスＡＤＤ２を受信する。アドレスＡＤＤ２は、テストモードの書き込みを行うアドレスを指定し、ページアドレス（ロウアドレス、ワード線ＷＬ）を指定する。ここでは、アドレスＡＤＤ２は、各ブロックＢＬＫのページ０を指定する。その後、半導体記憶装置１００は、コマンド１０ｈを受信する。コマンド１０ｈは、書き込みの実行を命令するコマンドである。

【0058】

そして、半導体記憶装置１００は、コマンド１０ｈに応答して、ビジー状態（ＲＢ＝「Ｌ（Low）」レベル）となり、書き込みを開始する。図示するように、書き込みはプログラムおよびベリファイを含み、プログラムおよびベリファイはメモリセルの閾値レベルが所定レベルを超えるまでループして（繰り返し）行われる。

【0059】

より具体的には、まず、時刻Ｔ１から時刻Ｔ２の期間において、ループ１のプログラムが行われる。このプログラムは、図７に示すように、ブロックＢＬＫ１のページ０およびブロックＢＬＫ２のページ０に対して並行して行われる。その後、時刻Ｔ２から時刻Ｔ３の期間において、ループ１のベリファイが行われる。このベリファイは、図８に示すように、ブロックＢＬＫ２のページ０に対してのみ行われる。

【0060】

次に、時刻Ｔ３から時刻Ｔ４の期間において、ループ２のプログラムが行われる。ループ２のプログラムでは、プログラム電圧がステップアップされる。ループ２のプログラムは、ループ１と同様に、ブロックＢＬＫ１のページ０およびブロックＢＬＫ２のページ０に対して並行して行われる。その後、時刻Ｔ４から時刻Ｔ５の期間において、ループ２のベリファイが行われる。ループ２のベリファイは、ループ１と同様に、ブロックＢＬＫ２のページ０に対してのみ行われる。

【0061】

その後、メモリセルの閾値レベルが所定レベルに達するまで、プログラムおよびベリファイは繰り返し行われる。

【0062】

図示はしないが、ブロックＢＬＫ１，ＢＬＫ２のページ０への書き込みが終了すると、コマンド８０ｈ，１０ｈおよびアドレスＡＤＤ２が発行される。このアドレスＡＤＤ２は、例えばページ１を指定する。これにより、例えばブロックＢＬＫ１，ＢＬＫ２のページ１の書き込みが行われる。

【0063】

また、ブロックＢＬＫ１，ＢＬＫ２の全ページへの書き込みが終了すると、コマンドｘｘｈおよびアドレスＡＤＤ１が発行される。このＡＤＤ１は、例えば複数ブロックＢＬＫとしてブロックＢＬＫ３，ＢＬＫ４を指定し、単数ブロックとしてＢＬＫ３を指定する。さらに、コマンド８０ｈ，１０ｈおよびアドレスＡＤＤ２が発行される。このアドレスＡＤＤ２は、例えばページ０を指定する。これにより、例えばブロックＢＬＫ３，ＢＬＫ４のページ０の書き込みが行われる。

【0064】

（２−３．実施形態におけるテストモードの書き込みの電圧タイミングチャート）
以下に、上述したテストモードの書き込みにおける電圧タイミングチャートについて説明する。

【0065】

図９は、実施形態に係る半導体記憶装置１００におけるテストモードの書き込みを示す電圧タイミングチャートである。ここでは、ブロックＢＬＫ１，２のページ０が選択される例が示され、ワード線ＷＬに印加される電圧について示している。

【0066】

図９に示すように、書き込み動作では、ループ１−ループｋにおいて、プログラムおよびベリファイの組み合わせが行われる。

【0067】

より具体的には、まず、時刻Ｔ１から時刻Ｔ２の期間において、ループ１のプログラムが行われる。このとき、ブロックＢＬＫ１のワード線ＷＬ０（ページ０に対応するワード線ＷＬ）およびブロックＢＬＫ２のワード線ＷＬ０に、プログラム電圧ＶＰＧＭが印加される。すなわち、ブロックＢＬＫ１のページ０およびブロックＢＬＫ２のページ０に対してプログラムが行われる。

【0068】

その後、接地電圧ＶＳＳが印加された後、時刻Ｔ２から時刻Ｔ３の期間においてループ１のベリファイが行われる。このとき、ブロックＢＬＫ２のワード線ＷＬ０に、ベリファイ電圧ＶＦＹが印加される。一方、ブロックＢＬＫ１のワード線ＷＬに、電圧ＶＳＳが印加される。すなわち、ブロックＢＬＫ２のページ０に対してベリファイが行われ、ブロックＢＬＫ１のページ０に対してベリファイは行われない。

【0069】

なお、例えばメモリセルが３ビットのデータを記憶する場合、ベリファイ電圧ＶＦＹとして電圧ＶＦＹＡ，ＶＦＹＢ，ＶＦＹＣ，ＶＦＹＤ，ＶＦＹＥ，ＶＦＹＦ，ＶＦＹＧが順に印加される（ＶＦＹＡ＜ＶＦＹＢ＜ＶＦＹＣ＜ＶＦＹＤ＜ＶＦＹＥ＜ＶＦＹＦ＜ＶＦＹＧ）。

【0070】

次に、時刻Ｔ３から時刻Ｔ４の期間において、ループ２のプログラムが行われる。このとき、ブロックＢＬＫ１のワード線ＷＬ０およびブロックＢＬＫ２のワード線ＷＬ０に、ステップアップされたプログラム電圧ＶＰＧＭが印加される。すなわち、ブロックＢＬＫ１のページ０およびブロックＢＬＫ２のページ０に対して再度プログラムが行われる。

【0071】

その後、接地電圧ＶＳＳが印加された後、時刻Ｔ４から時刻Ｔ５の期間においてループ２のベリファイが行われる。このとき、ループ１と同様、ブロックＢＬＫ２のワード線ＷＬ０に、ベリファイ電圧ＶＦＹが印加される。また、ループ１と同様、ブロックＢＬＫ１のワード線ＷＬ０に、電圧ＶＳＳが印加される。すなわち、ループ１と同様、ブロックＢＬＫ２のページ０に対して再度ベリファイが行われ、ブロックＢＬＫ１のページ０に対してベリファイは行われない。

【0072】

その後、ループ３−ループｋ−１（時刻Ｔ５−Ｔ１０）および最終ループｋ（時刻Ｔ１０−Ｔ１２）において、ループ２と同様、順にステップアップされた電圧ＶＰＧＭによってブロックＢＬＫ１のページ０およびブロックＢＬＫ２のページ０に対して再度プログラムが行われ、ベリファイ電圧ＶＦＹによってブロックＢＬＫ２のページ０のみに対して再度ベリファイが行われる。

【0073】

［実施形態における効果］
ＮＡＮＤ型フラッシュメモリでは、出荷前にテストモードにおける書き込み（プログラムおよびベリファイ）が行われる。このテストモードにおける書き込みは、ＮＡＮＤ型フラッシュメモリの全メモリセルに対して順に行われる。より具体的には、１つのブロックに対してページ単位で順に書き込みが行われ、その後、次のブロックに対してページ単位で順に書き込みが行われる（通常書き込み）。これが繰り返され、最終ブロックまでページ単位で順に書き込みが行われる。このような通常書き込みでは、ＮＡＮＤ型フラッシュメモリの大容量化に伴い、テスト時間は非常に長くなってしまう。テスト時間の長時間化は、ＮＡＮＤ型フラッシュメモリの生産コスト増につながってしまう。

【0074】

これに対し、上記実施形態によれば、マルチブロック選択回路４１が設けられる。マルチブロック選択回路４１は、テストモードの書き込みにおいて、複数ブロックＢＬＫを選択する。そして、テストモードの書き込みにおいて、選択された複数ブロックＢＬＫのページに並行して（同時に）書き込みが行われる（特殊書き込み）。例えば、ブロックＢＬＫ１のページ０の書き込みおよびブロックＢＬＫ２のページ０の書き込みが並行して行われる。このような特殊書き込みにより、テストモードにおける書き込み時間の短縮を図ることができる。

【0075】

一方、ＮＡＮＤ型フラッシュメモリの書き込みにおいて、プログラムの消費電流よりもベリファイ消費電流のほうが大きい。このため、複数ブロックＢＬＫでベリファイが同時に行われると、大電流が流れてしまい、テスト動作に問題が生じてしまう場合がある。

【0076】

これに対し、上記実施形態によれば、複数ブロックＢＬＫのページに並行して書き込みが行われる際、プログラムは任意の複数ブロックに対して行われ、ベリファイは任意の複数ブロックのうちの任意の単数ブロックのみに行われる。例えば、ブロックＢＬＫ１のページ０のプログラムおよびブロックＢＬＫ２のページ０のプログラムが並行して行われ、その後、ブロックＢＬＫ２のページ０のベリファイのみが行われる。これにより、ベリファイ時の大電流を抑制することができ、問題なくテスト動作を実行することができる。

【0077】

なお、本実施形態のテストモードにおいて、特殊書き込みだけではなく、通常書き込みも行われてもよい。これにより、テストモードにおける信頼性を向上させることができる。上述したように、特殊書き込みは、特殊コマンドｘｘｈおよび通常コマンド８０ｈが発行されることで実行される。一方、通常書き込みは、通常コマンド８０ｈの発行によって行われる。

【0078】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0079】

ＭＴ…メモリセルトランジスタ（メモリセル）、ＢＬＫ…ブロック、１１…メモリセルアレイ、１２…ロウデコーダ（制御部）、１５…ロジック制御回路（制御部）、１８…シーケンサ（制御部）、４１…マルチブロック選択回路（制御部）。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】