特許 6822730 積層セラミックキャパシタ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6822730

(24)【登録日】2021年1月12日

(45)【発行日】2021年1月27日

(54)【発明の名称】積層セラミックキャパシタ及びその製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20210114BHJP

【ＦＩ】

   H01G4/30 541

   H01G4/30 547

   H01G4/30 513

   H01G4/30 517

   H01G4/30 201B

   H01G4/30 311D

【請求項の数】18

【全頁数】15

(21)【出願番号】特願2016-205982(P2016-205982)

(22)【出願日】2016年10月20日

(65)【公開番号】特開2017-175104(P2017-175104A)

(43)【公開日】2017年9月28日

【審査請求日】2019年10月18日

(31)【優先権主張番号】10-2016-0034146

(32)【優先日】2016年3月22日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】パーク、ジ ヒュン

(72)【発明者】

【氏名】リム、ジョン ボン

(72)【発明者】

【氏名】リー、ハイ ジューン

【審査官】 田中 晃洋

(56)【参考文献】

【文献】 特開２０１３−２２９５８２（ＪＰ，Ａ）

【文献】 国際公開第２００９／０７８２２５（ＷＯ，Ａ１）

【文献】 特開２００８−２５２０１１（ＪＰ，Ａ）

【文献】 特開２００９−２６７３７６（ＪＰ，Ａ）

【文献】 特開２００８−２４３９３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｇ ４／３０

(57)【特許請求の範囲】

【請求項1】

基板上に複数の誘電体層と第１及び第２内部電極が交互に配置されたセラミック本体と、前記セラミック本体の外側に配置された第１及び第２外部電極と、を含み、
前記セラミック本体内に複数のビアが配置され、
前記複数のビアのうち第１ビアは、前記第１内部電極と第１外部電極を連結し、且つ前記セラミック本体の一面から前記基板に隣接した最下層の第１内部電極まで貫通しており、
前記複数のビアのうち第２ビアは、前記第２内部電極と第２外部電極を連結し、且つ前記セラミック本体の一面から前記基板に隣接した最下層の第２内部電極まで貫通しており、
前記複数のビアは、多段状の構成を有し、各段の幅は基板からセラミック本体の上部へ行くほど大きくなるように構成され、
前記第１ビア及び前記第２ビアは、導電性金属が充填され、
前記第１ビア内の導電性金属は、該第１ビア内で複数の前記第１内部電極と接続される
積層セラミックキャパシタ。

【請求項2】

前記第１ビアは、前記セラミック本体内に配置された全ての第１内部電極と接続される、請求項１に記載の積層セラミックキャパシタ。

【請求項3】

前記第２ビアは、前記セラミック本体内に配置された全ての第２内部電極と接続される、請求項１または請求項２に記載の積層セラミックキャパシタ。

【請求項4】

前記第１ビアは複数個設けられており、複数の第１ビアは同一の深さを有する、請求項１または請求項２に記載の積層セラミックキャパシタ。

【請求項5】

前記第２ビアは複数個設けられており、複数の第２ビアは同一の深さを有する、請求項１から請求項３の何れか一項に記載の積層セラミックキャパシタ。

【請求項6】

前記第１ビア内に露出した状態の第２内部電極及び前記第２ビア内に露出した状態の第１内部電極上には絶縁膜が配置されている、請求項１から請求項５の何れか一項に記載の積層セラミックキャパシタ。

【請求項7】

前記第１ビア内に露出した状態の第１内部電極及び前記第２ビア内に露出した状態の第２内部電極は上面が露出した状態である、請求項１から請求項５の何れか一項に記載の積層セラミックキャパシタ。

【請求項8】

基板上に誘電体層と第１及び第２内部電極とが交互に配置されるように積層して積層体を設ける段階と、
前記積層体の上部面にフォトレジストを塗布しパターニング処理した後、所定の内部電極までエッチング処理してビアを形成する段階と、
前記パターニング処理されたフォトレジストを除去した後、前記積層体の上部面から前記ビアの下部面に至るまでフォトレジストを塗布してパターニング処理した後、所定の内部電極に至るまでエッチング処理する工程を繰り返すことにより複数のビアを形成し、且つ各ビアは隣接する上部のビアよりその幅が小さくなるように形成する段階と、
前記複数のビア内に導電性金属を充填する段階と、を含み、
前記複数のビアは、多段状に形成され、各段の幅は前記基板からセラミック本体の上部へ行くほど大きくなるように構成され、
前記複数のビアのうちの第１ビア内の導電性金属は、該第１ビア内で複数の前記第１内部電極と接続される
積層セラミックキャパシタの製造方法。

【請求項9】

前記積層体内に多段状の複数のビアを形成する段階を実行した後に、
前記基板の上部及び積層体全体を絶縁物質で塗布する段階と、
前記絶縁物質をエッチングして前記複数のビア内に絶縁層を形成する段階と、を実行する工程を含む、請求項８に記載の積層セラミックキャパシタの製造方法。

【請求項10】

前記絶縁層は、複数のビア内で誘電体層と第１及び第２内部電極のエッチング処理後の切断面上に形成される、請求項９に記載の積層セラミックキャパシタの製造方法。

【請求項11】

前記積層体の外側に第１及び第２外部電極を形成し、
前記複数のビアのうち第１ビアは、前記第１内部電極と第１外部電極を連結し、且つ前記積層体の一面から前記基板に隣接した最下層の第１内部電極まで貫通し、
前記複数のビアのうち第２ビアは、前記第２内部電極と第２外部電極を連結し、且つ前記積層体の一面から前記基板に隣接した最下層の第２内部電極まで貫通するように形成される、請求項８から請求項１０の何れか一項に記載の積層セラミックキャパシタの製造方法。

【請求項12】

前記第１ビア内に露出した第１内部電極及び前記第２ビア内に露出した第２内部電極においては、エッチング処理後の切断面上に絶縁層が配置され、上面が露出させられる、請求項１１に記載の積層セラミックキャパシタの製造方法。

【請求項13】

前記第１ビアは前記積層体内に配置された全ての第１内部電極と接続され、前記第２ビアは前記積層体内に配置された全ての第２内部電極と接続される、請求項１１または請求項１２に記載の積層セラミックキャパシタの製造方法。

【請求項14】

前記第１ビアは複数個形成され、複数の第１ビアは同一の深さを有するように形成され、前記第２ビアは複数個形成され、
複数の第２ビアは同一の深さを有するように形成される、請求項１１から請求項１３の何れか一項に記載の積層セラミックキャパシタの製造方法。

【請求項15】

基板上に複数の誘電体層と第１及び第２内部電極が交互に配置されたセラミック本体と、前記セラミック本体の外側に配置された第１及び第２外部電極と、を含み、
前記セラミック本体内には複数のビアが配置され、
前記複数のビアのうち第１ビアは、前記第１内部電極と第１外部電極を接続し、且つ前記セラミック本体の一面から前記基板に隣接した最下層の第１内部電極まで貫通しており、
前記複数のビアのうち第２ビアは、前記第２内部電極と第２外部電極を接続し、且つ前記セラミック本体の一面から前記基板に隣接した最下層の第２内部電極まで貫通しており、
複数の前記第１内部電極のうち少なくとも一つ以上は、その上面が第１ビアに露出した状態であり、複数の前記第２内部電極のうち少なくとも一つ以上は、その上面が第２ビアに露出した状態であり、
前記第１ビア及び前記第２ビアは、導電性金属が充填され、
前記第１ビア内の導電性金属は、該第１ビア内で複数の前記第１内部電極と接続される
積層セラミックキャパシタ。

【請求項16】

前記複数のビアのうち少なくとも一つの垂直側面上に絶縁層が配置されている、請求項１５に記載の積層セラミックキャパシタ。

【請求項17】

前記絶縁層は、前記第１ビア内に露出した状態の複数の第２内部電極のうち少なくとも一つ以上をカバーするように配置されている、請求項１６に記載の積層セラミックキャパシタ。

【請求項18】

前記絶縁層は、前記第２ビア内に露出した状態の複数の第１内部電極のうち少なくとも一つ以上をカバーするように配置されている、請求項１６に記載の積層セラミックキャパシタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックキャパシタ及びその製造方法に関するものである。

【背景技術】

【0002】

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話など、様々な電子製品のプリント回路基板に装着されて、電気を充電または放電させる役割を果たすチップタイプのコンデンサである。

【0003】

このような積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら高容量が保障され、実装が容易であるという長所により、様々な電子装置の部品として用いることができる。

【0004】

最近は、スマートフォン、ウェアラブル機器などに上記積層セラミックキャパシタが使用されるようになってきたため、上記積層セラミックキャパシタはさらに小型化されつつある。

【0005】

小型化したサイズに同一のキャパシタンスを維持するためには、積層数を増加させたり、誘電体の厚さをより薄くしたりしなければならない。

【0006】

一方、薄膜製造法で製作されたキャパシタは、外部電極と内部電極を接続し、内部電極の層間を接続するためのビア（ｖｉａ）の形成方法が重要である。上記ビアの形成方法及び最終的な構造は積層セラミックキャパシタの性能に影響を及ぼす。

【0007】

従来の薄膜積層セラミックキャパシタの製作方法の具体例としては、誘電体層と電極層を繰り返し積層し、電極層の数だけビアを形成する方法が挙げられる。このとき、ビア（ｖｉａ）の形成時に、一層の電極に一つのビアを必要とする。

【0008】

また、電極層を積層してパターニング処理する方法としては、偶数番目の電極層と奇数番目の電極層の形態を異ならせて積層し、電極層間を接続する方法が挙げられる。このとき、片面をエッチング処理すると偶数または奇数の電極層のみが露出する。

【0009】

しかし、上記方法においては工程が複雑であり製造コストが増加するという問題がある。そのため、さらに小型化した薄膜積層セラミックキャパシタを容易に製作する技術が求められる。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】特表２０００−５１４２４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

本発明は、信頼性に優れ、小型化した薄膜積層セラミックキャパシタ及びその製造方法を得ることを目的とする。

【課題を解決するための手段】

【0012】

本発明の一実施形態は、基板上に複数の誘電体層と第１及び第２内部電極が交互に配置されたセラミック本体と、上記セラミック本体の外側に配置された第１及び第２外部電極と、を含み、上記セラミック本体内に複数のビアが配置され、上記複数のビアのうち第１ビアは、上記第１内部電極と第１外部電極を接続し、且つ上記セラミック本体の一方の端面から上記基板に隣接した最下層の第１内部電極まで貫通し、上記複数のビアのうち第２ビアは、上記第２内部電極と第２外部電極を接続し、且つ上記セラミック本体の一方の端面から上記基板に隣接した最下層の第２内部電極まで貫通し、上記複数のビアは、多段状に構成され、各段の幅は基板からセラミック本体の上部へ行くほど大きくなるように形成される積層セラミックキャパシタを提供する。

【0013】

本発明の他の実施形態は、基板上に誘電体層と第１及び第２内部電極が交互に配置されるように積層して積層体を設ける段階と、上記積層体の上部面にフォトレジストを塗布しパターニング処理した後、所定の内部電極までエッチング処理してビアを形成する段階と、上記パターニング処理されたフォトレジストを除去した後、上記積層体の上部面から上記ビアの下部面までフォトレジストを塗布しパターニング処理した後、所定の内部電極までエッチング処理する工程を繰り返して複数のビアを形成し、且つ各ビアは隣接する上部のビアよりその幅が小さくなるように形成する段階と、を含み、上記複数のビアは、多段状に構成され、各段の幅は上記基板からセラミック本体の上部へ行くほど大きくなるように形成される積層セラミックキャパシタの製造方法を提供する。

【発明の効果】

【0014】

本発明の一実施形態によると、誘電体と電極を一括して積層した後、多段状のビアで電気的接続を行うことができるため、薄膜の蒸着時に外部環境によるダメージを最小限に抑えることができ、製品の厚さをより薄くした小型化製品として薄膜積層セラミックキャパシタを実現することができる。

【0015】

また、一つのビアで電気的接続が必要な各層を全部接続することができ、ビアによる面積減少を最小限に抑えて容量を増やすことができる。

【0016】

なお、ビア内の絶縁膜のパターニング処理を通じて製品の構造を単純化することができ、薄膜積層セラミックキャパシタの積層数を増加させることができるため、高容量の実現が可能である。

【0017】

さらに、本発明の一実施形態による薄膜積層セラミックキャパシタは、低い等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）及び低い等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）を実現することができる。

【図面の簡単な説明】

【0018】

【図1】本発明の一実施形態による積層セラミックキャパシタの平面図である。

【図2】図１のＩ−Ｉ'線に沿った断面図である。

【図3a】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図3b】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図3c】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図3d】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図3e】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図3f】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図3g】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図3h】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図3i】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図3j】本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する工程図である。

【図4a】本発明の他の実施形態による積層セラミックキャパシタの内部のビアに絶縁層を形成する工程図である。

【図4b】本発明の他の実施形態による積層セラミックキャパシタの内部のビアに絶縁層を形成する工程図である。

【図4c】本発明の他の実施形態による積層セラミックキャパシタの内部のビアに絶縁層を形成する工程図である。

【図4d】本発明の他の実施形態による積層セラミックキャパシタの内部のビアに絶縁層を形成する工程図である。

【発明を実施するための形態】

【0019】

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の技術的範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に理解させるために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。

【0020】

図１は本発明の一実施形態による積層セラミックキャパシタの平面図であり、図２は図１のＩ−Ｉ'線に沿った断面図である。

【0021】

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタは、基板１０上に複数の誘電体層１１と第１及び第２内部電極２１、２２が交互に配置されたセラミック本体１１０と、上記セラミック本体１１０の外側に配置された第１及び第２外部電極１３１、１３２と、を含む。

【0022】

上記第１及び第２内部電極２１、２２は、基板１０に隣接した最下層の第１内部電極２１及び最下層の第２内部電極２２を含み、上記セラミック本体１１０内には複数のビア４１、４２が配置される。

【0023】

上記複数のビア４１、４２は、複数の第１ビア４１及び複数の第２ビア４２を含んで構成することができる。図１には、符号４１ａ、４１ｂ、４１ｃ、４２ａ、４２ｂ、４２ｃにより、複数の第１ビア４１及び第２ビア４２がそれぞれ３つずつ示されているが、第１ビア４１及び第２ビア４２の個数はこれに限定されるものではなく、より多くのビアを形成することもできる。

【0024】

本発明の一実施形態によると、積層セラミックキャパシタの「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は図２の「Ｔ」方向と定義することができる。上記「厚さ方向Ｌ」は、誘電体層と内部電極を積み上げる方向、即ち「積層方向」と同一の概念を指して言うことができる。

【0025】

上記セラミック本体１１０は、その形状に特に制限はないが、一般的に立方体形状とすることができる。また、その寸法に特に制限はないが、例えば、サイズが０．６ｍｍ×０．３ｍｍであってもよく、１．０μＦ以上のキャパシタンスを有する高積層及び高容量積層セラミックキャパシタであってよい。

【0026】

本発明の一実施形態によると、上記誘電体層１１を形成する原料は、チタン酸バリウム（ＢａＴｉＯ_３）の粉末であってよいが、これに限定されるものではなく、これにセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などを添加したものを用いてもよい。

【0027】

上記第１内部電極２１及び第２内部電極２２は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）のうち一つ以上の物質からなる導電性ペーストを用いて形成することができる。

【0028】

第１及び第２外部電極１３１、１３２は、セラミック本体１１０の上面に形成することができ、セラミック本体１１０の一方の端面に露出した複数のビア４１、４２を通じて第１及び第２内部電極２１、２２と接続されることにより電気的に接続することができる。

【0029】

上記第１及び第２外部電極１３１、１３２は、セラミック本体１１０の上面に導電性ペーストを塗布して形成することができる。上記導電性ペーストの主な成分としては、銅（Ｃｕ）のような金属成分、及びガラスや有機材料などを含むことが可能である。または、上記第１及び第２外部電極１３１、１３２は、印刷法やスパッタリング処理によって形成することもできる。

【0030】

上記セラミック本体１１０は、基板１０上に誘電体層１１と第１及び第２内部電極２１、２２とが交互に配置されるように積層して形成することが可能である。

【0031】

より具体的には、上記セラミック本体１１０は、図２に示されているように、複数の誘電体層１１が厚さ方向に積層され、第１及び第２内部電極２１、２２が１枚の誘電体層１１を間に挟むように交互に積層され、且つ真空内で一括して積層されることにより形成することができる。

【0032】

本発明の一実施形態は、真空内で一括して積層することにより形成された積層セラミックキャパシタの内部電極を選択的に接続するために面積を異ならせて層間エッチング処理することにより、ビアの形状が多段状、即ち、階段状の形態を有するように形成することを特徴とする。

【0033】

また、階段形にエッチング処理されたビアにおいて露出した内部電極のうち、絶縁される必要のある内部電極に絶縁膜を形成して電気的接続を遮断する。

【0034】

次に、接続する必要のある電極のみを露出させた後、無電解めっき処理またはスパッタリング方式でシード層（ｓｅｅｄ ｌａｙｅｒ）を形成し、めっき処理により導電性金属を充填して電極接続層を形成する。

【0035】

上述した方法により、一つのビアで内部電極の層間の電気的接続が可能となる。

【0036】

本発明の一実施形態によれば、真空内で誘電体層１１と第１及び第２内部電極２１、２２とを一括して積層することにより積層セラミックキャパシタを製作するので、外部環境に露出して発生し得るダメージを最小限に抑えることができる。

【0037】

本発明の一実施形態によると、上記真空内で誘電体層１１と第１及び第２内部電極２１、２２とが一括して積層されたセラミック本体１１０の外部には、積層された多層構造体を保護するために、保護層１５０を配置することが可能である。

【0038】

上記複数のビア４１、４２のうち第１ビア４１は、上記第１内部電極２１と第１外部電極１３１を接続し、且つ上記セラミック本体１１０の一方の面から上記基板１０に隣接した最下層の第１内部電極２１まで貫通するように形成される。

【0039】

また、上記複数のビア４１、４２のうち第２ビア４２は、上記第２内部電極２２と第２外部電極１３２を接続し、且つ上記セラミック本体１１０の一方の端面から上記基板１０に隣接した最下層の第２内部電極２２まで貫通するように形成される。

【0040】

本発明の一実施形態によると、上記複数のビア４１、４２は、階段状の形態を有する多段状であり、各段の幅が基板１０からセラミック本体１１０の上部へ行くほど大きくなるように形成される。

【0041】

上述のように、第１及び第２ビア４１、４２の各段の幅が基板１０からセラミック本体１１０の上部へ行くほど大きくなるように製作することで、後述のように、第１ビア４１は上記セラミック本体１１０内に配置された第１内部電極２１の全体と接続され、上記第２ビア４２は上記セラミック本体１１０内に配置された第２内部電極２２の全体と接続されるようにすることが可能となる。

【0042】

また、第１及び第２ビア４１、４２の各段の幅が基板１０からセラミック本体１１０の上部へ行くほど大きくなるため、上記第１ビア４１内に露出した第１内部電極２１及び上記第２ビア４２内に露出した第２内部電極２２のエッチング処理後の切断面上に絶縁層５０が配置されるので、上面を露出させることが可能となる。

【0043】

第１ビア４１は、第１内部電極２１が露出する層に至るまでエッチング処理を複数回にわたって繰り返すことにより、階段状の形態を有する多段状に形成され、各段の幅が基板１０からセラミック本体１１０の上部へ行くほど大きくなるように構成されるため、絶縁工程後においては、誘電体層１１と第１及び第２内部電極２１、２２のエッチング処理後の切断面上には絶縁層５０が配置され、第１内部電極２１の上面のみを露出させることが可能となる。

【0044】

これにより、第１ビア４１内において第１内部電極２１の全体は電気的に接続され、第１ビア４１を通じて第１外部電極１３１と電気的に接続されることが可能となる。

【0045】

一方、第２ビア４２は、第２内部電極２２が露出する層に至るまでエッチング処理を複数回にわたって繰り返すことにより、階段状の形態を有する多段状に形成され、各段の幅が基板１０からセラミック本体１１０の上部へ行くほど大きくなるように構成されるため、絶縁工程後において、誘電体層１１と第１及び第２内部電極２１、２２のエッチング処理後の切断面上には絶縁層５０が配置され、第２内部電極２２の上面のみを露出させることが可能となる。

【0046】

これにより、第２ビア４２内において第２内部電極２２の全体は電気的に接続され、第２ビア４２を通じて第２外部電極１３２と電気的に接続されることが可能となる。

【0047】

また、上記第１ビア４１内に露出した第２内部電極２２及び上記第２ビア４２内に露出した第１内部電極２１上に絶縁膜５０を配置することが可能となる。

【0048】

具体的には、上記第１ビア４１内に露出した第２内部電極２２及び上記第２ビア４２内に露出した第１内部電極２１は、そのエッチング処理後の切断面に絶縁膜５０が配置されるようにすることが可能となる。

【0049】

本発明の一実施形態によると、第１ビア４１は上記セラミック本体１１０内に配置された第１内部電極２１の全体と接続され、上記第２ビア４２は上記セラミック本体１１０内に配置された第２内部電極２２の全体と接続されるようにすることが可能となる。

【0050】

本発明の一実施形態では、第１ビア４１が第１内部電極２１の全体と連結され、第２ビア４２が第２内部電極２２の全体と連結されるため、工程の仕上り不良により一つまたは複数の内部電極とビアを適切に接続することができなかった場合でも静電容量の形成には問題がない。

【0051】

即ち、従来のように一つの内部電極に対して一つのビアを接続する構造の場合には、その接続が失敗すると静電容量が形成されず、その結果、キャパシタの容量が低下するという問題が発生し得る。

【0052】

しかし、本発明の一実施形態によると、第１ビア４１が第１内部電極２１の全体と接続され、第２ビア４２が第２内部電極２２の全体と接続されるため、一部の内部電極とビアの接続が失敗しても、静電容量の形成には問題がなく、優れた信頼性を実現することができる。

【0053】

本実施形態では、上記第１ビア４１は複数個設けられ、複数の第１ビア４１は互いに同一の深さを有するように形成される。また、上記第２ビア４２も複数個設けられ、複数の第２ビア４２も互いに同一の深さを有するように形成される。

【0054】

即ち、上記第１ビア４１は、セラミック本体１１０の一方の端面から上記最下層の第１内部電極２１まで貫通し、第２ビア４２は、セラミック本体１１０の一方の端面から上記最下層の第２内部電極２２まで貫通するように形成される。また、複数の第１ビアは互いに同一の深さを有し、複数の第２ビアも同様に互いに同一の深さを有するように形成される。

【0055】

以下では、本発明の一実施形態に係る積層セラミックキャパシタを製作するための一連の工程を例示する実施例について説明するが、本発明は上記実施例に限定されるものではない。

【0056】

図３ａ〜図３ｊは、本発明の他の実施形態による積層セラミックキャパシタの内部のビアを形成する際に実施される一連の工程を例示する工程図である。

【0057】

以下では、図３ａ〜図３ｊを参照して、積層セラミックキャパシタの内部のビアを形成する工程について説明する。

【0058】

図３ａを参照すると、基板１０上に誘電体層１１と第１及び第２内部電極２１、２２が交互に配置されるように積層して積層体を形成することができる。

【0059】

上記基板１０の素材や形態は、特定のものに限定されず、例えば、プリプレグであってもよい。

【0060】

当該工程では、チタン酸バリウム（ＢａＴｉＯ_３）などのパウダーを含むセラミック材料を基板１０上に蒸着及び乾燥して誘電体層１１を形成し、その上部にスクリーンなどを利用して導電性金属を蒸着することにより第１内部電極２１を形成し、その上部に再び誘電体層１１と第２内部電極２２を形成する。

【0061】

これにより、上記誘電体層１１の対向する両端面に交互に積層されるように、複数の第１及び第２内部電極２１、２２を形成することが可能となる。

【0062】

誘電体層１１と第１及び第２内部電極２１、２２を積層する処理は、蒸着により行われるが、上述した積層処理の具体的方法はこれに限定されるものではなく、ペーストを印刷する工程のように塗布して形成することもできる。

【0063】

誘電体層１１と第１及び第２内部電極２１、２２を積層する処理は、真空状態で個別にパターニング処理工程を実行することなく一括して積層することにより行われる。

【0064】

図３ｂを参照すると、上記積層体内に配置された層間電極を露出させるために、上記積層体の上部面にフォトレジスト６０を塗布し、露光及び現像工程を通じて上記フォトレジスト６０をパターニング処理する。

【0065】

図３ｃを参照すると、当該工程では、所定の内部電極までエッチング処理してビアを形成する。

【0066】

図３ｃに示された上記ビアは第１ビアであり、上記積層体の上部面から最も近接する第１内部電極が露出するように、上記積層体の上部面に隣接した第１内部電極までエッチング処理してビアを形成する。

【0067】

図３ｄを参照すると、当該工程では、上記のようにパターニング処理されたフォトレジスト６０を除去する。

【0068】

図３ｅを参照すると、当該工程では、上記積層体の上部面から上記ビアの下部面、即ち、露出した第１内部電極の上面までフォトレジスト６０を塗布し、露光及び現像工程を通じて上記フォトレジスト６０をパターニング処理する。

【0069】

上記のようにパターニング処理されたフォトレジスト６０は、図３ｂにおいてパターニング処理されたフォトレジスト６０よりも狭い面積でパターニング処理されている。

【0070】

図３ｆを参照すると、所定の内部電極に至るまでエッチング処理してビアを形成する工程を行う。

【0071】

図３ｆに示された上記ビアは第１ビアであり、第１内部電極と接続されるように、上記積層体の上部面から基板方向に上部面から最も近接した第１内部電極の次の（直下の）第１内部電極が露出するように、上記第１内部電極に至るまでエッチング処理してビアを形成する。

【0072】

その結果、上記エッチング過程において上部面から最も近接した第１内部電極と、その次の（直下の）第１内部電極との間に配置された誘電体層及び第２内部電極がともに露出することとなる。

【0073】

即ち、エッチング処理工程を１回行う毎に貫通される層は、２つ以上の電極及び誘電体層を含む。

【0074】

当該工程では、上記ビアは、上記積層体の上部面から最も近接する第１内部電極を露出させるようにエッチング処理して形成されたビアよりも幅が小さくなるように形成される。

【0075】

本発明の実施形態は、上記の工程を繰り返して行うことにより、複数のビアを形成し、且つ各ビアは隣接する上部のビアより、その幅が小さくなるように形成する点に特徴がある。

【0076】

具体的には、図３ｇを参照すると、この工程では、パターニング処理されたフォトレジスト６０が除去される。

【0077】

図３ｈを参照すると、この工程では、上記積層体の上部面から、上記図３ｆで形成されたビアの下部面、即ち、露出した第１内部電極の上面までフォトレジスト６０を塗布し、露光及び現像工程を通じて上記フォトレジスト６０をパターニング処理する。

【0078】

上記のようにパターニング処理されたフォトレジスト６０は、図３ｅにおいてパターニング処理されたフォトレジスト６０よりも狭い面積でパターニング処理されている。

【0079】

図３ｉを参照すると、所定の内部電極までエッチング処理してビアを形成する工程が行われる。

【0080】

図３ｉに示されているように、図３ｆで露出した第１内部電極の下部に配置された第１内部電極を露出させるようにエッチング処理してビアを形成する。

【0081】

上記のエッチング処理過程において、図３ｆで露出した第１内部電極とその下部に配置された第１内部電極との間に配置された誘電体層及び第２内部電極がともに露出することとなる。

【0082】

上記ビアは、図３ｆにおいて形成されたビアより幅が小さくなるように形成される。

【0083】

図３ｊを参照すると、この工程では、パターニング処理されたフォトレジスト６０が除去される。

【0084】

図４ａ〜図４ｄは、本発明の他の実施形態に係る積層セラミックキャパシタの内部のビアに絶縁層を形成するための一連の工程を例示する工程図である。

【0085】

図４ａ〜図４ｄは、露出した電極を選択的に接続するために絶縁膜をパターニング処理する工程を示す。

【0086】

即ち、第１ビアの場合は、第１内部電極と接続されなければならず、ともに露出した第２内部電極は絶縁される必要がある。また、第２ビアの場合は、第２内部電極と接続されなければならず、ともに露出した第１内部電極は絶縁される必要がある。

【0087】

したがって、第１ビアの場合は第２内部電極、第２ビアの場合は第１内部電極の電気的接続を誘電体または絶縁膜によって遮断する必要がある。

【0088】

図４ａは上記図３ａ〜図３ｊの工程を通じて内部に第１ビアと第２ビアが形成された状態の積層体の断面を示す図面である。

【0089】

上記第１ビアは、積層体の一方の端面から基板１０に隣接した最下層の第１内部電極まで貫通し、上記第２ビアは、積層体の一方の端面から基板１０に隣接した最下層の第２内部電極まで貫通するように形成されている。

【0090】

本発明の一実施形態によると、上記第１及び第２ビアは階段状の形態を有する多段状に形成され、各段の幅が基板１０から積層体の上部へ行くほど大きくなるように構成される。

【0091】

上述のように、第１及び第２ビアの各段の幅が基板１０から積層体の上部へ行くほど大きくなるように製作することで、第１ビアは第１内部電極の全体と接続され、第２ビアは第２内部電極の全体と接続されるようにすることが可能となる。

【0092】

図４ｂを参照すると、上記積層体内に多段状の複数のビアを形成する段階の後に、上記基板１０の上部及び積層体全体を絶縁物質５０で塗布する。

【0093】

図４ｃを参照すると、この工程では、上記絶縁物質５０をエッチング処理して上記複数のビア４１、４２内に絶縁層５０を形成する。

【0094】

その結果、上記絶縁層５０は、複数のビア４１、４２内で誘電体層１１と第１及び第２内部電極２１、２２のエッチング処理後の切断面上に形成される。

【0095】

第１及び第２ビアの各段の幅が基板１０から積層体の上部へ行くほど大きくなるように形成されるため、上記第１ビア４１内に露出した第１内部電極２１及び上記第２ビア４２内に露出した第２内部電極２２においては、エッチング処理後の切断面上に絶縁層５０が配置され、上面を露出させることが可能となる。

【0096】

また、第１ビア４１は、第１内部電極２１が露出する層に至るまでエッチング処理を複数回にわたって繰り返すことにより、階段状の形態を有する多段状に形成され、各段の幅が基板１０から積層体の上部へ行くほど大きくなるように構成されるため、絶縁工程後において、誘電体層１１と第１及び第２内部電極２１、２２のエッチング処理後の切断面上には絶縁層５０が配置され、第１内部電極２１の上面のみを露出させることが可能となる。

【0097】

これにより、第１ビア４１内において第１内部電極２１の全体は電気的に接続され、第１ビア４１を通じて第１外部電極１３１と電気的に接続されるようにすることが可能となる。

【0098】

一方、第２ビア４２は、第２内部電極２２が露出する層に至るまでエッチング処理を複数回にわたって繰り返すことにより、階段状の形態を有する多段状に形成され、各段の幅が基板１０からセラミック本体１１０の上部へ行くほど大きくなるように構成されるため、絶縁工程後において、誘電体層１１と第１及び第２内部電極２１、２２のエッチング後の切断面上には絶縁層５０が配置され、第２内部電極２２の上面のみを露出させることが可能となる。

【0099】

これにより、第２ビア４２内において第２内部電極２２全体は電気的に接続され、第２ビア４２を通じて第２外部電極１３２と電気的に接続されるようにすることが可能となる。

【0100】

本発明の一実施形態によれば、第１ビア４１は上記積層体内に配置された第１内部電極２１の全体と接続され、上記第２ビア４２は上記積層体内に配置された第２内部電極２２の全体と接続されるようにすることが可能となる。

【0101】

本発明の一実施形態では、第１ビア４１が第１内部電極２１の全体と接続され、第２ビア４２が第２内部電極２２の全体と接続されるため、工程の仕上り不良により一つまたは複数の内部電極とビアが適切に接続されなかった場合でも静電容量の形成には問題がない。

【0102】

即ち、第１ビア４１が第１内部電極２１の全体と接続され、第２ビア４２が第２内部電極２２の全体と接続されるため、一部の内部電極とビアの接続が失敗しても、静電容量の形成には問題がなく優れた信頼性を実現することが可能となる。

【0103】

本実施形態では、上記第１ビア４１は複数個設けられ、複数の第１ビア４１は互いに同一の深さを有するように形成される。また、上記第２ビア４２も複数個設けられ、複数の第２ビア４２も互いに同一の深さを有するように形成される。

【0104】

即ち、上記第１ビア４１は、セラミック本体１１０の一方の端面から上記最下層の第１内部電極２１まで貫通し、第２ビア４２は、セラミック本体１１０の一方の端面から上記最下層の第２内部電極２２まで貫通するように形成される。また、複数の第１ビアは互いに同一の深さを有し、複数の第２ビアも同様に互いに同一の深さを有するように形成される。

【0105】

図４ｄを参照すると、この工程では、上記第１及び第２ビア４１、４２内に導電性金属が充填される。

【0106】

上記第１及び第２ビア４１、４２内に導電性金属を充填する工程は、露出した各内部電極の表面にシード層（ｓｅｅｄ ｌａｙｅｒ）を形成した後、めっき工程により導電性金属を充填して内部電極と外部電極を接続することができるように行われる。

【0107】

以上、本発明の実施形態について詳細に説明したが、本発明の技術的範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0108】

１０ 基板
１１ 誘電体層
２１、２２ 第１及び第２内部電極
４１、４２ 第１及び第２ビア
５０ 絶縁物質（絶縁層）
６０ フォトレジスト
１１０ セラミック本体
１３１、１３２ 第１及び第２外部電極
１５０ 保護層

【図1】

【図2】

【図3a】

【図3b】

【図3c】

【図3d】

【図3e】

【図3f】

【図3g】

【図3h】

【図3i】

【図3j】

【図4a】

【図4b】

【図4c】

【図4d】