特許 6824172 複数のオプトエレクトロニクス半導体素子を製造する方法およびオプトエレクトロニクス半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6824172

(24)【登録日】2021年1月14日

(45)【発行日】2021年2月3日

(54)【発明の名称】複数のオプトエレクトロニクス半導体素子を製造する方法およびオプトエレクトロニクス半導体素子

(51)【国際特許分類】

   H01L 33/48 20100101AFI20210121BHJP

   B23K 26/364 20140101ALI20210121BHJP

   H01L 21/56 20060101ALI20210121BHJP

   H01L 21/301 20060101ALI20210121BHJP

   H01L 31/02 20060101ALI20210121BHJP

【ＦＩ】

   H01L33/48

   B23K26/364

   H01L21/56 J

   H01L21/78 B

   H01L31/02 B

【請求項の数】17

【全頁数】15

(21)【出願番号】特願2017-537370(P2017-537370)

(86)(22)【出願日】2016年1月13日

(65)【公表番号】特表2018-508984(P2018-508984A)

(43)【公表日】2018年3月29日

(86)【国際出願番号】EP2016050579

(87)【国際公開番号】WO2016113314

(87)【国際公開日】20160721

【審査請求日】2017年9月14日

【審判番号】不服2019-10109(P2019-10109/J1)

【審判請求日】2019年8月1日

(31)【優先権主張番号】102015100575.1

(32)【優先日】2015年1月15日

(33)【優先権主張国】DE

(73)【特許権者】

【識別番号】599133716

【氏名又は名称】オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング

【氏名又は名称原語表記】Ｏｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100135633

【弁理士】

【氏名又は名称】二宮 浩康

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】ルッツ ヘッペル

【合議体】

【審判長】 瀬川 勝久

【審判官】 松川 直樹

【審判官】 星野 浩一

(56)【参考文献】

【文献】 特開２０１３−１０６０４８（ＪＰ，Ａ）

【文献】 特開２０１１−１８１６５５（ＪＰ，Ａ）

【文献】 特開２０１２−２２２３２０（ＪＰ，Ａ）

【文献】 特開２０１３−２０１２７３（ＪＰ，Ａ）

【文献】 国際公開第２００６／０３５６６４（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L33/00-33/64

(57)【特許請求の範囲】

【請求項1】

複数のオプトエレクトロニクス半導体素子（１）を製造する方法であって、当該方法は、
ａ）機械的に相互に接続されている複数の素子領域（３）を有している、半導体層列（２０）を備える結合体（３０）を準備するステップ、
ｂ）各素子領域上に少なくとも１つの接続面が形成されるように、前記半導体層列の上に複数の接続面（４）を形成するステップ、
ｃ）前記接続面の間の間隙（４５）を満たす成形材料（５０）を前記半導体層列の上に形成するステップ、
ｄ）前記成形材料を備える前記結合体を個別化するステップを有しており、
前記個別化時に前記成形材料から複数の成形体（５）が形成され、前記成形体（５）にはそれぞれ、前記結合体の素子領域から生じた半導体本体（２）が割り当てられており、
前記半導体本体および前記成形体は、ステップｄ）の後、別の結合体（３５）を形成するために、別の成形材料（５５０）によって包囲され、前記成形材料および前記別の成形材料は、前記半導体本体において生成される、または受信されるべきビームに対して不透過性であり、前記別の成形材料は、前記半導体層列とは反対側に位置する面で前記別の成形材料によって前記接続面が完全に覆われるように形成され、かつ前記接続面は前記別の結合体の分断の前に、別のステップにおいて露出される、
複数のオプトエレクトロニクス半導体素子（１）を製造する方法。

【請求項2】

前記半導体層列のための成長基板（２９）が、ステップｃ）の後に除去される、請求項１記載の方法。

【請求項3】

ステップｄ）と前記別の結合体の形成との間に、隣接する半導体本体の間の中心間隔（２５）が広げられる、請求項１または２記載の方法。

【請求項4】

前記別の成形材料は、前記別の結合体から前記オプトエレクトロニクス半導体素子（１）を形成するために分断される、請求項１から３までのいずれか１項記載の方法。

【請求項5】

前記接続面の露出時に、前記成形材料と前記別の成形材料とが部分的に除去される、請求項１から４までのいずれか１項記載の方法。

【請求項6】

前記接続面が完全に覆われるように前記成形材料が形成され、前記別の成形材料が被着される前に、前記接続面が露出される、請求項１から４までのいずれか１項記載の方法。

【請求項7】

前記別の結合体上に複数のコンタクト（６）が形成され、当該コンタクト（６）はそれぞれ、前記接続面の１つと導電性接続されている、請求項１から６までのいずれか１項記載の方法。

【請求項8】

前記成形材料と前記別の成形材料は、成形方法において被着される、請求項１から７までのいずれか１項記載の方法。

【請求項9】

前記結合体の前記個別化は、コヒーレントビームによって行われる、請求項１から８までのいずれか１項記載の方法。

【請求項10】

オプトエレクトロニクス半導体素子（１）であって、当該オプトエレクトロニクス半導体素子（１）は、
・ビームの生成および／または受信のために設けられている半導体本体（２）と、
・ビーム透過面（１０）と、
・前記半導体本体の、前記ビーム透過面とは反対側に位置する面に配置されている少なくとも１つの接続面（４）と、
・前記半導体本体の、前記ビーム透過面とは反対側に配置されており、かつ前記半導体本体および前記接続面に接している成形体（５）と、
・前記オプトエレクトロニクス半導体素子（１）を、前記ビーム透過面に平行に延在するラテラル方向において制限する、前記オプトエレクトロニクス半導体素子（１）の側面（１５）を形成し、かつ部分的に、前記成形体および前記半導体本体に接している別の成形体（５５）とを有しており、
前記成形体と前記別の成形体は部分的に、ビーム透過面とは反対側に位置する背面を形成し、
前記成形体および前記別の成形体は、前記半導体本体において動作時に生成される、または受信されるべきビームに対して不透過性である、
オプトエレクトロニクス半導体素子（１）。

【請求項11】

少なくともラテラル方向に沿って、前記成形体の延在は、前記半導体本体の延在より、最大で２０μｍ長い、請求項１０記載のオプトエレクトロニクス半導体素子（１）。

【請求項12】

前記オプトエレクトロニクス半導体素子（１）は、前記別の成形体の、前記ビーム透過面とは反対側に位置する背面にコンタクトを有しており、当該コンタクトは、前記接続面と導電性接続されており、
前記コンタクトは、前記オプトエレクトロニクス半導体素子（１）の平面図において、前記成形体および前記別の成形体と重畳している、請求項１０または１１記載のオプトエレクトロニクス半導体素子（１）。

【請求項13】

前記別の成形体内に、電子素子（７）が埋設されている、請求項１０から１２までのいずれか１項記載のオプトエレクトロニクス半導体素子（１）。

【請求項14】

前記別の成形体は部分的に、直接的に、前記電子素子と接しており、前記電子素子はＥＳＤ保護用素子として形成されている、請求項１３記載のオプトエレクトロニクス半導体素子（１）。

【請求項15】

前記成形体（５）をラテラル方向において制限している側面は、個別化方法の痕跡を有している、請求項１０から１４までのいずれか１項記載のオプトエレクトロニクス半導体素子（１）。

【請求項16】

前記成形体（５）と前記半導体本体（２）とは、ラテラル方向において、前記半導体本体（２）の拡がり全体に沿って、同一平面を成している、請求項１０から１５までのいずれか１項記載のオプトエレクトロニクス半導体素子（１）。

【請求項17】

前記成形体（５）と前記別の成形体（５５）は、前記半導体本体（２）のハウジング本体を形成し、前記オプトエレクトロニクス半導体素子（１）は、表面実装可能な素子として形成されている、請求項１０から１６までのいずれか１項記載のオプトエレクトロニクス半導体素子（１）。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、オプトエレクトロニクス半導体素子を製造する方法ならびにオプトエレクトロニクス半導体素子に関する。

【0002】

オプトエレクトロニクス半導体素子、例えば発光ダイオードでは、しばしば、製造されるべき半導体素子の大きさに関連して、異なる製造ステップが、特にハウジングの形成に対して使用される。これによって全体的に、製造方法の複雑さと、このために必要なコストが増してしまう。

【0003】

課題は、製造されるべき半導体素子の大きさに実質的に関連せずに、容易かつ確実に実行可能な方法を提供することである。さらに、良好なオプトエレクトロニクス特性を有し、かつ同時に容易に製造可能な半導体素子が提供されるべきである。

【0004】

上述の課題は、特に、独立請求項に記載されている方法もしくはオプトエレクトロニクス半導体素子によって解決される。さらなる構成および有用性は、従属請求項に記載されている。

【0005】

複数のオプトエレクトロニクス半導体素子を製造する方法が提供される。

【0006】

この方法の少なくとも１つの実施形態では、機械的に相互に接続されている複数の素子領域を有している、半導体層列を備える結合体が準備される。例えば、可視スペクトル領域、赤外スペクトル領域または紫外スペクトル領域等にある電磁ビームを生成および／または受信するために、半導体層列が設けられている。

【0007】

この結合体は例えば、担体を有している。この担体上に、半導体層列が配置されている。この担体は、特に半導体層列のエピタキシャル析出のための成長基板であってよい。択一的に、担体が、半導体層列のための成長基板と異なるものであってもよい。

【0008】

半導体層列が、ラテラル方向において、すなわち、半導体層列の半導体層の主要延在面に沿ってパターニングされていてよい。このパターニングは、例えば、半導体層列の１つまたは複数の半導体層の、後続の電気的な接触のために行われる。

【0009】

さらに、半導体層列が、途切れることなく、複数の素子領域にわたって延在していてよい。択一的に、半導体層列が、個々の素子領域を画定するためにパターニングされていてよい。ここでは、半導体層列は、鉛直方向に、すなわち、半導体層列の半導体層の主要延在面に対して垂直に、部分的または完全に、分断されていてよい。特に、個々の素子領域が、担体を介してのみ、機械的に相互に接続されていてよい。

【0010】

この方法の少なくとも１つの実施形態では、この方法は、複数の接続面が半導体層列上に形成されるステップを含んでいる。特に、各素子領域上に、少なくとも１つの接続面が形成される。有利には各素子領域上に、２つの接続面が形成される。これらの接続面はそれぞれ、半導体層列の相違している半導体層を電気的に接触させる。例えば、各素子領域は厳密に２つまたは２つよりも多くの接続面を有している。これらの接続面は、担体とは反対側に位置する、半導体層列の面に配置されている。

【0011】

この方法の少なくとも１つの実施形態では、この方法は、成形材料が半導体層列上に形成されるステップを含んでいる。特にこの成形材料は、接続面の間の間隙を完全に、または少なくとも部分的に満たすように形成される。被着された成形材料の鉛直の延在は、半導体層列の鉛直の延在より長くてよい。例えば、被着された成形材料の鉛直の延在は、半導体層列の鉛直の延在の少なくとも２倍の長さであってよい。したがって、成形材料による、半導体層列の機械的な安定化が容易になる。

【0012】

成形材料は、特に、接続面に直接的に接している。例えば、成形材料は、接続面を、半導体層列とは反対側に位置する面で、完全にまたは少なくとも部分的に覆う。

【0013】

この方法の少なくとも１つの実施形態では、この方法は、成形材料を備える結合体が個別化されるステップを含んでいる。ここでこの個別化時に、成形材料から複数の成形体が形成される。これらの成形体にはそれぞれ、結合体の素子領域から生じた半導体本体が割り当てられている。

【0014】

すなわち、成形体は結合体の個別化時に生じ、したがって、成形体をラテラル方向において制限している側面は、個別化方法に特徴的な痕跡を有することができ、これは例えば、機械による材料除去の痕跡であり、研磨の痕跡またはソーイングの痕跡またはコヒーレントビーム、例えばレーザービームによる材料除去の痕跡等である。

【0015】

すなわち、結合体の個別化の時点で既に、成形材料は、半導体層列上に被着されている。この個別化によって形成された成形体は、半導体本体のためのハウジング本体またはハウジング本体の部分領域を形成し得る。特に、半導体層列が、個々の半導体本体に分割される前に、成形材料が被着されてよい。

【0016】

この方法の少なくとも１つの実施形態では、半導体層列を備える結合体が準備される。ここでこの結合体は、機械的に相互に接続されている複数の素子領域を有している。複数の接続面が、半導体層列上に形成される。ここで各素子領域上には、少なくとも１つの接続面が形成される。半導体層列上には成形材料が形成され、ここでこの成形材料は、接続面の間の間隙を満たす。成形材料を備える結合体が個別化され、ここでこの個別化時に、成形材料から、複数の成形体が形成される。これらの成形体にはそれぞれ、結合体の素子領域から生じた半導体本体が割り当てられている。

【0017】

すなわち成形体のラテラル方向の延在は、結合体の個別化時に決められ、このようにして、容易かつ確実に、結合体の素子領域の大きさに合わせられる。特に、半導体層列は、結合体の個別化時に、途切れることなく、素子領域にわたって延在していてよい。すなわち個別化時に、個別化のコースを、既に定められている半導体本体に対して相対的に、高い精度で調整する必要はない。換言すれば、半導体層列からの半導体本体の形成と成形材料を備える結合体の個別化とを、１つの共通の製造ステップにおいて行うことができる。

【0018】

この方法の少なくとも１つの実施形態では、この方法は、半導体層列のための成長基板が除去されるステップを含んでいる。特に、この成長基板は、成形材料が半導体層列上に形成された後に除去される。すなわち、成形材料は、半導体層列の機械的な安定化のために用いられているので、成長基板はこのためにはもはや不要である。択一的に、成長基板が半導体層列に残ったままでもよい。

【0019】

特に、結合体が個別化される前に、成長基板を除去してよい。すなわち成長基板自体は、個別化時に分断される必要はなく、例えば、後続の製造サイクルにおいて再び、成長基板として使用可能である。

【0020】

この方法の少なくとも１つの実施形態では、この方法は、半導体本体および成形体が、結合体の個別化の後に、別の結合体を形成するために、別の成形材料によって包囲されるステップを含んでいる。すなわち、個別化の後に、相互に別個にされている成形体に、別の成形材料が付けられ、このようにして、別の結合体を形成する。特に、別の結合体の形成時には、成形体の間の間隙は、部分的または完全に満たされる。

【0021】

この方法の少なくとも１つの実施形態では、結合体の個別化と別の結合体の形成との間に、隣接する半導体本体の間の中心間隔が広げられる。すなわちこの中心間隔は、結合体の素子領域の間隔を介して予め定められるのではない、または少なくとも、結合体の素子領域の間隔だけを介して予め定められるのではない。これによって、同じ方向に沿った半導体本体のラテラル方向の延在よりも長い、例えば少なくとも１０％または少なくとも５０％長い、ラテラル方向の延在を有している半導体素子の製造が容易になる。

【0022】

この方法の少なくとも１つの実施形態では、別の成形材料が、別の結合体から半導体素子を形成するために分断される。すなわち、別の成形材料のこの分断によって、個々のオプトエレクトロニクス半導体素子が生じる。分断時に生じる、半導体素子の別の成形体は、それぞれ、半導体素子をラテラル方向で制限する側面を形成する。この側面は分断方法に特徴的な痕跡、例えば、機械による材料除去の痕跡またはコヒーレントビームによる材料除去の痕跡を有し得る。例えば、別の成形体は、成形体を、ラテラル方向において、拡がり全体に沿って包囲する。換言すれば、成形体は、どの箇所でも、半導体素子の側面に接していない。

【0023】

この方法の少なくとも１つの実施形態では、接続面は、製造方法の間、一時的に覆われる、特に完全に覆われる。例えば、接続面は、成形材料および／または別の成形材料によって覆われていてよい。

【0024】

この方法の少なくとも１つの実施形態では、別の成形材料は、接続面が完全に覆われるように成形される。ここでこの接続面は、別の結合体の分断の前に、別のステップにおいて露出される。例えばこの露出は、別の成形材料および／または成形材料の機械的な、特に全面での材料除去によって行われてよい。特に、接続面を露出するために、成形材料も別の成形材料も、部分的に除去されてよい。例えば、成形材料と別の成形材料とが同時に、部分的に除去されてよい。

【0025】

この方法の少なくとも１つの実施形態では、接続面が完全に覆われるように成形材料が形成され、ここでこの接続面は、別の成形材料が被着される前に露出される。すなわち、この場合には、別の成形材料の被着の時点で既に、成形材料の、半導体層列とは反対側に位置する面で、接続面が開放されている。

【0026】

この方法の少なくとも１つの実施形態では、別の結合体上に、それぞれ接続面の１つと導電性接続されている複数のコンタクトが形成される。これらのコンタクトは、特に、オプトエレクトロニクス半導体素子の外部との電気的な接触のために設けられている。有利には、各半導体素子は、厳密に２つまたは２つよりも多くのコンタクトを有している。特に、半導体素子の全てのコンタクトは、半導体素子の同じ面に配置されていてよい。

【0027】

この方法の少なくとも１つの実施形態では、成形材料および／または別の成形材料は、成形方法において被着される。成形方法とは、一般的に、成形材料が所定の型に従って成形され、必要な場合には硬化される方法のことである。特に、用語「成形方法」は、成形（ｍｏｌｄｉｎｇ）、フィルムアシスト成形（ｆｉｌｍ ａｓｓｉｓｔｅｄ ｍｏｌｄｉｎｇ）、射出成形（ｉｎｊｅｃｔｉｏｎ ｍｏｌｄｉｎｇ）、トランスファー成形（ｔｒａｎｓｆｅｒ ｍｏｌｄｉｎｇ）および圧縮成形（ｃｏｍｐｒｅｓｓｉｏｎ ｍｏｌｄｉｎｇ）を含んでいる。成形方法によって、長い鉛直の延在、例えば、半導体層列の鉛直の延在の少なくとも２倍の長さの鉛直の延在も、特に析出方法、例えばＣＶＤ方法またはＰＶＤ方法と比べて、容易かつ低コストに実現可能である。

【0028】

この方法の少なくとも１つの実施形態では、結合体の個別化は、コヒーレントビーム、特にレーザービームによって行われる。このような個別化では、特に、機械的な個別化方法と比べて、成形材料の、半導体層列の方を向いている境界面での機械的な負荷が低減されていることが判明している。これによって、半導体層列から成形材料が剥離する虞が低減される。

【0029】

さらに、オプトエレクトロニクス半導体素子が提供される。

【0030】

オプトエレクトロニクス半導体素子の少なくとも１つの実施形態では、半導体素子は、ビームの生成および／または受信のために設けられている半導体本体と、ビーム透過面と、少なくとも１つの接続面とを有している。ここでこの接続面は、半導体本体の、ビーム透過面とは反対側に位置する面に配置されている。

【0031】

オプトエレクトロニクス半導体素子の少なくとも１つの実施形態では、半導体素子は、半導体本体の、ビーム透過面とは反対側に位置する面に配置されている成形体を有している。特に、成形体は、半導体本体と接続面とに接している。半導体本体の側面は、特に、成形体の材料を有していない。

【0032】

半導体素子の少なくとも１つの実施形態では、半導体素子は、別の成形体を有している。この別の成形体は、半導体素子を、ビーム出射面に平行に延在するラテラル方向において制限する、半導体素子の側面を形成する。特に、この別の成形体は、部分的に、成形体と半導体本体とに接している。

【0033】

オプトエレクトロニクス半導体素子の少なくとも１つの実施形態では、半導体素子は、ビームの生成および／または受信のために設けられている半導体本体と、ビーム透過面と、少なくとも１つの接続面とを有している。ここでこの接続面は、半導体本体の、ビーム透過面とは反対側に位置する面に配置されている。半導体素子はさらに、半導体本体の、ビーム透過面とは反対側に位置する面に配置されており、かつ半導体本体と接続面とに接している成形体を含んでいる。半導体素子はさらに、半導体素子を、ビーム透過面に平行に延在するラテラル方向において制限する、半導体素子の側面を形成し、かつ部分的に、成形体と半導体本体とに接している別の成形体を有している。

【0034】

成形体と別の成形体は、半導体本体のハウジング本体を形成してよい。特に、オプトエレクトロニクス半導体素子は、表面実装可能な素子（ｓｕｒｆａｃｅ ｍｏｕｎｔｅｄ ｄｅｖｉｃｅ， ｓｍｄ）として形成されていてよい。

【0035】

オプトエレクトロニクス半導体素子の少なくとも１つの実施形態では、少なくともラテラル方向に沿って、成形体の延在は、半導体本体の延在より、最大で２０μｍ長い。特に、このラテラル方向に沿った成形体の延在は、半導体本体の延在より短くても、または半導体本体の延在と同じでもよい。特に、成形体のラテラル方向の延在は、半導体本体の少なくとも２つの側面で、すなわち半導体本体の拡がり全体に沿って、半導体本体の延在より、最大で２０μｍ長くてよい。

【0036】

特に、成形体と半導体本体とは、少なくともラテラル方向において、同一平面を成していてよい。用語「同一平面」とはここでは、例えば個別化方法中の異なる強さの材料除去が原因であり得る製造誤差も含む。例えば、コヒーレントビームによる個別化時に、ラテラル方向において、成形材料が半導体層列よりも強く材料除去されることがある、または半導体層列が成形材料よりも強く材料除去されることがある。特に、成形体と半導体本体とは、半導体本体の少なくとも２つの側面で、すなわち半導体本体の拡がり全体に沿って、同一平面を成していてよい。

【0037】

この種の半導体素子は、容易に、成形体用の成形材料が被着される方法によって製造可能である。その後、個別化が半導体本体において行われる。

【0038】

オプトエレクトロニクス半導体素子の少なくとも１つの実施形態では、成形体および／または別の成形体は、半導体本体において動作時に生成されるまたは受信されるべきビームに対して不透過性である。特に、成形体および別の成形体は、ビーム不透過性であってよい。さらに成形体と別の成形体の材料は異なっていてよい。

【0039】

オプトエレクトロニクス半導体素子の少なくとも１つの実施形態では、半導体素子は、ビーム透過面とは反対側に位置する、別の成形体の背面にコンタクトを有している。このコンタクトは、接続面と導電性接続されている。ここでこのコンタクトは、半導体素子の平面図において、成形体および別の成形体と重畳している。すなわち、半導体素子の平面図において、コンタクトは、半導体本体から、ラテラル方向において、少なくとも部分的に突出している。

【0040】

オプトエレクトロニクス半導体素子の少なくとも１つの実施形態では、別の成形体内に、電子素子が埋設されている。特に、この別の成形体は、部分的に、直接的に、この電子素子と接している。例えばこの電子素子は、ＥＳＤ保護用素子として形成されていてよい。これは半導体本体を、静電放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ，ＥＳＤ）から保護する。例えば、この電子素子は、ＥＳＤ保護用ダイオードである。

【0041】

すなわち、半導体素子は、半導体素子内に組み込まれたＥＳＤ保護装置または別の電子機能を有していてよい。例えば電子素子は、コンタクトによって、半導体本体に対して電気的に並列接続されている。

【0042】

上方で説明した方法は、半導体素子の製造に特に適している。したがって半導体素子との関連において挙げた特徴を方法のために引き合いに出してもよく、また方法との関連において挙げた特徴を半導体素子のために引き合いに出してもよい。

【0043】

さらなる構成および有用性は、図面に関連した、実施例の後続の説明に記載されている。

【図面の簡単な説明】

【0044】

【図1】図１Ａ〜図１Ｇは、それぞれ、概略的な断面図で示された中間ステップに基づいた、オプトエレクトロニクス半導体素子の製造方法の実施例である。

【図2】図２Ａ〜図２Ｃは、それぞれ、概略的な断面図で示された中間ステップに基づいた、オプトエレクトロニクス半導体素子の製造方法の別の実施例である。

【図3】図３Ａおよび図３Ｂは、それぞれ、概略的な断面図（図３Ａ）もしくは概略的な斜視図（図３Ｂ）での、オプトエレクトロニクス半導体素子の実施例である。

【0045】

同じ要素、同じ様式の素子または同じ作用を有する要素には、図面において、同じ参照番号が付けられている。

【0046】

図面はそれぞれ概略図であり、したがって必ずしも縮尺通りではない。むしろ比較的小さい要素、特に層厚が、明確に示すために、過度に大きく示されていることがある。

【0047】

図１Ａ〜１Ｇには、オプトエレクトロニクス半導体素子の製造方法の実施例が示されている。ここでは説明は、製造時に、２つのオプトエレクトロニクス半導体素子が生じる部分に基づいて行われる。説明される方法によって、複数の半導体素子を同時に製造することができる。

【0048】

図１Ａに示されているように、結合体３０が準備される。結合体３０は、半導体層列２０を有している。半導体層列２０は、この実施例において成長基板２９によって形成されている担体上に配置されている。図１Ａに示されている部分は、機械的に相互に接続されている２つの素子領域３を有している。半導体層列２０は、図１Ａに示されているように、途切れることなく、素子領域３にわたって延在していてよい。しかしこれとは異なり、半導体層列が、素子領域３の決定のために、ラテラル方向にパターニングされていてよい。

【0049】

半導体層列２０の、成長基板２９とは反対側に位置する面に、複数の接続面４が配置されている。これらの接続面は、それぞれ、接続層４１と別の接続層４２とを有している。接続層４１は、例えば、フォトリソグラフィによるパターニング方法を用いて、パターニングされた形状に形成されている。別の接続層４２は、例えば、少なくとも部分的に強化するために、電気めっきによる析出方法を用いて、接続層４１上に形成されてよい。

【0050】

素子領域３はそれぞれ２つの接続面４を有している。しかし１つの素子領域３が有する接続面が１つだけであっても、または２つより多くてもよい。半導体層列２０は、半導体層列２０の、相違する半導体層の電気的な接触のためにパターニングされていてよく、したがって後の動作において、素子領域３の２つの接続面の間に電圧を印加すると、電荷担体が、反対側の面から、ビーム生成のために設けられている、半導体層列の活性領域に注入され、ここで、ビーム放射の下で再結合される。図を見やすくするために、半導体層列２０のパターニングおよび半導体層列の層構造は図面に明確に示されていない。

【0051】

次に、図１Ｂに示されているように、半導体層列２０上に、成形材料５０が形成される。成形材料５０は、接続面４を、半導体層列２０とは反対側に位置する面で完全に覆う。成形材料５０は、成長基板２９とは反対側に位置する、半導体層列２０の面に形成される。

【0052】

成形材料５０は、例えば、成形方法によって被着される。成形材料５０は、特に、隣接する接続面４の間の間隙４５を満たし、接続面４に少なくとも部分的に直接的に接している。

【0053】

成形材料５０を被着した後、成形材料は、半導体層列２０を機械的に安定させる。したがって、成長基板２９を除去することができる。これを例えば、レーザーリフトオフ方法によって、または機械的または化学的な方法によって行うことができる。すなわち、成長基板の除去の時点で既に、後に半導体素子のハウジングの一部を形成する成形材料が、半導体層列上に被着されていてよい。

【0054】

成長基板の除去後に、結合体が、図１Ｃに示されているように個別化されてよい。この個別化の際に、半導体層列２０および成形材料５０が分断され、これによって、個々の半導体本体２と成形体５とが生じる。有利には、半導体層列２０は、直接的に、結合体の個別化の前は、途切れることなく、素子領域３にわたって延在しており、したがって半導体本体２は、個別化時にはじめて生じる。すなわち、既に個別化の前に予め定められている半導体本体に対する個別化のコースの高い精度の調整は不要である。

【0055】

有利には、個別化は、コヒーレントビーム、例えばレーザービームを用いて行われる。コヒーレントビームが、個別化に特に適していることが判明している。なぜなら、これによって、個別化時に生じる、結合体の機械的な負荷が、機械的な個別化方法と比べて低減するからである。したがって、個別化中に、成形材料が半導体層列から剥離する虞が低くなる。しかし択一的に、機械的な個別化方法も使用可能である。

【0056】

半導体層列２０と成形材料５０は、結合体３０の個別化時に、特に、１つの共通の製造ステップにおいて分断される。これによって、生じた半導体本体２と属する成形体５とは同一平面を成す。個別化方法に関連して、成形体は、自身のラテラル方向の延在において、属する成形体より長くても、短くてもよい。例えば、コヒーレントビームを用いた個別化時には、例えばレーザー分断方法において、成形材料が、ラテラル方向において、半導体層列の材料よりも強く除去されることがある。これによって、成形体のラテラル方向の延在が、属する半導体本体のラテラル方向の延在よりも、特に半導体本体の拡がり全体に沿って、短くなることがある。択一的に、半導体層列の材料が、ラテラル方向において、成形材料よりも強く除去されることがある。この場合には、成形材料は、半導体本体から、ラテラル方向において、部分的にまたは拡がり全体に沿って突出することがある。しかし有利には、この突出は最大で２０μｍである。

【0057】

機械的な方法による個別化時には、成形体５と、属する半導体本体２とは、厳密に、またはほぼ厳密に、例えば最大で２μｍの偏差を伴って、同一平面を成すことができる。

【0058】

各成形体５に１つの半導体本体２が割り当てられている。成形材料５０とは反対側に位置する、半導体層列の面には、自由選択的に、図１Ｃに示されているように、パターニング２７が、ビーム入力またはビーム取り出しの改善のために形成されてよい。

【0059】

すなわち、半導体本体への結合体３０の個別化の最中には既に、完成された半導体素子においてハウジング部分を形成する成形材料５０が、半導体層列２０上に被着されている。すなわち成形材料は、特に、半導体本体への結合体の個別化時に既に、機械的な安定化のために役立つ。したがって、この製造方法はより確実になる。特に、半導体層列２０の２つの任意の部分領域は、結合体の個別化の間、エピタキシャル析出中のように、相互に同じ間隔で存在する。この際、個々の製造ステップを実施するための、異なる温度によって生じる熱膨張に基づく長さ変化は無視される。

【0060】

属する成形体５を備えた、このようにして個別化された半導体本体２は、別の結合体３５を形成するために、別の成形材料５５０によって包囲される（図１Ｄ）。半導体本体２のビーム透過面１０は、別の成形材料５５０を有していないままである。別の成形材料５５０を形成する前に、隣接する半導体本体２の間の中心間隔２５が、所定の広がり係数ぶん広げられてよい。広がり係数は、広い範囲で選択可能である。広がり係数が大きくなるほど、これに続いて製造される半導体素子のラテラル方向の延在が、半導体本体２のラテラル方向の延在に関連して長くなる。広がり係数は例えば、１．１以上かつ５以下である。中心間隔を広げるために、成形体５を、例えば、伸張可能な補助担体上に配置することができる。この補助担体は、別の成形材料の被着前に拡張される（図を見やすくするために、図示されていない）。

【0061】

別の成形材料５５０は、特に、隣接する成形体５の間の間隙を満たす。さらに、この別の成形材料が、半導体本体２に、特に半導体本体の側面に当接するように成形されていてよい。

【0062】

別の成形材料５５０は、成形体５を、半導体本体２とは反対側に位置する、成形体５の面で覆うように被着される。半導体本体２の、成形体とは反対側に位置する面は、別の成形材料を有していないままである。

【0063】

次に、図１Ｅに示されているように、接続面４の、半導体本体２とは反対側に位置する面が露出される。これは、別の成形材料５５０と成形材料５０とを部分的に除去することによって行われる。

【0064】

図１Ｅにおいて視覚化されたステップでは、成形体５の成形材料と、別の成形材料５５０とが同時に材料除去される。

【0065】

しかしこれとは異なり、別の成形材料５５０が被着される前に既に、接続面４が、成形材料５０から露出されてもよい。別のステップにおいて、必要な場合には、成形材料５０から解放された接続面を、別の成形材料から露出させるために、別の成形材料だけが除去されてよい。

【0066】

接続面４の露出は、有利には、全面的な材料除去によって、例えば機械的な方法において、例えば研磨によって行われる。

【0067】

次に、図１Ｆに示されているように、別の結合体３５上に、複数のコンタクト６が形成される。これらのコンタクトはそれぞれ、接続面４の１つと導電性接続されている。図示された実施例では、コンタクト６は、半導体本体２に対して対称に配置されている。しかし、半導体本体２に対してコンタクトを非対称に配置することも可能である。

【0068】

図１Ｇに示されたステップでは、別の結合体３５が、複数の半導体素子１に個別化される。ここで、別の成形材料５５０が鉛直方向において完全に分断される。したがって、各半導体素子１は、別の成形材料５５０から生じる、１つの別の成形体５５を有している。分断時に生じる面は、個別化された半導体素子の側面１５を形成する。したがってこの側面１５は、分断方法に対して特徴的な痕跡を有することができる。これは、例えばソーイングの痕跡または研磨の痕跡またはコヒーレントビームによる材料除去の痕跡である。

【0069】

別の結合体３５の分断の前に、半導体素子１上にさらに、それぞれ１つの光学素子または複数の光学素子が被着されてよい。例えば、空間的なかつ／またはスペクトルの放射特性を形成する光学素子が設けられていてよい。例えば、光学素子は、半導体本体２内で生成されたビームの完全なまたは部分的なビーム変換のために設けられている。特に、光学素子は、別の結合体３５上への被着時に、レンズ結合体の形態で存在していてよく、このレンズ結合体から、別の結合体の分断時に、光学素子が生じる。レンズ結合体の分断と別の成形材料の分断とを、特に、１つの共通のステップにおいて行うことができる。この場合には、光学素子はそれぞれ、少なくとも部分的に、ラテラル方向において、割り当てられた各別の成形体５５と同一平面を成すことができる。

【0070】

図２Ａ〜２Ｃには、オプトエレクトロニクス半導体素子の製造方法の別の実施例が示されている。ここで、図２Ａに示されている中間ステップは、図１Ｂに基づいて説明された、上述した実施例の段階に相当する。上述した実施例とは異なり、結合体３０の個別化の前に、成形材料５０が薄くされ、コンタクト６が被着される。これは、図２Ｂに示されている。その後にはじめて、複数の半導体素子１への結合体の個別化が行われる（図２Ｃ）。すなわちこの実施例では、半導体素子１の、個別化時に生じる半導体本体２の中心間隔は、これらの半導体本体が、半導体層列２０のエピタキシャル析出時に既に有していた間隔に相当する。すなわち、広がり係数１に相当する拡張は生じない。すなわち、このようにして製造された半導体素子のラテラル方向の延在は、同じラテラル方向に沿った半導体本体の延在に等しい、または必要な場合には同じラテラル方向に沿った半導体本体の延在より僅かに長い。ハウジングされた半導体本体を有するこの種の半導体素子は、ＣＳＰ（ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）素子とも称され、ここでこの半導体素子は実質的に、半導体本体の大きさを有している。

【0071】

説明した方法によって、汎用的なプロセスチェーンが得られる。これは、半導体本体のラテラル方向の延在に対して相対的な、生じている半導体素子のラテラル方向の延在に関連せずに、実質的に、同じ、特徴的なプロセスステップを使用する。特に、隣接する半導体本体の中心間隔を、製造中に、広がり係数ぶん広げても、広げなくてもよい。例えば、別の成形材料によって、半導体本体よりも、ラテラル方向に格段に大きい寸法を有する半導体素子を製造することもできる。

【0072】

さらに、説明した方法では、特に、別の結合体３５が形成される前に、既に成形材料５０が設けられている半導体本体２に、ビニング方法が施される。したがって例えば、別の結合体３５における全ての半導体本体２が、所定のスペクトル放射特徴に相当することが保証可能である。

【0073】

オプトエレクトロニクス半導体素子の実施例が図３Ａに示されている。このオプトエレクトロニクス半導体素子１は、ビームの生成および／または受信のために設けられている半導体本体２とビーム透過面１０とを有している。半導体素子は、ビーム透過面１０とは反対側に位置する背面１９に、２つのコンタクト６を有している。これらのコンタクトはそれぞれ、接続面４と導電性接続されている。半導体本体の、ビーム透過面とは反対側に位置する面には、さらに、成形体５が配置されている。この成形体は、半導体本体２および接続面４と接している。半導体素子はさらに、別の成形体５５を有しており、この別の成形体は、半導体素子をラテラル方向で制限している、半導体素子の側面１５を形成する。別の成形体は、成形体５および半導体本体２に部分的に接している。特に、別の成形体５５は、成形体５を、半導体素子１の拡がり全体に沿って包囲する。すなわちラテラル方向で、成形体５は、いかなる箇所でも半導体素子１の側面から突出していない。

【0074】

半導体素子１は、２つのコンタクト６を背面１９に有している表面実装可能な半導体素子１として、形成されている。しかし半導体素子１が背面に有するコンタクトが１つだけであっても、２つより多くてもよい。

【0075】

半導体素子１は、さらに、光学素子８を有している。例えばレンズの形態である、この光学素子は、ビーム成形のため等に用いられる。択一的または付加的に、この光学素子は、半導体本体２内で生成されるべきビームおよび／または受信されるべきビームのビーム変換のために用いられる。

【0076】

特に光学素子８と別の成形体５５は、ラテラル方向において同一平面を成す。これによって、オプトエレクトロニクス半導体素子１の製造が容易になる。

【0077】

半導体本体２と半導体素子１のビーム透過面１０との間のビーム路には、成形体５の材料および別の成形体５５の材料は設けられていない。したがって成形体５と別の成形体５５とは、半導体本体内で、動作時に生成される、または受信されるべきビームに対して不透過性であってよい。例えば、成形体および／または別の成形体は、ビームに対して反射性に構成可能であり、これは例えば、少なくとも６０％の反射率を有している。例えば、成形体および／または別の成形体は、反射率を上昇させる粒子、例えば、白色顔料を含んでいる。

【0078】

成形体５と半導体本体２とは、ラテラル方向において、特に、半導体本体２の拡がり全体に沿って、同一平面を成す。しかし成形体５が、半導体本体２より小さくてもよい、または半導体本体から僅かに、例えば最大で２０μｍ、突出してよい。

【0079】

半導体素子１の平面図で、コンタクト６は、成形体５および別の成形体５５と重畳している。コンタクト６は、特に、ラテラル方向において、半導体本体２から突出していてよい。

【0080】

半導体素子１の外部との電気的な接触は、背面１９から、接触面４を介して半導体本体２と接続されているコンタクト６によって行われる。すなわち、半導体本体２の電気的な接触のために、ビーム透過面１０上に、影を形成する素子を設ける必要はない。半導体素子１が表面放射器として形成されている場合には、このような、影を形成する素子は、放射を妨害し得る。さらに、半導体素子のコンタクト６と、半導体本体２との電気的な接触のために、ワイヤーボンディング接続は不要である。したがって、ボンディングパッドを設けるために、半導体本体２の活性面が失われることはない。

【0081】

図３Ｂには、半導体素子１に対する別の実施例が斜視図で示されている。この別の実施例は、実質的には、図３Ａに関連して説明した実施例に相当する。

【0082】

図３Ａに関連して説明した実施例とは異なり、半導体素子１は、別の成形体５５内に埋設されている電子素子７を有している。例えば、電子素子７は、ＥＳＤ保護用素子として形成されている。電子素子は、コンタクト６を介して、半導体本体２と並列接続されている。すなわち、電子素子と半導体本体との接続のために、付加的な製造ステップは不要である。

【0083】

図３Ｂに示されているように、説明した方法を用いて、半導体本体２が、ラテラル方向に関して、半導体素子１の中心に配置されていない半導体素子１も、容易かつ確実に製造することができる。

【0084】

本特許出願は、ドイツ特許出願１０２０１５１００５７５．１の優先権を主張する。この特許出願の開示内容は本願に参照として組み込まれている。

【0085】

本発明は、実施例に基づく説明によって制限されるものではない。むしろ本発明は、新たな各特徴ならびに特徴の各組み合わせ、特に特許請求の範囲に記載されている特徴の各組み合わせを含んでいる。これは、このような特徴またはこのような組み合わせ自体が、特許請求の範囲または実施例に明示されていない場合にも当てはまる。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】