特許 6826545 シリアルデータストリームを処理するための装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6826545

(24)【登録日】2021年1月19日

(45)【発行日】2021年2月3日

(54)【発明の名称】シリアルデータストリームを処理するための装置

(51)【国際特許分類】

   H04L 25/03 20060101AFI20210121BHJP

   H04B 3/06 20060101ALI20210121BHJP

【ＦＩ】

   H04L25/03 C

   H04B3/06 A

【請求項の数】8

【全頁数】14

(21)【出願番号】特願2017-563055(P2017-563055)

(86)(22)【出願日】2016年6月6日

(65)【公表番号】特表2018-520585(P2018-520585A)

(43)【公表日】2018年7月26日

(86)【国際出願番号】US2016036023

(87)【国際公開番号】WO2016197107

(87)【国際公開日】20161208

【審査請求日】2019年5月31日

(31)【優先権主張番号】14/876,206

(32)【優先日】2015年10月6日

(33)【優先権主張国】US

(31)【優先権主張番号】62/171,409

(32)【優先日】2015年6月5日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】トンモイ シャンカール ムケルジー

【審査官】 阿部 弘

(56)【参考文献】

【文献】 米国特許出願公開第２０１５／００１６４９６（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／０２６９２５５（ＵＳ，Ａ１）

【文献】 特開２０１１−１５１７６５（ＪＰ，Ａ）

【文献】 特開２００９−２２５０１８（ＪＰ，Ａ）

【文献】 特表２０１５−５０１５８９（ＪＰ，Ａ）

【文献】 特開２００８−２７０８６４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ２５／０３

Ｈ０４Ｂ ３／０６

(57)【特許請求の範囲】

【請求項1】

判定フィードバックイコライザ（ＤＦＥ）回路であって、
入力データを受信する入力端子と、
第１の等化経路及び第２の等化経路であって、
前記第１の等化経路と前記第２の等化経路との各々が、
前記入力端子で受信される入力データを受信するために前記入力端子に結合される加算ノードと、
前記加算ノードから受信されるデータをラッチする第１の同期化ラッチと、
前記第１の同期化ラッチから受信されるデータをラッチする第２の同期化ラッチと、
前記第１の同期化ラッチの出力に結合され、前記第１の同期化ラッチから出力されるデータをラッチしてフィードバックデータを出力するフィードバックラッチと、
前記第２の同期化ラッチと前記フィードバックラッチとの一方の出力に結合されるフィードバックシフトレジスタであって、フィードバックデータを出力し、複数の順次に結合されるシフトラッチを含み、前記シフトラッチの第１のシフトラッチが、前記フィードバックデータをラッチし、データを前記加算ノードに提供するように構成され、前記シフトラッチの第２のシフトラッチが、前記シフトラッチの第１のシフトラッチから受信されるデータをラッチするように構成される、前記フィードバックシフトレジスタと、
を含む、前記第１の等化経路及び第２の等化経路と、
各等化経路の前記第２の同期化ラッチに結合されるマルチプレクサと、
を含み、
前記第１の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第２のシフトラッチとが、データを前記第２の等化経路の前記加算ノードに提供し、
前記第２の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第２のシフトラッチとが、データを前記第１の等化経路の前記加算ノードに提供し、
前記第１の等化経路において、
前記第１の同期化ラッチが、前記入力端子において受信される前記入力データの記号インタバル時間の２倍である期間を有する第１のクロックによりクロックされ、
前記第２の同期化ラッチが、前記第１のクロックの反転である第２のクロックによりクロックされ、
前記フィードバックラッチが、前記第１のクロックの直交位相シフトされたバージョンである第３のクロック信号によりクロックされ、
前記シフトラッチの第１のシフトラッチが、前記第３のクロックの反転である第４のクロックによりクロックされ、
前記第２の等化経路において、
前記第１の同期化ラッチが前記第２のクロックによりクロックされ、
前記第２の同期化ラッチが前記第１のクロックによりクロックされ、
前記フィードバックラッチが前記第４のクロックによりクロックされ、
前記フィードバックシフトレジスタが前記第３のクロックによりクロックされ、
前記シフトラッチの第１のシフトラッチが、前記第１のクロックに基づいて、各等化経路の前記第２の同期化ラッチから受信されるデータを前記ＤＦＥ回路の出力に選択的に配路する、ＤＦＥ回路。

【請求項2】

請求項１に記載のＤＦＥ回路であって、
前記第１の等化経路及び第２の等化経路の各々において、
前記シフトラッチの第３のシフトラッチが、前記シフトラッチの第２のシフトラッチから受信されるデータをラッチし、データを前記等化経路の前記加算ノードに提供し、
前記シフトレジスタの第４のシフトレジスタが、前記シフトラッチの第３のシフトラッチから受信されるデータをラッチし、前記第１及び第２の等化経路の他方の前記加算ノードにデータを提供する、ＤＦＥ回路。

【請求項3】

請求項１に記載のＤＦＥ回路であって、
前記第１の等化経路及び第２の等化経路の各々が、前記第２の同期化ラッチと前記マルチプレクサとの間に結合される第３の同期化ラッチを更に含み、
前記マルチプレクサが、前記第１のクロックに基づいて、各等化経路の前記第３の同期化ラッチから受信されるデータを前記ＤＦＥ回路の出力に選択的に配路する、ＤＦＥ回路。

【請求項4】

請求項１に記載のＤＦＥ回路であって、
前記第１の等化経路及び第２の等化経路の各々において、前記シフトラッチの各連続的なシフトラッチが、前記シフトラッチの直前のシフトラッチに印加されるクロック信号の反転であるクロック信号によりクロックされる、ＤＦＥ回路。

【請求項5】

直列化器／反直列化器（ＳＥＲＤＥＳ）回路であって、
並列データを受信する並列入力端子と、
直列化データを出力する直列出力端子と、
直列データを受信する直列入力端子と、
反直列化データを出力する並列出力端子と、
前記直列入力端子で受信される直列入力データを反直列化し、前記並列出力端子に反直列化データを提供する反直列化回路要素であって、判定フィードバック等化器（ＤＦＥ）回路要素を含む、前記反直列化回路要素と、
を含み、
前記ＤＦＥ回路要素が、マルチプレクサと第１の等化経路及び第２の等化経路とを含み、前記第１の等化経路及び第２の等化経路の各々が、
前記直列入力端子から直列データを受信する加算ノードと、
前記加算ノードから受信されるデータをラッチする第１の同期化ラッチと、
前記第１の同期化ラッチから受信されるデータをラッチする第２の同期化ラッチと、
前記第１の同期化ラッチの出力に結合され、前記第１の同期化ラッチから出力される出力データをラッチし、フィードバックデータを出力するフィードバックラッチと、
前記第２の同期化ラッチと前記フィードバックラッチとの一方の出力に結合され、フィードバックデータを出力し、複数の順次に結合されるシフトラッチを含む、フィードバックシフトレジスタと、
を含み、
前記シフトラッチの第１のシフトラッチが、前記フィードバックデータをラッチしてデータを前記加算ノードに提供するように動作可能であり、前記シフトラッチの第２のシフトラッチが、前記シフトラッチの第１のシフトラッチから受信されるデータをラッチするように動作可能であり、
前記第１の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第２のシフトラッチとが前記第２の等化経路の加算ノードにデータを提供し、
前記第２の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第２のシフトラッチとが前記第１の等化経路の加算ノードにデータを提供し、
前記第１の等化経路において、
前記第１の同期化ラッチが、前記直列入力端子で受信される前記直列入力データの符号インタバル時間の２倍の期間を有する第１のクロックによってクロックされ、
前記第２の同期化ラッチが、前記第１のクロックの反転である第２のクロックによってクロックされ、
前記フィードバックラッチが、前記第１のクロックの直交位相シフトされたバージョンである第３のクロックによってクロックされ、
前記シフトラッチの第１のシフトラッチが、前記第３のクロックの反転である第４のクロックによってクロックされ、
前記第２の等化経路において、
前記第１の同期化ラッチが前記第２のクロックによってクロックされ、
前記第２の同期化ラッチが前記第１のクロックによってクロックされ、
前記フィードバックラッチが前記第４のクロックによってクロックされ、
前記シフトラッチの第１のシフトラッチが前記第３のクロックによってクロックされ、
前記マルチプレクサが、各等化経路の前記第２の同期化ラッチに結合され、前記第１のクロックに基づいて、各等化経路の前記第２の同期化ラッチから受信されるデータを前記並列出力端子に選択的に配路する、ＳＥＲＤＥＳ回路。

【請求項6】

請求項５に記載のＳＥＲＤＥＳ回路であって、
前記第１の等化経路及び第２の等化経路の各々において、
前記シフトラッチの第３のシフトラッチが、前記シフトラッチの第２のシフトラッチから受信されるデータをラッチし、前記等化経路の加算ノードにデータを供給し、
前記シフトラッチの第４のシフトラッチが、前記シフトラッチの第３のシフトラッチから受信されるデータをラッチし、前記第１及び第２の等化経路の他方の加算ノードにデータを提供する、ＳＥＲＤＥＳ回路。

【請求項7】

請求項５に記載のＳＥＲＤＥＳ回路であって、
前記第１の等化経路及び第２の等化経路の各々が、第２の同期化ラッチと前記マルチプレクサとの間に結合される第３の同期化ラッチを更に含み、
前記マルチプレクサが、前記第１のクロックに基づいて、各等化経路の前記第３の同期化ラッチから受信されるデータを前記並列出力端子に選択的に配路するように動作可能である、ＳＥＲＤＥＳ回路。

【請求項8】

請求項５に記載のＳＥＲＤＥＳ回路であって、
前記第１の等化経路及び第２の等化経路の各々において、前記シフトラッチの各連続するラッチが、前記シフトラッチのすぐ隣の先行するラッチに印加されるクロック信号の反転であるクロック信号によってクロックされる、ＳＥＲＤＥＳ回路。

【発明の詳細な説明】

【技術分野】

【0001】

技術が進み、デジタルコンピューティングデバイスの処理能力が増大するにつれて、こういったコンピューティングデバイスを相互接続するため、及び増大するコンピューティング電力の使用を助けるために、一層高い帯域幅のネットワークが必要とされる。しかし、増大するネットワークデータレートは、制限されるチャネル帯域幅に起因して問題となり得る。電気的チャネル（例えば、伝送ライン）の帯域幅は、表皮効果、誘電体損失、及び、インピーダンス不連続性に起因する反射などの、物理的影響により低減され得る。

【背景技術】

【0002】

制限されるチャネル帯域幅は、送信されるパルスを一つ以上のユニットインタバルにわたって拡散させ得る。その結果、受け取られた信号が、記号間干渉を受ける可能性がある。制限されるチャネルに起因する信号歪みを補償するために、ネットワークの入力及び／又は出力回路要素に等化機能が付加され得る。

【0003】

判定フィードバックイコライザ（ＤＦＥ）は、高損失チャネルを等化するのに良好に適した非線形イコライザである。線形イコライザとは異なり、ＤＦＥは、ノイズ又はクロストークを増幅することなく、チャネル応答を平坦化すること及び信号歪みを低減することができ、これは、高損失チャネルを等化する際に重要な利点である。

【0004】

ＤＦＥにおいて、予め受け取られたビットが、重み付けされ、フィードバックされ、及び、受信された入力信号に付加される。予め受け取られたビットに印加される重みの大きさ及び極性が、チャネル特性に合致するように適切に調節される場合、データストリームにおける、前のビットからの記号間干渉が相殺され得、これらのビットは低ビット誤り率で検出され得る。

【発明の概要】

【0005】

判定フィードバックイコライザ（ＤＦＥ）及びシリアライザの記載される例において、ＤＦＥ回路が、第１の等化経路及び第２の等化経路を含む。第１の等化経路及び第２の等化経路の各々は、加算ノード、第１の同期化ラッチ、第２の同期化ラッチ、フィードバックラッチ、及びフィードバックシフトレジスタを含む。第１の同期化ラッチは、加算ノードから受け取ったデータをラッチするように構成される。第２の同期化ラッチは、第１の同期化ラッチから受け取ったデータをラッチするように構成される。フィードバックラッチは、第１の同期化ラッチの出力に結合され、第１の同期化ラッチから受け取ったデータをラッチするように構成される。フィードバックシフトレジスタは、第２の同期化ラッチとフィードバックラッチとの一方の出力に結合される。フィードバックシフトレジスタは、複数の順次結合されるシフトラッチを含む。複数の順次結合されたシフトラッチのうちの第１のシフトラッチが、第２の同期化ラッチとフィードバックラッチとの一方から受け取ったデータをラッチするように、及びデータを加算ノードに提供するように構成される。複数の順次結合されたシフトラッチのうちの第２のシフトラッチが、第１のシフトラッチから受け取ったデータをラッチするように構成される。第１の等化経路において、フィードバックラッチ及び第２のシフトラッチは、データを第２の等化経路の加算ノードに提供するように構成される。第２の等化経路において、フィードバックラッチ及び第２のシフトラッチは、データを第１の等化経路の加算ノードに提供するように構成される。

【0006】

別の実装において、システムがＤＦＥを含む。ＤＦＥは、第１の加算ノード、第１の同期化ラッチ、第２の同期化ラッチ、第１のフィードバックラッチ、及び第１のフィードバックシフトレジスタを含む。第１の加算ノードは、ＤＦＥのデータ入力に結合される。第１の同期化ラッチは、第１の加算ノードからデータを受け取るように構成される。第２の同期化ラッチは、第１の同期化ラッチからデータを受け取るように構成される。第１のフィードバックラッチは、第１の同期化ラッチからデータを受け取るように構成される。第１のフィードバックシフトレジスタは、第２の同期化ラッチと第１のフィードバックラッチとの一方の出力に結合される。第１のフィードバックシフトレジスタは、複数の順次結合されるシフトラッチを含む。複数の順次結合されたシフトラッチのうちの第１のシフトラッチが、第２の同期化ラッチと第１のフィードバックラッチとの一方から受け取ったデータをラッチするように、及びデータを第１の加算ノードに提供するように構成される。複数の順次結合されたシフトラッチのうちの第１の交互のシフトラッチが、フィードバックデータを第１の加算ノードに提供するように構成される。第１の加算ノードは、ＤＦＥのデータ入力から受け取った記号を、第１のフィードバックラッチとシフトラッチのうちの第１の交互のシフトラッチとによって提供されるデータをこの記号と組み合わせることによって、等化するように構成される。

【0007】

更なる実装において、システムがシリアライザを含む。シリアライザは、直列化セルの複数層を含む。複数層の各連続的な層は、先行する層より少ない直列化セルを含む。直列化セルの各々は、第１のラッチ、第２のラッチ、及びマルチプレクサを含む。マルチプレクサは、第１のラッチ及び第２のラッチの出力に結合される。第１のラッチは第１のクロックを介して制御される。第２のラッチは第２のクロックを介して制御される。第１のクロック及び第２のクロックは直交位相関係にある。マルチプレクサは、第２のクロックに基づいて第１のラッチ及び第２のラッチの出力を直列化セルの出力に選択的に配路するように構成される。

【図面の簡単な説明】

【0008】

【図1】例示の実施例に従った、判定フィードバックイコライザ（ＤＦＥ）の概略図を示す。

【0009】

【図2】図１のＤＦＥに適用し得るタイミング信号の図を示す。

【0010】

【図3】例示の実施例に従ったＤＦＥの概略図を示す。

【0011】

【図4】例示の実施例に従った、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）のブロック図を示す。

【0012】

【図5】例示の実施例に従ったシリアライザの概略図を示す。

【0013】

【図6】例示の実施例に従った、シリアライザの２つの層、及びシリアライザセルの概略図を示す。

【0014】

【図7】例示の実施例に従ってシリアライザの２つの層におけるタイミング信号の図を示す。

【発明を実施するための形態】

【0015】

第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気的接続を介し得、又は他のデバイス及び接続を経由する間接的電気的接続を介し得る。また、ＸがＹに基づく場合、Ｘは、Ｙ及び任意の数のその他の要因に基づき得る。

【0016】

シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路は、シリアル及びパラレルフォーマット間のデータの変換を要する種々の応用例において用いられる。高速シリアルデータストリームの処理のためのＳＥＲＤＥＳ回路は、記号間干渉の影響を緩和するための判定フィードバックイコライザ（ＤＦＥ）などの等化回路要素を含み得る。

【0017】

従来のフルレート判定フィードバックイコライザ（ＤＦＥ）において、適切なオペレーションは、フィードバックループ遅延が、１ユニットインタバル（ユニットインタバルは記号インタバル又は記号期間である）より少ないことを要し、これにより、データレートが増大するにつれて実装がますます困難になる。従来のハーフレートＤＦＥアーキテクチャは、フルレートアーキテクチャと同じサンプルフィードバック遅延要件を受け得る。より複雑なハーフレートＤＦＥアーキテクチャは、フィードバック遅延要件を緩和させるサンプルアンドホールド回路要素を含むが、適切なサンプルアンドホールド回路要素を実装することは、困難であり高価となり得る。

【0018】

本明細書に開示するＤＦＥ回路は、ハーフレートアーキテクチャ及びクロス結合された等化経路を用いる。各等化経路は、等化経路において用いるためのフィードバックデータを提供するフィードバックシフトレジスタを含む。幾つかの実装は、従来のＤＦＥアーキテクチャを用いて可能となり得るよりも高いレートのデータストリームの等化を可能にする、緩和されたフィードバックタイミング要件を含む。代替として、本明細書に開示するＤＦＥアーキテクチャは、半導体プロセスを用いて高レートデータストリームを等化するためのＤＦＥの実装を可能にし、こういった半導体プロセスは、このようなデータストリームを等化するよう従来のＤＦＥを実装するために適していない可能性がある。

【0019】

また、ＳＥＲＤＥＳ回路は、データをパラレル形態からビットストリームに変換するためシリアライザを含む。従来の高速シリアライザより少ない回路要素を要するシリアライザが、本明細書に開示される。本開示のシリアライザは、等価の性能を有する従来のシリアライザより実質的に少ない（例えば、４０％少ない）回路要素及びエネルギー消費を備えて実装され得る。本明細書に開示するシリアライザの実施例は、直交位相クロック信号を介して制御されるラッのためフリップフロップの利用を避ける。低減された回路面積及び電力消費に加えて、直交位相クロック信号の利用は、従来のシリアライザに比して低減されるクロック負荷のため、増大された性能を可能にし得る。

【0020】

図１は、例示の実施例に従ったＤＦＥ回路１００の概略図を示す。ＤＦＥ回路１００により、従来のＤＦＥ実装に対してフィードバック時間仕様が緩和され得る。そのため、ＤＦＥ回路１００は、所与の半導体プロセスでの従来のフルレート実装よりも高速のデータストリームの等化を可能とする一方で、従来のハーフレートＤＦＥ実装より少ない回路要素を要する、ハーフレート実装である。

【0021】

ＤＦＥ回路１００は、各等化経路において複数のフィードバック経路を備える、パラレル等化経路１１０及び１５０を含む。ＤＦＥ回路１００の入力において受け取られたデータストリームの交互の記号が、等化経路１１０、１５０の各々において処理される。マルチプレクサ１４８が、等化経路１１０及び１５０から出力データを選択して、等化されたデータの出力データストリームを形成する。マルチプレクサ１４８は、等化経路１１０及び１５０により生成されたハーフレートデータストリームを直列化して、フルレートデータストリームを生成する。

【0022】

等化経路１１０は、加算ノード１１２、同期化ラッチ１１４及び１１６、フィードバックラッチ１１８、及びフィードバックシフトレジスタ１２０を含む。フィードバックシフトレジスタ１２０は、シフトラッチ１２２、１２４、１２６、及び１２８を含む。等化経路１５０は、加算ノード１５２、及び同期化ラッチ１５４及び１５６、フィードバックラッチ１５８、及びフィードバックシフトレジスタ１６０を含む。フィードバックシフトレジスタ１６０は、シフトラッチ１６２、１６４、１６６、及び１６８を含む。加算ノード１１２及び１５２の各々は、ＤＦＥ回路１００の入力からデータを受け取り、入力データをフィードバックデータと加算するための回路要素を含む。

【0023】

等化経路１１０において、同期化ラッチ１１４は、加算されたデータを入力として加算ノード１１２から受け取り、出力データを入力として同期化ラッチ１１６及びフィードバックラッチ１１８に提供する。フィードバックラッチ１１８は、出力データをフィードバックシフトレジスタ１２０への入力として提供する。フィードバックラッチ１１８からフィードバックシフトレジスタ１２０により受け取られたデータは、シフトラッチ１２２においてラッチされ、連続的なシフトラッチ１２４、１２６、及び１２８を介してシフトされる。フィードバックラッチ１１８、シフトラッチ１２４、及びシフトラッチ１２８の出力データは、それぞれの利得段１３０、１３２、及び１３４において重み付けされ、等化経路１５０の加算ノード１５２に提供される。シフトラッチ１２２及び１２６の出力データは、それぞれの利得段１３６及び１３８において重み付けされ、等化経路１１０の加算ノード１１２に提供される。

【0024】

同様に、等化経路１５０において、同期化ラッチ１５４は、加算されたデータを入力として加算ノード１５２から受け取り、同期化ラッチ１５６及びフィードバックラッチ１５８への入力のために出力データを提供する。フィードバックラッチ１５８は、出力データを入力としてフィードバックシフトレジスタ１６０に提供する。フィードバックラッチ１５８からフィードバックシフトレジスタ１６０により受け取られたデータは、シフトラッチ１６２においてラッチされ、連続的なシフトラッチ１６４、１６６、及び１６８を介してシフトされる。フィードバックラッチ１５８、シフトラッチ１６４、及びシフトラッチ１６８の出力データは、それぞれの利得段１７０、１７２、及び１７４において重み付けされ、等化経路１１０の加算ノード１１２に提供される。シフトラッチ１６２及び１６６の出力データは、それぞれの利得段１７６及び１７８において重み付けされ、等化経路１５０の加算ノード１５２に提供される。

【0025】

同期化ラッチ１１６及び１５６の出力は、マルチプレクサ１４８又は等価の選択回路要素に提供され、マルチプレクサ１４８又は等価の選択回路要素は、ＤＦＥ回路１００の出力へのラッチ１１６、１５６の出力を選択／配路する。

【0026】

利得段１３０〜１３８及び１７０〜１７８は、回路１００へのデータ入力との組み合わせのため、ラッチ１１８〜１２８及び１５８〜１６８の出力をスケーリングする。利得段１３０〜１３８及び１７０〜１７８の各々から提供されるフィードバック信号の極性は、利得段において、加算ノード１１２及び１５２において、又はＤＦＥ回路１００における任意の箇所において、変えられ得る。

【0027】

ＤＦＥ回路１００を、４つのシフトラッチを含むフィードバックシフトレジスタ１２０、１６０を含むように説明してきたが、ＤＦＥフィードバックシフトレジスタの幾つかの実施例は、関連する利得段を備える、より多い又はより少ないシフトラッチを含み得る。幾つかの実施例において、フィードバックレジスタ１１８及び１５８は、それぞれ、フィードバックシフトレジスタ１２０及び１６０に含まれ得る。

【0028】

図２は、ＤＦＥ回路１００に印加される制御信号を示す。クロックＩ及びＱは、回路１００へのデータ入力のユニットインタバルの２倍の周期を有する。クロックＩは、各ユニットインタバルの中心における又はほぼ中心における遷移に整合される。クロックＱは、クロックＩの直交位相（即ち、９０度遅延される）バージョンである。従って、クロックＱの遷移は、回路１００へのデータ入力のユニットインタバルのエッジにおいて又はほぼエッジにおいて整合される。そのため、クロックＱにより制御されるラッチは、偶数ユニットインタバルの間データを通過させ、奇数ユニットインタバルの間データをラッチし、一方、クロックＱの反転されたバージョンにより制御されるラッチは、奇数ユニットインタバルの間データを通過させ、偶数ユニットインタバルの間データをラッチする。

【0029】

等化経路１１０において、クロックＩは、ラッチ１１４に、各偶数ユニットインタバルの前半において加算ノード１１２から受け取ったデータをトランスペアレントに通過させ、後続の奇数ユニットインタバルの中間を通してデータをラッチする。クロックＱは、ラッチ１１８に、偶数ユニットインタバルにわたってラッチ１１４から受け取ったデータをトランスペアレントに通過させ、奇数ユニットインタバルにわたって受け取られたデータをラッチする。そのため、ラッチ１１８は、ラッチ１１４によりラッチされたデータを捕捉し、加算ノード１５２における入力データとの組み合わせのため次のユニットインタバルにわたってフィードバックデータを整合する。

【0030】

ラッチ１１６は、クロックＩの反転されたバージョンによりクロックされる。従って、ラッチ１１６は、ラッチ１１４がラッチされる間トランスペアレントであり、ラッチ１１４がトランスペアレントになった後、付加的なユニットインタバルの間、ラッチ１１４の出力をストアする。ラッチ１２２は、クロックＱの反転されたバージョンによりクロックされて、ラッチ１１８から提供されたデータを、ラッチし、ホールドし、後続の偶数ユニットインタバルで整合する。そのため、ラッチ１２２は、加算ノード１１２における入力データとの組み合わせのため、フィードバックデータを整合する。従って、等化経路１１０において、所与のユニットインタバル（例えば、ユニットインタバル２）におけるデータの等化に対し、直前のユニットインタバル（例えば、ユニットインタバル１）からのフィードバックが、他方の等化経路１５０から提供され、所与のユニットインタバルの２つ先のユニットインタバル（ユニットインタバル０）からのフィードバックが等化経路１１０から提供される。また、シフトラッチ１２４及び１２８は、クロックＱによりクロックされ、加算ノード１５２への提供のためデータをラッチする。シフトラッチ１２６は、クロックＱの反転されたバージョンによりクロックされ、加算ノード１１２への提供のためデータをラッチする。

【0031】

クロックＩをラッチ１５６に、クロックＱをラッチ１６２及び１６６に、クロックＩの反転をラッチ１５４に、及びクロックＱの反転をラッチ１５８、１６４、及び１６８に印加すると、等化経路１５０は、奇数ユニットインタバルに対して等化経路１１０と同様に動作する。そのため、ＤＦＥ回路１００は、フルレートＤＦＥ及び従来のハーフレートＤＦＥに比して、低減された実装複雑性を提供する。ＤＦＥ回路１００は、予め受け取られた記号データのフィードバックに利用可能な時間を有利に増大する。例えば、２５ギガビット入力レートでは、ＤＦＥ１００により、フィードバックのために、従来のＤＦＥ実装において提供されるような２０ピコ秒ではなく、４０ピコ秒が提供される。従って、ＤＦＥ１００は、フルレートアーキテクチャによって提供されるものと同等のレートでの等化を提供する一方で、少ない複雑な及びより安価な半導体プロセスを用いる実装を可能とする。逆に、所与の半導体プロセスで、ＤＦＥ１００は、従来のフルレートＤＦＥにより可能とされるよりも高いレートを等化するために有用である。また、ＤＦＥ回路１００は、シンプルな５０％デューティサイクルクロックを用い、これらは、非対称クロックよりも高速回路要素において生成及び伝搬することが一層容易である。また、従来のＤＦＥとは対照的に、ＤＦＥ回路１００を用いると、フィードバックデータが、正確にユニットインタバル境界（即ち、記号ゼロ交差）において提供されることが要求されず、その代わりに、フィードバックデータは、有利にも、マージン制約内で任意の時間に、フィードバックデータが入力データと組み合わされるユニットインタバルの前に、提供され得る。

【0032】

ＤＦＥ回路１００は種々の方式で改変され得る。図３は、ＤＦＥ回路１００に類似するＤＦＥ回路３００の概略図を示す。ＤＦＥ回路３００は、パラレル等化経路３１０及び３５０を含む。回路３００の幾つかの実施例において、付加的な同期化ラッチ１４０が、同期化ラッチ１１６の出力に結合される。ＤＦＥ回路１００におけるように同期化ラッチ１１６ではなく、同期化ラッチ１４０が、マルチプレクサ１４８に接続され、等化された出力データをマルチプレクサ１４８に提供する。幾つかの実施例において、フィードバックシフトレジスタ１２０は、ＤＦＥ回路１００におけるようにフィードバックラッチ１１８にではなく、同期化ラッチ１１６に結合され、同期化ラッチ１１６から入力データを受け取る。

【0033】

同様に、回路３００の幾つかの実施例において、付加的な同期化ラッチ１８０が、同期化ラッチ１５６の出力に結合される。同期化ラッチ１８０は、マルチプレクサ１４８に結合され、等化された出力データをマルチプレクサ１４８に提供する。幾つかの実施例において、フィードバックシフトレジスタ１６０は、フィードバックラッチ１５８にではなく、同期化ラッチ１５６に結合され、同期化ラッチ１５６から入力データを受け取る。

【0034】

図４は、種々の実装に従ったＳＥＲＤＥＳ４００のブロック図を示す。ＳＥＲＤＥＳ４００は、シリアル・パラレル変換経路４１２及びパラレル−シリアル変換経路４１４を含む。シリアル−パラレル変換経路４１２は、ＤＦＥ回路１００又はＤＦＥ回路３００であり得るＤＦＥ回路４０４、クロック／データ回復（ＣＤＲ）回路４０６、及びシリアル・パラレルコンバータ４０８を含む。ＤＦＥ４０４は、記号間干渉を緩和するためシリアル入力データを等化する。ＣＤＲ回路４０６は、ＤＦＥ４０４により生成された等化されたシリアルデータストリームからクロック及びデータ信号を抽出する。シリアル・パラレルコンバータ４０８は、パラレルワードでＣＤＲ回路４０６により回復されたデータビットをグルーピングする。シリアル−パラレル変換経路４１２は、明確にするため省略されている、種々のその他の構成要素及びサブシステムを含み得る。例えば、シリアル−パラレル変換経路４１２は、付加的な等化回路要素、レシーバ回路要素、及び／又はクロック生成回路要素を含み得る。

【0035】

パラレル−シリアル変換経路４１４は、シリアライザ４０２及びドライバ４１０を含む。シリアライザ４０２は、パラレルデータワード（各ワードが、多数の同時に提示されるデータビットを含む）を受け取り、パラレルデータワードをシリアルビットストリームに変換する。ドライバ４１０は、他の回路要素への伝送のため、シリアライザ４１０により生成されたシリアルビットストリームをコンディショニングする。

【0036】

ＳＥＲＤＥＳ４００に加えて、ＤＦＥ回路４０４及び／又はシリアライザ４０２は、シリアルデータストリームを受け取る及び／又は生成する、その他の応用例、回路、又はシステムにも適用され得る。

【0037】

図５は、例示の実施例に従ったシリアライザ５００の概略図を示す。シリアライザ５００は、シリアライザ４０２としてＳＥＲＤＥＳ４００に適用され得る。シリアライザ５００は、ツリー構造に配される複数の直列化層５０２、５０４、５０６を含み、ツリーのルートにおいて出力シリアルビットストリームが生成される。３つの直列化層５０２、５０４、５０６は、直列化層５０２の入力において提示されるパラレルデータの８ビットの直列化のために配される。シリアライザ５００の他の実施例が、異なる数のパラレルデータビットを直列化するために異なる数の層を含み得る。直列化層５０２〜５０６の各々は、一つ又は複数の直列化セル５０８を含む。各直列化セル５０８は、２つの同時に提示されるビット／ビットストリームを直列化する。

【0038】

図６は、シリアライザ５００の層５０４及び５０６の概略図を示し、シリアライザセル５０８の付加的な詳細を示す。各シリアライザセル５０８は、ラッチ６０２、ラッチ６０４、及びマルチプレクサ６０６を含む。ラッチ６０２及び６０４は、各々、直列化されるべきビットとして入力を受け取る。マルチプレクサ６０６は、ラッチ出力を直列化するために各ラッチ６０２及び６０４の出力を選択する。

【0039】

直列化セル５０８を参照すると、直列化セル５０８は、シリアライザ５００に対する出力シリアルビットストリームを生成し、ラッチ６０４はＩｃｌｋにより制御され、ラッチ６０２はＱｃｌｋにより制御される。Ｑｃｌｋは、Ｉｃｌｋの直交位相バージョンである（即ち、Ｑｃｌｋは９０度遅延されたＩｃｌｋである）。マルチプレクサ６０６は、ラッチ６０４に印加されるクロックにより、シリアライザセル５０８においてはＩｃｌｋにより制御される。

【0040】

セル５０８により直列化されるべきデータのレートがシリアライザ５００の各後続の層において倍になるので、所与の層においてラッチ６０２及び６０４及びマルチプレクサ６０６に印加されるクロックは、後続の層において印加されるレートの２倍である。そのため、直列化層５０４において印加されるＩｃｌｋ及びＱｃｌｋのバージョンは、直列化層５０６において印加されるＩｃｌｋ及びＱｃｌｋのバージョンの周波数の半分である。同様に、直列化層５０２において印加されるＩｃｌｋ及びＱｃｌｋのバージョンは、直列化層５０４において印加されるＩｃｌｋ及びＱｃｌｋのバージョンの周波数の半分である。従って、シリアライザ５００の出力からシリアライザ５００の層を見ると、各々、より遠い層が、シリアライザ５００の出力により近い隣接層において印加されるクロックの周波数の半分であるクロックを印加する。

【0041】

また、シリアライザ５００の各後続の層で、ラッチ６０２及び６０４及びマルチプレクサ６０６に印加されるクロック位相は変更される。層５０６において、直交位相クロックはラッチ６０２に印加され、同相クロックはラッチ６０４及びマルチプレクサ６０６に印加される。このクロッキングは、同相位相クロックがラッチ６０２に印加され、直交位相クロックがラッチ６０４及びマルチプレクサ６０６に印加されるように、層５０４において変えられる。

【0042】

図７は、例示の実施例に従った、シリアライザセル５０８におけるタイミング信号の図を示す。図７のタイミングは、シリアライザ５００の層５０４及び５０６のシリアライザセル５０８のオペレーションに対するものである。層５０４において、データビットは、クロックＩｃｌｋのレートでシリアライザセル５０８に提示される。クロックＩｃｌｋ（ＤＩＶ＿２ＩＣＬＫ）は、データビットのほぼ遷移時間に遷移する。クロック信号Ｑｃｌｋ（ＤＩＶ＿２ＱＣＬＫ）は、Ｉｃｌｋから９０度オフセットされる。マルチプレクサ６０６はＱｃｌｋにより制御される。従って、層５０４において、シリアライザ５０８のデータ出力はＱｃｌｋと同期化され、各出力ビットは、Ｑｃｌｋの２分の１周期の間、提示される。

【0043】

ＩＮＰＵＴ ＥＶＥＮ ＳＴＲＥＡＭ（入力偶数ストリーム）と記されるデータが、ラッチ６０２に提示され、ＩＮＰＵＴ ＯＤＤ ＳＴＲＥＡＭ（入力奇数ストリーム）と記されるデータストリームが、ラッチ６０４に提示される。ラッチ６０２は、Ｉｃｌｋが低であるときトランスペアレントであり、Ｉｃｌｋが高であるとき入力データをラッチする。マルチプレクサ６０６は、Ｑｃｌｋが低であるときラッチ６０２の出力を選択する。従って、マルチプレクサ６０６は、図７に示すように、各ユニットインタバルの中心部分の間、出力のためラッチ６０２の出力を選択する。ラッチ６０４は、Ｑｃｌｋが低であるときトランスペアレントであり、Ｑｃｌｋが高であるとき入力データをラッチする。そのため、ラッチ６０４は、ＩＮＰＵＴ ＯＤＤ ＳＴＲＥＡＭをＩｃｌｋサイクルの１／４遅延させ、マルチプレクサ６０６は、Ｑｃｌｋの高部分の間、ラッチ６０４の出力を選択する。

【0044】

後続のシリアライザ層（即ち、層５０６）において、印加されたＱｃｌｋは、前の層（即ち、層５０４）において印加されたＱｃｌｋと整合された位相であり、そのＱｃｌｋの２倍の周波数である。層５０６において受け取られた入力データは、Ｑｃｌｋのほぼ高から低への遷移時間に遷移する。層５０６において印加されたＩｃｌｋは、前の層（即ち、層５０４）において印加されたＩｃｌｋと位相整合され、そのＩｃｌｋの２倍の周波数である。また、このＩｃｌｋは、層５０４において印加されたものに関して反転されている。従って、Ｉｃｌｋ及びＱｃｌｋのタイミング関係は前の層におけるものと同じであるが、このＩｃｌｋは、ＩｃｌｋがＱｃｌｋに対して９０度遅延されるように、反転される。Ｑｃｌｋはマルチプレクサ６０６及びラッチ６０２に印加され、一方、反転されたＩｃｌｋがラッチ６０４に印加される。そのため、ラッチ６０２及び６０４及びマルチプレクサ６０６に印加されるクロックは、上述のように、層５０４に関して切り替えられ、及び、層５０６において、ＤＥＬＡＹＥＤ ＯＤＤ ＳＴＲＥＡＭ（遅延された奇数ストリーム）は、反転されたＩｃｌｋを介して１／４サイクル遅延される。図７に示すように、層５０６の出力は、反転されたＩｃｌｋと同期される。

【0045】

そのため、シリアライザ５００の各後続の層において、前の層のマルチプレクサに印加されるクロックは、後続の層のラッチ５０２に２倍の周波数で印加され、また、前の層のラッチ５０２に印加されたクロックの反転は、後続の層のラッチ５０４及びマルチプレクサ５０６に２倍の周波数で印加される。上述の配置における直交位相クロックの利用により、シリアライザ５００が、従来のシリアライザより実質的に少ない回路要素を備えてシリアルビットストリームを生成する一方で、出力ビットレートを潜在的に増大させることが可能となる。

【0046】

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】