特許 6826612 パルス周波数制御回路、マイコン、ＤＣＤＣコンバータ、及びパルス周波数制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6826612

(24)【登録日】2021年1月19日

(45)【発行日】2021年2月3日

(54)【発明の名称】パルス周波数制御回路、マイコン、ＤＣＤＣコンバータ、及びパルス周波数制御方法

(51)【国際特許分類】

   H03K 3/02 20060101AFI20210121BHJP

   H02M 3/28 20060101ALI20210121BHJP

【ＦＩ】

   H03K3/02 J

   H02M3/28 H

【請求項の数】10

【全頁数】22

(21)【出願番号】特願2018-552512(P2018-552512)

(86)(22)【出願日】2017年11月14日

(86)【国際出願番号】JP2017040869

(87)【国際公開番号】WO2018096973

(87)【国際公開日】20180531

【審査請求日】2020年6月11日

(31)【優先権主張番号】特願2016-230490(P2016-230490)

(32)【優先日】2016年11月28日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】520133916

【氏名又は名称】ヌヴォトンテクノロジージャパン株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】今村 勝幸

(72)【発明者】

【氏名】本 剛明

【審査官】 渡井 高広

(56)【参考文献】

【文献】 特開２００７−３２９７４５（ＪＰ，Ａ）

【文献】 特開平０５−２１８８３２（ＪＰ，Ａ）

【文献】 特開２０００−２３６２４１（ＪＰ，Ａ）

【文献】 特開２００１−００１５６８（ＪＰ，Ａ）

【文献】 特開２００４−０３２７３２（ＪＰ，Ａ）

【文献】 特開平０６−１８８６９１（ＪＰ，Ａ）

【文献】 特開２０１３−２３６２９５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ３／０２

Ｈ０２Ｍ ３／２８

(57)【特許請求の範囲】

【請求項1】

同一基準周期の、互いに位相が異なる複数の基準クロックを取得して選択する選択回路と、
前記基準周期よりも短い第１期間を単位とする設定周期を特定する情報を記憶する設定レジスタと、
前記設定レジスタに記憶される情報に基づいて、前記選択回路に対して、前記複数の基準クロックの立ち上がりエッジの中から、前記設定周期の間隔で立ち上がる立ち上がりエッジを、立ち上がり決定エッジとして逐次繰り返し選択させ、前記立ち上がり決定エッジ毎に、前記複数の基準クロックの立ち上がりエッジの中から、前記立ち上がり決定エッジに対応する立ち上がりエッジを立下り決定エッジとして逐次繰り返し選択させる制御回路とを備え、
前記選択回路は、選択する立ち上がり決定エッジのタイミング毎に立ち上がり、選択する立下り決定エッジのタイミング毎に立ち下がる出力パルスを逐次繰り返し生成することにより、当該出力パルスからなる出力パルス列を出力する
パルス周波数制御回路。

【請求項2】

前記制御回路は、前記基準周期のＭ（Ｍは１以上の整数）倍の周期の通常パルスを生成することにより、当該通常パルスからなる通常パルス列を生成し、
所定の条件において、Ｍの値をＩ（Ｉは１以上の整数）に変更する
請求項１に記載のパルス周波数制御回路。

【請求項3】

前記複数の基準クロックは、前記基準周期の１／Ｎ（Ｎは２以上の整数）ずつ位相がずれているＮ個の基準クロックを含み、
前記第１期間は、前記基準周期の１／Ｎであり、
Ｍは、前記設定周期を前記基準周期で除算する場合における商の整数値であり、
前記設定レジスタは、Ｍを特定する第１情報を記憶する第１レジスタと、前記商の小数値Ｌ（Ｌは０以上１未満の小数）を特定する第２情報を記憶する第２レジスタとを含み、
前記制御回路は、前記第１レジスタに記憶される第１情報に基づいて、前記基準周期のＭ倍の周期の通常パルスを逐次繰り返し生成することにより、前記通常パルス列の生成を行い、
前記パルス周波数制御回路は、さらに、前記第２レジスタに記憶される第２情報に基づいて、前記選択回路から出力される出力パルス列が立ち上がる又は立ち下がる毎に、Ｌ／２を累積加算して、Ｊ（Ｊは０以上の整数）回累積加算した場合に、累積加算値ＬＬ（Ｊ）を算出する累積加算回路を備え、
前記制御回路は、前記第２レジスタに記憶される第２情報に基づいて、前記選択回路に対して、Ｋ（Ｋは０以上の整数）回目に、前記通常パルス列の第１立ち上がりエッジから、前記基準周期のＬＬ（２×Ｋ）倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、前記立ち上がり決定エッジとして選択させて、Ｋ＋１回目に、前記第１立ち上がりエッジの次に立ち上がる前記通常パルス列の立ち上がりエッジから、前記基準周期のＬＬ（２×（Ｋ＋１））倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、前記立ち上がり決定エッジとして選択させることで、前記制御を行う
請求項１又は２に記載のパルス周波数制御回路。

【請求項4】

前記累積加算回路は、Ｌ／２を累積加算することでＬＬ（Ｊ）が１以上となった場合には、（１）当該ＬＬ（Ｊ）から１を減算して新たなＬＬ（Ｊ）を算出すると共に、（２）前記第１レジスタが記憶する情報を、Ｍを特定する情報からＭ＋１を特定する情報へと書き換えて、（３）当該書き換えの後において、前記選択回路から出力される出力パルス列が最初に立ち上がるときに、前記第１レジスタが記憶する情報を、Ｍ＋１を特定する情報からＭを特定する情報へと書き換える
請求項３記載のパルス周波数制御回路。

【請求項5】

Ｍは、２以上の整数であり、
前記設定レジスタは、さらに、整数値Ｐ（Ｐは１以上Ｍ未満の整数）を特定する第３情報を記憶する第３レジスタをも含み、
前記制御回路は、前記第３レジスタに記憶される第３情報に基づいて、前記選択回路に対して、前記通常パルス列の第１立ち上がりエッジから、前記基準周期のＬＬ（２×Ｋ）倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、第１立ち上がり決定エッジとして選択させた場合に、さらに、前記第１立ち上がりエッジから前記基準周期のＰ＋ＬＬ（２×Ｋ＋１）倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、前記第１立ち上がり決定エッジに対応する第１立下り決定エッジとして選択させ、
前記選択回路は、生成する、前記第１立ち上がり決定エッジのタイミングで立ち上がる出力パルスが、前記第１立下り決定エッジのタイミングで立ち下がるように、前記出力パルスの生成を行う
請求項４に記載のパルス周波数制御回路。

【請求項6】

前記累積加算回路は、Ｌ／２を累積加算することでＬＬ（Ｊ）が１以上となった場合に、さらに、（１）前記第３レジスタが記憶する情報を、Ｐを特定する情報からＰ＋１を特定する情報へと書き換えて、（２）当該書き換えの後において、前記選択回路から出力される出力パルス列が最初に立ち上がるときに、前記第３レジスタが記憶する情報を、Ｐ＋１を特定する情報からＰを特定する情報へと書き換える
請求項５に記載のパルス周波数制御回路。

【請求項7】

さらに、前記基準周期の入力基準クロックから、前記選択回路が取得する前記複数の基準クロックを生成する基準クロック生成回路を備える
請求項１〜６のいずれか１項に記載のパルス周波数制御回路。

【請求項8】

請求項１〜７のいずれかに記載のパルス周波数制御回路と、
前記設定レジスタに値を設定する設定部とを備える
マイコン。

【請求項9】

請求項８に記載のマイコンと、
前記選択回路から出力される出力パルス列に応じて、直流の入力電圧をスイッチングするスイッチング素子と、
前記スイッチング素子によってスイッチングされた入力電圧が入力されると、当該入力電圧の電圧変動に起因する電流変動によって起電力を生じ、当該起電力に応じた電圧を出力するエネルギー変換回路と、
前記エネルギー変換回路から出力される電圧を整流平滑して直流の出力電圧を出力する整流平滑回路とを備え、
前記マイコンは、さらに、前記出力電圧の電位と所定の電位とを比較する比較部を含み、
前記設定部は、前記比較部による比較の結果に基づいて、前記出力電圧の電位が前記所定の電位に近づくように、前記設定を行う
ＤＣＤＣコンバータ。

【請求項10】

同一基準周期の、互いに位相が異なる複数の基準クロックを取得して選択する選択回路と、設定レジスタと、制御回路とを備えるパルス周波数制御回路が行うパルス周波数制御方法であって、
前記設定レジスタが、前記基準周期よりも短い第１期間を単位とする設定周期を特定する情報を記憶する設定ステップと、
前記制御回路が、前記設定ステップによって記憶される情報に基づいて、前記選択回路に対して、前記複数の基準クロックの中から、前記設定周期の間隔で立ち上がる立ち上がりエッジを、立ち上がり決定エッジとして逐次繰り返し選択させ、前記立ち上がり決定エッジ毎に、前記複数の基準クロックの立ち上がりエッジの中から、前記立ち上がり決定エッジに対応する立ち上がりエッジを立下り決定エッジとして逐次繰り返し選択させる制御ステップと
前記選択回路が、選択する立ち上がり決定エッジのタイミング毎に立ち上がり、選択する立下り決定エッジのタイミング毎に立ち下がる出力パルスを逐次繰り返し生成することにより、当該出力パルスからなる出力パルス列を出力する出力ステップとを含む
パルス周波数制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、出力するパルスの周波数を制御するパルス周波数制御回路、そのパルス周波数制御回路を含むマイコン、そのパルス周波数制御回路を含むＤＣＤＣコンバータ、及び、出力するパルスの周波数を制御するパルス周波数制御方法に関する。

【背景技術】

【0002】

従来、導通状態と非導通状態とを繰り返し切り替え可能なスイッチング素子を有するＤＣＤＣコンバータが知られている。

【0003】

一般に、このようなＤＣＤＣコンバータの出力電圧の制御は、スイッチング素子に印加する、導通状態と非導通状態とを繰り返し切り変えるためのパルス列からなる制御信号を制御することで行われる（特許文献１参照）。

【0004】

このようなパルス列からなる制御信号の制御には、パルス列のデューティ比を制御するパルスデューティ制御と、パルス列の周波数を制御するパルス周波数制御とがある。

【0005】

上記パルス周波数制御を行う制御回路として、従来、基準となる基準クロック信号が入力される場合に、その基準クロック信号のクロック周期に対して任意の整数倍に設定された周期のパルス列を出力することができるパルス周波数制御回路が知られている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１３−２３６２９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記従来のパルス周波数回路は、基準クロック信号のクロック周期よりも短い期間を単位とする周期のパルス列を出力することができない。

【0008】

そこで、本発明は、係る問題に鑑みてなされたものであり、基準クロック信号のクロック周期よりも短い期間を単位とする周期のパルス列を出力することが可能なパルス周波数制御回路、マイコン、ＤＣＤＣコンバータ、及びパルス周波数制御方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明に係るパルス周波数制御回路は、同一基準周期の、互いに位相が異なる複数の基準クロックを取得して選択する選択回路と、前記基準周期よりも短い第１期間を単位とする設定周期を特定する情報を記憶する設定レジスタと、前記設定レジスタに記憶される情報に基づいて、前記選択回路に対して、前記複数の基準クロックの立ち上がりエッジの中から、前記設定周期の間隔で立ち上がる立ち上がりエッジを、立ち上がり決定エッジとして逐次繰り返し選択させる制御回路とを備え、前記選択回路は、選択する立ち上がり決定エッジのタイミング毎に立ち上がる出力パルスを逐次繰り返し生成することにより、当該出力パルスからなる出力パルス列を出力することを特徴とする。

【0010】

本発明に係るマイコンは、上記パルス周波数制御回路と、前記設定レジスタに値を設定する設定部とを備えることを特徴とする。

【0011】

本発明に係るＤＣＤＣコンバータは、上記マイコンと、前記選択回路から出力される出力パルス列に応じて、直流の入力電圧をスイッチングするスイッチング素子と、前記スイッチング素子によってスイッチングされた入力電圧が入力されると、当該入力電圧の電圧変動に起因する電流変動によって起電力を生じ、当該起電力に応じた電圧を出力するエネルギー変換回路と、前記エネルギー変換回路から出力される電圧を整流平滑して直流の出力電圧を出力する整流平滑回路とを備え、前記マイコンは、さらに、前記出力電圧の電位と所定の電位とを比較する比較部を含み、前記設定部は、前記比較部による比較の結果に基づいて、前記出力電圧の電位が前記所定の電位に近づくように、前記設定を行うことを特徴とする。

【0012】

本発明に係るパルス周波数制御方法は、同一基準周期の、互いに位相が異なる複数の基準クロックを取得して選択する選択回路と、設定レジスタと、制御回路とを備えるパルス周波数制御回路が行うパルス周波数制御方法であって、前記設定レジスタが、前記基準周期よりも短い第１期間を単位とする設定周期を特定する情報を記憶する設定ステップと、前記制御回路が、前記設定ステップによって記憶される情報に基づいて、前記選択回路に対して、前記複数の基準クロックの中から、前記設定周期の間隔で立ち上がる立ち上がりエッジを、立ち上がり決定エッジとして逐次繰り返し選択させる制御ステップと前記選択回路が、選択する立ち上がり決定エッジのタイミング毎に立ち上がる出力パルスを逐次繰り返し生成することにより、当該出力パルスからなる出力パルス列を出力する出力ステップとを含むことを特徴とする。

【発明の効果】

【0013】

上記パルス周波数制御回路、マイコン、ＤＣＤＣコンバータ、及びパルス周波数制御方法によると、基準クロック信号のクロック周期よりも短い期間を単位とする周期のパルス列を出力することが可能となる。

【図面の簡単な説明】

【0014】

【図1】図１は、実施の形態に係るＤＣＤＣコンバータの構成を示すブロック図である。

【図2】図２は、実施の形態に係るパルス周波数制御回路の構成を示すブロック図である。

【図3】図３は、実施の形態に係るＰＷＭ位相調整回路が、他の回路と連携して行う動作の一具体例を示すタイミング図その１である。

【図4】図４は、実施の形態に係るＰＷＭ位相調整回路が、他の回路と連携して行う動作の一具体例を示すタイミング図その２である。

【図5】図５は、実施の形態に係る高分解能パルス列出力処理のフローチャートその１である。

【図6】図６は、実施の形態に係る高分解能パルス列出力処理のフローチャートその２である。

【図7】図７は、変形例に係るＰＷＭ位相調整回路が、他の回路と連携して行う動作の一具体例を示すタイミング図その１である。

【図8】図８は、変形例に係るＰＷＭ位相調整回路が、他の回路と連携して行う動作の一具体例を示すタイミング図その２である。

【図9】図９は、他の変形例に係るＤＣＤＣコンバータの構成を示すブロック図である。

【図10】図１０は、他の変形例に係るＤＣＤＣコンバータの構成を示すブロック図である。

【発明を実施するための形態】

【0015】

以下、本発明の一態様に係るパルス周波数制御回路、マイコン、ＤＣＤＣコンバータ、及びパルス周波数制御方法の具体例について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本発明における好ましい一具体例を示すものである。従って、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序等は、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

【0016】

なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

【0017】

（実施の形態）
［１．構成］
図１は、本実施の形態に係るＤＣＤＣコンバータ３の構成を示すブロック図である。

【0018】

同図に示されるように、ＤＣＤＣコンバータ３は、スイッチング素子３１と、エネルギー変換回路３２と、整流平滑回路３３と、マイコン２とを含んで構成される。

【0019】

スイッチング素子３１は、一例として、窒化ガリウムＦＥＴ（Field Effective Transistor）によって実現され、マイコン２から出力される制御信号（後述の出力パルス列）に応じて、直流の入力電圧をスイッチングする。ここで、スイッチングとは、導通状態と非導通状態とを繰り返し切り替えることを言う。

【0020】

エネルギー変換回路３２は、一例として、トランスによって実現され、スイッチング素子３１によってスイッチングされた入力電圧が入力されると、その入力電圧の電圧変動に起因する電流変動によって起電力を生じ、生じた起電力に応じた電圧を出力する。

【0021】

整流平滑回路３３は、一例として、１以上のダイオードと１以上のキャパシタとによって実現され、エネルギー変換回路３２から出力される電圧を整流平滑して直流の出力電圧を出力する。

【0022】

マイコン２は、比較部２１と、設定部２２と、パルス周波数制御回路１とを含んで構成される。

【0023】

比較部２１は、一例として、コンパレータによって実現され、出力電圧の電位と所定の電位とを比較する。

【0024】

設定部２２は、一例として、マイコン２に含まれるプロセッサ（図示せず）が、マイコン２に含まれるメモリ（図示せず）に記憶されるプログラムを実行することで実現され、パルス周波数制御回路１に含まれる設定レジスタ（後述）に値を設定する。より具体的には、比較部２１による比較の結果に基づいて、出力電圧の電位が上記所定の電位に近づくように、上記設定を行う。

【0025】

図２は、パルス周波数制御回路１の構成を示すブロック図である。

【0026】

同図に示されるように、パルス周波数制御回路１は、基準クロック生成回路１１と、選択回路１２と、設定レジスタ１３と、累積加算回路１４と、制御回路１５とを含んで構成される。

【0027】

基準クロック生成回路１１は、マイコン２がクロック信号として利用するマイコンクロック（入力基準クロック）から、後述の選択回路１２が取得する複数の基準クロックを生成する。より具体的には、入力基準クロックと同じ周期（基準周期）であって、互いに１／Ｎ（Ｎは２以上の整数）ずつ位相がずれているＮ個の基準クロックを生成する。

【0028】

基準クロック生成回路１１は、一例として、ＤＬＬ（Delay Locked Loop）回路によって実現される。

【0029】

選択回路１２は、同一基準周期の、互いに位相が異なる複数の基準クロックを取得して選択する。より具体的には、基準クロック生成回路１１によって生成されたＮ個の基準クロックを取得して選択する。

【0030】

さらに、選択回路１２は、制御回路１５（後述）によって制御されることで、上記複数の基準クロックの立ち上がりエッジの中から、立ち上がり決定エッジ（後述）を繰り返し選択し、選択する立ち上がり決定エッジのタイミング毎に立ち上がる出力パルスを逐次繰り返し生成することにより、生成した出力パルス列を出力する。

【0031】

また、選択回路１２は、制御回路１５によって制御されることで、選択する立ち上がり決定エッジ毎に、対応する立下り決定エッジ（後述）をも選択し、一の立ち上がり決定エッジのタイミングで立ち上がる出力パルスが、その一の立ち上がり決定エッジに対応する一の立下り決定エッジのタイミングで立ち下がるように、上記出力パルスの生成を行う。

【0032】

設定レジスタ１３は、基準周期よりも短い期間（第１期間）を単位とする設定周期を特定する情報を記憶する。より具体的には、上記設定周期を上記基準周期で除算する場合における商の整数値Ｍ（Ｍは１以上の整数）を特定する第１情報を記憶する周期設定レジスタ（第１レジスタ）１３１と、上記商の小数値Ｌ（Ｌは０以上１未満の小数）を特定する第２情報を記憶する高分解能周期設定レジスタ（第２レジスタ）１３２と、整数値Ｐ（Ｐは１以上Ｍ未満の整数）を特定する第３情報を記憶するデューティ設定レジスタ（第３レジスタ）１３３とを含んで構成される。

【0033】

これらレジスタの値は、設定部２２によって随時設定可能となっている。

【0034】

累積加算回路１４は、高分解能周期設定レジスタ（第２レジスタ）１３２に記憶される第２情報に基づいて、選択回路１２から出力される出力パルスが立ち上がる又は立ち下がる毎に、Ｌ／２を累積加算して、Ｊ（Ｊは０以上の整数）回累積加算した場合に、累積加算値ＬＬ（Ｊ）を算出する。

【0035】

さらに、累積加算回路１４は、Ｌ／２を累積加算することでＬＬ（Ｊ）が１以上となった場合に、（１）ＬＬ（Ｊ）から１を減算して新たなＬＬ（Ｊ）を算出すると共に、（２）周期設定レジスタ（第１レジスタ）１３１が記憶する情報を、Ｍを特定する情報からＭ＋１を特定する情報へと書き換えて、（３）この書き換えの後において、選択回路１２から出力される出力パルス列が立ち上がるときに、周期設定レジスタ（第１レジスタ）１３１が記憶する情報を、Ｍ＋１を特定する情報からＭを特定する情報へと書き換える。そして、さらに、累積加算回路１４は、Ｌ／２を累積加算することでＬＬ（Ｊ）が１以上となった場合に、（４）デューティ設定レジスタ（第３レジスタ）１３３が記憶する情報を、Ｐを特定する情報からＰ＋１を特定する情報へと書き換えて、（５）この書き換えの後において、選択回路１２から出力される出力パルス列が立ち上がるときに、デューティ設定レジスタ（第３レジスタ）１３３が記憶する情報を、Ｐ＋１を特定する情報からＰを特定する情報へと書き換える。

【0036】

制御回路１５は、設定レジスタ１３に記憶される情報に基づいて、選択回路１２に対して、上記複数の基準クロックの立ち上がりエッジの中から、上記設定周期の間隔で立ち上がる立ち上がりエッジを、立ち上がり決定エッジとして逐次繰り返し選択させる。より具体的には、（１）周期設定レジスタ（第１レジスタ）１３１に記憶される第１情報に基づいて、上記基準周期のＭ倍の周期の通常パルスを逐次繰り返し生成することにより、当該通常パルスからなる通常パルス列を生成し、（２）高分解能周期設定レジスタ（第２レジスタ）１３２に記憶される第２情報に基づいて、選択回路１２に対して、Ｋ（Ｋは０以上の整数）回目に、上記通常パルスの第１立ち上がりエッジから、上記基準周期のＬＬ（２×Ｋ）倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、立ち上がり決定エッジとして選択させて、Ｋ＋１回目に、上記第１立ち上がりエッジの次に立ち上がる上記通常パルスの立ち上がりエッジから、上記基準周期のＬＬ（２×（Ｋ＋１））倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、立ち上がり決定エッジとして選択させるように、立ち上がり決定エッジを逐次繰り返し選択させる。

【0037】

さらに、制御回路１５は、デューティ設定レジスタ（第３レジスタ）１３３に記憶される第３情報に基づいて、選択回路１２に対して、通常パルス列の第１立ち上がりエッジから、上記基準周期のＬＬ（２×Ｋ）倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、第１立ち上がり決定エッジとして選択させた場合に、さらに、上記第１立ち上がりエッジから前記基準周期のＰ＋ＬＬ（２×Ｋ＋１）倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、上記第１立ち上がり決定エッジに対応する第１立下り決定エッジとして選択させる。

【0038】

制御回路１５は、ＰＷＭバイナリカウンタ１５１と、周期制御回路１５２と、ＰＷＭ波形生成回路１５３と、ＰＷＭ位相調整回路１５４とを含んで構成される。

【0039】

ＰＷＭバイナリカウンタ１５１は、入力されるマイコンクロックの立ち上がりエッジのタイミングで、１ずつカウント値をインクリメントするカウンタであって、インクリメントしたカウント値を、次のマイコンクロックの立ち上がりエッジのタイミングで出力する。

【0040】

周期制御回路１５２は、周期設定レジスタ１３１に記憶される第１情報に逐次繰り返し基づいて、ＰＷＭバイナリカウンタ１５１のカウント値とＭ−１の値とが一致する毎に、そのカウント値を初期化する。ここで、カウント値を初期化するとは、カウント値の値を初期値０にすることを言う。

【0041】

ＰＷＭ波形生成回路１５３は、デューティ設定レジスタ１３３に記憶される第３情報に逐次繰り返し基づいて、（１）ＰＷＭバイナリカウンタ１５１から初期化された値が出力されるタイミングで立ち上がり、（２）ＰＷＭバイナリカウンタ１５１からＰの値と一致する値が出力されるタイミングで立ち下がる通常パルスを逐次繰り返し生成して出力する。

【0042】

ＰＷＭ位相調整回路１５４は、高分解能周期設定レジスタ１３２に記憶される第２情報に基づいて、選択回路１２に対して、Ｋ（Ｋは０以上の整数）回目に、上記通常パルスの第１立ち上がりエッジから、上記基準周期のＬＬ（２×Ｋ）倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、立ち上がり決定エッジとして選択させて、Ｋ＋１回目に、上記第１立ち上がりエッジの次に立ち上がる上記通常パルスの立ち上がりエッジから、上記基準周期のＬＬ（２×（Ｋ＋１））倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、立ち上がり決定エッジとして選択させるように、立ち上がり決定エッジを逐次繰り返し選択させる。

【0043】

さらに、ＰＷＭ位相調整回路１５４は、デューティ設定レジスタ１３３に記憶される第３情報に逐次繰り返し基づいて、選択回路１２に対して、通常パルス列の第１立ち上がりエッジから、上記基準周期のＬＬ（２×Ｋ）倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、第１立ち上がり決定エッジとして選択させた場合に、さらに、上記第１立ち上がりエッジから前記基準周期のＰ＋ＬＬ（２×Ｋ＋１）倍の期間だけ遅れた位相で立ち上がる基準クロックの立ち上がりエッジを、上記第１立ち上がり決定エッジに対応する第１立下り決定エッジとして選択させる。

【0044】

以下、ＰＷＭ位相調整回路１５４が、他の回路と連携して行う動作について、図面を参照しながら、具体例を例示しながら説明する。

【0045】

図３、図４は、ＰＷＭ位相調整回路１５４が、他の回路と連携して行う動作の一具体例を示すタイミング図である。

【0046】

図３、図４では、Ｎが５であり、Ｍが６であり、Ｍを特定する第１情報がＭ−１を示す５であり、Ｌ及びＬを特定する第２情報が０．２であり、Ｐが３であり、Ｐを特定する第３情報がＰ−１を示す２であり、マイコンクロックの周期がｔである場合の例を具体例として例示している。

【0047】

図３、図４において、「基準点」とは、累積加算回路１４によって算出される累積加算値ＬＬが０である場合において、ＰＷＭバイナリカウンタが０を出力する時点を示す。

【0048】

図３は、基準点から、マイコンクロックの周期の１０倍の期間が経過する時点までの期間を含むタイミング図となっており、図４は、基準点から、マイコンクロックの周期の２５倍の期間が経過する時点までの期間を含むタイミング図となっている。

【0049】

図３に示されるように、基準クロック生成回路１１は、マイコンクロックと同じ周期であって、互いに０．２ｔ（すなわち（１／Ｎ）×ｔ）ずつ位相がずれた５個（すなわちＮ個）の基準クロックを出力する。すなわち、基準クロック生成回路１１は、マイコンクロックと同位相の第０基準クロックと、マイコンクロックから０．２ｔだけ遅延した位相の第１基準クロックと、マイコンクロックから０．４ｔだけ遅延した位相の第２基準クロックと、マイコンクロックから０．６ｔだけ遅延した位相の第３基準クロックと、マイコンクロックから０．８ｔだけ遅延した位相の第４基準クロックとを出力する。

【0050】

基準点において、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から０が出力されるタイミングで立ち上がる通常パルスの出力を開始する。

【0051】

そして、ＰＷＭ位相調整回路１５４は、選択回路１２に、通常パルスの立ち上がりエッジのタイミングから０ｔ（すなわち、累積加算値ＬＬの値０×ｔ）だけ遅れた位相（すなわち同位相）で立ち上がる第０基準クロックの立ち上がりエッジを第０立ち上がり決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立ち上がりのエッジタイミングが基準点となるように、出力パルスの生成を開始する。そして、累積加算回路１４は累積加算値ＬＬの値０に、０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬの値を０．２とする。

【0052】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から３（すなわちＰ）が出力されるタイミングで、生成する通常パルスが立ち下がるように、通常パルスの生成を行う。このため、ＰＷＭ波形生成回路１５３の生成する通常パルスのデューティは３ｔ（すなわちＰ×ｔ）となる。

【0053】

一方、ＰＷＭ位相調整回路１５４は、選択回路１２に、基準点から３．２ｔ（すなわち、（Ｐの値３＋累積加算値ＬＬの値０．２）×ｔ）だけ遅れた位相で立ち上がる第１基準クロックの立ち上がりエッジを第０立下り決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立下りのエッジのタイミングが、基準点から３．２ｔ遅延するタイミングとなるように、出力パルスの生成を行う。このため、選択回路１２の生成する出力パルスのデューティは、３．２ｔ（すなわち、（Ｐ＋Ｌ／２）×ｔ）となる。

【0054】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを０．４とする。

【0055】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から０が出力されるタイミング（図３中の第１立ち上がり点）で立ち上がる新たな通常パルスの出力を開始する。このため、ＰＷＭ波形生成回路１５３によって前回出力された通常パルスの周期は６ｔ（すなわち、Ｍ×ｔ）となる。

【0056】

次に、ＰＷＭ位相調整回路１５４は、選択回路１２に、第１立ち上がり点から０．４ｔ（すなわち、累積加算値ＬＬの値０．４×ｔ）だけ遅れた位相で立ち上がる第２基準クロックの立ち上がりエッジを、第１立ち上がり決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立ち上がりのエッジタイミングが第１立ち上がり点から０．４ｔ遅延するタイミングとなるように、出力パルスの生成を行う。このため、選択回路１２の生成する出力パルスの周期は、６．４ｔとなる。

【0057】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを０．６とする。

【0058】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から３（すなわちＰ）が出力されるタイミングで、生成する通常パルスが立ち下がるように、通常パルスの生成を行う。このため、ＰＷＭ波形生成回路１５３の生成する通常パルスのデューティは３ｔ（すなわちＰ×ｔ）となる。

【0059】

次に、ＰＷＭ位相調整回路１５４は、選択回路１２に、第１立ち上がり点から３．６ｔ（すなわち、（Ｐの値３＋累積加算値ＬＬの値０．６）×ｔ）だけ遅れた位相で立ち上がる第３基準クロックの立ち上がりエッジを第１立下り決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立下りのエッジのタイミングが、第１立ち上がり点から３．６ｔ遅延するタイミングとなるように、新たな出力パルスの生成を開始する。このため、選択回路１２の生成する出力パルスのデューティは、３．２ｔとなる。

【0060】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを０．８とする。

【0061】

以降の動作については、図４を参照しながら説明する。

【0062】

累積加算回路１４が累積加算値を０．８にした後において、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から０が出力されるタイミング（図４中の第２立ち上がり点）で立ち上がる新たな通常パルスの出力を開始する。このため、ＰＷＭ波形生成回路１５３によって前回出力された通常パルスの周期は６ｔ（すなわち、Ｍ×ｔ）となる。

【0063】

次に、ＰＷＭ位相調整回路１５４は、選択回路１２に、第２立ち上がり点から０．８ｔ（すなわち、累積加算値ＬＬの値０．８×ｔ）だけ遅れた位相で立ち上がる第４基準クロック（図４中には図示されず。）の立ち上がりエッジを、第２立ち上がり決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立ち上がりのエッジタイミングが第２立ち上がり点から０．８ｔ遅延するタイミングとなるように、出力パルスの生成を開始する。このため、選択回路１２の生成する出力パルスの周期は、６．４ｔとなる。

【0064】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを１とする。

【0065】

ここで、累積加算回路１４は、累積加算値ＬＬが１以上となったため、累積加算値ＬＬから１を減算して新たな累積加算値ＬＬを０にすると共に、周期設定レジスタ１３１が記憶する値を、５（すなわち、Ｍ−１）から、６（すなわち、Ｍ−１＋１）に書き換えて、デューティ設定レジスタ１３３が記憶する値を、２（すなわち、Ｐ−１）から、３（すなわち、Ｐ−１＋１）に書き換える。

【0066】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から４（すなわちＰ＋１）が出力されるタイミングで、生成する通常パルスが立ち下がるように、通常パルスの生成を行う。このため、ＰＷＭ波形生成回路１５３の生成する通常パルスのデューティは４ｔ（すなわち、（Ｐ＋１）ｔ）となる。

【0067】

一方、ＰＷＭ位相調整回路１５４は、選択回路１２に、第２立ち上がり点から４ｔ（すなわち、（Ｐ（すなわち、３）＋１＋累積加算値ＬＬの値０）×ｔ）だけ遅れた位相で立ち上がる第１基準クロックの立ち上がりエッジを第２立下り決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立下りのエッジのタイミングが、第２立ち上がり点から４ｔ遅延するタイミングとなるように、出力パルスの生成を行う。このため、選択回路１２の生成する出力パルスのデューティは、３．２ｔとなる。

【0068】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを０．２とする。

【0069】

ここで、ＰＷＭバイナリカウンタ１５１は、Ｍが６となっているため、カウント値が６になるまでカウントを続ける。このため、ＰＷＭバイナリカウンタ１５１は、カウント値５を出力した次にカウント値６を出力し、その後初期値０を出力する。

【0070】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から０が出力されるタイミング（図４中の第３立ち上がり点）で立ち上がる通常パルスの出力を開始する。このため、ＰＷＭ波形生成回路１５３によって前回出力された通常パルスの周期は７ｔとなる。

【0071】

次に、ＰＷＭ位相調整回路１５４は、選択回路１２に、第３立ち上がり点から０．２ｔ（すなわち、累積加算値ＬＬの値０．２×ｔ）だけ遅れた位相で立ち上がる第１基準クロック（図４中には図示されず。）の立ち上がりエッジを、第３立ち上がり決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立ち上がりのエッジタイミングが第３立ち上がり点から０．２ｔ遅延するタイミングとなるように、出力パルスの生成を開始する。このため、選択回路１２の生成する出力パルスの周期は、６．４ｔとなる。

【0072】

そして、累積加算回路１４は、周期設定レジスタ１３１が記憶する値を、６（すなわち、Ｍ−１＋１）から、５（すなわち、Ｍ−１）に書き換えて、デューティ設定レジスタ１３３が記憶する値を、３（すなわち、Ｐ−１＋１）から、２（すなわち、Ｐ−１）に書き換える。

【0073】

以後、ＰＷＭ位相調整回路１５４は同様の動作を繰り返し行うことで、他の回路と連携して、選択回路１２から、デューティが３．２ｔ（すなわち、（Ｐ＋Ｌ／２）×ｔ）で、周期が６．４ｔ（すなわち、（Ｍ＋Ｌ）×ｔ）となる出力パルスを継続して出力させ続けるように、選択回路１２を制御する。

【0074】

上記一具体例を例示しながら説明したように、上記構成のパルス周波数制御回路１は、マイコン２がクロック信号として利用するマイコンクロックの周期がｔである場合において、設定部２２によって、周期設定レジスタ１３１にＭ−１（Ｍは１以上の整数）が設定され、高分解能周期設定レジスタ１３２にＬ（Ｌは０以上１未満の少数）が設定され、デューティ設定レジスタ１３３にＰ−１（Ｐは１以上Ｍ未満の整数）が設定されるときに、デューティが（Ｐ＋Ｌ／２）×ｔで、周期が（Ｍ＋Ｌ）×ｔとなる出力パルスを継続して出力し続ける。ここで、Ｌは小数であるため、この出力パルスのパルス周期は、マイコンクロックの周期よりも短い期間を単位とする周期になることができる。

【0075】

［２．動作］
上記構成のパルス周波数制御回路１は、その特徴的な動作として、高分解能パルス列出力処理を行う。

【0076】

この高分解能パルス列出力処理は、入力されるマイコンクロックのクロック周期よりも短い期間を単位とする周期からなる出力パルス列を出力する処理である。

【0077】

以下、この高分解能パルス列出力処理について図面を参照しながら説明する。

【0078】

図５、図６は、高分解能パルス列出力処理のフローチャートである。

【0079】

高分解能パルス列出力処理は、ＰＷＭバイナリカウンタ１５１が０に初期化され、累積加算値ＬＬが０に初期化され、設定部２２によって、周期設定レジスタ１３１と高分解能周期設定レジスタ１３２とデューティ設定レジスタ１３３との値が設定された後において、パルス周波数制御回路１にマイコンクロックが入力されることで開始される。

【0080】

ここでは、説明のために、マイコンクロックの周期がｔで、基準クロックの数がＮ（Ｎは２以上の整数）で、高分解能パルス列出力処理が開始される時点において、周期設定レジスタ１３１が記憶する値がＭ−１（Ｍは１以上の整数）で、高分解能周期設定レジスタ１３２が記憶する値がＬ（Ｌは０以上１未満の小数）で、デューティ設定レジスタ１３３が記憶する値がＰ−１（Ｐは１以上Ｍ未満の整数）であるとする。

【0081】

高分解能パルス列出力処理が開始されると、基準クロック生成回路１１は、周期がｔで、互いに１／Ｎずつ位相がずれているＮ個の基準クロックの生成を開始し、ＰＷＭバイナリカウンタ１５１は、マイコンクロックの立ち上がりエッジの数のカウントを開始する。以後、基準クロック生成回路１１は、マイコンクロックが入力されている限り、上記Ｎ個の基準クロックを継続して生成し続け、ＰＷＭバイナリカウンタ１５１は、時々初期化されながら、マイコンクロックの立ち上がりエッジの数を継続してカウントし続ける。

【0082】

ＰＷＭバイナリカウンタ１５１がカウントを開始した後において、ＰＷＭバイナリカウンタ１５１は、カウント値がＭ−１と一致すると、カウント値が初期化されて、初期値０を出力する（ステップＳ５）。

【0083】

すると、ＰＷＭ波形生成回路１５３は、初期値０の出力タイミングで立ち上がる通常パルスの生成を開始する（ステップＳ１０）。

【0084】

その後、通常パルスが立ち上がってから、ＬＬ×ｔだけ時間が経過した時点で、ＰＷＭ位相調整回路１５４は、選択回路１２に、通常パルスが立ち上がってから、ＬＬ×ｔだけ遅延した位相で立ち上がる基準クロックの立ち上がりエッジを立ち上がりエッジ決定エッジとして選択させる。すると、選択回路１２は、通常パルスが立ち上がってから、ＬＬ×ｔだけ遅延したタイミングで立ち上がる出力パルスの生成を開始する（ステップＳ１５）。そして、累積加算回路１４は、累積加算値ＬＬに、Ｌ／２を累積加算する（ステップＳ２０）。

【0085】

Ｌ／２を累積加算すると、累積加算回路１４は、累積加算値ＬＬが１以上であるか否かを判定する（ステップＳ２５）。

【0086】

ステップＳ２５の処理において、累積加算値ＬＬが１以上でない場合において（ステップＳ２５：Ｎｏ）、ＰＷＭバイナリカウンタ１５１がカウント値Ｐ−１を出力すると（ステップＳ３０）、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１からカウント値Ｐ−１が出力されるタイミングで、生成する通常パルスを立ち下げる（ステップＳ３５）。

【0087】

一方、通常パルスが立ち上がってから、（Ｐ＋ＬＬ）×ｔだけ時間が経過した時点で、ＰＷＭ位相調整回路１５４は、選択回路１２に、通常パルスが立ち上がってから、（Ｐ＋ＬＬ）×ｔだけ遅延したタイミングで立ち上がる基準クロックの立ち上がりエッジを立下りエッジ決定エッジとして選択させる。すると、選択回路１２は、通常パルスが立ち上がってから（Ｐ＋ＬＬ）×ｔだけ遅延するタイミングで、生成する出力パルスを立ち下げる（ステップＳ４０）。そして、累積加算回路１４は累積加算値ＬＬに、Ｌ／２を累積加算する（ステップＳ４５）。

【0088】

Ｌ／２を累積加算すると、累積加算回路１４は、累積加算値ＬＬが１以上であるか否かを判定する（ステップＳ５０）。

【0089】

ステップＳ５０の処理において、累積加算値ＬＬが１以上でない場合において（ステップＳ５０：Ｎｏ）、ＰＷＭバイナリカウンタ１５１がカウント値０を出力すると（ステップＳ５５）、パルス周波数制御回路１は、再びステップＳ１０の処理に進み、以降の処理を続ける。

【0090】

ステップＳ２５の処理において、累積加算値ＬＬが１以上である場合には（ステップＳ２５：Ｙｅｓ）、累積加算回路１４は、累積加算値ＬＬから１を減算して新たな累積加算値ＬＬとする（ステップＳ１００（図６参照））と共に、周期設定レジスタ１３１が記憶する値をＭ−１からＭに書き換えて、デューティ設定レジスタ１３３が記憶する値をＰ−１からＰに書き換える（ステップＳ１０５）。

【0091】

その後、ＰＷＭバイナリカウンタ１５１がカウント値Ｐを出力すると（ステップＳ１１０）、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１からカウント値Ｐが出力されるタイミングで、生成する通常パルスを立ち下げる（ステップＳ１１５）。

【0092】

一方、通常パルスが立ち上がってから、（Ｐ＋１＋ＬＬ）×ｔだけ時間が経過した時点で、ＰＷＭ位相調整回路１５４は、選択回路１２に、通常パルスが立ち上がってから、（Ｐ＋１＋ＬＬ）×ｔだけ遅延したタイミングで立ち上がる基準クロックの立ち上がりエッジを立下りエッジ決定エッジとして選択させる。すると、選択回路１２は、通常パルスが立ち上がってから（Ｐ＋１＋ＬＬ）×ｔだけ遅延するタイミングで、生成する出力パルスを立ち下げる（ステップＳ１２０）。そして、累積加算回路１４は累積加算値ＬＬに、Ｌ／２を累積加算する（ステップＳ１２５）。

【0093】

その後、ＰＷＭバイナリカウンタ１５１がカウント値０を出力すると（ステップＳ１３０）、ＰＷＭ波形生成回路１５３は、初期値０の出力タイミングで立ち上がる通常パルスの生成を開始する（ステップＳ１３５）。

【0094】

その後、通常パルスが立ち上がってから、ＬＬ×ｔだけ時間が経過した時点で、ＰＷＭ位相調整回路１５４は、選択回路１２に、通常パルスが立ち上がってから、ＬＬ×ｔだけ遅延した位相で立ち上がる基準クロックの立ち上がりエッジを立ち上がりエッジ決定エッジとして選択させる。すると、選択回路１２は、通常パルスが立ち上がってから、ＬＬ×ｔだけ遅延したタイミングで立ち上がる出力パルスの生成を開始する（ステップＳ１４０）。そして、累積加算回路１４は、周期設定レジスタ１３１が記憶する値をＭからＭ−１に書き換えて、デューティ設定レジスタ１３３が記憶する値をＰからＰ−１に書き換える（ステップＳ１４５）。

【0095】

ステップＳ１４５の処理が終わると、パルス周波数制御回路１は、再びステップＳ２０の処理（図５参照）に進み、以降の処理を続ける。

【0096】

ステップＳ５０の処理において、累積加算値ＬＬが１以上である場合には（ステップＳ５０：Ｙｅｓ）、累積加算回路１４は、累積加算値ＬＬから１を減算して新たな累積加算値ＬＬとする（ステップＳ１５０（図６参照））と共に、周期設定レジスタ１３１が記憶する値をＭ−１からＭに書き換えて、デューティ設定レジスタ１３３が記憶する値をＰ−１からＰに書き換える（ステップＳ１５５）。

【0097】

ステップＳ１５５の処理が終わると、パルス周波数制御回路１は、ステップＳ１３０の処理に進み、以降の処理を続ける。

【0098】

［３．まとめ］
上述した通り、本実施の形態にかかるパルス周波数制御回路１は、マイコンクロックの周期よりも短い期間を単位とする周期の出力パルス列を出力することができる。このため、このパルス周波数制御回路１を利用することで、マイコンクロックの周期の整数倍の周期の出力パルス列を出力する従来のパルス周波数制御回路を利用する場合よりも、スイッチング素子３１のスイッチング周波数制御を、より高い分解能で実現することができるようになる。

【0099】

従って、パルス周波数制御回路１を利用する、本実施の形態に係るＤＣＤＣコンバータ３は、従来のパルス周波数制御装置を利用する従来のＤＣＤＣコンバータよりも、より精度よく出力電圧を制御することができる。

【0100】

（変形例）
実施の形態では、ＰＷＭ位相調整回路１５４が、他の回路と連携して行う動作について、図３、図４を用いて、Ｍが６であり、Ｐが３である場合、すなわち、デューティ比が５０％となる場合を具体例に挙げて説明した。

【0101】

これに対して、ここでは、ＰＷＭ位相調整回路１５４が、他の回路と連携して行う動作について、デューティ比が５０％とならない場合の具体例について、図面を参照しながら説明する。

【0102】

図７、図８は、ＰＷＭ位相調整回路１５４が、他の回路と連携して行う動作の、他の一具体例を示すタイミング図である。

【0103】

図７、図８では、Ｎが５であり、Ｍが６であり、Ｍを特定する第１情報がＭ−１を示す５であり、Ｌ及びＬを特定する第２情報が０．２であり、Ｐが２であり、Ｐを特定する第３情報がＰ−１を示す１であり、マイコンクロックの周期がｔである場合の例を具体例として例示している。

【0104】

基準点において、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から０が出力されるタイミングで立ち上がる通常パルスの出力を開始する。

【0105】

そして、ＰＷＭ位相調整回路１５４は、選択回路１２に、通常パルスの立ち上がりエッジのタイミングから０ｔ（すなわち、累積加算値ＬＬの値０×ｔ）だけ遅れた位相（すなわち同位相）で立ち上がる第０基準クロックの立ち上がりエッジを第０立ち上がり決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立ち上がりのエッジタイミングが基準点となるように、出力パルスの生成を開始する。そして、累積加算回路１４は累積加算値ＬＬの値０に、０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬの値を０．２とする。

【0106】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から２（すなわちＰ）が出力されるタイミングで、生成する通常パルスが立ち下がるように、通常パルスの生成を行う。このため、ＰＷＭ波形生成回路１５３の生成する通常パルスのデューティは２ｔ（すなわちＰ×ｔ）となる。

【0107】

一方、ＰＷＭ位相調整回路１５４は、選択回路１２に、基準点から２．２ｔ（すなわち、（Ｐの値２＋累積加算値ＬＬの値０．２）×ｔ）だけ遅れた位相で立ち上がる第１基準クロックの立ち上がりエッジを第０立下り決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立下りのエッジのタイミングが、基準点から２．２ｔ遅延するタイミングとなるように、出力パルスの生成を行う。このため、選択回路１２の生成する出力パルスのデューティは、２．２ｔ（すなわち、（Ｐ＋Ｌ／２）×ｔ）となる。

【0108】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを０．４とする。

【0109】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から０が出力されるタイミング（図７中の第１立ち上がり点）で立ち上がる新たな通常パルスの出力を開始する。このため、ＰＷＭ波形生成回路１５３によって前回出力された通常パルスの周期は６ｔ（すなわち、Ｍ×ｔ）となる。

【0110】

次に、ＰＷＭ位相調整回路１５４は、選択回路１２に、第１立ち上がり点から０．４ｔ（すなわち、累積加算値ＬＬの値０．４×ｔ）だけ遅れた位相で立ち上がる第２基準クロックの立ち上がりエッジを、第１立ち上がり決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立ち上がりのエッジタイミングが第１立ち上がり点から０．４ｔ遅延するタイミングとなるように、出力パルスの生成を行う。このため、選択回路１２の生成する出力パルスの周期は、６．４ｔとなる。

【0111】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを０．６とする。

【0112】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から２（すなわちＰ）が出力されるタイミングで、生成する通常パルスが立ち下がるように、通常パルスの生成を行う。このため、ＰＷＭ波形生成回路１５３の生成する通常パルスのデューティは２ｔ（すなわちＰ×ｔ）となる。

【0113】

次に、ＰＷＭ位相調整回路１５４は、選択回路１２に、第１立ち上がり点から２．６ｔ（すなわち、（Ｐの値２＋累積加算値ＬＬの値０．６）×ｔ）だけ遅れた位相で立ち上がる第３基準クロックの立ち上がりエッジを第１立下り決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立下りのエッジのタイミングが、第１立ち上がり点から２．６ｔ遅延するタイミングとなるように、新たな出力パルスの生成を開始する。このため、選択回路１２の生成する出力パルスのデューティは、２．２ｔとなる。

【0114】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを０．８とする。

【0115】

以降の動作については、図８を参照しながら説明する。

【0116】

累積加算回路１４が累積加算値を０．８にした後において、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から０が出力されるタイミング（図８中の第２立ち上がり点）で立ち上がる新たな通常パルスの出力を開始する。このため、ＰＷＭ波形生成回路１５３によって前回出力された通常パルスの周期は６ｔ（すなわち、Ｍ×ｔ）となる。

【0117】

次に、ＰＷＭ位相調整回路１５４は、選択回路１２に、第２立ち上がり点から０．８ｔ（すなわち、累積加算値ＬＬの値０．８×ｔ）だけ遅れた位相で立ち上がる第４基準クロック（図８中には図示されず。）の立ち上がりエッジを、第２立ち上がり決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立ち上がりのエッジタイミングが第２立ち上がり点から０．８ｔ遅延するタイミングとなるように、出力パルスの生成を開始する。このため、選択回路１２の生成する出力パルスの周期は、６．４ｔとなる。

【0118】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを１とする。

【0119】

ここで、累積加算回路１４は、累積加算値ＬＬが１以上となったため、累積加算値ＬＬから１を減算して新たな累積加算値ＬＬを０にすると共に、周期設定レジスタ１３１が記憶する値を、５（すなわち、Ｍ−１）から、６（すなわち、Ｍ−１＋１）に書き換えて、デューティ設定レジスタ１３３が記憶する値を、１（すなわち、Ｐ−１）から、２（すなわち、Ｐ−１＋１）に書き換える。

【0120】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から３（すなわちＰ＋１）が出力されるタイミングで、生成する通常パルスが立ち下がるように、通常パルスの生成を行う。このため、ＰＷＭ波形生成回路１５３の生成する通常パルスのデューティは３ｔ（すなわち、（Ｐ＋１）ｔ）となる。

【0121】

一方、ＰＷＭ位相調整回路１５４は、選択回路１２に、第２立ち上がり点から３ｔ（すなわち、（Ｐ（すなわち、２）＋１＋累積加算値ＬＬの値０）×ｔ）だけ遅れた位相で立ち上がる第１基準クロックの立ち上がりエッジを第２立下り決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立下りのエッジのタイミングが、第２立ち上がり点から３ｔ遅延するタイミングとなるように、出力パルスの生成を行う。このため、選択回路１２の生成する出力パルスのデューティは、２．２ｔとなる。

【0122】

そして、累積加算回路１４は、累積加算値ＬＬに０．２（すなわち、Ｌ／２）を累積加算して、累積加算値ＬＬを０．２とする。

【0123】

ここで、ＰＷＭバイナリカウンタ１５１は、Ｍが６となっているため、カウント値が６になるまでカウントを続ける。このため、ＰＷＭバイナリカウンタ１５１は、カウント値５を出力した次にカウント値６を出力し、その後初期値０を出力する。

【0124】

次に、ＰＷＭ波形生成回路１５３は、ＰＷＭバイナリカウンタ１５１から０が出力されるタイミング（図８中の第３立ち上がり点）で立ち上がる通常パルスの出力を開始する。このため、ＰＷＭ波形生成回路１５３によって前回出力された通常パルスの周期は７ｔとなる。

【0125】

次に、ＰＷＭ位相調整回路１５４は、選択回路１２に、第３立ち上がり点から０．２ｔ（すなわち、累積加算値ＬＬの値０．２×ｔ）だけ遅れた位相で立ち上がる第１基準クロック（図８中には図示されず。）の立ち上がりエッジを、第３立ち上がり決定エッジとして選択させる。すると、選択回路１２は、生成する出力パルスの立ち上がりのエッジタイミングが第３立ち上がり点から０．２ｔ遅延するタイミングとなるように、出力パルスの生成を開始する。このため、選択回路１２の生成する出力パルスの周期は、６．４ｔとなる。

【0126】

そして、累積加算回路１４は、周期設定レジスタ１３１が記憶する値を、６（すなわち、Ｍ−１＋１）から、５（すなわち、Ｍ−１）に書き換えて、デューティ設定レジスタ１３３が記憶する値を、２（すなわち、Ｐ−１＋１）から、１（すなわち、Ｐ−１）に書き換える。

【0127】

以後、ＰＷＭ位相調整回路１５４は同様の動作を繰り返し行うことで、他の回路と連携して、選択回路１２から、デューティが２．２ｔ（すなわち、（Ｐ＋Ｌ／２）×ｔ）で、周期が６．４ｔ（すなわち、（Ｍ＋Ｌ）×ｔ）となる出力パルスを継続して出力させ続けるように、選択回路１２を制御する。

【0128】

上記他の一具体例を例示しながら説明したように、上記構成のパルス周波数制御回路１は、Ｍの値とＰの値との組み合わせに応じて、様々なデューティ比の出力パルス列の出力を実現できる。

【0129】

（補足）
以上のように、本出願において開示する技術の例示として、実施の形態及び変形例について説明した。しかしながら本開示による技術は、これらに限定されず、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。

【0130】

（１）実施の形態において、本発明に係るＤＣＤＣコンバータの一例として、図１に示される構成のＤＣＤＣコンバータ３を例示して説明した。

【0131】

しかしながら、本発明に係るＤＣＤＣコンバータは、必ずしも図１に示される構成のＤＣＤＣコンバータ３に限定される必要はない。

【0132】

以下に、本発明に係るＤＣＤＣコンバータの他の構成について、いくつか例示する。

【0133】

図９は、本発明に係るＤＣＤＣコンバータの他の一例であるＤＣＤＣコンバータ３Ａの構成を示すブロック図である。

【0134】

同図に示されるように、ＤＣＤＣコンバータ３Ａは、スイッチング素子９１と、エネルギー変換回路９２と、整流平滑回路９３と、マイコン２とを含んで構成される。

【0135】

実施の形態１に係るＤＣＤＣコンバータ３（図１参照）は、エネルギー変換回路３２がトランスを含んで実現される例であるのに対して、このＤＣＤＣコンバータ３Ａは、エネルギー変換回路９２がトランスを含まずにコイルを含んで実現される、いわゆるチョッパ方式ＤＣＤＣコンバータの例となっている。

【0136】

図１０は、本発明に係るＤＣＤＣコンバータのさらなる他の一例であるＤＣＤＣコンバータ３Ｂの構成を示すブロック図である。

【0137】

同図に示されるように、ＤＣＤＣコンバータ３Ｂは、第１スイッチング素子１０１Ａと、第２スイッチング素子１０１Ｂと、エネルギー変換回路１０２と、整流平滑回路１０３と、マイコン２Ａとを含んで構成される。

【0138】

実施の形態１に係るＤＣＤＣコンバータ３（図１参照）は、１つのスイッチング素子と、１つの出力パルス列を出力するパルス周波数制御回路１とを含んで実現される例であるのに対して、このＤＣＤＣコンバータ３Ｂは、互いに異なる位相でスイッチングする２つのスイッチング素子と、互いに異なる位相の２つの出力パルス列を出力するように、実施の形態１に係るパルス周波数制御回路１からその一部の機能が変形されたパルス周波数制御回路１Ａとを含んで実現される例となっている。

【0139】

（２）実施の形態において、パルス周波数制御回路１は、マイコン（マイコン２）に内蔵されているとして説明した。

【0140】

しかしながら、本発明に係るパルス周波数制御回路は、必ずしもマイコンに内蔵される構成に限定される必要はない。

【0141】

一例として、パルス周波数制御回路１は、マイコンに含まれずに単独の半導体集積回路として実現されても構わないし、マイコン以外の電子部品に内蔵されて実現されても構わない。

【産業上の利用可能性】

【0142】

本発明は、パルスを出力する回路に広く利用可能である。

【符号の説明】

【0143】

１、１Ａ パルス周波数制御回路
２、２Ａ マイコン
３、３Ａ、３Ｂ ＤＣＤＣコンバータ
１１ 基準クロック生成回路
１２ 選択回路
１３ 設定レジスタ
１４ 累積加算回路
１５ 制御回路
２１ 比較部
２２、２２Ａ 設定部
３１、９１、１０１Ａ、１０１Ｂ スイッチング素子
３２、９２、１０２ エネルギー変換回路
３３、９３、１０３ 整流平滑回路
１３１ 第１レジスタ
１３２ 第２レジスタ
１３３ 第３レジスタ
１５１ ＰＷＭバイナリカウンタ
１５２ 周期制御回路
１５３ ＰＷＭ波形生成回路
１５４ ＰＷＭ位相調整回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】