特許 6836812 柱状半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6836812

(24)【登録日】2021年2月10日

(45)【発行日】2021年3月3日

(54)【発明の名称】柱状半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/8244 20060101AFI20210222BHJP

   H01L 27/11 20060101ALI20210222BHJP

   H01L 21/8234 20060101ALI20210222BHJP

   H01L 27/088 20060101ALI20210222BHJP

   H01L 21/336 20060101ALI20210222BHJP

   H01L 29/78 20060101ALI20210222BHJP

【ＦＩ】

   H01L27/11

   H01L27/088 H

   H01L27/088 A

   H01L29/78 301M

【請求項の数】8

【全頁数】32

(21)【出願番号】特願2019-567754(P2019-567754)

(86)(22)【出願日】2018年10月1日

(86)【国際出願番号】JP2018036643

(87)【国際公開番号】WO2020070767

(87)【国際公開日】20200409

【審査請求日】2019年12月6日

(73)【特許権者】

【識別番号】311014428

【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド

【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100141553

【弁理士】

【氏名又は名称】鈴木 信彦

(72)【発明者】

【氏名】舛岡 富士雄

(72)【発明者】

【氏名】原田 望

【審査官】 小山 満

(56)【参考文献】

【文献】 国際公開第２０１８／０７００３４（ＷＯ，Ａ１）

【文献】 国際公開第２０１５／０２２７４４（ＷＯ，Ａ１）

【文献】 国際公開第２０１７／２０８４８６（ＷＯ，Ａ１）

【文献】 特開２０１８−００６７３９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／０１３９０３５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４４

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／１１

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

基板上にある半導体層の上に、平面視において一つ方向に帯状に伸びる第１のマスク材料層を形成する工程と、
前記第１のマスク材料層をマスクにして、前記半導体層をエッチングして第１の帯状半導体柱を形成する工程と、
前記第１のマスク材料層と、前記第１の帯状半導体柱と、前記第１の帯状半導体柱の外周部の前記基板を覆って、第１の材料層を形成する工程と、
前記第１の材料層を覆って、第２の材料層を形成する工程と、
前記第１の材料層と、前記第２の材料層の上面位置が、前記第１のマスク材料層の上面位置となるように平坦化する工程と、
前記第１のマスク材料層と、前記第２の材料層をマスクにして、前記第１の材料層の頂部をエッチングして第１の凹部を形成する工程と、
前記第１の材料層の頂部上の前記第１の凹部を埋め、且つその上面位置が前記第１のマスク材料層の上面位置と同じくする第２のマスク材料層を形成する工程と、
前記第２の材料層を除去する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層をマスクに、前記第１の材料層をエッチングして、平面視において、前記第１の帯状半導体柱の両側に、前記第１の材料層を母体にした第１の帯状材料柱と、第２の帯状材料柱を形成する工程と、
前記第１のマスク材料層と、第２のマスク材料層と、前記第１の帯状半導体柱と、第１の帯状材料柱と、第２の帯状材料柱と、前記基板とを覆って第１の半導体層を形成する工程と、
前記第１の半導体層を覆って、第３の材料層を形成する工程と、
前記第１の半導体層と、前記第３の材料層の上面位置が、前記第１のマスク材料層の上面位置となるように平坦化する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３の材料層と、をマスクにして、前記第１の半導体層の頂部をエッチングして第２の凹部を形成する工程と、
前記第１の半導体層の頂部上の前記第２の凹部を埋め、且つその上面位置が前記第１のマスク材料層の上面位置と同じくする第３のマスク材料層を形成する工程と、
前記第３の材料層を除去する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層をマスクに、前記第１の半導体層をエッチングして、平面視において、前記第１の帯状材料柱と、前記第２の帯状材料柱の外側に、前記第１の半導体層を母体にした第２の帯状半導体柱と、第３の帯状半導体柱を形成する工程と、
前記第１の帯状材料柱と、前記第２の帯状材料柱と、を除去する工程と、
前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、の外周部に、その上面位置が、前記第１のマスク材料層の上面位置と同じくする第４の材料層を形成する工程と、
前記第１のマスク材料層と、前記第３のマスク材料層と、前記第４の材料層と、の上に、平面視において前記第１のマスク材料層の帯状に延びる方向と直交した方向に、帯状に延びた第４のマスク材料層を形成する工程と、
前記第４のマスク材料層をマスクにして、前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、をエッチングして、第１の半導体柱と、第２の半導体柱と、第３の半導体柱と、を形成する工程と、
前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、の側面を囲んでゲート絶縁層を形成する工程と、
前記ゲート絶縁層を囲んで、ゲート導体層を形成する工程を有し、
前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、にチャネルを有する、
ことを特徴とする柱状半導体装置の製造方法。

【請求項2】

前記第２の帯状半導体柱と、前記第３の帯状半導体柱とが、前記第１の帯状半導体柱の第１の半導体母体と異なる第２の半導体母体により形成する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項3】

平面視において、前記第１のマスク材料層と、前記第２のマスク材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項4】

平面視において、前記第１のマスク材料層と、前記第３のマスク材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項5】

平面視において、前記第１のマスク材料層と、前記第４のマスク材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項6】

前記ゲート導体層が、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と間を埋めて形成される、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項7】

前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、の頂部を覆うか、または、垂直方向にあって前記ゲート導体層の上端位置に、その下端を有して、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、の側面に接し、且つ繋がった、ドナーまたはアクセプタ不純物を含んだ半導体層を、エピタキシャル成長法により形成する、
ことを特徴とする請求項６に記載の柱状半導体装置の製造方法。

【請求項8】

前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱の外周部に、その上面位置が、前記第１のマスク材料層の上面位置にある第５の材料層を形成する工程と、
前記第１のマスク材料層と、前記第３のマスク材料層と、前記第５の材料層と、の上に、頂部上に第５のマスク材料層を有し、且つ前記第１の帯状半導体柱と、平面視において直交した第３の帯状材料柱を形成する工程と、
前記第３の帯状材料柱の一方側に、頂部上に第６のマスク材料層を有した第４の帯状材料柱を形成し、他方側に、頂部上に第７のマスク材料層を有した第５の帯状材料柱を形成する工程と、
前記第５のマスク材料層と、前記第３の帯状材料柱と、を除去する工程と、
前記第６のマスク材料層と、前記第４の帯状材料柱との、一方または両方を、マスクにして前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、をエッチングして、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、を形成し、
同時に前記第７のマスク材料層と、前記第５の帯状材料柱との、一方または両方を、マスクにして前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、をエッチングして、平面視において、前記第７のマスク材料層と前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、の交差領域に第４の半導体柱と、第５の半導体柱と、第６の半導体柱と、を形成する工程とを、有し、
平面視において、前記第６のマスク材料層と、前記第７のマスク材料層と、が等幅である、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、柱状半導体装置の製造方法に関する。

【背景技術】

【0002】

近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。

【0003】

通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。

【0004】

図７に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ⁺層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ⁺層」と称する。）が形成されている。このソース、ドレインとなるＮ⁺層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ⁺層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ⁺層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。

【0005】

図７に示したＳＧＴを用いた回路の高集積化が求められている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平２−１８８９６６号公報

【非特許文献】

【0007】

【非特許文献1】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

【非特許文献2】C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:“Study of planarized sputter-deposited SiO2“，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978)

【発明の概要】

【発明が解決しようとする課題】

【0008】

柱状半導体装置の高密度化の実現が求められている。

【課題を解決するための手段】

【0009】

本発明の観点に係る、柱状半導体装置の製造方法は、
基板上にある半導体層の上に、平面視において一つ方向に帯状に伸びる第１のマスク材料層を形成する工程と、
前記第１のマスク材料層をマスクにして、前記半導体層をエッチングして第１の帯状半導体柱を形成する工程と、
前記第１のマスク材料層と、前記第１の帯状半導体柱と、前記第１の帯状半導体柱の外周部の前記基板を覆って、第１の材料層を形成する工程と、
前記第１の材料層を覆って、第２の材料層を形成する工程と、
前記第１の材料層と、前記第２の材料層の上面位置が、前記第１のマスク材料層の上面位置となるように平坦化する工程と、
前記第１のマスク材料層と、前記第２の材料層をマスクにして、前記第１の材料層の頂部をエッチングして第１の凹部を形成する工程と、
前記第１の材料層の頂部上の前記第１の凹部を埋め、且つその上面位置が前記第１のマスク材料層の上面位置と同じくする第２のマスク材料層を形成する工程と、
前記第２の材料層を除去する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層をマスクに、前記第１の材料層をエッチングして、平面視において、前記第１の帯状半導体柱の両側に、前記第１の材料層を母体にした第１の帯状材料柱と、第２の帯状材料柱を形成する工程と、
前記第１のマスク材料層と、第２のマスク材料層と、前記第１の帯状半導体柱と、第１の帯状材料柱と、第２の帯状材料柱と、前記基板とを覆って第１の半導体層を形成する工程と、
前記第１の半導体層を覆って、第３の材料層を形成する工程と、
前記第１の半導体層と、前記第３の材料層の上面位置が、前記第１のマスク材料層の上面位置となるように平坦化する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３の材料層と、をマスクにして、前記第１の半導体層の頂部をエッチングして第２の凹部を形成する工程と、
前記第１の半導体層の頂部上の前記第２の凹部を埋め、且つその上面位置が前記第１のマスク材料層の上面位置と同じくする第３のマスク材料層を形成する工程と、
前記第３の材料層を除去する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層をマスクに、前記第１の半導体層をエッチングして、平面視において、前記第１の帯状材料柱と、前記第２の帯状材料柱の外側に、前記第１の半導体層を母体にした第２の帯状半導体柱と、第３の帯状半導体柱を形成する工程と、
前記第１の帯状材料柱と、前記第２の帯状材料柱と、を除去する工程と、
前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、の外周部に、その上面位置が、前記第１のマスク材料層の上面位置と同じくする第４の材料層を形成する工程と、
前記第１のマスク材料層と、前記第３のマスク材料層と、前記第４の材料層と、の上に、平面視において前記第１のマスク材料層の帯状に延びる方向と直交した方向に、帯状に延びた第４のマスク材料層を形成する工程と、
前記第４のマスク材料層をマスクにして、前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、をエッチングして、第１の半導体柱と、第２の半導体柱と、第３の半導体柱と、を形成する工程とを、有し、
前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、にチャネルを有した柱状半導体装置を形成する、
ことを特徴とする。

【0010】

前記第２の帯状半導体柱と、前記第３の帯状半導体柱とが、前記第１の帯状半導体柱の第１の半導体母体と異なる第２の半導体母体により形成する、
ことがさらに好ましい。

【0011】

平面視において、前記第１のマスク材料層と、前記第２のマスク材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことがさらに好ましい。

【0012】

平面視において、前記第１のマスク材料層と、前記第３のマスク材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことがさらに好ましい。

【0013】

平面視において、前記第１のマスク材料層と、前記第４のマスク材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことがさらに好ましい。

【0014】

前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、の側面を囲んでゲート絶縁層を形成する工程と、
前記ゲート絶縁層を囲んで、ゲート導体層を形成する工程を有し、
前記ゲート導体層が、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と間を埋めて形成される、
ことがさらに好ましい。

【0015】

前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、の頂部を覆うか、または、垂直方向にあって前記ゲート導体層の上端位置に、その下端を有して、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、の側面に接し、且つ繋がった、ドナーまたはアクセプタ不純物を含んだ半導体層を、エピタキシャル成長法により形成する、
ことがさらに好ましい。

【0016】

前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱の外周部に、その上面位置が、前記第１のマスク材料層の上面位置にある第５の材料層を形成する工程と、
前記第１のマスク材料層と、前記第３のマスク材料層と、前記第５の材料層と、の上に、頂部上に第５のマスク材料層を有し、且つ前記第１の帯状半導体柱と、平面視において直交した第３の帯状材料柱を形成する工程と、
前記第３の帯状材料柱の一方側に、頂部上に第６のマスク材料層を有した第４の帯状材料柱を形成し、他方側に、頂部上に第７のマスク材料層を有した第５の帯状材料柱を形成する工程と、
前記第５のマスク材料層と、前記第３の帯状材料柱と、を除去する工程と、
前記第６のマスク材料層と、前記第４の帯状材料柱との、一方または両方を、マスクにして前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、をエッチングして、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、を形成し、
同時に前記第７のマスク材料層と、前記第５の帯状材料柱との、一方または両方を、マスクにして前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、をエッチングして、平面視において、前記第７のマスク材料層と前記第１の帯状半導体柱と、前記第２の帯状半導体柱と、前記第３の帯状半導体柱と、の交差領域に第４の半導体柱と、第５の半導体柱と、第６の半導体柱と、を形成する工程とを、有し、
平面視において、前記第６のマスク材料層と、前記第７のマスク材料層と、が等幅である、
ことがさらに好ましい。

【発明の効果】

【0017】

本発明によれば、高密度の柱状半導体装置が実現する。

【図面の簡単な説明】

【0018】

【図1A】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1B】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1C】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1D】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1E】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1F】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1G】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1H】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1I】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1J】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1K】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1L】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1M】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1N】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1O】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1P】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1Q】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1R】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1S】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1T】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1U】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図2A】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図2B】第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図2C】第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図3A】本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図3B】本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図3C】本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図3D】本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図4A】本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図4B】本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図5A】本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図5B】本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図5C】本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6A】第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6B】第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6C】第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6D】第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6E】第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図7】従来例のＳＧＴを示す模式構造図である。

【発明を実施するための形態】

【0019】

以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。

【0020】

（第１実施形態）
以下、図１Ａ〜図１Ｕを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置としてＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。

【0021】

図１Ａに示すように、Ｐ層基板１上にＮ層２をエピタキシャル結晶成長法により形成する。そして、Ｎ層２の表層にＮ⁺層３、５とＰ⁺層４をイオン注入法により形成する。そして、ｉ層（真性型Ｓｉ層）７を形成する。そして、例えば、ＳｉＯ₂層、酸化アルミニウム（Ａｌ₂Ｏ₃）層、ＳｉＯ₂層よりなるマスク材料層６を形成する。なお、ｉ層７はドナーまたはアクセプタ不純物を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。

【0022】

次に図１Ｂに示すように、リソグラフィ法とマスク材料層６のエッチングにより、平面視においてＹ方向に伸延したマスク材料層６ａを形成する。そして、マスク材料層６ａをエッチングマスクにしてｉ層７とＮ⁺層３、５とＰ⁺層４の表層をエッチングして、帯状Ｓｉ柱８を形成する。Ｎ層２上にＮ⁺層３ａ、５ａとＰ⁺層４ａが形成される。

【0023】

次に、図１Ｃに示すように、ＡＬＤ（Atomic Layer Deposition）法によりＳｉＧｅ層１０を帯状Ｓｉ柱８と、Ｎ⁺層３ａ、５ａ、Ｐ⁺層４ａとを覆って形成する。

【0024】

次に、図１Ｄに示すように、全体を、例えばフローＣＶＤ（Flow Chemical Vapor Deposition）法によるＳｉＯ₂層（図示せず）で覆い、そして、CMP(Chemical Mechanical Polishing)により、上表面位置がマスク材料層６ａ上表面位置になるようにＳｉＯ₂層と、ＳｉＧｅ層１０を研磨して、ＳｉＯ₂層１１、ＳｉＧｅ層１０ａ、１０ｂを形成する。この場合、ＳｉＧｅ層１０ａ、１０ｂの頂部側面は垂直であることが望ましい。このためには、ＳｉＯ₂層と、ＳｉＧｅ層１０の研磨工程において、図１ＣにおけるＳｉＧｅ層１０頂部の丸み部Ｒが除去されていることが望ましい。

【0025】

次に、図１Ｅに示すように、ＳｉＯ₂層１１、マスク材料層６ａをマスクにして、ＳｉＧｅ層１０ａ、１０ｂの頂部をエッチングして凹部１２ａ、１２ｂを形成する。この凹部１２ａ、１２ｂの底部位置は、マスク材料層６ａの下部位置にあるように、ＳｉＧｅ層１０ａ、１０ｂの頂部のエッチングがなされることが望ましい。ＳｉＯ₂層と、ＳｉＧｅ層１０の研磨工程において、図１ＣにおけるＳｉＧｅ層１０頂部の丸み部Ｒが除去されたことにより、外周側面が垂直な凹部１２ａ、１２ｂが形成される。

【0026】

次に、図１Ｆに示すように、全体にＳｉＮ層（図示せず）を被覆し、全体をＣＭＰ法により、上表面位置がマスク材料層６ａ上表面位置になるようにＳｉＮ層を研磨する。そして、平面視において、ＳｉＧｅ層１０ａ、１０ｂの外側にあるＳｉＯ₂層１１を除去する。これにより、マスク材料層６ａと帯状Ｓｉ柱８の両側に、平面視においてＳｉＧｅ層１０ａ、１０ｂの頂部形状と同じ形状を有するＳｉＮ層１３ａ、１３ｂが形成される。

【0027】

次に、図１Ｇに示すように、ＳｉＮ層１３ａ、１３ｂをマスクにして、平面視において、ＳｉＮ層１３ａ、１３ｂの外側にあるＳｉＧｅ層１０ａ、１０ｂをエッチングする。これにより、帯状Ｓｉ柱８の両側に、平面視において、等幅の帯状ＳｉＧｅ層１０ａａ、１０ｂｂを形成する。

【0028】

次に、図１Ｈに示すように、ＳｉのＡＬＤ法により、全体を覆ってｉ層１５を形成する。なお、ｉ層１５は僅かなドナー、またはアクセプタ不純物を含んだ層であってもよい。

【0029】

次に、ｉ層１５を覆ってＳｉＯ₂層（図示せず）を形成する。そして、このＳｉＯ₂層と、ｉ層１５と、の上表面位置が、マスク材料層６ａの上面位置と同じくなるように研磨して、ＳｉＯ₂層１１ａ、Ｓｉ層１５ａ、１５ｂを形成する。そして、図１Ｉに示すように、マスク材料層６ａ、１３ａ、１３ｂ、ＳｉＯ₂層１１ａをマスクにして、Ｓｉ層１５ａ、１５ｂの頂部をエッチングして、帯状の凹部１２ｃ、１２ｄを形成する。

【0030】

次に、図１Ｊに示すように、凹部１２ｃ、１２ｄを埋めた帯状ＳｉＯ₂層１６ａ、１６ｂを形成する。これにより、ＳｉＮ層１３ａ、１３ｂと帯状ＳｉＧｅ層１０ａａ、１０ｂｂとの両側に、平面視において等幅の帯状ＳｉＯ₂層１６ａ、１６ｂと、この帯状ＳｉＯ₂層１６ａ、１６ｂ下にあり、且つＮ⁺層３ａ、５ａ上に拡がったＳｉ層１５ａ、１５ｂを形成される。

【0031】

次に、図１Ｋに示すように、ＳｉＯ₂層１１ａを除去する。

【0032】

次に、図１Ｌに示すように、ＳｉＯ₂層よりなるマスク材料層１６ａ、１６ｂをマスクにして、Ｓｉ層１５ａ、１５ｂをエッチングして帯状Ｓｉ柱１５ａａ、１５ｂｂを形成する。このＳｉ層１５ａ、１５ｂのエッチングは、エッチングの終端が、Ｎ⁺層３ａ、５ａの上表面であることが望ましい。そして、Ｓｉ柱８の外側にあるＳｉＮ層１３ａ、１３ｂ、ＳｉＧｅ層１０ａａ、１０ｂｂを除去する。これにより、帯状Ｓｉ柱８の両側に、同じ間隔で離れ、且つ同じ幅の帯状Ｓｉ柱１５ａａ、１５ｂｂが形成される。帯状Ｓｉ柱１５ａａ、１５ｂｂ上にはマスク材料層１６ａ、１６ｂが残される。

【0033】

次に、図１Ｍに示すように、全体にＡＬＤ法により、ＳｉＯ₂層とＳｉＮ層よりなる薄い保護材料層１８を形成する。そして、全体にＳｉＯ₂層（図示せず）を被覆し、ＣＭＰ法により上表面位置がマスク材料層６ａ、マスク材料層１６ａ、１６ｂ上の保護材料層１８上表面位置まで研磨して帯状Ｓｉ柱８、１５ａａ、１５ｂｂの外周部にＳｉＯ₂層１９を形成する。全体にＳｉＮ層とＳｉＯ₂層よりなるマスク材料層（図示せず）を均一に形成する。そして、リソグラフィ法とマスク材料層のエッチングにより、マスク材料層６ａとマスク材料層１６ａ、１６ｂとＳｉＯ₂層１９との上に、平面視においてマスク材料層６ａの帯状に延びる方向と直交した方向に、帯状マスク材料層２０ａ、２０ｂを形成する。

【0034】

次に、図１Ｎに示すように、マスク材料層２０ａ、２０ｂをマスクにして、ＳｉＯ₂層１９、保護材料層１８、マスク材料層６ａ、１６ａ、１６ｂ、帯状Ｓｉ柱８、１５ａａ、１５ｂｂをエッチングする。これにより、Ｎ⁺層３ａ上にＳｉ柱２２ａ、２２ｄが形成され、Ｐ⁺層４ａ上にＳｉ柱２２ｂ、２２ｅが形成され、Ｎ⁺層５ａ上にＳｉ柱２２ｃ、２２ｆが形成される。そして、Ｓｉ柱２２ａ上にマスク材料層１６ａａが形成され、Ｓｉ柱２２ｂ上にマスク材料層６ａａが形成され、Ｓｉ柱２２ｃ上にマスク材料層１６ｂａが形成され、Ｓｉ柱２２ｄ上にマスク材料層１６ａｂ（図示せず）が形成され、Ｓｉ柱２２ｅ上にマスク材料層６ａｂが形成され、Ｓｉ柱２２ｆ上にマスク材料層１６ｂｂ（図示せず）が形成される。そして、平面視において、帯状マスク材料層２０ａの下にあり、且つＳｉ柱２２ａ、２２ｂ、２２ｃの頂部と、側面を覆い、且つＮ⁺層３ａ、Ｐ⁺層４ａ、Ｎ⁺層５ａ上面に繋がった保護材料層１８ａと、平面視において、帯状マスク材料層２０ｂの下にあり、且つＳｉ柱２２ｄ、２２ｅ、２２ｆ頂部と、側面を覆い、且つＮ⁺層３ａ、Ｐ⁺層４ａ、Ｎ⁺層５ａ上面に繋がった保護材料層１８ｂと、が形成される。そして、平面視において、帯状マスク材料層２０ａの下にあり、且つＳｉ柱２２ａ、２２ｂ、２２ｃの外側にあり、且つ保護材料層１８ａを覆ってＳｉＯ₂層１９ａが形成される。同様に、平面視において、帯状マスク材料層２０ｂの下にあり、且つＳｉ柱２２ｄ、２２ｅ、２２ｆの外側にあり、且つ保護材料層１８ｂを覆ってＳｉＯ₂層１９ｂ（図示せず）が形成される。

【0035】

次に、図１Ｏに示すように、帯状マスク材料層２０ａ、２０ｂ、ＳｉＯ₂層１９ａ、１９ｂ、保護材料層１８ａ、１８ｂを除去する。そして、等方性の酸化を行い、Ｓｉ柱２２ａ〜２２ｆの側面にＳｉＯ₂層（図示せず）を形成する。そして、このＳｉＯ₂層を除去する。これにより、平面視において、Ｓｉ柱２２ａ〜２２ｆの断面は、円形状になる。

【0036】

次に、図１Ｐに示すように、マスク材料層１６ａａ、６ａａ、１６ｂａ、１６ａｂ、６ａｂ、１６ｂｂの側面を囲んだＳｉＮ層２５ａ、２５ｂ、２５ｃ、２５ｄ（図示せず）、２５ｅ、２５ｆ（図示せず）と、Ｓｉ柱２２ａ〜２２ｆの側面を囲んだＳｉＯ₂層２８ａ、２８ｂ、２８ｃ、２８ｄ（図示せず）、２８ｅ、２８ｆ（図示せず）を形成する。そして、全体にＳｉＯ₂層（図示せず）を被覆し、ＣＭＰ法により上表面位置がマスク材料層１６ａａ、６ａａ、１６ｂａ、１６ａｂ、６ａｂ、１６ｂｂの上表面位置になるように研磨する。そして、その上に、平面視においてＳｉ柱２２ａ、２２ｂに繋がったＳｉＮ層とＳｉＯ₂層からなるマスク材料層２６ａと、Ｓｉ柱２２ｂ、２２ｃに繋がったマスク材料層２６ｂと、Ｓｉ柱２２ｄ、２２ｅに繋がったマスク材料層２６ｃと、Ｓｉ柱２２ｅ、２２ｆに繋がったマスク材料層２６ｄと、を形成する。そして、マスク材料層１６ａａ、６ａａ、１６ｂａ、１６ａｂ、６ａｂ、１６ｂｂと、ＳｉＮ層２５ａ〜２５ｆと、ＳｉＯ₂層２８ａ〜２８ｆをマスクにして、ＳｉＯ₂層、Ｎ⁺層３ａ、Ｐ⁺層４ａ、Ｎ⁺層５ａとＮ層２、とＰ層基板１の表層をエッチングする。これにより、Ｓｉ柱２２ａ、２２ｂ、２２ｃの底部がＮ⁺層３ａａ、Ｐ⁺層４ａａ、Ｎ⁺層５ａａで繋がる。そして、Ｎ⁺層３ａａ、Ｐ⁺層４ａａ、Ｎ⁺層５ａａの下にＮ層２ａが形成される。同様に、Ｓｉ柱２２ｃ、２２ｄ、２２ｅの底部がＮ⁺層３ａｂ、Ｐ⁺層４ａｂ、Ｎ⁺層５ａｂで繋がる。そして、Ｎ⁺層３ａｂ（図示せず）、Ｐ⁺層４ａｂ、Ｎ⁺層５ａｂ（図示せず）の下にＮ層２ｂが形成される。そして、マスク材料層２６ａ〜２６ｄの下にＳｉＯ₂層２７ａ、２７ｂ、２７ｃ（図示せず）、２７ｄ（図示せず）が形成される。

【0037】

次に、図１Ｑに示すように、マスク材料層２６ａ〜２６ｄを除去する。ＳｉＯ₂層２７ａ〜２７ｄを除去する。そして、Ｎ⁺層３ａａ，５ａａ、３ａｂ、５ａｂ、Ｐ⁺層４ａａ、４ａｂ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ₂層３０を形成する。そして、ＡＬＤ法により、全体を覆って、ＨｆＯ₂層３１、ＴｉＮ層３２を形成する。そして、ＣＶＤ法により、全体を覆って、ＳｉＯ₂層（図示せず）を形成する。そして、ＣＭＰ法により、上表面位置がＴｉＮ層３２の上表面位置になるように、ＳｉＯ₂層を研磨して、ＳｉＯ₂層３３を形成する。

【0038】

次に、図１Ｒに示すように、全体にＷ層を被覆する。そして、ＣＭＰ法により、上表面位置がＨｆＯ₂層３１の上表面位置になるように研磨してＷ層３４を形成する。そして、ＴｉＮ層３２の頂部を、上表面位置がマスク材料層１６ａａ、６ａａ、１６ｂａ、１６ａｂ、６ａｂ、１６ｂｂの底部位置になるようにエッチングして、ＴｉＮ層３２ａを形成する。そして、全体にＳｉＮ層（図示せず）を被覆する。そして、ＣＭＰ法により上表面位置がＨｆＯ₂層３１の上表面位置になるようにＳｉＮ層を研磨して、ＳｉＮ層３５ａ、３５ｂ、３５ｃ、３５ｄ（図示せず）、３５ｅ、３５ｆ（図示せず）を形成する。そして、平面視において、Ｓｉ柱２２ａ、２２ｂに繋がるＳｉＮ層よりなるマスク材料層３６ａを形成する。同様に、平面視において、Ｓｉ柱２２ｃに繋がるマスク材料層３６ｂ、Ｓｉ柱２２ｄに繋がるマスク材料層３６ｃ、Ｓｉ柱２２ｅ、２２ｆに繋がるマスク材料層３６ｄを形成する。

【0039】

次に、図１Ｓに示すように、ＳｉＮ層３５ａ〜３５ｆ、マスク材料層１６ａａ、６ａａ、１６ｂａ、１６ｂａ，６ａｂ、１６ｂｂ、３６ａ〜３６ｄをマスクにして、Ｗ層３４と、ＴｉＮ層３２ａをエッチングする。これにより、平面視において、マスク材料層３６ａの下にＷ層３４ａを形成する。同様に、マスク材料層３６ｂの下にＷ層３４ｂを、マスク材料層３６ｃの下にＷ層３４ｃ（図示せず）を、マスク材料層３６ｄの下にＷ層３４ｄ（図示せず）を形成する。そして、平面視において、Ｓｉ柱２２ａ、２２ｂの外周と、マスク材料層３６ａと重なったＴｉＮ層３２ａａと、Ｓｉ柱２２ｃの外周と、マスク材料層３６ｂと重なったＴｉＮ層３２ａｂと、Ｓｉ柱２２ｄの外周と、マスク材料層３６ｃと重なったＴｉＮ層３２ｂａと、Ｓｉ柱２２ｅ、２２ｆの外周と、マスク材料層３６ｄと重なったＴｉＮ層３２ｂｂと、を形成する。

【0040】

次に、図１Ｔに示すように、全体をＳｉＯ₂層（図示せず）で覆い、その後にＣＭＰ法により、ＳｉＯ₂層を上表面位置がＨｆＯ₂層３１の頂部の上表面位置になるように研磨する。そして、ＳｉＮ層３５ａ〜３５ｆを除去する。そして、ＳｉＯ₂層の上部をＲＩＥ法により、その上表面位置がＳｉ柱２２ａ〜２２ｆの頂部より下方の位置まで、エッチングする。そして、マスク材料層１６ａａ、６ａａ、１６ｂａ、１６ａｂ、６ａｂを覆ったＨｆＯ₂層３１ａと、マスク材料層１６ａａ、６ａａ、１６ｂａ、１６ａｂ、６ａｂと、を除去する。そして、Ｓｉ柱２２ａ〜２２ｆの頂部外周部にＳｉＮ層３９を形成する。そして、Ｓｉ柱２２ｂ、２２ｅの頂部をＳｉＯ₂層（図示せず）で覆いた後、選択エピタキシャル結晶成長法によりドナー不純物を含んだＮ⁺層４１ａをＳｉ柱２２ａの頂部を覆って形成する。同時にＳｉ柱２２ｃの頂部を覆ったＮ⁺層４１ｃと、Ｓｉ柱２２ｄの頂部を覆ったＮ⁺層４１ｄ（図示せず）と、Ｓｉ柱２２ｆの頂部を覆ったＮ⁺層４１ｆ（図示せず）を形成する。そして、Ｓｉ柱２２ｂ、２２ｅの頂部を覆ったＳｉＯ₂層を除去した後、Ｎ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆをＳｉＯ₂層（図示せず）で覆う。そして、選択エピタキシャル結晶成長法により、Ｓｉ柱２２ｂ、２２ｅ頂部を覆ってＰ⁺層４１ｂ、４１ｅを形成する。そして、Ｎ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆを覆っているＳｉＯ₂層を除去する。そして、熱処理により、Ｎ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆのドナー不純物をＳｉ柱２２ａ、２２ｃ、２２ｄ、２２ｆの頂部に拡散させて、Ｎ⁺層４０ａ、４０ｃ、４０ｄ（Ｓｉ柱２２ｄの頂部、図示せず）、４０ｆ（Ｓｉ柱２２ｆの頂部、図示せず）を形成する。同時に、Ｐ⁺層４１ｂ、４１ｅのアクセプタ不純物をＳｉ柱２２ｂ、２２ｅの頂部に拡散させて、Ｐ⁺層４０ｂ、４０ｅを形成する。

【0041】

次に、図１Ｕに示すように、全体を覆って上表面が平坦なＳｉＯ₂層４３を形成する。そして、Ｎ⁺層４１ａ、４１ｆ上に形成したコンタクトホール４４ａ、４４ｄを介してグランド配線層ＶＳＳ１、ＶＳＳ２と、ＴｉＮ層３２Ｂａ、３２Ａｂ上に形成したコンタクトホール４４ｂ、４４ｃを介して、ワード配線層ＷＬを形成する。そして、全体を覆って上表面が平坦なＳｉＯ₂層４７を形成する。そして、Ｐ⁺層４１ｂ、４１ｅ上に形成したコンタクトホール４６ａ、４６ｂを介して電源配線層ＶＤＤを形成する。そして、全体を覆って上表面が平坦なＳｉＯ₂層４８を形成する。そして、Ｎ⁺層４１ｃ、４１ｄ上に形成したコンタクトホール４９ａ、４９ｂを介してビット出力配線層ＢＬ，反転ビット出力配線層ＲＢＬを形成する。これにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。

【0042】

第１実施形態の製造方法によれば、次のような特徴が得られる。
１．帯状Ｓｉ柱８はリソグラフィ法を用いて形成されたマスク材料層６ａをエッチングマスクにて、ｉ層７をエッチングして形成されている。この帯状Ｓｉ柱８からＳｉ柱２２ｂ、２２ｅが形成される。一方、Ｓｉ柱２２ａ、２２ｃ、２２ｄ、２２ｆは、図１Ｈに示した、帯状Ｓｉ柱８、帯状ＳｉＧｅ柱１０ａａ、１０ｂｂ、マスク材料層６ａ、１３ａ、１３ｂの全体を覆って、ＳｉのＡＬＤ法により形成したｉ層１５内に形成される。そして、帯状Ｓｉ柱８、１５ａａ、１５ｂｂの間隔は、同じくＡＬＤ法にて、帯状Ｓｉ柱８の両側に等幅で形成したＳｉＧｅ層１０ａａ、１０ｂｂの厚さになっている。このように、本実施形態では、帯状Ｓｉ柱８形成のみにリソグラフィ法が用いられる。そして、帯状Ｓｉ柱１５ａａ、８、１５ｂｂのＸ―Ｘ’方向での間隔は、ＡＬＤ法によるＳｉＧｅ層１０ａａ、１０ｂｂにより、リソグラフィ法でのパターンニング最小寸法より小さくできる。これにより、本実施形態では、Ｘ−Ｘ’方向において、更なるＳＲＡＭセルの高密度化が図れる。なお、ＳｉＧｅ層１０、Ｓｉ層１５の形成はＡＬＤ法でなく分子線堆積（Molecular beam deposition ）法などの他の方法によりなされてもよい。
２．本実施形態では、帯状Ｓｉ柱８の両側に帯状Ｓｉ柱１５ａａ、１５ｂｂを形成した。これにより、Ｘ方向に３個並んだＳｉ柱２２ａ、２２ｂ、２２ｃと、同じくＳｉ柱２２ｄ、２２ｅ、２２ｆを形成した。これに対して、図１Ｋの工程の後、帯状Ｓｉ柱１５ａａ、１５ｂｂを形成し、さらに２個の帯状ＳｉＧｅ層と、２個の帯状Ｓｉ層を、平面視において、帯状Ｓｉ柱１５ａａ、１５ｂｂの外側に形成することができる。これにより、Ｘ方向に５個並んだＳｉ柱を形成される。更に、この工程を繰り返すことにより、さらにＸ方向に多く並んだＳｉ柱を形成することができる。また、回路設計上、不要なＳｉ柱は、Ｓｉ柱２２ａ〜２２ｆの形成後、除去するか、マスク材料層６ａ、１６ａ、１６ｂのいずれかを、形成しないか、形成後に除去することにより、除去できる。これらにより、回路設計に対応した、Ｓｉ柱を高密度に形成することができる。
３．本実施形態は、Ｘ方向に３個並んだＳｉ柱２２ａ、２２ｂ、２２ｃと、同じくＳｉ柱２２ｄ、２２ｅ、２２ｆを高密度に配列した例を用いて説明した。これに対して、同じ製造方法を用いて、Ｙ方向に高密度にＳｉ柱を形成することができる。そして、本実施形態が提供する製造方法により、同時に回路領域によりＸまたはＹ方向に高密度のＳｉ柱を形成することができる。これにより、高密度の回路形成が図れる。
４．本実施形態では、Ｓｉ柱２２ｂ、２２ｅの両側に、Ｓｉ柱２２ａ、２２ｄとＳｉ柱２２ｃ、２２ｆを形成する場合を例に説明した。これに対し、図１Ｈにおいて、Ｓｉ層１５に替えて、他の半導体材料層で形成してもよい。これにより、Ｓｉ柱２２ａ、２２ｄと、Ｓｉ柱２２ｃ、２２ｆと、は他の半導体材料層で形成することができる。本発明により、異なる半導体材料からなる半導体柱を形成することができる。これにより、回路設計の自由度が向上でき、回路の高性能化が図れる。
５．本実施形態では、帯状マスク材料層１６ａ、１６ｂのＸ方向の幅は、ＡＬＤ法により帯状ＳｉＧｅ柱１０ａａ、１０ｂｂの側面に形成されたＳｉ層１５の幅になる。これはＳｉ層１５のＡＬＤ堆積時間により、帯状マスク材料層１６ａ、１６ｂのＸ方向の幅を変えることができることを示している。これにより、Ｓｉ柱２２ａ、２２ｃ、２２ｄ、２２ｆの、平面視におけるＸ方向の幅を、回路設計からの要求に応じて、Ｓｉ柱２２ｂ、２２ｅの幅と変えることができる。これにより回路の高性能化が図れる。

【0043】

（第２実施形態）
以下、図２Ａ〜図２Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図である。本第２実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態で示した工程と同様である。

【0044】

図２Ａに示すように、図１Ａにおける、平面視において、帯状Ｎ⁺層３，５とＰ⁺層４とに替えて、互いに交差させて配置したＰ⁺層５０ａ、５０ｂと、Ｎ⁺層５１ａ、５１ｂと、を形成する。

【0045】

次に、図２Ｂに示すように、図１Ｂ〜図１Ｍと同じ工程を行って、平面視において、Ｐ⁺層５０ａ、Ｎ⁺層５１ｂ上に繋がった帯状Ｓｉ柱１５ａａと、Ｎ⁺層５１ａとＮ⁺層５１ｂとに繋がった帯状Ｓｉ柱８と、Ｎ⁺層５１ａとＰ⁺層５０ｂとに繋がった帯状Ｓｉ柱１５ｂｂとを形成する。そして、帯状Ｓｉ柱１５ａａ上にはマスク材料層１６ａが形成されており、帯状Ｓｉ柱８にはマスク材料層６ａが形成されており、帯状Ｓｉ柱１５ｂｂはマスク材料層１６ｂ形成されている。

【0046】

次に、図１Ｎ〜図１Ｓと同じ工程を行なう。これにより、図２Ｃに示すように、Ｓｉ柱２２ａ〜２２ｆを囲んだＨｆＯ₂層３１ａと、ＨｆＯ₂層３１ａを囲み、Ｓｉ柱２２ａ、２２ｂの外周部を囲んだＴｉＮ層３２ＡＡと、Ｓｉ柱２２ｃの外周部を囲んだＴｉＮ層３２ＡＢと、Ｓｉ柱２２ｄ、２２ｅの外周部を囲んだＴｉＮ層３２ＢＡ（図示せず）と、Ｓｉ柱２２ｆの外周部を囲んだＴｉＮ層３２ＢＢと、を形成する。そして、Ｓｉ柱２２ａ〜２２ｆの頂部の外周部にＳｉＮ層３９を形成する。そして、Ｓｉ柱２２ａの上部にＰ⁺層４０Ａ、Ｓｉ柱２２ｂの上部にＮ⁺層４０Ｂを、Ｓｉ柱２２ｃの上部にＮ⁺層４０Ｃを、Ｓｉ柱２２ｄの上部にＮ⁺層４０Ｄ（図示せず）を、Ｓｉ柱２２ｅの上部にＮ⁺層４０Ｅを、Ｓｉ柱２２ｆの上部にＰ⁺層４０Ｆ（図示せず）を形成する。そして、Ｐ⁺層４０Ａ，４０Ｆを覆って、選択エピタキシャル結晶成長法により、Ｐ⁺層４１Ａ、４１Ｆ（図示せず）を形成する。同じく、Ｎ⁺層４０Ｂ、４０Ｃ、４０Ｄ、４０Ｅを覆って、選択エピタキシャル結晶成長法によりＮ⁺層４１Ｂ、４１Ｃ（図示せず），４１Ｄ，４１Ｅを形成する。Ｎ⁺層４１Ａ、４１Ｆ上に形成したコンタクトホール４４ａ、４４ｄを介して電源配線層Ｖｄｄ１、Ｖｄｄ２と、ＴｉＮ層３２ＡＢ、３２ＢＡ上に形成したコンタクトホール４４ｂ、４４ｃを介して、ワード配線層ＷＬを形成する。そして、全体を覆って上表面が平坦なＳｉＯ₂層４７を形成する。そして、Ｐ⁺層４１Ｂ、４１Ｅ上に形成したコンタクトホール４６ａ、４６ｂを介してグランド配線層Ｖｓｓを形成する。そして、全体を覆って上表面が平坦なＳｉＯ₂層４８を形成する。そして、Ｎ⁺層４１Ｃ、４１Ｄ上に形成したコンタクトホール４９ａ、４９ｂを介してビット出力配線層ＢＬ，反転ビット出力配線層ＲＢＬを形成する。これにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。

【0047】

本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１． 本実施形態によれば、Ｓｉ柱２２ｂ、２２ｅは結晶性がよいｉ層７から形成されるＳＧＴは、ＡＬＤ法で形成されるｉ層１５に形成されるＳｉ柱２２ａ、２２ｃ、２２ｄ、２２ｆに形成されるＳＧＴと比べて、大きいオン電流が得られる。このため、本ＳＲＡＭセルでは、Ｓｉ柱２２ｂ、２２ｅに大きい駆動電流を必要とする駆動用ＳＧＴが形成される。これにより、高密度で、高性能のＳＲＡＭセルが形成される。

【0048】

（第３実施形態）
以下、図３Ａ〜図３Ｄを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図である。本第３実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態で示した工程と同様である。

【0049】

図１Ａにおける、Ｎ⁺層３、５、Ｐ⁺層４に替えて、全面にＰ⁺層（図示せず）を形成し、図１Ａ〜図１Ｍまでの工程を行う。そして、図３Ａに示すように、帯状マスク材料層２０ａ、２０ｂに替えて、平面視において、帯状Ｓｉ柱１５ａａ、８、１５ｂｂと直交する帯状マスク材料層５６を形成する。なお、帯状Ｓｉ柱１５ａａ、８、１５ｂｂの底部に繋がってＰ⁺層５５が形成される。

【0050】

次に、図１Ｎ、図１Ｏの工程を行う。これにより、図３Ｂに示すように、Ｐ⁺層５５上にＳｉ柱５８ａ、５８ｂ、５８ｃが形成される。そして、Ｓｉ柱５８ａ、５８ｂ、５８ｃ上には、マスク材料層５７ａ、５７ｂ、５７ｃが形成されている。

【0051】

次に、図１Ｐ〜図１Ｓの工程を行う。これにより、図３Ｃに示すように、Ｐ層基板１の上に、下からＮ層２ｂと、Ｐ⁺層５５ａが形成される。そして、Ｐ⁺層５５ａ上にＳｉ柱５８ａ、５８ｂ、５８ｃが形成される。そして、Ｓｉ柱５８ａ、５８ｂ、５８ｃの底部を囲んでＳｉＯ₂層３０ａを形成する。そして、Ｓｉ柱５８ａ、５８ｂ、５８ｃの外周とＳｉＯ₂層３０ａ上にＨｆＯ₂層６０を形成する。そして、Ｓｉ柱５８ａ、５８ｂ、５８ｃの側面にあるＨｆＯ₂層６０を囲んでＴｉＮ層６１と、平面視において、Ｓｉ柱５８ａ、５８ｂ、５８ｃに繋がったＷ層６２を形成する。このＴｉＮ層６１、Ｗ層６２は、マスク材料層６３、マスク材料層５７ａ、５７ｂ、５７ｃ、ＳｉＮ層３４ａａ、３４ｂｂ、３４ｃｃをマスクにしたエッチングにより形成される。

【0052】

次に、図１ＴのＳｉＮ層３９を形成するまでの工程を行う。そして、図３Ｄに示すように、選択エピタキシャル成長法によりアクセプタ不純物を含んだＰ⁺層６６ａ、６６ｂ、６６ｃをＳｉ柱５８ａ、５８ｂ、５８ｃの頂部を覆って形成する。そして、熱処理によりＳｉ柱５８ａ、５８ｂ、５８ｃの頂部にＰ⁺層６５ａ、６５ｂ、６５ｃを形成する。そして、全体を覆って、ＳｉＯ₂層６７を形成する。そして、Ｐ⁺層６６ａ、６６ｂ、６６ｃ上に形成したコンタクトホール６８ａ、６８ｃ、６８ｅを介してドレイン配線層Ｖｄを形成する。同様に、Ｐ⁺層５５ａ上に形成したコンタクトホール６８ｂを介して、ソース配線層Ｖｓを形成する。同様に、ＴｉＮ層６１に繋がったＷ層６２上に形成したコンタクトホール６８ｄを介して、ゲート配線層Ｖｇを形成する。これにより、３個のＳＧＴが並列に接続されたＰチャネル型ＳＧＴがＰ層基板１上に形成される。

【0053】

本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
２． 本実施形態におけるＳｉ柱５８ａ、５８ｂ、５８ｃの形成は、図３Ａまでの工程を、第１実施形態における図１Ａ〜図１Ｋで示された工程と同じに行い、図３Ａにおけるマスク材料層５６の平面視における形状を、第１実施形態における図１Ｋで示したマスク材料層２０ａ、２０ｂの形状を違えることによって行っている。これにより、同じＰ層基板１上に、高密度のＳＲＡＭセルと、高密度に３個のＳＧＴが並列に接続されたＳＧＴを、同時に形成することができる。

【0054】

（第４実施形態）
以下、図４Ａ、図４Ｂを参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図である。本第４実施形態の製造方法は、以下に説明する相違点を除き、第３実施形態で示した工程と同様である。

【0055】

図４Ａに示すように、図３Ａにおけるマスク材料層５６に替えて、平面視において、Ｙ方向の幅がマスク材料層５６よりも広いマスク材料層７０を形成する。

【0056】

次に、第３実施形態と同じ工程を行い、図４Ｂに示すように、Ｐ⁺層５５ｂ上に３個の帯状Ｓｉ柱７１ａ、７１ｂ、７１ｃを形成する。そして、帯状Ｓｉ柱７１ａ、７１ｂ、７１ｃの底部を囲んでＳｉＯ₂層３０ｂを形成する。そして、帯状Ｓｉ柱７１ａ、７１ｂ、７１ｃの外周とＳｉＯ₂層３０ｂ上にＨｆＯ₂層６０ａを形成する。そして、Ｓｉ柱７１ａ、７１ｂ、７１ｃの側面にあるＨｆＯ₂層６０ａを囲んでＴｉＮ層６１ａと、平面視において、帯状Ｓｉ柱７１ａ、７１ｂ、７１ｃに繋がったＷ層６２ａを形成する。次に、帯状Ｓｉ柱７１ａ、７１ｂ、７１ｃの外周を囲んだＳｉＯ₂層６３ａと、ＳｉＯ₂層６３ａの上にＳｉＮ層６４を形成する。次に選択エピタキシャル成長法によりアクセプタ不純物を含んだＰ⁺層７４ａ、７４ｂ、７４ｃをＳｉ柱７１ａ、７１ｂ、７１ｃの頂部を覆って形成する。そして、熱処理によりＳｉ柱７１ａ、７１ｂ、７１ｃの頂部にＰ⁺層７３ａ、７３ｂ、７３ｃを形成する。そして、全体を覆って、ＳｉＯ₂層６７ａを形成する。そして、Ｐ⁺層７４ａ、７４ｂ、７４ｃ上に形成したコンタクトホール７５ａ、７５ｂ、７５ｃを介してドレイン配線層ＶＤＤを形成する。同様に、Ｐ⁺層５５ｂ上に形成したコンタクトホール７５ｂを介して、ソース配線層ＶＳＳを形成する。同様に、ＴｉＮ層６１ａに繋がったＷ層６２ａ上に形成したコンタクトホール７５ｃを介して、ゲート配線層ＶＧＧを形成する。これにより、３個のＳＧＴが並列に接続されたＰチャネル型ＳＧＴがＰ層基板１上に形成される。

【0057】

本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
３． 本実施形態によれば、帯状Ｓｉ柱７１ａ、７１ｂ、７１ｃの平面視における断面面積が、第３実施形態におけるＳｉ柱５８ａ、５８ｂ、５８ｃより大きくなる。これにより、本実施形態のＳＧＴは、第３実施形態のＳＧＴと比べて大きい駆動電流を得ることができる。
４． 本実施形態では、帯状Ｓｉ柱７１ａ、７１ｂ、７１ｃの平面視におけるＹ方向の長さを変えることにより、簡単に所望の駆動電流を得るＳＧＴを形成することができる。

【0058】

（第５実施形態）
以下、図５Ａ〜図５Ｃを参照しながら、本発明の第５実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図である。本第５実施形態の製造方法は、以下に説明する相違点を除き、第４実施形態で示した工程と同様である。

【0059】

図５Ａに示すように、Ｐ⁺層４ａ上に、第４実施形態と同じく帯状Ｓｉ柱７１を形成する。そして、全体を覆ってＳｉＧｅ層１０Ａを、第４実施形態の場合より薄く、ＡＬＤ法により形成する。このＡＬＤ法では、ＳｉＧｅ原子層を１原子層ずつ制御して積層することが出来るので、薄いＳｉＧｅ層１０Ａを形成することができる。

【0060】

次に、第４実施形態と同じ工程を行って、図５Ｂに示すように、帯状Ｓｉ柱７１ｂａの両側に帯状Ｓｉ柱７１ａａ、７１ｃａを形成する。これにより、帯状Ｓｉ柱７１ａａ、７１ｂａ、７１ｃａの間隔を、第４実施形態における帯状Ｓｉ柱７１ａ、７１ｂ、７１ｃより短く形成される。

【0061】

次に、第４実施形態と同じ工程を行って、図５Ｃに示すように、帯状Ｓｉ柱７１ａａ、７１ｂａ、７１ｃａの底部を囲んでＳｉＯ₂層３０ｃを形成する。そして、帯状Ｓｉ柱７１ａａ、７１ｂａ、７１ｃａの外周とＳｉＯ₂層３０ｃ上にＨｆＯ₂層７２ａを形成する。そして、ＨｆＯ₂層７２ａを囲んでＴｉＮ層６１ｂを形成する。ＴｉＮ層６１ｂは帯状Ｓｉ柱７１ａａ、７１ｂａ、７１ｃａ間を埋めるように形成する。次に、帯状Ｓｉ柱７１ａ、７１ｂ、７１ｃの外周を囲んだＳｉＯ₂層６３ｂと、ＳｉＯ₂層６３ｂの上にＳｉＮ層６４ｂを形成する。次に選択エピタキシャル成長法によりアクセプタ不純物を含んだＰ⁺層８０を帯状Ｓｉ柱７１ａａ、７１ｂａ、７１ｃａの頂部を覆い、且つ繋がるように形成する。そして、熱処理によりＳｉ柱７１ａａ、７１ｂａ、７１ｃａの頂部にＰ⁺層７３ａａ、７３ｂａ、７３ｃａを形成する。そして、全体を覆って、ＳｉＯ₂層６７ｂを形成する。そして、Ｐ⁺層８０上に形成したコンタクトホール８１ｂを介してドレイン配線層Ｖｄを形成する。同様に、Ｐ⁺層５５ａａに形成したコンタクトホール８１ａを介して、ソース配線層Ｖｓを形成する。同様に、ＴｉＮ層６１ｂ上に形成したコンタクトホール８１ｃを介して、ゲート配線層Ｖｇを形成する。これにより、３個のＳＧＴが並列に接続されたＰチャネル型ＳＧＴがＰ層基板１上に形成される。

【0062】

本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
５． 本実施形態では、ゲート電極材料ＴｉＮ層６１ｂが帯状Ｓｉ柱７１ａａ、７１ｂａ、７１ｃａ間を埋めるように、帯状Ｓｉ柱７１ａａ、７１ｂａ、７１ｃａ間の距離を狭めている。ＴｉＮ層６１ｂは、ゲート絶縁層６０ｂの外周を覆っているので、正常なＳＧＴトランジスタ動作がなされる。これにより、３個のＳＧＴが並列に接続されたＳＧＴ回路の高密度化が図れる。
本実施形態では、選択エピタキシャル成長により形成されたＰ⁺層８０が帯状Ｓｉ柱７１ａａ、７１ｂａ、７１ｃａ頂部のＰ⁺層７３ａａ、７３ｂａ、７３ｃａ間で繋がって形成される。これよりＰ⁺層８０上に形成するコンタクトホール８１ｂを平面視において大きく形成することができる。これはコンタクトホール８１ｂ形成が容易に、高精度に形成できる。

【0063】

（第６実施形態）
以下、図６Ａ〜図６Ｅを参照しながら、本発明の第６実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図である。

【0064】

図６Ａに示すように、第１実施形態における図１Ｌまでの工程を行った後、全面にＳｉＧｅ層（図示せず）と、ＳｉＮ層、Ａｌ₂Ｏ₃層、ＳｉＯ₂層よりなる材料層（図示せず）と、を形成する。そして、リソグラフィ法と、ＲＩＥ法と、により、水平方向に伸びた、ＳｉＮ層、Ａｌ₂Ｏ₃層、ＳｉＯ₂層よりなる帯状マスク材料層８５を形成する。そして、マスク材料層８５をマスクにＳｉＧｅ層をエッチングして、帯状ＳｉＧｅ層８６を形成する。

【0065】

次に、ＡＬＤ法により全体をＳｉＮ層（図示せず）で覆う。そして、全体をＳｉＯ₂層（図示せず）で覆う。そして、ＣＭＰ法により、全体の上面位置がマスク材料層８５の上表面位置になるように研磨する。そして、ＳｉＮ層上部をエッチングして、その底部位置がマスク材料層８５の底部位置となるように凹部を形成する。そして、全体にＡｌ₂Ｏ₃層を覆う。そして、Ａｌ₂Ｏ₃層を上表面位置がマスク材料層８５の上表面位置になるように研磨して、帯状マスク材料層８５の両側に、Ａｌ₂Ｏ₃層よりなるマスク材料層８７ａ、８７ｂを形成する。そして、ＳｉＧｅ層８６、マスク材料層８７ａ、８７ｂの外側にあるＳｉＯ₂層を除去する。そして、マスク材料層８５、８７ａ、８７ｂをマスクにＳｉＮ層をエッチングして、帯状ＳｉＧｅ層８６の両側に帯状ＳｉＮ層８８ａ、８８ｂを形成する。

【0066】

次に、図６Ｃに示すように、帯状マスク材料層８５、帯状ＳｉＧｅ層８６をエッチングにより除去する。

【0067】

次に、図６Ｄに示すように、マスク材料層８７ａ、８７ｂ、ＳｉＮ層８８ａ、８８ｂをマスクにして、保護材料層１８、マスク材料層６ａ、帯状Ｓｉ柱８、１５ａａ、１５ｂｂをエッチングする。これにより、Ｓｉ柱２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆが形成される。このエッチングにより、Ｓｉ柱２２ａ上にマスク材料層１６ａａと、保護材料層１８ａと、帯状ＳｉＮ層８８ａと、帯状マスク材料層８７ａとが、そして、Ｓｉ柱２２ｂ上にマスク材料層６ａａと、保護材料層１８ａと、帯状ＳｉＮ層８８ａと、帯状マスク材料層８７ａとが、そして、Ｓｉ柱２２ｃ上にマスク材料層１６ｂａと、保護材料層１８ａと、帯状ＳｉＮ層８８ａと、帯状マスク材料層８７ａとが、そして、Ｓｉ柱２２ｄ上にマスク材料層１６ａｂ（図示せず）と、保護材料層１８ａと、帯状ＳｉＮ層８８ｂと、帯状マスク材料層８７ｂとが、そして、Ｓｉ柱２２ｅ上にマスク材料層６ｂｂと、保護材料層１８ｂと、帯状ＳｉＮ層８８ｂと、帯状マスク材料層８７ｂとが、Ｓｉ柱２２ｆ上にマスク材料層１６ｂｂと、保護材料層１８ｂと、帯状ＳｉＮ層８８ｂと、帯状マスク材料層８７ｂと、が形成される。そして、帯状ＳｉＮ層８８ａ下にあり、且つＳｉ柱２２ａ、２２ｂ、２２ｃの間、及び外側にＳｉＯ₂層１９ａが形成される。同様に、帯状ＳｉＮ層８８ｂ下にあり、且つＳｉ柱２２ｄ、２２ｅ、２２ｆの間、及び外側にＳｉＯ₂層１９ｂ（図示せず）が形成される。

【0068】

次に、マスク材料層８７ａ、８７ｂ、ＳｉＮ層８８ａ、８８ｂ、ＳｉＯ₂層１９ａ、１９ｂ、保護材料層１８ａ、１８ｂ、帯状ＳｉＮ層８８ａ、８８ｂ、帯状マスク材料層８７ａ、８７ｂを除去する。これにより、図６Ｅに示すように、Ｎ⁺層３ａ、３ｂ、５ａ、５ｂ、Ｐ⁺層４ａ、４ｂ上に、Ｓｉ柱２２ａ〜２２ｆと、Ｓｉ柱２２ａ〜２２ｆの頂部にマスク材料層１６ａａ、１６ｂａ、１６ａｂ、１６ｂｂ、６ａａ、６ｂｂが残される。その後、第１実施形態における図１Ｐ〜図１Ｕまでの工程を行うことにより、Ｐ層基板１上にＳＲＡＭセルを形成することができる。

【0069】

本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．本実施形態では、第１実施形態におけるＸ方向でＳｉ柱２２ａ〜２２ｆを高密度に配置できるだけでなく、Ｙ方向でもＳｉ柱２２ａ〜２２ｆを高密度に配置できる。これにより、ＳＲＡＭセルの高密度化が図れる。
２．本実施形態では、最初に帯状ＳｉＧｅ層８６を形成した後に、この帯状ＳｉＧｅ層８６の両側にＳｉＮ層８８ａ、８８ｂを形成した、これにより、Ｙ方向に２列のＳｉ柱２２ａ〜２２ｆを高密度に形成することができた。そして、平面視において、ＳｉＮ層８８ａ、８８ｂの外側に帯状ＳｉＧｅ層と、帯状ＳｉＮ層を形成することにより、Ｙ方向に４列のＳｉ柱を高密度に形成することができる。この工程を繰り返すことにより、Ｙ方向に更に４列以上の偶数列のＳｉ柱を形成することができる。
３．本実施形態では、最初に帯状ＳｉＧｅ層８６を形成した後に、この帯状ＳｉＧｅ層８６の両側にＳｉＮ層８８ａ、８８ｂを形成した。これに対し、最初にＳｉＮ層を形成した後に、この帯状ＳｉＮ層の両側にＳｉＧｅ層を形成する方法により、Ｙ方向に３列のＳｉ柱を形成することができる。そして、この工程を繰り返すことにより、Ｙ方向に更に３列以上の奇数列のＳｉ柱を高密度に形成することができる。

【0070】

なお、本発明に係る実施形態では、ＳＲＡＭ回路と、３個のＳＧＴを並列に接続した回路を例として説明したが、ＳＧＴを用いたほかの回路形成においても本発明を適用することができる。

【0071】

また、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。このことは、本発明に係るその他の実施形態においても同様である。

【0072】

また、第１実施形態において、Ｓｉ柱２２ａ〜２２ｆの頂部にドナー及びアクセプタ不純物を含んだＮ⁺層４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ⁺層４０ｂ、４０ｅを形成しなくても、ＳＧＴのソースまたはドレインの役割は、Ｎ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆ、Ｐ⁺層４１ｂ、４１ｅが行うことができる。また、Ｎ⁺層４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ⁺層４０ｂ、４０ｅをＳｉ柱２２ａ〜２２ｆの頂部の側面に形成しても、ＳＧＴのソースまたはドレインとなる。また、Ｓｉ柱２２ａ〜２２ｆの上部位置をゲートＴｉＮ層３２Ａａ、３２Ａｂの上端位置になるように形成し、Ｓｉ柱２２ａ〜２２ｆの頂部上にＮ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆ、Ｐ⁺層４１ｂ、４１ｅを形成しても良い。また、Ｎ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆ、Ｐ⁺層４１ｂ、４１ｅは、例えばＷなどの金属、または合金層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0073】

また、第１実施形態では、図１Ａに示したように、ＳｉＯ₂層／Ａｌ₂Ｏ₃層／ＳｉＯ₂層よりなるマスク材料層６をエッチングマスクとして用いた。その目的が得られるものであれば、単層または複数層よりなる他の組み合わせの材料層であってもよい。これら材料層は無機、または有機材料層であってもよい。このことは他のマスク材料層６ａ、６ａａ、６ａｂ、１６ａ、１６ｂ、１６ａａ、１６ｂｂ、１６ａｂ、１６ｂａ、２０ａ、２０ｂ、２６ａ〜２６ｄについても同様である。そして、このことは、本発明に係るその他の実施形態においても同様である。

【0074】

また、第１実施形態において、マスク材料層６、６ａ、６ｂ、６ａａ、６ｂｂ、１６ａａ、１６ｂａ、１６ｂｂが同じ厚さとしていたが、工程が進むと共に、表層がエッチングされて薄くなる。したがって、マスク材料層６、６ａ、６ｂ、６ａａ、６ｂｂ、１６ａａ、１６ｂａ、１６ｂｂの構成材料の選択、およびそれぞれの厚さは、それぞれの工程により、所定のマスク材料層としての役割を行うように設定される。このことは、本発明に係るその他の実施形態においても同様である。

【0075】

また、第１実施形態では、図１Ｃに示したように、ＡＬＤ法によりＳｉＧｅ層１０を帯状Ｓｉ柱８を覆って形成した。ＳｉＧｅ層１０の形成はＡＬＤ法でなく分子線堆積（Molecular beam deposition ）法などの他の方法によりなされてもよい。また、ＳｉＧｅ層１０に替えて、帯状Ｓｉ柱８の側面に同じ厚さで形成でき、且つ、帯状Ｓｉ柱１５ａａ、１５ｂｂを形成した後、除去できるものであれば、他の材料層を用いても良い。このことは、本発明に係るその他の実施形態においても同様である。

【0076】

また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0077】

また、第１実施形態では、図１Ｃに示すように、露出した帯状Ｓｉ柱８側面と、Ｎ⁺層３ａ、５ａとＰ⁺層４ａの表層上に、直接ＳｉＧｅ層１０を形成したが、ＳｉＧｅ層１０形成の前に、帯状Ｓｉ柱８側面と、Ｎ⁺層３ａ、５ａとＰ⁺層４ａの表層に薄いＳｉＯ₂層を形成してもよい。ＳｉＧｅ層１０ａ、１０ｂ外周のＮ⁺層３ａ、５ａ上のＳｉＯ₂層はＳｉ層１５の形成前に、帯状Ｓｉ柱８側面のＳｉＯ₂層は、ゲート絶縁ＨｆＯ₂層１８形成前に除去すれば、よい。また、ＳｉＯ₂層以外の単層、または複数層よりなる材料層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0078】

また、第１実施形態では、図１Ｏ、図１Ｐに示したように、等方性の酸化を行い、Ｓｉ柱２２ａ〜２２ｆの側面にＳｉＯ₂層（図示せず）を形成し、そして、このＳｉＯ₂層を除去するにより、平面視において、Ｓｉ柱２２ａ〜２２ｆの断面を、円形状にした。この円形状にした理由は、Ｓｉ柱２２ａ〜２２ｆ断面内の電位分布を出来るだけ同心状にするためである。要求性能上、円形状にする必要がなければ、この等方性の酸化は必要ない。また、Ｓｉ柱２２ａ〜２２ｆの円形状断面は、円形状のマスク材料層１６ａａ、６ａａ、１６ｂａ、１６ａｂ、６ａｂ、１６ｂｂを形成して行っても良い。また、円形状の形状は楕円状であってもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0079】

第１実施形態では、ゲート絶縁層として、ＨｆＯ₂層３１、ゲート材料層としてＴｉＮ層３２を用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。同様にＷ層３４についても、単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0080】

また、第１実施形態では、図１Ｔに示した、Ｎ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆ、Ｐ⁺層４１ｂ、４１ｅの形成を選択エピタキシャル結晶成長法により行った。このＮ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆ、Ｐ⁺層４１ｂ４１ｅ形成は、ＣＶＤ法に限らず、例えば分子線堆積（Molecular beam deposition ）、ＡＬＤ法、液相エピタキシャル法など、選択エピタキシャル結晶成長できるほかの方法を用いても良い。このことは、本発明に係るその他の実施形態においても同様である。

【0081】

また、第１実施形態では、図１Ｔに示した、Ｎ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆ、Ｐ⁺層４１ｂ、４１ｅの形成を選択エピタキシャル結晶成長法により行った。これらＮ⁺層４１ａ、４１ｃ、４１ｄ、４１ｆ、Ｐ⁺層４１ｂ、４１ｅの形成を、通常のエピタキシャル結晶成長法を行い、その後にリソグラフィ法とエッチングにより形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0082】

また、第１実施形態における、図１Ｕに示すように、Ｎ⁺層４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ⁺層４０ｂ、４０ｅの下端の垂直方向における位置は、ゲート導体層であるＴｉＮ層３２Ａａ、３２Ａｂ、３２Ｂａ、３２Ｂｂの上端になるように形成した。Ｎ⁺層４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ⁺層４０ｂ、４０ｅの下端の底部の位置は、ゲートＴｉＮ層３２Ａａ、３２Ａｂ、３２Ｂａ、３２Ｂｂの上端位置にあるのが望ましいが、ＳＧＴの動作に不都合を生じさえなければ、ゲートＴｉＮ層３２Ａａ、３２Ａｂ、３２Ｂａ、３２Ｂｂの上端より少し上にあっても、少し下にあってもよい。Ｎ⁺層３ａａ、５ａａ、３ａｂ、５ａｂ、Ｐ⁺層４ａａ、４ａｂとゲートＴｉＮ層３２Ａａ、３２Ａｂ、３２Ｂａ、３２Ｂｂとの関係も同様である。このことは、本発明に係るその他の実施形態においても同様である。

【0083】

また、第１実施形態では、Ｓｉ柱２２ｂ、２２ｅの両側に、Ｓｉ柱２２ａ、２２ｄとＳｉ柱２２ｃ、２２ｆを形成する場合を例に説明した。これに対し、本実施形態の製造方法を用いて、Ｓｉ柱２２ａ、２２ｄとＳｉ柱２２ｃ、２２ｆの両方の外側に、新たなＳｉ柱を形成することが出来る。このことは、本発明に係るその他の実施形態においても同様である。

【0084】

また、第１実施形態では、Ｓｉ柱２２ｂ、２２ｅの両側に、Ｓｉ柱２２ａ、２２ｄとＳｉ柱２２ｃ、２２ｆを形成する場合を例に説明した。これに対し、回路設計に合わせて、形成したＳｉ柱２２ａ〜２２ｆのいずれかを、リソグラフィ法と、エッチングにより除去してもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0085】

また、第１実施形態では、Ｓｉ柱２２ａ〜２２ｆの上下に、同じ極性の導電性を有するＮ⁺層４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ⁺層４０ｂ、４０ｅとＮ⁺層３ａａ、５ａａ、３ａｂ、５ａｂ、Ｐ⁺層４ａａ、４ａｂを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。

【0086】

また、上記各実施形態では、半導体柱におけるチャネル、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、ＳＧＴを有する半導体装置にも適用可能である。

【0087】

また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路に対しても適用することができる。

【0088】

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。

【産業上の利用可能性】

【0089】

本発明に係る、柱状半導体装置の製造方法によれば、高密度の柱状半導体装置が得られる。

【符号の説明】

【0090】

１ Ｐ層基板
２、２ａ、２ｂ、２ｃ Ｎ層
３、３ａ、３ａａ、５、５ａ、５ａａ、４０ａ、４０ｃ、４０ｄ、４０ｆ、４１ａ、４１ｃ、４１ｄ、４１ｆ、５１ａ、５１ｂ Ｎ⁺層
４、４ａ、４ａａ、４ａｂ、４０ｂ、４０ｅ、４１ｂ、４１ｅ、５０ａ、５０ｂ、５５、５５ａ、５５ｂ、５５ａａ、７３ａ、７３ｂ、７３ｃ、７３ａａ、７３ｂａ、７３ｃａ、７４ａ、７４ｂ、７４ｃ、８０ Ｐ⁺層
６、６ａ、６ａａ、６ｂｂ、１６ａ、１６ｂ、１６ａａ、１６ｂａ、１６ａｂ、１６ｂｂ、２０ａ、２０ｂ、２６ａ、２６ｂ、２６ｃ、２６ｄ、３５ａ、３５ｂ、３５ｃ、３５ｄ、３６ａ、３６ｂ、３６ｃ、３６ｄ、５６、５７ａ、５７ｂ、５７ｃ、６３、７０、７０ａａ、７０ｂａ、７０ｃａ、８５、８７ａ、８７ｂ、８７ｂ マスク材料層
７ ｉ層
８、１５ａａ、１５ｂｂ、７１、７１ａａ、７１ｂａ、７１ｃａ 帯状Ｓｉ柱
１０、１０ａ、１０Ａ，１０ｂ、１０ａａ、１０ｂｂ、８６ ＳｉＧｅ層
１１、１６ａ、１６ｂ、１９、２８、２８ａ、２８ｂ、２８ｃ、２８ｅ、２８ｆ、３０、３０ａ、３３、３８、４３、４７、４８、６３、６３ａ、６３ｂ、６７、６７ａ、６７ｂ、 ＳｉＯ₂層
１２ａ、１２ｂ 凹部
１３ａ、１３ｂ、２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ、２５ｆ、３９、３４ａａ、３４ｂｂ、３４ｃｃ、６４、６４ｂ、８８ａ、８８ｂ ＳｉＮ層
１５、１５ａ、１５ｂ Ｓｉ層
１８、１８ａ、１８ｂ、７２ａ 保護材料層
２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆ、５８ａ、５８ｂ、５８ｃ Ｓｉ柱
２７ａ、２７ｂ、３４、６２ Ｗ層
３１、３１ａ、６０、６０ｂ ＨｆＯ₂層
３２、３２ａ、３２ＡＡ，３２ＡＢ，３２ＢＡ，３２ＢＢ，６１、６１ｂ ＴｉＮ
４４ａ、４４ｂ、４４ｃ、４４ｄ、４６ａ、４６ｂ、４９ａ、４９ｂ、６８ａ、６８ｂ、６８ｃ、６８ｄ、６８ｅ、８１ａ、８１ｂ、８１ｃ コンタクトホール
ＷＬ ワード配線層
ＢＬ ビット配線層
ＲＢＬ 反転ビット配線層
ＶＳＳ１，ＶＳＳ２、Ｖｓｓ グランド配線層
ＶＤ、Ｖｄｄ１，Ｖｄｄ２ 電源配線層
Ｖｄ、ＶＤＤ ドレイン配線層
Ｖｓ、ＶＳＳ ソース配線層
Ｖｇ、ＶＧＧ ゲート配線層

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図1K】

【図1L】

【図1M】

【図1N】

【図1O】

【図1P】

【図1Q】

【図1R】

【図1S】

【図1T】

【図1U】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図3D】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図7】