特許 6837894 降圧回路及び半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6837894

(24)【登録日】2021年2月15日

(45)【発行日】2021年3月3日

(54)【発明の名称】降圧回路及び半導体集積回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20210222BHJP

   H01L 21/822 20060101ALI20210222BHJP

   H01L 27/04 20060101ALI20210222BHJP

【ＦＩ】

   G05F1/56 310X

   H01L27/04 B

【請求項の数】8

【全頁数】12

(21)【出願番号】特願2017-73519(P2017-73519)

(22)【出願日】2017年4月3日

(65)【公開番号】特開2018-180576(P2018-180576A)

(43)【公開日】2018年11月15日

【審査請求日】2019年12月27日

(73)【特許権者】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】特許業務法人扶桑国際特許事務所

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(72)【発明者】

【氏名】中久保 敦

【審査官】 白井 孝治

(56)【参考文献】

【文献】 特開平１１−０２４７６６（ＪＰ，Ａ）

【文献】 特開２００１−２１６０３４（ＪＰ，Ａ）

【文献】 特開２００９−２５８７８７（ＪＰ，Ａ）

【文献】 特開２００８−１７１１８５（ＪＰ，Ａ）

【文献】 特開平０５−２８９７６０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１４／０２６６１０５（ＵＳ，Ａ１）

【文献】 中国特許出願公開第１０１３２９５８６（ＣＮ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

Ｈ０１Ｆ２７／０４

(57)【特許請求の範囲】

【請求項1】

ダイオード接続された第１のｎチャネル型ＭＯＳＦＥＴを含み、入力電位と参照電位とを受け、前記参照電位に基づいて第１の電位を生成し、前記第１のｎチャネル型ＭＯＳＦＥＴの第１のドレイン端子から、前記第１の電位に前記第１のｎチャネル型ＭＯＳＦＥＴの閾値電圧を加えた第１のゲート電位を出力する第１のゲート電位生成回路と、
第２のドレイン端子が直列に接続された複数の抵抗素子を介して前記第１のドレイン端子に接続されるとともにダイオード接続され第２のソース端子が基準電位に接続された第２のｎチャネル型ＭＯＳＦＥＴを有し、前記複数の抵抗素子に含まれる第１の抵抗素子と第２の抵抗素子の間の第１のノードから、前記第１のゲート電位と前記基準電位に前記第２のｎチャネル型ＭＯＳＦＥＴの閾値電圧を加えた電位との電位差を前記第１の抵抗素子と前記第１の抵抗素子を除いた前記複数の抵抗素子とで抵抗分圧した第２のゲート電位を出力する、第２のゲート電位生成回路と、
それぞれが、前記第１のゲート電位または前記第２のゲート電位に基づいて、前記入力電位より低い出力電位を出力する複数の第３のｎチャネル型ＭＯＳＦＥＴと、
を有する降圧回路。

【請求項2】

前記第１のｎチャネル型ＭＯＳＦＥＴは、前記第１のドレイン端子に接続された第１のゲート端子と、直列に接続された第３の抵抗素子と第４の抵抗素子を介して基準電位が供給される第１のソース端子と、前記第１のソース端子に接続された第１の基板端子を有し、
前記第１のゲート電位生成回路は、さらに、
第３のゲート端子と、前記第１のドレイン端子に接続された第３のドレイン端子と、前記入力電位が供給される第３のソース端子及び第３の基板端子と、を有する第１のｐチャネル型ＭＯＳＦＥＴと、
前記第３の抵抗素子と前記第４の抵抗素子との間の第２のノードに接続された第１の入力端子と、前記参照電位が供給される第２の入力端子と、前記第３のゲート端子に接続された出力端子を有し、前記第２のノードの電位が、前記参照電位に等しくなるように前記第１のｐチャネル型ＭＯＳＦＥＴのドレイン電流を制御する比較回路と、を有し、
前記第２のｎチャネル型ＭＯＳＦＥＴは、前記第２のドレイン端子に接続された第２のゲート端子と、前記第２のソース端子に接続された第２の基板端子と、を有する、
請求項１に記載の降圧回路。

【請求項3】

前記第１のｎチャネル型ＭＯＳＦＥＴと、前記第２のｎチャネル型ＭＯＳＦＥＴと、前記複数の第３のｎチャネル型ＭＯＳＦＥＴは、それぞれ同じ前記閾値電圧を有する、請求項１または２に記載の降圧回路。

【請求項4】

前記第１のｎチャネル型ＭＯＳＦＥＴと、前記第２のｎチャネル型ＭＯＳＦＥＴと、前記複数の第３のｎチャネル型ＭＯＳＦＥＴは、それぞれ同じ特性をもつ、請求項１乃至３の何れか一項に記載の降圧回路。

【請求項5】

前記第３の抵抗素子と前記第４の抵抗素子の第１の合成抵抗値は、前記複数の抵抗素子の第２の合成抵抗値と等しい、請求項２に記載の降圧回路。

【請求項6】

前記複数の第３のｎチャネル型ＭＯＳＦＥＴの１つであり、前記入力電位が供給される第４のドレイン端子を有する第４のｎチャネル型ＭＯＳＦＥＴと、
前記複数の第３のｎチャネル型ＭＯＳＦＥＴの１つであり、前記第４のｎチャネル型ＭＯＳＦＥＴの前記出力電位が供給される第５のドレイン端子を有する第５のｎチャネル型ＭＯＳＦＥＴと、
を有する請求項１乃至５の何れか一項に記載の降圧回路。

【請求項7】

前記複数の第３のｎチャネル型ＭＯＳＦＥＴのうち、それぞれに対して並列に接続され、前記第１のゲート電位または前記第２のゲート電位に基づいて前記出力電位を出力する１または複数の第６のｎチャネル型ＭＯＳＦＥＴを有する請求項１乃至６の何れか一項に記載の降圧回路。

【請求項8】

ダイオード接続された第１のｎチャネル型ＭＯＳＦＥＴを含み、入力電位と参照電位とを受け、前記参照電位に基づいて第１の電位を生成し、前記第１のｎチャネル型ＭＯＳＦＥＴの第１のドレイン端子から、前記第１の電位に前記第１のｎチャネル型ＭＯＳＦＥＴの閾値電圧を加えた第１のゲート電位を出力する第１のゲート電位生成回路と、
第２のドレイン端子が直列に接続された複数の抵抗素子を介して前記第１のドレイン端子に接続されるとともにダイオード接続され第２のソース端子が基準電位に接続された第２のｎチャネル型ＭＯＳＦＥＴを有し、前記複数の抵抗素子に含まれる第１の抵抗素子と第２の抵抗素子の間の第１のノードから、前記第１のゲート電位と前記基準電位に前記第２のｎチャネル型ＭＯＳＦＥＴの閾値電圧を加えた電位との電位差を前記第１の抵抗素子と前記第１の抵抗素子を除いた前記複数の抵抗素子とで抵抗分圧した第２のゲート電位を出力する、第２のゲート電位生成回路と、
それぞれが、前記第１のゲート電位または前記第２のゲート電位に基づいて、前記入力電位より低い出力電位を出力する複数の第３のｎチャネル型ＭＯＳＦＥＴと、
を備えた降圧回路と、
前記出力電位を用いて動作する内部回路と、
を有する半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、降圧回路及び半導体集積回路に関する。

【背景技術】

【0002】

半導体集積回路の外部から供給される入力電位を、内部回路で電源電圧として使用される内部電位に降圧する回路として、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）を用いた降圧回路がある。なお、この降圧回路は、ｎＭＯＳレギュレータとも呼ばれる。

【0003】

従来のｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）を用いた降圧回路は、内部電位を出力する出力トランジスタであるｎＭＯＳと、ｎＭＯＳにゲート電位を供給するゲート電位生成回路を含む。出力トランジスタは、ゲート電位に基づいた内部電位を出力する。

【0004】

ゲート電位生成回路には、参照電位に基づいてゲート電位を制御する比較回路（たとえば、オペアンプを用いて実現される）が含まれる。また、ゲート電位生成回路は、出力トランジスタと同じ閾値電圧をもつＭＯＳダイオードを含み、比較回路で制御された電位にその閾値電圧を加えたゲート電位を出力する。このようなゲート電位生成回路を含む降圧回路では、ＭＯＳダイオードの閾値電圧と、出力トランジスタの閾値電圧とが相殺される。そのため、出力トランジスタの閾値電圧が、製造プロセスまたは温度などの条件により変動し出力電位に影響を与えることが抑制される。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平１１−２４７６６号公報

【特許文献2】特開２０１１−２３８１０３号公報

【特許文献3】特開２００７−１４１７６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、近年、半導体集積回路が多電源化しており、半導体集積回路において複数の異なる電源電圧が用いられる場合がある。ある入力電位から複数の異なる内部電位を電源電圧として同時に生成するためには、上記のような比較回路などを含む降圧回路を複数設ければよい。しかしその場合、回路面積が増大してしまうという問題がある。

【0007】

１つの側面では、本発明は、降圧回路の回路面積の増大を抑えることを目的とする。

【課題を解決するための手段】

【0008】

１つの実施態様では、ダイオード接続された第１のｎチャネル型ＭＯＳＦＥＴを含み、入力電位と参照電位とを受け、前記参照電位に基づいて第１の電位を生成し、前記第１のｎチャネル型ＭＯＳＦＥＴの第１のドレイン端子から、前記第１の電位に前記第１のｎチャネル型ＭＯＳＦＥＴの閾値電圧を加えた第１のゲート電位を出力する第１のゲート電位生成回路と、直列に接続された複数の抵抗素子を介して前記第１のドレイン端子に接続されるとともにダイオード接続された第２のｎチャネル型ＭＯＳＦＥＴを有し、前記複数の抵抗素子に含まれる第１の抵抗素子と第２の抵抗素子の間の第１のノードから前記第１のゲート電位を抵抗分圧した第２のゲート電位を出力する、第２のゲート電位生成回路と、それぞれが、前記第１のゲート電位または前記第２のゲート電位に基づいて、前記入力電位より低い出力電位を出力する複数の第３のｎチャネル型ＭＯＳＦＥＴと、を有する降圧回路が提供される。

【0009】

また、１つの実施態様では、半導体集積回路が提供される。

【発明の効果】

【0010】

１つの側面では、本発明は、降圧回路の回路面積の増大を抑えることができる。

【図面の簡単な説明】

【0011】

【図1】第１の実施の形態の降圧回路の一例を示す図である。

【図2】比較例の降圧回路を示す図である。

【図3】複数のｎＭＯＳを用いて各出力電位を出力する降圧回路の一例を示す図である。

【図4】第２の実施の形態の降圧回路の一例を示す図である。

【図5】降圧回路を備えた半導体集積回路の一例を示す図である。

【発明を実施するための形態】

【0012】

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の降圧回路の一例を示す図である。

【0013】

降圧回路１０は、ゲート電位生成回路１１，１２、ｎＭＯＳ１３ａ，１３ｂ，１３ｃを有する。
ゲート電位生成回路１１は、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）１１ａ、ｎＭＯＳ１１ｂ、比較回路１１ｃ、抵抗素子１１ｄ，１１ｅを有する。

【0014】

ｐＭＯＳ１１ａのゲート端子には、比較回路１１ｃの出力端子が接続され、ｐＭＯＳ１１ａのソース端子及び基板端子には、入力電位ＶＣＣが供給される。ｐＭＯＳ１１ａのドレイン端子は、ｎＭＯＳ１１ｂのドレイン端子及びゲート端子に接続されている。

【0015】

ｎＭＯＳ１１ｂは、ダイオード接続されている。すなわち、ゲート端子とドレイン端子とが接続されている。このため、ｎＭＯＳ１１ｂは、ＭＯＳダイオードとして機能する。なお、ｎＭＯＳ１１ｂの基板端子とソース端子には、抵抗素子１１ｄ，１１ｅを介して基準電位ＶＳＳが供給される。基準電位ＶＳＳは、たとえば、０Ｖ（接地電位）である。なお、抵抗素子１１ｄの抵抗値はＲ１であり、抵抗素子１１ｅの抵抗値はＲ２である。

【0016】

比較回路１１ｃは、たとえば、オペアンプ（差動増幅回路）で実現され、入力電位ＶＣＣと基準電位ＶＳＳに基づいて動作する。比較回路１１ｃの反転入力端子（図１では“−”と表記されている）には、参照電位Ｖｒｅｆが供給される。比較回路１１ｃの非反転入力端子（図１では“＋”と表記されている）は、直列に接続されている抵抗素子１１ｄと抵抗素子１１ｅの間のノード１１ｆに接続されている。また、比較回路１１ｃの出力端子は、ｐＭＯＳ１１ａのゲート端子に接続されている。これにより、比較回路１１ｃは、ノード１１ｆの電位Ｖｍｏｎｉが、参照電位Ｖｒｅｆに等しくなるように、ｐＭＯＳ１１ａのドレイン電流Ｉ１を制御する。

【0017】

なお、参照電位Ｖｒｅｆは、降圧回路１０の外部から供給される。
詳細は後述するが、ゲート電位生成回路１１は、参照電位Ｖｒｅｆに基づいてｎＭＯＳ１１ｂのソース端子及び基板端子の電位Ｖａ１を生成する。そして、ゲート電位生成回路１１は、ｎＭＯＳ１１ｂのドレイン端子から、電位Ｖａ１にｎＭＯＳ１１ｂの閾値電圧Ｖｔｈｎを加えたゲート電位Ｖｇ１を出力する。

【0018】

ゲート電位生成回路１２は、ｎＭＯＳ１２ａ、抵抗素子１２ｂ，１２ｃ，１２ｄを有する。
ｎＭＯＳ１２ａは、ダイオード接続されている。すなわち、ゲート端子とドレイン端子とが接続されている。このため、ｎＭＯＳ１２ａは、ＭＯＳダイオードとして機能する。ｎＭＯＳ１２ａのドレイン端子及びゲート端子は、抵抗素子１２ｂ，１２ｃ，１２ｄを介して、ｎＭＯＳ１１ｂのドレイン端子（及びｐＭＯＳ１１ａのドレイン端子）に接続されている。ｎＭＯＳ１２ａのソース端子には、基準電位ＶＳＳが供給され、ｎＭＯＳ１２ａの基板端子はソース端子に接続されている。なお、抵抗素子１２ｂの抵抗値はＲ３であり、抵抗素子１２ｃの抵抗値はＲ４であり、抵抗素子１２ｄの抵抗値はＲ５である。

【0019】

ゲート電位生成回路１２は、抵抗素子１２ｃ，１２ｄの間のノード１２ｅからゲート電位Ｖｇ１を抵抗分圧したゲート電位Ｖｇ２を出力し、抵抗素子１２ｂ，１２ｃの間のノード１２ｆからゲート電位Ｖｇ１を抵抗分圧したゲート電位Ｖｇ３を出力する。

【0020】

ｎＭＯＳ１３ａ〜１３ｃは、ゲート電位Ｖｇ１〜Ｖｇ３に基づいて、入力電位ＶＣＣよりも低い出力電位Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３を出力する。
ｎＭＯＳ１３ａのゲート端子は、ｐＭＯＳ１１ａのドレイン端子（及びｎＭＯＳ１１ｂのゲート端子及びドレイン端子）に接続されており、ｎＭＯＳ１３ａのドレイン端子には入力電位ＶＣＣが供給される。ｎＭＯＳ１３ａのソース端子及び基板端子は、入力電位ＶＣＣより低い出力電位Ｖｏｕｔ１となる。

【0021】

ｎＭＯＳ１３ｂのゲート端子は、抵抗素子１２ｃと抵抗素子１２ｄの間のノード１２ｅに接続されており、ｎＭＯＳ１３ｂのドレイン端子には入力電位ＶＣＣが供給される。ｎＭＯＳ１３ｂのソース端子及び基板端子は、入力電位ＶＣＣより低い出力電位Ｖｏｕｔ２となる。

【0022】

ｎＭＯＳ１３ｃのゲート端子は、抵抗素子１２ｂと抵抗素子１２ｃの間のノード１２ｆに接続されており、ｎＭＯＳ１３ｃのドレイン端子には入力電位ＶＣＣが供給される。ｎＭＯＳ１３ｃのソース端子及び基板端子は、入力電位ＶＣＣより低い出力電位Ｖｏｕｔ３となる。

【0023】

なお、ｎＭＯＳ１１ｂ，１２ａ，１３ａ〜１３ｃは同じ閾値電圧Ｖｔｈｎをもつようにすることが望ましい。後述するように、互いの閾値電圧Ｖｔｈｎを相殺できるようにし、製造プロセスまたは温度などの条件による閾値電圧Ｖｔｈｎの変動が出力電位Ｖｏｕｔ１〜Ｖｏｕｔ３に影響を与えることを抑制するためである。同じ閾値電圧Ｖｔｈｎをもつようにするために、ｎＭＯＳ１１ｂ，１２ａ，１３ａ〜１３ｃは、特性が同一になるように設計される。すなわち、ｎＭＯＳ１１ｂ，１２ａ，１３ａ〜１３ｃは、形状、サイズなどが同じである。

【0024】

以下、降圧回路１０の動作を説明する。
なお、以下では、ｎＭＯＳ１１ｂ，１２ａ，１３ａ〜１３ｃは同じ閾値電圧Ｖｔｈｎをもち、Ｒ１＋Ｒ２＝Ｒ３＋Ｒ４＋Ｒ５であるものとして説明する。Ｒ１＋Ｒ２＝Ｒ３＋Ｒ４＋Ｒ５とする理由については後述する。

【0025】

ゲート電位生成回路１１において、比較回路１１ｃによって参照電位Ｖｒｅｆがノード１１ｆの電位Ｖｍｏｎｉと等しくなるように、ｐＭＯＳ１１ａのドレイン電流Ｉ１が制御されるとき、Ｖｒｅｆ≒Ｖｍｏｎｉ＝Ｉ１×Ｒ１となる。

【0026】

このとき、ｎＭＯＳ１１ｂのソース端子及び基板端子の電位Ｖａ１は、Ｖａ１＝Ｉ１×（Ｒ１＋Ｒ２）となる。また、ｎＭＯＳ１１ｂを通電するための電圧が閾値電圧Ｖｔｈｎであるため、ゲート電位生成回路１１が出力するゲート電位Ｖｇ１（ｐＭＯＳ１１ａのドレイン電位）は、Ｖｇ１＝Ｖａ１＋Ｖｔｈｎとなる。

【0027】

ゲート電位Ｖｇ１を受けるｎＭＯＳ１３ａは、ゲートソース間電圧Ｖｇｓが、Ｖｇｓ＝Ｖｇ１−Ｖｏｕｔ１≧Ｖｔｈｎとなると通電される。ｎＭＯＳ１３ａのゲート端子は、ｎＭＯＳ１１ｂのゲート端子に接続されているため、ゲート電位生成回路１１にドレイン電流Ｉ１が流れるとき、ｎＭＯＳ１３ａのドレイン端子とソース端子間にも同じ電流が流れる。このとき、Ｖｇ１−Ｖｏｕｔ１＝Ｖｔｈｎとなる。上記のようにＶｇ１＝Ｖａ１＋Ｖｔｈｎであるため、出力電位Ｖｏｕｔ１は、Ｖｏｕｔ１＝Ｖａ１となる。

【0028】

電位Ｖａ１は、上記のように参照電位Ｖｒｅｆに基づいて制御されるドレイン電流Ｉ１と抵抗値Ｒ１，Ｒ２によって決まるため、これらの値を調整することで、所望の出力電位Ｖｏｕｔ１を得ることができる。

【0029】

一方、ゲート電位生成回路１２において、抵抗素子１２ｃ，１２ｄ間のノード１２ｅの電位であるゲート電位Ｖｇ２は、Ｖｇ２＝Ｖｇ１−Ｉ２×Ｒ５である。また、抵抗素子１２ｂ，１２ｃ間のノード１２ｆの電位であるゲート電位Ｖｇ３は、Ｖｇ３＝Ｖｇ１−Ｉ２×（Ｒ４＋Ｒ５）である。電流Ｉ２は、ｎＭＯＳ１２ａと、抵抗素子１２ｂ，１２ｃ，１２ｄによる直列回路に流れる電流である。

【0030】

ｎＭＯＳ１２ａを通電するための電圧は、閾値電圧Ｖｔｈｎであり、さらに、Ｒ１＋Ｒ２＝Ｒ３＋Ｒ４＋Ｒ５であるため、Ｉ２＝Ｉ１となる。したがって、ゲート電位Ｖｇ２，Ｖｇ３は、Ｖｇ２＝Ｖｇ１−Ｉ１×Ｒ５、Ｖｇ３＝Ｖｇ１−Ｉ１×（Ｒ４＋Ｒ５）となる。さらに、Ｖｇ１＝Ｖｏｕｔ１＋Ｖｔｈｎであるから、ゲート電位Ｖｇ２，Ｖｇ３は、Ｖｇ２＝Ｖｏｕｔ１＋Ｖｔｈｎ−Ｉ１×Ｒ５、Ｖｇ３＝Ｖｏｕｔ１＋Ｖｔｈｎ−Ｉ１×（Ｒ４＋Ｒ５）と表せる。

【0031】

したがって、出力電位Ｖｏｕｔ２は、Ｖｏｕｔ２＝Ｖｇ２−Ｖｔｈｎ＝Ｖｏｕｔ１＋Ｖｔｈｎ−Ｉ１×Ｒ５−Ｖｔｈｎ＝Ｖｏｕｔ１−Ｉ１×Ｒ５となる。また、出力電位Ｖｏｕｔ３は、Ｖｏｕｔ３＝Ｖｇ３−Ｖｔｈｎ＝Ｖｏｕｔ１＋Ｖｔｈｎ−Ｉ１×（Ｒ４＋Ｒ５）−Ｖｔｈｎ＝Ｖｏｕｔ１−Ｉ１×（Ｒ４＋Ｒ５）となる。

【0032】

このように、降圧回路１０によれば、簡素な回路で、複数の降圧電位を同時に出力でき、たとえば、以下に示すような比較例の降圧回路に比べて、回路面積の増大を抑えられる。

【0033】

（比較例）
図２は、比較例の降圧回路を示す図である。図２において、図１と同じ要素については同一符号が付されている。

【0034】

比較例の降圧回路１０ａは、ゲート電位生成回路１１とｎＭＯＳ１３ａを有する降圧部１０ａ１と、ゲート電位生成回路１４とｎＭＯＳ１３ｂを有する降圧部１０ａ２を有する。降圧部１０ａ１は、出力電位Ｖｏｕｔ１を出力し、降圧部１０ａ２は、出力電位Ｖｏｕｔ２を出力する。

【0035】

ゲート電位生成回路１４は、ｎＭＯＳ１３ｂのゲート端子のゲート電位Ｖｇ２を生成する。ゲート電位生成回路１４は、ｐＭＯＳ１４ａ、ｎＭＯＳ１４ｂ、比較回路１４ｃ、抵抗素子１４ｄ，１４ｅを有し、ゲート電位生成回路１１と同じ回路構成となっている。

【0036】

このような降圧回路１０ａにおいて、出力電位Ｖｏｕｔ１は、図１に示した降圧回路１０と同様に、Ｖｏｕｔ１＝Ｖａ１となる。
一方、出力電位Ｖｏｕｔ２は、以下のように生成される。

【0037】

ゲート電位生成回路１４において、比較回路１４ｃによって参照電位Ｖｒｅｆがノード１４ｆの電位Ｖｍｏｎｉａと等しくなるように、ｐＭＯＳ１４ａのドレイン電流Ｉ１ａが制御されるとき、Ｖｒｅｆ≒Ｖｍｏｎｉａ＝Ｉ１ａ×Ｒ１ａとなる。なお、Ｒ１ａは抵抗素子１４ｄの抵抗値である。

【0038】

このとき、ｎＭＯＳ１４ｂのソース端子及び基板端子の電位Ｖａ２は、Ｖａ２＝Ｉ１ａ×（Ｒ１ａ＋Ｒ２ａ）となる。なお、Ｒ２ａは抵抗素子１４ｅの抵抗値である。また、ｎＭＯＳ１４ｂの閾値電圧をＶｔｈｎとすると、ゲート電位生成回路１４が出力するゲート電位Ｖｇ２（ｐＭＯＳ１４ａのドレイン電位）は、Ｖｇ２＝Ｖａ２＋Ｖｔｈｎとなる。

【0039】

ゲート電位Ｖｇ２を受けるｎＭＯＳ１３ｂは、ゲートソース間電圧Ｖｇｓが、Ｖｇｓ＝Ｖｇ２−Ｖｏｕｔ２≧Ｖｔｈｎとなると通電される。ｎＭＯＳ１３ｂのゲート端子は、ｎＭＯＳ１４ｂのゲート端子に接続されているため、ゲート電位生成回路１４にドレイン電流Ｉ１ａが流れるとき、ｎＭＯＳ１３ｂのドレイン端子とソース端子間にも同じ電流が流れる。このとき、Ｖｇ２−Ｖｏｕｔ２＝Ｖｔｈｎとなる。上記のようにＶｇ２＝Ｖａ２＋Ｖｔｈｎであるため、出力電位Ｖｏｕｔ２は、Ｖｏｕｔ２＝Ｖａ２となる。

【0040】

このような、降圧回路１０ａでも図１に示した降圧回路１０と同様に、閾値電圧Ｖｔｈｎの変動に影響されない複数の出力電位Ｖｏｕｔ１，Ｖｏｕｔ２を同時に出力できる。しかし、それぞれ比較回路を含む複数のゲート電位生成回路１１，１４が用いられるため回路規模が大きくなり、消費電力も増大する。図２の例では、２つの出力電位Ｖｏｕｔ１，Ｖｏｕｔ２を出力する降圧回路１０ａを示したが、同時に出力する出力電位の数が増えるほど、回路面積はより増大していく。

【0041】

これに対して、図１に示した降圧回路１０によれば、ゲート電位Ｖｇ１を、ｎＭＯＳ１２ａと抵抗素子１２ｂ〜１２ｄを含む直列回路で抵抗分圧したゲート電位Ｖｇ２，Ｖｇ３に基づいて、出力電位（降圧電位）Ｖｏｕｔ２，Ｖｏｕｔ３が得られる。これにより、簡素な回路で、複数の降圧電位を同時に出力する降圧回路１０が実現でき、上記の比較例の降圧回路１０ａに比べて、回路面積の増大を抑えられる。また、回路面積増大に伴う消費電流の増大を抑えられる。

【0042】

また、降圧回路１０は、ｎＭＯＳ１１ｂ，１２ａを有することで、ｎＭＯＳ１３ａ〜１３ｃの閾値電圧Ｖｔｈｎの変動が出力電位Ｖｏｕｔ１〜Ｖｏｕｔ３に影響を与えることを抑制できる。この効果は、上記のようにｎＭＯＳ１１ｂ，１２ａ，１３ａ〜１３ｃが同じ閾値電圧Ｖｔｈｎをもつようにすることで、出力電位Ｖｏｕｔ１〜Ｖｏｕｔ３の式から閾値電圧Ｖｔｈｎの項を消すことができるため、より顕著となる。ただし、ｎＭＯＳ１１ｂ，１２ａ，１３ａ〜１３ｃの閾値電圧が一致していなくても、その差分だけ出力電位Ｖｏｕｔ１〜Ｖｏｕｔ３の値に影響を与えるものの、閾値電圧の変動の影響は小さい。

【0043】

また、ｎＭＯＳ１１ｂ，１２ａ，１３ａ〜１３ｃが同じ閾値電圧Ｖｔｈｎをもつようにした上で、Ｒ１＋Ｒ２＝Ｒ３＋Ｒ４＋Ｒ５とすることで、Ｉ２＝Ｉ１とすることができる。このため、上記のように出力電位Ｖｏｕｔ２，Ｖｏｕｔ３を、ドレイン電流Ｉ１を用いた式で表すことができる。ドレイン電流Ｉ１は、Ｖｒｅｆ≒Ｖｍｏｎｉ＝Ｉ１×Ｒ１の関係から得られるため、所望の出力電位Ｖｏｕｔ２，Ｖｏｕｔ３を得るための抵抗値Ｒ３〜Ｒ５の決定が容易になる。

【0044】

なお、図１では、３つの出力電位Ｖｏｕｔ１〜Ｖｏｕｔ３を出力する降圧回路１０を示したが、これに限定されない。ｎＭＯＳ１３ａを設けずに（出力電位Ｖｏｕｔ１を出力せずに）、２つの出力電位Ｖｏｕｔ２，Ｖｏｕｔ３が出力されるようにしてもよい。また、ゲート電位生成回路１２に含まれる抵抗素子の数を増やし、抵抗分割により３つ以上のゲート電位が生成されるようにし、各ゲート電位が供給されるｎＭＯＳを設けることで、４つ以上の出力電位を出力する降圧回路を、少ない回路素子の追加で実現できる。

【0045】

また、ゲート電位生成回路１２に含まれる抵抗素子の数を２つとし、抵抗分割により１つのゲート電位Ｖｇ２が生成されるようにし、ゲート電位Ｖｇ１とゲート電位Ｖｇ２とに基づいて、２つ出力電位が出力されるようにしてもよい。

【0046】

ところで、図１の例では、ｎＭＯＳ１３ａ〜１３ｃは、それぞれ１つであるものとしたが、より大きい電流負荷に対応できるようにするために、ｎＭＯＳ１３ａ〜１３ｃのそれぞれに対して、並列に１または複数のｎＭＯＳを接続してもよい。

【0047】

図３は、複数のｎＭＯＳを用いて各出力電位を出力する降圧回路の一例を示す図である。図３において、図１と同じ要素については同一符号が付されている。
図３に示されている降圧回路２０は、並列にｎ１個接続されたｎＭＯＳ１３ａ１〜１３ａｎ１を有する。たとえば、ｎＭＯＳ１３ａ１が、図１に示した降圧回路１０のｎＭＯＳ１３ａに相当する。また、降圧回路２０は、並列にｎ２個接続されたｎＭＯＳ１３ｂ１〜１３ｂｎ２を有する。たとえば、ｎＭＯＳ１３ｂ１が、図１に示した降圧回路１０のｎＭＯＳ１３ｂに相当する。さらに、降圧回路２０は、並列にｎ３個接続されたｎＭＯＳ１３ｃ１〜１３ｃｎ３を有する。たとえば、ｎＭＯＳ１３ｃ１が、図１に示した降圧回路１０のｎＭＯＳ１３ｃに相当する。

【0048】

ｎＭＯＳ１３ａ１〜１３ａｎ１のゲート端子にはゲート電位Ｖｇ１が供給され、ｎＭＯＳ１３ａ１〜１３ａｎ１のドレイン端子には入力電位ＶＣＣが供給される。ｎＭＯＳ１３ａ１〜１３ａｎ１のソース端子及び基板端子は、入力電位ＶＣＣより低い出力電位Ｖｏｕｔ１となる。

【0049】

ｎＭＯＳ１３ｂ１〜１３ｂｎ２のゲート端子にはゲート電位Ｖｇ２が供給され、ｎＭＯＳ１３ｂ１〜１３ｂｎ２のドレイン端子には入力電位ＶＣＣが供給される。ｎＭＯＳ１３ｂ１〜１３ｂｎ２のソース端子及び基板端子は、入力電位ＶＣＣより低い出力電位Ｖｏｕｔ２となる。

【0050】

ｎＭＯＳ１３ｃ１〜１３ｃｎ３のゲート端子にはゲート電位Ｖｇ３が供給され、ｎＭＯＳ１３ｃ１〜１３ｃｎ３のドレイン端子には入力電位ＶＣＣが供給される。ｎＭＯＳ１３ｃ１〜１３ｃｎ３のソース端子及び基板端子は、入力電位ＶＣＣより低い出力電位Ｖｏｕｔ３となる。

【0051】

１つのｎＭＯＳのゲート幅を拡大した場合でもより大きな電流負荷への対応が可能となるが、特性が変わってしまう。降圧回路２０では、それぞれがｎＭＯＳ１１ｂ，１２ａと同じ特性のｎＭＯＳ１３ａ１〜１３ｃｎ３を用いる。これにより、閾値電圧Ｖｔｈｎの変動が出力電位Ｖｏｕｔ１〜Ｖｏｕｔ３に影響を与えることを抑制できるという効果を維持したまま、より大きい電流負荷への対応が可能になる。図３の降圧回路２０の例では、ｎＭＯＳ１３ａ１〜１３ａｎ１による並列回路は、ｎ１×Ｉ１の電流負荷に対応可能な電流供給能力を備え、ｎＭＯＳ１３ｂ１〜１３ｂｎ２による並列回路は、ｎ２×Ｉ１の電流負荷に対応可能な電流供給能力を備える。また、ｎＭＯＳ１３ｃ１〜１３ｃｎ３による並列回路は、ｎ３×Ｉ１の電流負荷に対応可能な電流供給能力を備える。

【0052】

（第２の実施の形態）
図４は、第２の実施の形態の降圧回路の一例を示す図である。図４において、図１と同じ要素については同一符号が付されている。

【0053】

第２の実施の形態の降圧回路３０において、ｎＭＯＳ１３ｂ，１３ｃのドレイン端子には、入力電位ＶＣＣが供給される代わりに、出力電位Ｖｏｕｔ１が供給される。
半導体集積回路に使用される素子は微細化が進んでおり、ｎＭＯＳ１３ａ〜１３ｃのゲート長が短くなると短チャネル効果が生じる可能性がある。短チャネル効果は、ドレイン電流−ドレイン電圧特性の飽和領域において、ドレイン電圧の上昇に対してドレイン電流が増加する現象である。

【0054】

図１に示した降圧回路１０において、ｎＭＯＳ１３ａ〜１３ｃのドレイン電圧である入力電位ＶＣＣが変化する場合、短チャネル効果によりドレイン電流が変化する可能性がある。このとき、出力電位Ｖｏｕｔ１〜Ｖｏｕｔ３も、（入力電位ＶＣＣの変化の数％程度に低減されるものの）変化する。

【0055】

これに対して、第２の実施の形態の降圧回路３０では、ｎＭＯＳ１３ｂ，１３ｃのドレイン電圧として、出力電位Ｖｏｕｔ１が用いられているため、入力電位ＶＣＣの変化による出力電位Ｖｏｕｔ２，Ｖｏｕｔ３の変化を低減することができる。

【0056】

なお、第２の実施の形態の降圧回路３０では、ｎＭＯＳ１３ａのソース端子に対して、ｎＭＯＳ１３ｂ，１３ｃのドレイン端子が接続されている。そのため、図３に示したようにｎＭＯＳ１３ｂ１〜ｎＭＯＳ１３ｂｎ２を用いた場合、同じ電流負荷に対応できるように、ｎＭＯＳ１３ａの代わりに並列に接続されたｎ２個のｎＭＯＳが用いられることになる。同様に、図３に示したようにｎＭＯＳ１３ｃ１〜ｎＭＯＳ１３ｃｎ３を用いた場合、同じ電流負荷に対応できるように、ｎＭＯＳ１３ａの代わりに並列に接続されたｎ３個のｎＭＯＳが用いられることになる。

【0057】

また、上記の降圧回路３０の例では、ｎＭＯＳ１３ｂ，１３ｃのドレイン電圧として、出力電位Ｖｏｕｔ１が用いられているが、これに限定されず、たとえば、ｎＭＯＳ１３ｃのドレイン電圧として、出力電位Ｖｏｕｔ２が用いられていてもよい。

【0058】

（半導体集積回路の一例）
図５は、降圧回路を備えた半導体集積回路の一例を示す図である。
半導体集積回路４０は、たとえば、図１に示したような降圧回路１０の他に、内部回路４１を有する。

【0059】

内部回路４１は、出力電位Ｖｏｕｔ１を電源電位として用いて動作する回路４１ａ、出力電位Ｖｏｕｔ２を電源電位として用いて動作する回路４１ｂ、出力電位Ｖｏｕｔ３を電源電位として用いて動作する回路４１ｃを有する。

【0060】

回路４１ａ〜４１ｃは、たとえば、デジタル論理回路、アナログ回路、メモリ回路などであり、特に限定されるものではない。
入力電位ＶＣＣから複数の出力電位Ｖｏｕｔ１〜Ｖｏｕｔ３を同時に出力する降圧回路として、図１に示したような降圧回路１０を用いることで、半導体集積回路４０の回路面積の増大を抑えられる。

【0061】

なお、図１に示した降圧回路１０の代わりに、図３に示した降圧回路２０または図４に示した降圧回路３０を用いてもよい。
以上、実施の形態に基づき、本発明の降圧回路及び半導体集積回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【符号の説明】

【0062】

１０ 降圧回路
１１，１２ ゲート電位生成回路
１１ａ ｐＭＯＳ
１１ｂ，１２ａ，１３ａ〜１３ｃ ｎＭＯＳ
１１ｃ 比較回路
１１ｄ，１１ｅ，１２ｂ〜１２ｄ 抵抗素子
１１ｆ，１２ｅ，１２ｆ ノード
Ｒ１〜Ｒ５ 抵抗値
Ｉ１ ドレイン電流
Ｉ２ 電流
Ｖａ１，Ｖｍｏｎｉ 電位
ＶＣＣ 入力電位
Ｖｇ１〜Ｖｇ３ ゲート電位
Ｖｏｕｔ１〜Ｖｏｕｔ３ 出力電位
Ｖｒｅｆ 参照電位
ＶＳＳ 基準電位
Ｖｔｈｎ 閾値電圧

【図1】

【図2】

【図3】

【図4】

【図5】