特許 6838173 半導体デバイスのショットキーコンタクト構造及びそのようなショットキーコンタクト構造を形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6838173

(24)【登録日】2021年2月15日

(45)【発行日】2021年3月3日

(54)【発明の名称】半導体デバイスのショットキーコンタクト構造及びそのようなショットキーコンタクト構造を形成する方法

(51)【国際特許分類】

   H01L 29/47 20060101AFI20210222BHJP

   H01L 29/872 20060101ALI20210222BHJP

   H01L 21/285 20060101ALI20210222BHJP

   H01L 21/338 20060101ALI20210222BHJP

   H01L 29/778 20060101ALI20210222BHJP

   H01L 29/812 20060101ALI20210222BHJP

【ＦＩ】

   H01L29/48 M

   H01L21/285 P

   H01L29/80 H

   H01L29/80 M

【請求項の数】11

【全頁数】14

(21)【出願番号】特願2019-569662(P2019-569662)

(86)(22)【出願日】2018年3月6日

(65)【公表番号】特表2020-509615(P2020-509615A)

(43)【公表日】2020年3月26日

(86)【国際出願番号】US2018021040

(87)【国際公開番号】WO2018165088

(87)【国際公開日】20180913

【審査請求日】2019年9月4日

(31)【優先権主張番号】15/452,986

(32)【優先日】2017年3月8日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】503455363

【氏名又は名称】レイセオン カンパニー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】タバータバーイーアラヴィ，カマル

(72)【発明者】

【氏名】チェン，ケジア

(72)【発明者】

【氏名】マクドナルド，クリストファー，ジェイ．

【審査官】 佐藤 靖史

(56)【参考文献】

【文献】 特開２００４−０２２７７３（ＪＰ，Ａ）

【文献】 特開２００２−１１１０６１（ＪＰ，Ａ）

【文献】 特表２０１３−５２００１４（ＪＰ，Ａ）

【文献】 特表２０１３−５２２９０６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／０２６７０８５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２１／２８５

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

ショットキーコンタクト構造体であって、
複数のスタックの金属層を有するショットキーコンタクトであり、前記複数のスタックの各々が、
第１の金属の第１層と、
前記第１層上の第２の金属の第２層と、
を有し、前記複数のスタックのうちの最初のスタックの前記第１層の前記第１の金属が、半導体とショットキー接触している、
ショットキーコンタクト、及び
前記ショットキーコンタクト上に配置された前記ショットキーコンタクト用の電極であり、当該電極は第３の金属を有し、該第３の金属は、前記複数のスタックの金属層のうちの最も上のスタックの前記第２層の前記第２の金属と直に接触している、電極、
を有するショットキーコンタクト構造体。

【請求項2】

前記第２の金属は、前記第３の金属と前記第１の金属との間のマイグレーションに対する障壁を提供する、請求項１に記載のショットキーコンタクト構造体。

【請求項3】

前記第１の金属はニッケルであり、前記第２の金属は白金であり、前記第３の金属は金である、請求項１又は２に記載のショットキーコンタクト構造体。

【請求項4】

前記第２層の前記第２の金属が前記第１層の前記第１の金属と直に接触している、請求項１乃至３のいずれか一項に記載のショットキーコンタクト構造体。

【請求項5】

ショットキーコンタクト構造体であって、
ショットキーコンタクトであり、
半導体とショットキー接触した第１の金属の第１層と、
前記第１層上の第２の金属の第２層と、
前記第２層上の前記第１の金属の第３層と、
前記第３層上の前記第２の金属の第４層と、
前記第４層上の前記第１の金属の第５層と、
前記第５層上の前記第２の金属の第６層と、
を有するショットキーコンタクト、及び
前記ショットキーコンタクト上に配置された当該ショットキーコンタクト構造体の電極であり、当該電極は第３の金属を有し、前記第２の金属が、前記第３の金属と前記第１の金属との間のマイグレーションに対する障壁を提供する、電極、
を有し、
前記第２層の前記第２の金属が、前記第１層の前記第１の金属と直に接触し、
前記第３層の前記第１の金属が、前記第４層の前記第２の金属と直に接触し、
前記第４層の前記第２の金属が、前記第３層の前記第１の金属と直に接触し、
前記第５層の前記第１の金属が、前記第４層の前記第２の金属と直に接触し、
前記第６層の前記第２の金属が、前記第５層の前記第１の金属と直に接触し、
前記電極の前記第３の金属が、前記第６層の前記第２の金属と直に接触し、
前記第１の金属はニッケルであり、前記第２の金属は白金であり、前記第３の金属は金である、
ショットキーコンタクト構造体。

【請求項6】

ショットキーコンタクト半導体デバイスを形成する方法であって、
第１の金属源と、第２の金属源と、第３の金属源と、半導体と、を内部に有する蒸着チャンバを用意し、前記半導体は前記半導体の表面の上にマスクを有し、前記マスクは、前記半導体の前記表面の一部を露出させる窓を有し、
前記第１の金属源から第１の金属の一部を蒸発させ、且つ蒸発した第１の金属を前記マスク上及び前記半導体の前記表面の露出部分上に堆積させることで、前記第１の金属の部分と前記半導体の前記露出部分との間にショットキーコンタクトを形成して、第１の金属層を形成し、
前記第２の金属源から第２の金属の一部を蒸発させ、且つ蒸発した第２の金属を前記堆積された第１の金属の上に堆積させることで、前記第１の金属層の上に第２の金属層を形成し、
第１の金属源から前記第１の金属の一部を蒸発させ、且つ蒸発した第１の金属を前記堆積された第２の金属の上に堆積させることで、前記第２の金属層の上に第３の金属層を形成し、
前記第２の金属源から前記第２の金属の一部を蒸発させ、且つ蒸発した第２の金属を前記第３の金属層の前記堆積された第１の金属の上に堆積させることで、前記第３の金属層の上に第４の金属層を形成し、
前記第３の金属源からの第３の金属を前記第４の金属層の前記第２の金属上に蒸着する、
ことを有する方法。

【請求項7】

当該方法は更に、前記第３の金属源からの第３の金属を前記蒸着することに先立って、
前記第１の金属源から前記第１の金属の一部を蒸発させ、且つ蒸発した第１の金属を前記第４の金属層の前記堆積された第２の金属の上に堆積させることで、前記第４の金属層の上に第５の金属層を形成し、
前記第２の金属源から前記第２の金属の一部を蒸発させ、且つ蒸発した第２の金属を前記第５の金属層の前記堆積された第１の金属の上に堆積させることで、前記第５の金属層の上に第６の金属層を形成する、
ことを含み、
前記第３の金属源からの第３の金属を前記蒸着することは、前記第３の金属源からの第３の金属を前記第６の金属層の前記第２の金属上に蒸着することを含む、
請求項６に記載の方法。

【請求項8】

前記第１の金属はニッケルであり、前記第２の金属は白金であり、前記第３の金属は金である、請求項６又は７に記載の方法。

【請求項9】

ソースと、
ドレインと、
前記ソースと前記ドレインとの間のキャリアの流れを制御するために前記ソースと前記ドレインとの間に配置されたゲート電極構造であり、当該ゲート電極構造は、
複数のスタックの金属層を有するショットキーコンタクトであり、前記複数のスタックの各々が、
第１の金属の第１層と、
前記第１層上の第２の金属の第２層と、
を有し、前記複数のスタックのうちの最初のスタックの前記第１層の前記第１の金属が、半導体とショットキー接触している、
ショットキーコンタクト、及び
前記ショットキーコンタクト上に配置された前記ショットキーコンタクト用の電極であり、当該電極は第３の金属を有し、該第３の金属は、前記複数のスタックの金属層のうちの最も上のスタックの前記第２層の前記第２の金属と直に接触している、電極、
を有する、ゲート電極構造と、
を有する電界効果トランジスタ。

【請求項10】

前記第２の金属は、前記第３の金属と前記第１の金属との間のマイグレーションに対する障壁を提供する、請求項９に記載の電界効果トランジスタ。

【請求項11】

前記第１の金属はニッケルであり、前記第２の金属は白金であり、前記第３の金属は金である、請求項９又は１０に記載の電界効果トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して、ショットキーコンタクト構造に関し、より具体的には、半導体デバイスのショットキーコンタクト構造に関する。

【背景技術】

【0002】

技術的に知られているように、例えば電界効果トランジスタ（ＦＥＴ）などの数多くの半導体デバイスが、ショットキーコンタクト構造を含んでいる。例えば、多くのＦＥＴは、例えばＩＩＩ族窒化物半導体などの半導体内のチャネル領域を介したソースとドレインとの間のキャリアの流れを制御するためのゲートを含んでいる。１つのタイプのＦＥＴ（図１）は、ゲートコンタクトと電極とを有する窒化ガリウム（ＧａＮ）ＦＥＴであって、ゲートコンタクトが、ＡｌＧａＮ半導体層とショットキーコンタクトしたニッケル（Ｎｉ）の底部メタルと、例えば白金（Ｐｔ）などのバリア層を備えた例えば金（Ａｕ）などの低抵抗メタルとを有するものであり、該バリア層は、ＡｕとＮｉとの間でのメタルマイグレーションに対する保護である。Ｎｉ／Ｐｔ／Ａｕショットキーゲートを有するＧａＮ ＦＥＴの高温動作中に、金がゲートメタル構造のエッジからＡｌＧａＮ中に移動／拡散してゲートリークを発生させ得る。従来の試みは、Ｎｉ／Ｐｔに代えての酸化ニッケルの使用、ポスト堆積アニールプロセス、又はＮｉ及びＰｔの層を４０００Å厚に至るものとすることを含んでいた。しかしながら、これらのアプローチはいずれも、フォトリソグラフィリフトオフ技術を用いたＧａＮ ＦＥＴの高歩留まり製造に適合しない。

【発明の概要】

【0003】

本開示によれば、ショットキーコンタクト構造が提供され、当該ショットキーコンタクト構造は、複数のスタックの層を有するショットキーコンタクトを有し、前記複数のスタックの各々がＮｉの下部層とＰｔの上部層とを有し、前記複数のスタックの層のうちの下側のスタックの層が半導体層とショットキー接触している。

【0004】

一実施形態において、当該ショットキーコンタクト構造は、ショットキーコンタクト上の電極を含む。

【0005】

一実施形態において、前記複数のスタックの層は、半導体層へのショットキーコンタクト内の材料のマイグレーションに対する障壁を提供する。

【0006】

一実施形態において、ショットキーコンタクト構造が提供される。当該ショットキーコンタクト構造は、ショットキーコンタクトを含み、該ショットキーコンタクトは、半導体とショットキー接触した第１の金属の第１層と、該第１層上の第２の金属の第２層と、該第２層上の前記第１の金属の第３層と、該第３層上の前記第２の金属の第４層とを有する。

【0007】

一実施形態において、当該ショットキーコンタクト構造は、第４層上の第１の金属の第５層と、該第５層上の前記第２の金属の第６層とを含む。

【0008】

一実施形態において、第１の金属はニッケルであり、第２の金属は白金であり、第３の金属は金である。

【0009】

一実施形態において、第２層の第２の金属が第１層の第１の金属と直に接触している。

【0010】

一実施形態において、第３層の第１の金属が第４層の第２の金属と直に接触している。

【0011】

一実施形態において、第５層の第１の金属が第４層の第２の金属と直に接触している。

【0012】

一実施形態において、第５層の第１の金属が第６層の第２の金属と直に接触している。

【0013】

一実施形態において、ＮｉがＰｔと直に接触している。

【0014】

一実施形態において、電極は、前記複数のスタックのうちの上側のスタックのＰｔ上の金の層を有する。

【0015】

一実施形態において、金の層は、前記複数のスタックのうちの上側のスタックのＰｔと直に接触している。

【0016】

一実施形態において、電界効果トランジスタが提供され、当該電界効果トランジスタは、ソース、ドレイン、及び、ソースとドレインとの間のキャリアの流れを制御するためにソースとドレインとの間に配置されたゲート電極構造とを有する。ゲート電極構造は、複数のスタックの層を有するゲートコンタクトを有し、前記複数のスタックの各々がＮｉの下部層とＰｔの上部層とを有し、前記複数のスタックの層のうちの下側のスタックの層が半導体層とショットキー接触している。

【0017】

一実施形態において、当該電界効果トランジスタは、ゲートコンタクト上の電極を含む。

【0018】

一実施形態において、ショットキーコンタクト構造を形成する方法が提供され、当該方法は、第１の金属源と、第２の金属源と、半導体と、を内部に有する蒸着チャンバを用意し、前記半導体は前記半導体の表面の上にマスクを有し、該マスクは、前記半導体の前記表面の一部を露出させる窓を有し、第１の金属源から第１の金属の一部を蒸発させ、且つ蒸発した第１の金属を前記マスク上及び前記半導体の前記表面の露出部分上に堆積させることで、第１の金属の部分と前記半導体の露出部分との間にショットキーコンタクトを形成して、第１の金属層を形成し、第２の金属源から第２の金属の一部を蒸発させ、且つ蒸発した第２の金属を前記堆積された第１の金属の上に堆積させることで、第１の金属層の上に第２の金属層を形成し、第１の金属源から第１の金属の一部を蒸発させ、且つ蒸発した第１の金属を前記堆積された第２の金属の上に堆積させることで、第２の金属層の上に第３の金属層を形成し、第２の金属源から第２の金属の一部を蒸発させ、且つ蒸発した第２の金属を第３の金属層の前記堆積された第１の金属の上に堆積させることで、第３の金属層の上に第４の金属層を形成することを有する。

【0019】

一実施形態において、蒸着チャンバは第３の金属源を備えており、当該方法は、第３の金属源からの第３の金属を第４の金属層の第２の金属上に蒸着することを含む。

【0020】

一実施形態において、当該方法は、第１の金属源から第１の金属の一部を蒸発させ、且つ蒸発した第１の金属を第４の金属層の前記堆積された第２の金属の上に堆積させることで、第４の金属層の上に第５の金属層を形成し、第２の金属源から第２の金属の一部を蒸発させ、且つ蒸発した第２の金属を第５の金属層の前記堆積された第１の金属の上に堆積させることで、第５の金属層の上に第６の金属層を形成することを含む。

【0021】

一実施形態において、蒸着チャンバは第３の金属源を備えており、当該方法は、第３の金属源からの第３の金属を第６の金属層の第２の金属上に蒸着することを含む。

【0022】

このような構成により、半導体層へのＡｕマイグレーションに対する効果的なバリアを生み出し、それにより、ゲートリーク電流を抑制する改善された側壁カバレッジが得られる。比較的薄い（４０００オングストローム未満）交互バリア層は、単一の厚いＮｉ及びＰｔの層（数千オングストローム超）の使用よりも効果的である。何故なら、ＮｉとＰｔとを交互に配置することによって個々の層のグレイン構造が中断され、それにより、半導体層への金のマイグレーションが抑制され、ＦＥＴリークが低減されるからである。

【0023】

本開示の１つ以上の実施形態の細部が、添付の図面及び以下の記載にて説明される。本開示のその他の特徴、目的及び利点が、これらの記載及び図面並びに請求項から明らかになる。

【図面の簡単な説明】

【0024】

【図1】従来技術に従ったＦＥＴの概略断面図である。

【図2】本開示に従ったＦＥＴの概略断面図である。

【図3A】図２のＦＥＴの製造に使用される電子ビーム蒸着装置の単純化した概略図である。

【図3B】図３Ａの電子ビーム蒸着装置で使用されるソースハースの概略図であり、直線３Ｂ−３Ｂに沿ったハースの断面が図３Ａに示されている。

【図4A】図４Ａ−４Ｂは、本開示に従ったＦＥＴの製造の様々な段階におけるＦＥＴの概略断面図である。

【図4B】図４Ａ−４Ｂは、本開示に従ったＦＥＴの製造の様々な段階におけるＦＥＴの概略断面図である。

【図5A】図５Ａ−５Ｄが一緒にされて、本開示に従ったＦＥＴを製造するのに使用されるプロセスのフロー図である。

【図5B】図５Ａ−５Ｄが一緒にされて、本開示に従ったＦＥＴを製造するのに使用されるプロセスのフロー図である。

【図5C】図５Ａ−５Ｄが一緒にされて、本開示に従ったＦＥＴを製造するのに使用されるプロセスのフロー図である。

【図5D】図５Ａ−５Ｄが一緒にされて、本開示に従ったＦＥＴを製造するのに使用されるプロセスのフロー図である。

【図6】従来技術に従ったＦＥＴと、図２に従ったＦＥＴと、本開示の他の一実施形態に従ったゲート電極構造を有するＦＥＴとについて、正規化したゲートリーク電流を示すチャートである。

【0025】

様々な図中の似通った参照符号は同様の要素を指し示している。

【発明を実施するための形態】

【0026】

図２を参照するに、基板構造１１を有した、ここでは例えばＦＥＴ１０である半導体デバイスが示されており、基板構造は、ここでは例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又はシリコン・オン・インシュレータ（ＳＯＩ）、ＧａＡｓ、及びＩｎＰである基板１２を含んでいる。基板１２の上部上に、図示のように、ここではＧａＮであるＩＩＩ族−Ｎ半導体層１４の層と、ここでは窒化アルミニウムガリウム（Ａｌ_ｘＧａ_１−ｘＮ、ただし、ｘは０＜ｘ≦１）である第２のＩＩＩ族−Ｎ半導体層１６と、ＡｌＧａＮ層１６の上のここでは例えばＳｉＮ_ｘである誘電体層１７とがある。理解されるべきことには、層１４はここではＧａＮバッファ構造であり、これはまた、図示していない核形成層及び歪み緩和層を含み、典型的に、窒化アルミニウム（ＡｌＮ）及び窒化アルミニウムガリウム（Ａｌ_ｘＧａ_１−ｘＮ、ただし、ｘは０＜ｘ≦１）である。

【0027】

ＦＥＴ１０は、ここではゲート電極構造１８であるショットキーコンタクト構造を含んでおり、該ショットキーコンタクト構造は、半導体層１６とオーミック接触したソースと、半導体とオーミック接触したドレインとの間に配置された、ソースとドレインとの間のキャリアの流れを制御するための、ここではゲートコンタクト２０であるショットキーコンタクトと、電極２２とを有している。より具体的には、ゲートコンタクト２０は、半導体層１６とショットキー接触した第１の金属の第１層２４と、第１層２４と直に接触した第２の金属の第２層２６と、第２層２６と直に接触した第１の金属の第３層２８と、第３層２８と直に接触した第２の金属の第４層３０と、第４層３０と直に接触した第１の金属の第５層３２と、第５層３２と直に接触した第２の金属の第６層３４とを含んでいる。ゲートコンタクト２０上に配置された、ゲート電極構造１８の電極２２は、第３の金属を含んでおり、層２６、３０、及び３４の第２の金属が、半導体層１６へのゲートコンタクト２０の第３の金属のマイグレーションに対するバリア（障壁）を提供する。ここでは、第１の金属はニッケルであり、第２の金属は白金であり、第３の金属は金である。

【0028】

従って、ゲート電極構造１８は、複数のスタックからなる層（ここでは、第１のスタックが層２４、２６を有し、第２のスタックが層２８、３０を有し、第３のスタックが層３２、３４を有する）を有するゲートコンタクト２０を含んでおり、これらスタックの各スタックが、Ｎｉの下部層（第１のスタックが下部層２４を有し、第２のスタックが下部層２８を有し、第３のスタックが下部層３２を有する）と、Ｐｔの上部層（第１のスタックが上部層２６を有し、第２のスタックが上部層３０を有し、第３のスタックが上部層３４を有する）とを有している。これらスタックのうちの第１のスタックの下部層２４は、半導体層１６とショットキー接触している。ゲート電極構造１８は、ゲートコンタクト２０上に電極２２を含んでいる。これら複数のスタックからなる層（ここでは、第１のスタックが層２４、２６を有し、第２のスタックが層２８、３０を有し、第３のスタックが層３２、３４を有する）が、コンタクト２２内の材料（ここでは金）の半導体層１６へのマイグレーションに対するバリアを提供する。

【0029】

ここで図３Ａ及び３Ｂを参照するに、電子ビーム（Ｅビーム）蒸着装置３４が、エンクロージャ又はチャンバ３６を含むように示されており、チャンバ３６はその中に、電子ビーム源３８と、源３８によって生成された電子ビーム４１をチャンバ３６内の所定のターゲット空間領域４２上に向けるように構成された磁界源４０とを有している。チャンバ３６は、ここでは３つの金属源４４ａ、４４ｂ、及び４４ｃを有する回転可能なるつぼ又はハース４３を含んでいる。ここでは、金属源４４ａはＮｉであり、金属源４４ｂはＰｔであり、金属源４４ｃはＡｕである。ハース４３は、３つの金属源４４ａ、４４ｂ、及び４４ｃのうちの選択された１つを所定のターゲット空間領域４２に位置付けて、導かれた電子ビームを３つの金属源４４ａ、４４ｂ、及び４４ｃのうちの選択された１つがインターセプトするように、従来からの電動位置決め装置（図示せず）によって回転軸４６の周りで回転するように適応される。それにより、３つの金属源４４ａ、４４ｂ、及び４４ｃのうち位置付けられた１つが電子ビーム４１によって加熱され、そして、３つの金属源４４ａ、４４ｂ、及び４４ｃのうち位置付けられた１つの一部が蒸発させられて、図示のように、矢印４７で指し示される方向にウエハドーム４８へと向かう。ウエハドーム４８は、ソース及びドレインの上と誘電体層１７の一部の上とにフォトレジストマスク５０を有する基板構造１１（図２）を支持しており、誘電体層１７は、図４Ａに示すように、ＡｌＧａＮ層１６の表面の一部５３を露出させる開口を有しており、また、マスク５０は、図４Ａに示すように、ＡｌＧａＮ層１６の表面の一部５３を露出させる窓５１を有している。

【0030】

ここで図５Ａ−５Ｄを参照するに、図２のＦＥＴ１０を製造するのに使用されるプロセスは、チャンバ３６を有する電子ビーム（Ｅビーム）蒸着装置３４（図３Ａ、３Ｂ）を用意することで開始し、チャンバ３６は、その中に、第１の金属源４４ａ、第２の金属源４４ｂ、第３の金属源４４ｃ、及び半導体１１を有し、半導体１１は、ソース及びドレインを含んだ半導体１１の表面の上にマスク５０を有する。図示のように、マスク５０はその中に、半導体１１の表面の一部５３を露出させる窓５１を有する。

【0031】

第１の金属源４４ａが電子ビーム４１の経路内に位置付けられ、より具体的には、第１の金属源４４ａを空間領域４２内に位置付けるように、ハース４３が軸４６の周りで回転される（図３Ａ）。

【0032】

ここではＮｉである第１の金属の一部が、第１の金属源４４ａから蒸発され、マスク５０上及び半導体１１（より具体的には、ＡｌＧａＮ層１６）の表面の露出部分５３上に堆積されることで、第１の金属Ｎｉの部分とＡｌＧａＮ層１６の露出部分５３との間にショットキー接触を形成して、図４Ｂに示すように、マスク５０及び層１６の露出部分の上に第１の金属層６０ａを形成する。

【0033】

この蒸着プロセスが、第１の金属層６０ａが所定の厚さ（ここでは、例えば、１０オングストロームから５００オングストロームの範囲内）になるまでインサイチュで続けられ、それにより層２４（図２）が完成される。空間領域４２から第１の金属源４４ａを除き去るようにハース４３が軸４６の周りで回転され（図３Ａ）、そして、第２の金属源４４ｂが電子ビーム４１の経路内に位置付けられ、より具体的には、第２の金属源４４ｂを空間領域４２内に位置付けるように、ハース４３が軸４６の周りで回転される（図３Ａ）。

【0034】

ここではＰｔである第２の金属の一部が、第２の金属源４４ｂから蒸発され、第１の層６０ａ上に堆積されて、図４Ｂに示すように、第１の金属層６０ａの上に第２の金属層６０ｂを形成し、それにより、層２６（図２）が完成される。

【0035】

この蒸着プロセスが、第２の金属層６０ｂが所定の厚さ（ここでは、例えば、１０オングストロームから１０００オングストロームの範囲内）になるまで続けられ、それにより層２６（図２）が完成される。

【0036】

このプロセスが同様にして続けられ、１０オングストロームから５００オングストロームの範囲内の厚さのＮｉである層６０ｃ及び６０ｅと、１０オングストロームから１０００オングストロームの範囲内の厚さのＰｔである層６０ｄ及び６０ｆとを有した、層６０ｃ−６０ｆが形成される。それにより、層２８、３０、３２及び３４（図２）が完成される。

【0037】

層６０ｆを形成した後、空間領域４２から第２の金属源４４ｂを除き去るようにハース４３が軸４６の周りで回転され（図３Ａ）、そして、第３の金属源４４ｃが電子ビーム４１の経路内に位置付けられ、より具体的には、第３の金属源４４ｃを空間領域４２内に位置付けるように、ハース４３が軸４６の周りで回転される（図３Ａ）。

【0038】

ここではＡｕである第３の金属の一部が、第３の金属源４４ｃから蒸発され、層６０ｆ上に堆積されて、図４Ｂに示すように、第６の金属層６０ｆの上に第７の金属層６０ｇを形成し、それにより、層２２（図２）が完成される。

【0039】

この蒸着プロセスは、第７の金属層６０ｇが所定の厚さ（ここでは、例えば、３０００オングストロームから１μｍの範囲内）になるまで続けられる。

【0040】

次いで、７つの層６０ａ−６０ｇを備えた半導体１１が、蒸着装置３４（図３Ａ）から取り出され、そして、半導体１１の表面の先の露出部分はその上に７つの層を有するままにして、マスク５０をその上の７つの層６０ａ−６０ｇの部分とともにリフトオフすることで、図２に示したＦＥＴ１０が得られる。

【0041】

次に図６を参照するに、（Ａ）各スタックが、それぞれ下部Ｎｉ層２４、２８、３２及びそれぞれ上部Ｐｔ層２６、３０、３４と、頂部電極２２とを有した、３つのスタックを有する“３スタック”デバイスである図２に従ったＦＥＴ１０のゲートリーク電流（７４で示している）と、（Ｂ）ここでは、半導体層とショットキー接触した第１の金属Ｎｉの第１層と、第１層と直に接触した、ここではＰｔである第２の金属の第２層と、第２層（Ｐｔ）と直に接触した第１の金属（Ｎｉ）の第３層と、第３層（Ｎｉ）と直に接触した第２の金属（Ｐｔ）の第４層と、ここではＡｕである電極を有する“２スタック”ゲート電極構造を有した、本開示の他の一実施形態に従ったゲート電極構造を有するＦＥＴのリーク電流（７２で示している）と、を示すチャートであり、（Ａ）及び（Ｂ）はどちらも、従来技術に従ったＦＥＴのリーク電流（７０で示している）により正規化されている。“２スタック”デバイスは、各スタックがＮｉの下部層とＰｔの上部層とを持つ２つのスタックを有する。従来技術デバイス（７０）におけるＮｉ、“２スタック”デバイス（７２）におけるＮｉ、及び“３スタック”デバイス（７４）におけるＮｉの厚さは全て同じ厚さである。さらに、従来技術デバイス（７０）におけるＰｔ、“２スタック”デバイス（７２）におけるＰｔ、及び“３スタック”デバイス（７４）におけるＰｔの厚さは、Ｎｉの厚さとは異なり得るが、全て同じ厚さである。

【0042】

言及しておくことには、従来技術に従ったＦＥＴの正規化されたゲートリーク電流（７０で示している）が１．０の中央値及び０．６５−１．４の範囲を持つのに対し、図２に従ったＦＥＴ１０の正規化されたゲートリーク電流（７４で示している）は、０．４の中央値で０．３−０．５の範囲にあり、すなわち、従来技術ＦＥＴのリーク電流よりも６０％低い。７２で示しているＦＥＴの正規化されたゲートリーク電流は、０．６５の中央値で０．５−０．８の範囲にあり、すなわち、従来技術ＦＥＴのリーク電流よりも３５％低い。

【0043】

もはや理解されるはずのことには、本開示に従ったショットキーコンタクト構造体は、ショットキーコンタクトであり、半導体とショットキー接触した第１の金属の第１層と、前記第１層上の第２の金属の第２層と、前記第２層上の前記第１の金属の第３層と、前記第３層上の前記第２の金属の第４層と、を有するショットキーコンタクト、及び前記ショットキーコンタクト上に配置された当該ショットキーコンタクト構造の電極であり、当該電極は第３の金属を有し、前記第２の金属が、前記第３の金属と前記第１の金属との間のマイグレーションに対する障壁を提供する、電極、を含む。当該ショットキーコンタクト構造体は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：前記第４層上の前記第１の金属の第５層、及び前記第５層上の前記第２の金属の第６層；前記第１の金属はニッケルであり、前記第２の金属は白金であり、前記第３の金属は金である；前記第１の金属はニッケルであり、前記第２の金属は白金であり、前記第３の金属は金である；前記第２層の前記第２の金属が前記第１層の前記第１の金属と直に接触している；前記第３層の前記第１の金属が前記第４層の前記第２の金属と直に接触している；前記第２層の前記第２の金属が前記第１層の前記第１の金属と直に接触している；前記第５層の前記第１の金属が前記第４層の前記第２の金属と直に接触トしている；又は、前記第５層の前記第１の金属が前記第６層の前記第２の金属と直に接触している。

【0044】

もはや理解されるはずのことには、本開示に従ったショットキーコンタクト半導体デバイスを形成する方法は、第１の金属源と、第２の金属源と、半導体と、を内部に有する蒸着チャンバを用意し、前記半導体は前記半導体の表面の上にマスクを有し、前記マスクは、前記半導体の前記表面の一部を露出させる窓を有し、前記第１の金属源から第１の金属の一部を蒸発させ、且つ蒸発した第１の金属を前記マスク上及び前記半導体の前記表面の露出部分上に堆積させることで、前記第１の金属の部分と前記半導体の前記露出部分との間にショットキーコンタクトを形成して、第１の金属層を形成し、前記第２の金属源から第２の金属の一部を蒸発させ、且つ蒸発した第２の金属を前記堆積された第１の金属の上に堆積させることで、前記第１の金属層の上に第２の金属層を形成し、第１の金属源から前記第１の金属の一部を蒸発させ、且つ蒸発した第１の金属を前記堆積された第２の金属の上に堆積させることで、前記第２の金属層の上に第３の金属層を形成し、前記第２の金属源から前記第２の金属の一部を蒸発させ、且つ蒸発した第２の金属を前記第３の金属層の前記堆積された第１の金属の上に堆積させることで、前記第３の金属層の上に第４の金属層を形成することを含む。当該方法は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：前記蒸着チャンバは第３の金属源を備えており、当該方法は、前記第３の金属源からの第３の金属を前記第４の金属層の前記第２の金属上に蒸着することを含む；前記第１の金属源から前記第１の金属の一部を蒸発させ、且つ蒸発した第１の金属を前記第４の金属層の前記堆積された第２の金属の上に堆積させることで、前記第４の金属層の上に第５の金属層を形成し、前記第２の金属源から前記第２の金属の一部を蒸発させ、且つ蒸発した第２の金属を前記第５の金属層の前記堆積された第１の金属の上に堆積させることで、前記第５の金属層の上に第６の金属層を形成する；前記蒸着チャンバは第３の金属源を備えており、当該方法は、前記第３の金属源からの第３の金属を前記第６の金属層の前記第２の金属上に蒸着することを含む；又は、前記第１の金属はニッケルであり、前記第２の金属は白金であり、前記第３の金属は金である。

【0045】

もはや理解されるはずのことには、本開示に従ったショットキーコンタクト構造体は、半導体とショットキー接触したショットキーコンタクトを含み、該ショットキーコンタクトは複数のスタックを含み、該複数のスタックの各々がＮｉの下部層とＰｔの上部層とを有する。

【0046】

もはや理解されるはずのことには、本開示に従ったショットキーコンタクト構造体は、複数のスタックの層を有するショットキーコンタクトを含み、前記複数のスタックの各々がＮｉの下部層とＰｔの上部層とを有し、前記複数のスタックの層のうちの下側のスタックの層が半導体層とショットキー接触している。当該ショットキーコンタクト構造体は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：前記ショットキーコンタクト上の電極を；前記複数のスタックの層は、前記半導体層への前記ショットキーコンタクト内の材料のマイグレーションに対する障壁を提供する；前記Ｎｉが前記Ｐｔと直に接触している；前記電極は、前記複数のスタックのうちの上側のスタックの前記Ｐｔ上の金の層を有する；又は、前記金の層は、前記複数のスタックのうちの上側のスタックの前記Ｐｔと直に接触している。

【0047】

もはや理解されるはずのことには、本開示に従った電界効果トランジスタは、ソースと、ドレインと、前記ソースと前記ドレインとの間のキャリアの流れを制御するために前記ソースと前記ドレインとの間に配置されたゲート電極構造とを含み、該ゲート電極構造は、複数のスタックの層を有するゲートコンタクトを有し、前記複数のスタックの各々がＮｉの下部層とＰｔの上部層とを有し、前記複数のスタックの層のうちの下側のスタックの層が半導体層とショットキー接触している。当該電界効果トランジスタはまた、前記ゲートコンタクト上の電極を含み得る。

【0048】

本開示の多数の実施形態を説明してきた。そうとはいえ、理解されるように、本開示の精神及び範囲を逸脱することなく、様々な変更が為され得る。例えば、半導体デバイスをＦＥＴとして上述したが、ショットキーコンタクト構造は、例えばダイオード及び光検出器などの他のデバイスとともに使用されてもよい。また、ショットキーコンタクトは、他のＩＩＩ族−Ｎ半導体材料から作製されてもよい。従って、その他の実施形態も以下の請求項の範囲内にある。

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図5D】

【図6】