特許 6838192 フラッシュメモリのプログラミング方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6838192

(24)【登録日】2021年2月15日

(45)【発行日】2021年3月3日

(54)【発明の名称】フラッシュメモリのプログラミング方法

(51)【国際特許分類】

   G11C 16/10 20060101AFI20210222BHJP

【ＦＩ】

   G11C16/10 140

   G11C16/10 143

【請求項の数】8

【外国語出願】

【全頁数】10

(21)【出願番号】特願2020-185439(P2020-185439)

(22)【出願日】2020年11月5日

【審査請求日】2020年11月20日

(31)【優先権主張番号】202010954474.5

(32)【優先日】2020年9月11日

(33)【優先権主張国】CN

【早期審査対象出願】

(73)【特許権者】

【識別番号】520377428

【氏名又は名称】中天弘宇集成電路有限責任公司

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】聶 虹

(72)【発明者】

【氏名】陳 精緯

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特表２００８−５２５９３２（ＪＰ，Ａ）

【文献】 特開２０１８−１９０４７７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／１４２５４８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／１０

(57)【特許請求の範囲】

【請求項1】

浮遊ゲートを有するフラッシュメモリ構造を提供し、前記フラッシュメモリ構造のソースをフローティングとするステップＳ１と、
前記フラッシュメモリ構造のドレイン及び基板にそれぞれ電圧を印加して電界を形成し、電子正孔対を発生させて一次電子を形成し、基板に印加する電圧をドレインに印加する電圧よりも小さくするステップＳ２と、
予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、前記フラッシュメモリ構造の基板に衝突することで二次電子を発生させるステップＳ３と、
前記フラッシュメモリ構造のゲート及び基板にそれぞれ電圧を印加し、基板に印加する電圧をゲートに印加する電圧よりも小さくし、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、前記三次電子を前記フラッシュメモリ構造の浮遊ゲートに注入させることでプログラミング操作が完了するステップＳ４と
を少なくとも含むことを特徴とするフラッシュメモリのプログラミング方法。

【請求項2】

前記フラッシュメモリ構造は、ＥＴＯＸ構造、１．５Ｔ構造、２Ｔ構造又はＥＥＰＲＯＭ構造を含むことを特徴とする請求項１に記載のフラッシュメモリのプログラミング方法。

【請求項3】

ステップＳ２において、ドレイン及び基板に印加する電圧の差は４Ｖ以上であることを特徴とする請求項１に記載のフラッシュメモリのプログラミング方法。

【請求項4】

ステップＳ３において、前記予め定められた時間は１０〜１００ｎｓであることを特徴とする請求項１に記載のフラッシュメモリのプログラミング方法。

【請求項5】

ステップＳ４において、ゲート及び基板に印加する電圧の差は７Ｖ以上であることを特徴とする請求項１に記載のフラッシュメモリのプログラミング方法。

【請求項6】

ステップＳ１に先立ち、更に、前記フラッシュメモリ構造について事前消去を実施することで、前記浮遊ゲートの残留電荷を除去することを特徴とする請求項１〜５のいずれか１項に記載のフラッシュメモリのプログラミング方法。

【請求項7】

事前消去の方法として、前記フラッシュメモリ構造のゲート及び基板にそれぞれ電圧を印加し、基板に印加する電圧はゲートに印加する電圧よりも大きいことを特徴とする請求項６に記載のフラッシュメモリのプログラミング方法。

【請求項8】

ゲート及び基板に印加する電圧の差は１０Ｖ以上であることを特徴とする請求項７に記載のフラッシュメモリのプログラミング方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はメモリ分野に関し、特に、フラッシュメモリのプログラミング方法に関する。

【背景技術】

【0002】

半導体デバイスのうち、不揮発性メモリ（Ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ，ＮＶＭと略称する）は非常に幅広く応用されている。不揮発性メモリの特徴は、電源を切断したあとも記憶したデータを保持できる点にある。最も初期の不揮発性メモリはＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）である。ＥＰＲＯＭのプログラミングにはホットキャリア注入が用いられ、消去にはＵＶ（紫外線）が用いられる。しかし、このようなデバイスは石英ガラスを用いてＵＶ（紫外線）消去を行う必要があるため、コストが高騰する。

【0003】

そこで、製造コストを下げるために、ＦＮトンネル効果を利用して電気的消去を行うＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）が発明された。電子が浮遊ゲートに注入されて蓄えられたときには情報が「０」と表され、電子が浮遊ゲートから消去されたときには情報が「１」と表される。ＥＥＰＲＯＭのコストはＥＰＲＯＭよりも抑えられるが、プログラミング及び消去を１バイト（ｂｙｔｅ）ずつ行う必要があり、速度が遅いことが欠点である。

【0004】

そこで、デバイスの読み取り速度を上昇させるために、ＥＥＰＲＯＭのデバイス構造において回路設計を改良し、複数のメモリセル（ｃｅｌｌ）が同時にプログラミング動作と消去動作を実行できるようにしたものが現在常用されているフラッシュメモリ（Ｆｌａｓｈ ＥＥＰＲＯＭ，フラッシュ又はフラッシュメモリと略称する）である。

【0005】

現在、フラッシュメモリ（Ｆｌａｓｈ ｍｅｍｏｒｙ）は各種記憶媒体（例えば、ＩＣカードやメモリカード等）に幅広く応用されており、非常に重要な半導体デバイスとなっている。最も代表的なフラッシュメモリ構造はＥＴＯＸ（ＥＥＰＲＯＭ ｗｉｔｈ Ｔｕｎｎｅｌ ＯＸｉｄｅ）構造であり、ホットキャリア注入（ＨＣＩ：Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）方式でプログラミングを実施する。

【0006】

ホットキャリア注入（ＨＣＩ）の物理メカニズムによって発生したホットエレクトロンは、ラッキーエレクトロンモデル（Ｌｕｃｋｙ Ｅｌｅｃｔｒｏｎ）によって注入されるため、プログラミング効率がやや低い（一般的には５０％程度である）。また、効率が低いことから、電圧を上げてプログラミング効率を向上させる必要があり、フラッシュメモリデバイスの消費電力が増大してしまう。更に、ホットキャリア効果自体にパンチスルー効果（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）が存在しており、フラッシュメモリのゲート長が１１０ｎｍを下回るとパンチスルーが発生しやすくなるため、デバイスの更なる小型化には限界がある。

【0007】

これらの欠点を解消するために、ＮＸＰ社（ＮＸＰセミコンダクターズ）は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによるプログラミング方式に基づく２Ｔ構造フラッシュメモリを発明している。また、Ｈｓｕらは、バンド間トンネリング（ＢＴＢＴ：Ｂａｎｄ−ｔｏ−Ｂａｎｄ）によるプログラミング方式に基づくＰ型チャネルフラッシュメモリを発明している。しかし、これらのデバイスは主に量子トンネルによる物理的方式を用いているため、プログラミング時に読み取る電流が小さいとの欠点がある。且つ、これらのプログラミング方式はトンネル酸化膜（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）の損傷が大きいことから、フラッシュメモリデバイスの信頼性についても大きな課題となっている。

【0008】

そこで、プログラミング効率が高く、消費電力が小さく、デバイスの更なる小型化に支障をきたさず、プログラミング時に読み取る電流が大きく、トンネル酸化膜の損傷が小さいフラッシュメモリのプログラミング方法を提供することが、当業者にとって早急に解決を要する課題の一つとなっている。

【発明の概要】

【発明が解決しようとする課題】

【0009】

上記の従来技術の欠点に鑑みて、本発明の目的は、従来技術のプログラミング方法は、プログラミング効率が低く、消費電力が大きく、デバイスの更なる小型化に支障をきたし、プログラミング時に読み取る電流が小さく、トンネル酸化膜の損傷が大きい等の課題を解決するためのフラッシュメモリのプログラミング方法を提供することである。

【課題を解決するための手段】

【0010】

上記の目的及びその他関連の目的を実現するために、本発明は、フラッシュメモリのプログラミング方法を提供する。前記フラッシュメモリのプログラミング方法は、浮遊ゲートを有するフラッシュメモリ構造を提供し、前記フラッシュメモリ構造のソースをフローティングとするステップＳ１と、前記フラッシュメモリ構造のドレイン及び基板にそれぞれ電圧を印加して電界を形成し、電子正孔対を発生させて一次電子を形成し、基板に印加する電圧をドレインに印加する電圧よりも小さくするステップＳ２と、予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、前記フラッシュメモリ構造の基板に衝突することで二次電子を発生させるステップＳ３と、前記フラッシュメモリ構造のゲート及び基板にそれぞれ電圧を印加し、基板に印加する電圧をゲートに印加する電圧よりも小さくし、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子を前記フラッシュメモリ構造の浮遊ゲートに注入させることでプログラミング操作が完了するステップＳ４とを少なくとも含む。

【0011】

選択的に、前記フラッシュメモリ構造は、ＥＴＯＸ構造、１．５Ｔ構造、２Ｔ構造又はＥＥＰＲＯＭ構造を含む。

【0012】

選択的に、ステップＳ２において、ドレイン及び基板に印加する電圧の差は４Ｖ以上である。

【0013】

選択的に、ステップＳ３において、前記予め定められた時間は１０〜１００ｎｓである。

【0014】

選択的に、ステップＳ４において、ゲート及び基板に印加する電圧の差は７Ｖ以上である。

【0015】

より選択的に、ステップＳ１に先立ち、更に、前記フラッシュメモリ構造について事前消去を実施することで、前記浮遊ゲートの残留電荷を除去する。

【0016】

より選択的に、事前消去の方法として、前記フラッシュメモリ構造のゲート及び基板にそれぞれ電圧を印加し、基板に印加する電圧はゲートに印加する電圧よりも大きい。
より選択的に、ゲート及び基板に印加する電圧の差は１０Ｖ以上である。

【発明の効果】

【0017】

上述したように、本発明におけるフラッシュメモリのプログラミング方法は、以下の有益な効果を有する。

【0018】

本発明におけるフラッシュメモリのプログラミング方法では、プログラミング電圧の操作方式を改良及び適正化することで、三次電子を形成して励起させ、プログラミングを実施する。これにより、プログラミング効率を向上させることが可能となり、消費電力が低下するとともに、プログラミング時に読み取る電流が大きくなるほか、トンネル酸化膜の損傷が小さくなる。且つ、パンチスルー効果を回避可能となり、フラッシュメモリを更に小型化するための条件が構築される。

【図面の簡単な説明】

【0019】

【図1】図１は、本発明におけるフラッシュメモリのプログラミング方法のフローチャートである。

【図2】図２は、ＥＴＯＸ構造のフラッシュメモリを示す図である。

【図3】図３は、本発明のフラッシュメモリのプログラミング方法におけるソースをフローティングとする操作を示す図である。

【図4】図４は、本発明のフラッシュメモリのプログラミング方法における事前消去操作を示す図である。

【図5】図５は、本発明のフラッシュメモリのプログラミング方法における一次電子を形成する操作を示す図である。

【図6】図６は、本発明のフラッシュメモリのプログラミング方法における三次電子を浮遊ゲートに進入させる操作を示す図である。

【図7】図７は、従来のＥＴＯＸ構造のプログラミング原理を示す図である。

【図8】図８は、本発明におけるフラッシュメモリのプログラミング方法の原理を示す図である。

【発明を実施するための形態】

【0020】

以下に、特定の具体的実施例によって本発明の実施形態につき説明する。なお、当業者であれば、本明細書で開示する内容から本発明のその他の利点及び効果を容易に理解可能である。また、本発明は、その他の異なる具体的実施形態による実施又は応用も可能である。本明細書における各詳細については、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変形を行ってもよい。

【0021】

図１〜図８を参照する。説明すべき点として、本実施例で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、且つ、アセンブリのレイアウトや形態がより複雑になることもある。

【0022】

図１に示すように、本発明はフラッシュメモリのプログラミング方法を提供する。前記フラッシュメモリのプログラミング方法は、以下を含む。

【0023】

ステップＳ１において、浮遊ゲートを有するフラッシュメモリ構造を提供し、前記フラッシュメモリ構造のソースをフローティングとする。

【0024】

具体的には、まずフラッシュメモリ構造を提供する。前記フラッシュメモリ構造は浮遊ゲートを有している。前記フラッシュメモリ構造には、ＥＴＯＸ構造（即ち、１Ｔ構造）、１．５Ｔ構造（Ｓｐｌｉｔ Ｇａｔｅ，スプリットゲート構造）、２Ｔ構造又はＥＥＰＲＯＭ構造が含まれる（ただし、これらに限らない）が、ここでは１つ１つ図示はしない。一例として、本実施例ではＥＴＯＸ構造の場合を例示する。図２に示すように、代表的なＥＴＯＸ構造は、基板領域１と、前記基板領域１内に形成されるソース領域２及びドレイン領域３と、前記基板領域１上に順に形成されるトンネル酸化膜４、浮遊ゲート５、誘電酸化膜６及び制御ゲート７を含む。本実施例において、前記基板領域１はＰ型基板であり、前記ソース領域２及び前記ドレイン領域３はＮ型ドーピング領域である。

【0025】

説明すべき点として、本実施例で例示するＥＴＯＸ構造に限らず、浮遊ゲートを有する任意のフラッシュメモリ構造であれば、いずれも本発明におけるフラッシュメモリのプログラミング方法に適用される。

【0026】

具体的には、図３に示すように、前記フラッシュメモリ構造のソースＳｏｕｒｃｅにフローティング処理を施す（このとき、ソースＳｏｕｒｃｅの電圧ＶＳをフローティング（Ｆｌｏａｔｉｎｇ）とみなす）。プログラミング時にソースＳｏｕｒｃｅに電圧を印加しないため、電界は形成されず、パンチスルー効果の発生を回避可能となる。これにより、フラッシュメモリ構造のゲート長を１１０ｎｍよりも低くすることができ、前記フラッシュメモリ構造のサイズを更に縮小可能となる。

【0027】

本発明の別の実現方式として、ステップＳ１を実行する前に、更に、前記フラッシュメモリ構造について事前消去を実施することで、前記浮遊ゲート５の残留電荷を除去する。プロセスの製造工程又は環境内の静電気要素等の原因によって、前記浮遊ゲート５には電荷が蓄積される。そのため、ステップＳ１を実行する前に事前消去を実施することで、その後の操作に対する残留電荷の影響を除去しておけばよい。具体的には、図４に示すように、前記フラッシュメモリ構造のゲートＧａｔｅ及び基板Ｂｕｌｋにそれぞれ電圧を印加する。基板Ｂｕｌｋに印加する電圧ＶＢはゲートＧａｔｅに印加する電圧ＶＧよりも大きい。一例として、ゲートＧａｔｅと基板Ｂｕｌｋに印加する電圧の差は１０Ｖ以上とする。選択的に、基板Ｂｕｌｋに印加する電圧ＶＢを１５Ｖとし、ゲートＧａｔｅに印加する電圧ＶＧを０Ｖとする。実際に使用する際には、必要に応じてＶＢ及びＶＧの電圧値及びこれらの差圧を設定すればよいが（ＶＢ＝１０Ｖ，ＶＧ＝−５Ｖ、或いは、ＶＢ＝８Ｖ，ＶＧ＝−１Ｖの場合を含むがこれらに限らない）、本実施例に限らず、その後の操作に支障をきたさないよう、前記浮遊ゲート５の残留電荷を除去できればよい。

【0028】

説明すべき点として、前記浮遊ゲート５の残留電荷がその後の操作に支障をきたさないことを保証可能な場合には、本実施例に限らず、事前消去ステップを省略してもよい。また、本実施例に限らず、事前消去を実現可能な任意の方法を本発明に適用可能である。

【0029】

ステップＳ２において、前記フラッシュメモリ構造のドレインＤｒａｉｎ及び基板Ｂｕｌｋにそれぞれ電圧を印加して電界を形成し、電子正孔対を発生させて一次電子を形成する。基板Ｂｕｌｋに印加する電圧はドレインＤｒａｉｎに印加する電圧よりも小さく、ドレインＤｒａｉｎと基板Ｂｕｌｋに印加する電圧の差は１０Ｖ以上とする。

【0030】

具体的には、図５に示すように、前記フラッシュメモリ構造のドレインＤｒａｉｎに電圧ＶＤを印加し、前記フラッシュメモリ構造の基板Ｂｕｌｋに電圧ＶＢを印加する。前記フラッシュメモリ構造のドレインＤｒａｉｎと基板Ｂｕｌｋの間には差圧が存在し、電界が形成される。一例として、ドレインＤｒａｉｎ及び基板Ｂｕｌｋに印加する電圧の差は４Ｖ以上とする（４．３Ｖ、５Ｖ、６Ｖ、７Ｖ、８Ｖを含むがこれらに限らない）。選択的に、基板Ｂｕｌｋに印加する電圧ＶＢを−２Ｖとし、ドレインＤｒａｉｎに印加する電圧ＶＤを１０Ｖとする。実際に使用する際には、実際の必要に応じてＶＢ及びＶＤの電圧値及びこれらの差圧を設定すればよいが（ＶＢ＝−２Ｖ，ＶＧ＝４．５Ｖ、或いは、ＶＢ＝０Ｖ，ＶＧ＝６Ｖの場合を含むがこれらに限らない）、本実施例に限らず、強い電界を形成して電子正孔対を取得できればよい。

【0031】

ステップＳ３において、予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、前記フラッシュメモリ構造の基板に衝突することで二次電子を発生させる。

【0032】

具体的には、一例として、前記予め定められた時間は１０〜１００ｎｓとする。実際に使用する際には、電界強度等の要素に応じて前記予め定められた時間を調整すればよいが、本実施例に限らず、本発明で必要な二次電子を発生させられればよい。

【0033】

具体的には、前記予め定められた時間内に、加速運動する重い正孔が基板に衝突して軽い電子、即ち二次電子を発生させる。

【0034】

ステップＳ４において、前記フラッシュメモリ構造のゲートＧａｔｅ及び基板Ｂｕｌｋにそれぞれ電圧を印加する。基板Ｂｕｌｋに印加する電圧はゲートＧａｔｅに印加する電圧よりも小さい。これにより、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子が前記フラッシュメモリ構造の浮遊ゲート５に注入されることでプログラミング操作が完了する。

【0035】

具体的には、図６に示すように、前記フラッシュメモリ構造のゲートＧａｔｅに電圧ＶＧを印加し、前記フラッシュメモリ構造の基板Ｂｕｌｋに電圧ＶＢを印加する。前記フラッシュメモリ構造のゲートＧａｔｅと基板Ｂｕｌｋとの間には差圧が存在し、垂直方向の電界が形成される。一例として、ゲートＧａｔｅと基板Ｂｕｌｋに印加する電圧の差は７Ｖ以上とする。選択的に、基板Ｂｕｌｋに印加する電圧ＶＢを０Ｖとし、ゲートＧａｔｅに印加する電圧ＶＧを７Ｖとする。実際に使用する際には、実際の必要に応じてＶＢ及びＶＧの電圧値及びこれらの差圧を設定すればよいが（ＶＢ＝０Ｖ，ＶＧ＝６Ｖの場合を含むがこれに限らない）、本実施例に限らず、電子が十分な運動エネルギーを得てＳｉ−Ｏｘｉｄｅポテンシャル障壁を乗り越え、前記トンネル酸化膜４を通過して前記浮遊ゲート５に進入できるよう保証可能であればよい。

【0036】

図７に示すように、従来のＥＴＯＸ構造では、ホットキャリア注入方式を用いてプログラミングを実行する。この方式では、電荷が浮遊ゲート内に蓄えられ、制御ゲートに電圧が印加される。プログラミング時には、ドレインに電圧を印加してホットエレクトロンｅを発生させる。そして、ゲートに電圧を印加すると、誘電酸化膜を通じて電圧が浮遊ゲートに結合されて電位が発生する。これにより、電子がポテンシャル障壁（Ｅｎｅｒｇｙ Ｂａｒｒｉｅｒ）を乗り越えてトンネル酸化膜を通過し、浮遊ゲートに注入されることでプログラミングが完了する。しかし、この方式には、プログラミング効率が低く、フラッシュメモリデバイスの消費電力が大きく、パンチスルー効果が発生する等の課題が存在していた。

【0037】

図８に示すように、本発明におけるフラッシュメモリのプログラミング方法では、まず横方向の電界を形成して電子正孔対を発生させ、一次電子を形成してドレインに移動させる。次に、一次電子がドレイン領域の側壁に衝突することで、正孔が下方へと加速度運動し、基板に衝突することで二次電子を形成する。最後に、ゲートに電圧を印加することで、二次電子が縦方向の電界の作用下で三次電子を形成し、当該三次電子が浮遊ゲートに注入されることでプログラミング操作が完了する。

【0038】

本発明におけるフラッシュメモリのプログラミング方法では、三次電子衝突の原理に基づくとともに、横方向及び縦方向の電界を形成し、三次電子を励起させることでプログラミングを実施する。三次電子は、垂直方向の電界内で浮遊ゲートに垂直に進入するため、プログラミング効率が向上し、消費電力が低下する。且つ、プログラミング時に読み取る電流が大きくなり、トンネル酸化膜の損傷が小さくなる。更に、プログラミング過程においてソースは常にフローティング状態であるため、パンチスルー効果を回避可能であり、フラッシュメモリを更に小型化するための条件が構築される。

【0039】

以上述べたように、本発明は、フラッシュメモリのプログラミング方法を提供する。当該方法では、浮遊ゲートを有するフラッシュメモリ構造を提供し、前記フラッシュメモリ構造のソースをフローティングとし、前記フラッシュメモリ構造のドレイン及び基板にそれぞれ電圧を印加して電界を形成し、電子正孔対を発生させて一次電子を形成し、基板に印加する電圧をドレインに印加する電圧よりも小さくし、予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、前記フラッシュメモリ構造の基板に衝突することで二次電子を発生させ、前記フラッシュメモリ構造のゲート及び基板にそれぞれ電圧を印加し、基板に印加する電圧をゲートに印加する電圧よりも小さくし、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子を前記フラッシュメモリ構造の浮遊ゲートに注入させることでプログラミング操作が完了する。

【0040】

本発明におけるフラッシュメモリのプログラミング方法では、プログラミング電圧の操作方式を改良及び適正化することで、三次電子を形成して励起させ、プログラミングを実施する。これにより、プログラミング効率を向上させることが可能となり、消費電力が低下するとともに、プログラミング時に読み取る電流が大きくなるほか、トンネル酸化膜の損傷が小さくなる。且つ、パンチスルー効果を回避可能となり、フラッシュメモリを更に小型化するための条件が構築される。従って、本発明によれば、従来技術における様々な欠点が効果的に解消されるため、産業上の利用価値を有する。

【0041】

上記の実施例は本発明の原理と効果を例示的に説明するものにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提に、上記の実施例を補足又は変形することが可能である。従って、当業者が本発明で開示する精神及び技術思想を逸脱することなく完了するあらゆる等価の補足又は変形は、依然として本発明の特許請求の範囲に含まれる。

【符号の説明】

【0042】

１ 基板領域
２ ソース領域
３ ドレイン領域
４ トンネル酸化膜
５ 浮遊ゲート
６ 誘電酸化膜
７ 制御ゲート
Ｓ１〜Ｓ４ ステップ

【要約】

本発明は、フラッシュメモリのプログラミング方法を提供する。当該方法は、浮遊ゲートを有するフラッシュメモリ構造を提供し、フラッシュメモリ構造のソースをフローティングとする。次に、ドレイン及び基板にそれぞれ電圧を印加して電界を形成し、電子正孔対を発生させて一次電子を形成する。ここで、基板に印加する電圧はドレインに印加する電圧よりも小さい。そして、予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、フラッシュメモリ構造の基板に衝突することで二次電子を発生させる。続いて、ゲート及び基板にそれぞれ電圧を印加する。基板に印加する電圧はゲートに印加する電圧よりも小さい。これにより、二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子が浮遊ゲートに注入されることでプログラミング操作が完了する。本発明では、プログラミング電圧の操作方式を改良及び適正化することで、三次電子を形成して励起させ、プログラミングを実施する。これにより、プログラミング効率を向上させることが可能となり、消費電力が低下するとともに、プログラミング時に読み取る電流が大きくなるほか、トンネル酸化膜の損傷が小さくなる。且つ、パンチスルー効果を回避可能となり、フラッシュメモリを更に小型化するための条件が構築される。
【選択図】図８

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】