特許 6838257 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6838257

(24)【登録日】2021年2月16日

(45)【発行日】2021年3月3日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20210222BHJP

   H01L 29/778 20060101ALI20210222BHJP

   H01L 29/812 20060101ALI20210222BHJP

   H01L 21/205 20060101ALI20210222BHJP

   H01L 21/318 20060101ALI20210222BHJP

【ＦＩ】

   H01L29/80 H

   H01L21/205

   H01L21/318 B

【請求項の数】4

【全頁数】16

(21)【出願番号】特願2017-1304(P2017-1304)

(22)【出願日】2017年1月6日

(65)【公開番号】特開2018-113286(P2018-113286A)

(43)【公開日】2018年7月19日

【審査請求日】2019年11月21日

(73)【特許権者】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】松田 一

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特開２０１４−０７８５６８（ＪＰ，Ａ）

【文献】 特開２００８−３０６０２５（ＪＰ，Ａ）

【文献】 特開２０１４−０４５１７４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０１３１９７０（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２１／３３８

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に設けられ、少なくとも最表面にｎ型窒化ガリウム層を含む半導体積層体と、
前記半導体積層体上に設けられたゲート電極、ソース電極、およびドレイン電極と、
前記ドレイン電極と前記ソース電極との間の前記窒化ガリウム層上であって、前記ゲート電極に離間し、前記ドレイン電極に接触して設けられた第１窒化シリコン膜と、
前記第１窒化シリコン膜と前記ゲート電極の間の前記窒化ガリウム層上に設けられた第２窒化シリコン膜と、を含み、
前記窒化ガリウム層は酸化ガリウム層を有し、
前記酸化ガリウム層は前記第１窒化シリコン膜に接触し、
前記第１窒化シリコン膜の窒素に対するシリコンの組成は、前記第２窒化シリコン膜の窒素に対するシリコンの組成よりも大きく、
前記第１窒化シリコン膜の酸素含有量は、前記第２窒化シリコン膜の酸素含有量より大きい半導体装置。

【請求項2】

前記第１窒化シリコン膜における窒素に対するシリコンの組成比は０．７５より大きい請求項１に記載の半導体装置。

【請求項3】

前記半導体積層体は窒化ガリウムにより形成されたバッファ層と、前記バッファ層上であって窒化アルミニウムガリウムあるいは窒化アルミニウムインジウムにより形成された電子供給層とを含む請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第２窒化シリコン膜は、前記ソース電極、前記ゲート電極、前記ドレイン電極および前記第１窒化シリコン膜を覆う請求項１から請求項３のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本件は半導体装置に関する。

【背景技術】

【0002】

窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などの半導体装置は、基板の上に窒化物半導体層をエピタキシャル成長することで形成される。ソース電極、ドレイン電極およびゲート電極に電圧を印加することで、チャネル層と電子供給層との界面に二次元電子ガス（２ＤＥＧ）が形成される。特許文献１にはｎ型窒化ガリウム（ＧａＮ）からなるＧａＮ層を設ける技術が記載されている。特許文献２には、窒化物半導体層の上に、シリコン（Ｓｉ）組成比の高い窒化シリコン（ＳｉＮ）膜およびストイキオメトリに近いＳｉＮ膜を設ける技術が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１−８２５５２号公報

【特許文献2】特開２００８−２０５３９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ｎ型のＧａＮ層を設けることで、半導体装置のＩ−Ｖ特性（電流−電圧特性）を安定化することができる。しかしＧａＮがｎ型であるためＧａＮ層の導電性が高まり、リーク電流が増大してしまう。また、Ｓｉ濃度の高いＳｉリッチなＳｉＮ膜を設けると、ＳｉＮ膜中のＳｉが窒化物半導体層の窒素（Ｎ）を引き抜くため、窒化物半導体層中に空孔が生じ、電流コラプスが発生してしまう。

【0005】

本願発明は、上記課題に鑑み、Ｉ−Ｖ特性を安定化し、かつリーク電流および電流コラプスを抑制することが可能な半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一形態は、基板と、前記基板上に設けられ、少なくとも最表面にｎ型窒化ガリウム層を含む半導体積層体と、前記半導体積層体上に設けられたゲート電極、ソース電極、およびドレイン電極と、前記ドレイン電極と前記ソース電極との間の前記窒化ガリウム層上であって、前記ゲート電極に離間して設けられた第１窒化シリコン膜と、前記第１窒化シリコン膜と前記ゲート電極の間の前記窒化ガリウム層上に設けられた第２窒化シリコン膜を含み、前記第１窒化シリコン膜の窒素に対するシリコンの組成は、前記第２窒化シリコン膜の窒素に対するシリコンの組成よりも大きく、前記第１窒化シリコン膜と接触する前記窒化ガリウム層の領域の酸素含有量は、前記第２窒化シリコン膜と接触する前記窒化ガリウム層の領域の酸素含有量より大きい半導体装置である。

【発明の効果】

【0007】

上記発明によれば、Ｉ−Ｖ特性を安定化し、かつリーク電流および電流コラプスを抑制することが可能な半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0008】

【図1】図１（ａ）は比較例１に係る半導体装置を例示する断面図である。図１（ｂ）は比較例１におけるリーク電流の測定結果を示す図である。

【図2】図２は比較例２に係る半導体装置を例示する断面図である。

【図3】図３（ａ）は実施例１に係る半導体装置を例示する断面図である。図３（ｂ）は半導体装置を例示する平面図である。

【図4】図４（ａ）および図４（ｂ）は半導体装置の製造方法を例示する断面図である。

【図5】図５（ａ）および図５（ｂ）は半導体装置の製造方法を例示する断面図である。

【図6】図６（ａ）および図６（ｂ）は半導体装置の製造方法を例示する断面図である。

【図7】図７（ａ）および図７（ｂ）は半導体装置の製造方法を例示する断面図である。

【図8】図８（ａ）および図８（ｂ）は半導体装置の製造方法を例示する断面図である。

【図9】図９は実施例２に係る半導体装置を例示する断面図である。

【図10】図１０（ａ）および図１０（ｂ）は半導体装置の製造方法を例示する断面図である。

【発明を実施するための形態】

【0009】

［本願発明の実施形態の説明］
最初に、本願発明の実施形態の内容を列記して説明する。
本発明の一形態は、（１）基板と、前記基板上に設けられ、少なくとも最表面にｎ型窒化ガリウム層を含む半導体積層体と、前記半導体積層体上に設けられたゲート電極、ソース電極、およびドレイン電極と、前記ドレイン電極と前記ソース電極との間の前記窒化ガリウム層上であって、前記ゲート電極に離間して設けられた第１窒化シリコン膜と、前記第１窒化シリコン膜と前記ゲート電極の間の前記窒化ガリウム層上に設けられた第２窒化シリコン膜を含み、前記第１窒化シリコン膜の窒素に対するシリコンの組成は、前記第２窒化シリコン膜の窒素に対するシリコンの組成よりも大きく、前記第１窒化シリコン膜と接触する前記窒化ガリウム層の領域の酸素含有量は、前記第２窒化シリコン膜と接触する前記窒化ガリウム層の領域の酸素含有量より大きい半導体装置である。ｎ型窒化ガリウム層が電子供給層と窒化ガリウム層との界面のエネルギーバンドを持ち上げ、界面におけるホールの影響を相殺するため、Ｉ−Ｖ特性が安定化する。第１窒化シリコン膜の活性状態のシリコンが窒化ガリウム層表面の未結合手と結合することで、表面準位が安定し電流コラプスが抑制される。窒化ガリウム層の第１窒化シリコン膜と接触する領域の酸素含有量が大きいため、窒素抜けによる空孔が生じにくく、空孔に起因する電流コラプス、およびゲート−ドレイン間の逆方向リーク電流が抑制される。第２窒化シリコン膜のシリコン組成比が低いため、窒素抜けが生じにくく、電流コラプスが抑制される。
（２）前記窒化ガリウム層の前記第１窒化シリコン膜と接触する領域は酸化ガリウムを含んでもよい。これにより窒素抜けによる空孔の発生を抑制し、電流コラプスを抑制することができる。また、酸化ガリウムは窒化ガリウムよりも大きなバンドギャップを有するため、窒化ガリウム層が高耐圧になり、リーク電流を抑制することができる。
（３）前記窒化ガリウム層の前記第２窒化シリコン膜と接触する領域のシリコン濃度は、前記窒化ガリウム層の前記第１窒化シリコン膜と接触する領域のシリコン濃度より高くてもよい。ソース電極およびゲート電極付近ではシリコンがホールを相殺するため、Ｉ−Ｖ特性が安定化する。
（４）前記第１窒化シリコン膜の酸素含有量は前記第２窒化シリコン膜の酸素含有量よりも大きくてもよい。酸素がガリウム、およびドーパントと結合することで、ゲート−ドレイン間のリークパスが遮断され、リーク電流をより効果的に抑制することができる。
（５）前記第２窒化シリコン膜における窒素に対するシリコンの組成比は０．７５より大きくてもよい。第２窒化シリコン膜中のシリコンが窒化ガリウム層表面の結合手などと結合することで、窒化ガリウム層の表面電位が安定し、電流コラプスが抑制される。
（６）前記半導体積層体は窒化ガリウムにより形成されたバッファ層と、前記バッファ層上であって窒化アルミニウムガリウムあるいは窒化アルミニウムインジウムにより形成された電子供給層とを含んでもよい。これによりＩ−Ｖ特性が安定で、かつリーク電流および電流コラプスを抑制したＨＥＭＴを形成することができる。
（７）前記第１窒化シリコン膜は前記ドレイン電極に接してもよい。これによりドレイン電極付近においてリークパスを遮断することができる。
（８）前記第２窒化シリコン膜は、前記ソース電極、前記ゲート電極、前記ドレイン電極および前記第１窒化シリコン膜を覆ってもよい。これにより半導体装置の表面の保護および絶縁性の向上が可能である。

【0010】

［本願発明の実施形態の詳細］
本願発明の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。まず比較例１および２を例として、半導体装置においてリーク電流および電流コラプスが発生することを説明する。

【0011】

［比較例１］
比較例１は特許文献１を参考に考案されたものである。図１（ａ）は比較例１に係る半導体装置１００Ｒを例示する断面図である。図１（ａ）に示すように、半導体装置１００Ｒは基板１０、窒化ガリウム（ＧａＮ）層１２（窒化物半導体層）、電子供給層１４およびＧａＮ層１６を含む高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）である。電子供給層１４の上面にソース電極２０およびドレイン電極２２が設けられ、ＧａＮ層１６の上面にゲート電極２４が設けられている。電極間にはＧａＮ層１６の上面に接触する窒化シリコン（ＳｉＮ）膜１７が設けられている。

【0012】

基板１０は例えば炭化珪素（ＳｉＣ）などにより形成されている。ＧａＮ層１２は例えば厚さ０．７５μｍのアンドープのＧａＮなどにより形成されている。ＧａＮ層１２のうち下側はバッファ層１２ａとして機能する。ＧａＮ層１２の電子供給層１４との界面側は、電子が移動するチャネル層１２ｂとして機能する。電子供給層１４は例えば厚さ２４ｎｍ、アルミニウム（Ａｌ）組成比が０．２２のｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）により形成されている。ＧａＮ層１６は例えば厚さ５ｎｍのｎ型ＧａＮにより形成されている。電子供給層１４およびＧａＮ層１６のドーパントは例えばシリコン（Ｓｉ）であり、Ｓｉ濃度（ドーパント濃度）は例えば２×１０^１８ｃｍ^−３である。ＳｉＮ膜１７は例えば窒化シリコン（ＳｉＮ）などの絶縁体で形成されている。

【0013】

ソース電極２０およびドレイン電極２２は、例えばＧａＮ層１６に近い方から順にタンタル／アルミニウム／タンタル（Ｔａ／Ａｌ／Ｔａ）などの金属を積層したものである。ゲート電極２４は、ＧａＮ層１６に近い方から順にニッケル／パラジウム／金／タンタル（Ｎｉ／Ｐｄ／Ａｕ／Ｔａ）を積層したものである。

【0014】

電子供給層１４の上にＧａＮ層１６を設けることで、電子供給層１４とＧａＮ層１６との界面（ＡｌＧａＮ／ＧａＮ界面）にピエゾ電荷が生じる。ピエゾ電荷によりＡｌＧａＮ／ＧａＮ界面のエネルギーバンドを持ち上げ、ショットキー特性を改善することができる。また表面をＧａＮ層１６とすることで、電子供給層１４のＡｌに起因する表面トラップの影響を抑制することができる。その一方、ピエゾ電荷によりＡｌＧａＮ／ＧａＮ界面のエネルギーバンドが上がりすぎることで、チャネル層１２ｂの導電性能が低下する。また、ＡｌＧａＮ／ＧａＮ界面にはホールが生成され、ホールによりＩ−Ｖ特性が不安定化する恐れがある。

【0015】

比較例１では、ＧａＮ層１６がキャリアである電子と同じ導電型のｎ型であるため、ＧａＮ層１６と電子供給層１４との界面におけるポテンシャルを持ち下げる。これにより導電性能を向上させ、かつホールの生成を抑制し、半導体装置１００ＲのＩ−Ｖ特性を安定化することができる。しかしＧａＮ層１６はｎ型ＧａＮであるため高い導電性を有しており、ゲート−ドレイン間のリーク電流が増大してしまう。

【0016】

比較例１においてゲート−ドレイン間の２端子間リーク電流を測定した。ゲート電極２４に−５０Ｖの逆バイアス電圧を印加し、ドレイン電圧は０Ｖ、ソース電極２０はオープンとした。サンプルとして、ＧａＮ層１６のＳｉ濃度が０．７×１０^１８ｃｍ^−３のサンプルＳ１、および１．５×１０^１８ｃｍ^−３のサンプルＳ２の２種類を用いた。サンプルＳ１およびＳ２において、層および電極の材料および厚さは上記に例示したものとした。ゲート長は０．６μｍ、ゲート幅は１ｍｍである。

【0017】

図１（ｂ）は比較例１におけるリーク電流の測定結果を示す図である。横軸はピンチオフ電圧、縦軸はリーク電流を示す。黒丸はサンプルＳ１の測定結果、白丸はサンプルＳ２の測定結果である。図１（ｂ）に示すように、サンプルＳ１およびＳ２の両方でリーク電流が観測され、Ｓｉ濃度が高いＳ２においてＳ１より大きなリーク電流が観測された。このように、ｎ型ＧａＮで形成されたＧａＮ層１６はリークパスとして機能し、Ｓｉ濃度が高いほどＧａＮ層１６の導電性が向上し、ゲート−ドレイン間の逆方向リーク電流が増大する。

【0018】

［比較例２］
比較例２は特許文献２を参考に考案されたものである。図２は比較例２に係る半導体装置２００Ｒを例示する断面図である。比較例１と同じ構成については説明を省略する。図２に示すように、ＧａＮ層１６の上にＳｉＮ膜１８および１９が設けられている。ＳｉＮ膜１８はＧａＮ層１６の上面に接触し、ＳｉＮ膜１９はＳｉＮ膜１８の上面に接触する。ＳｉＮ膜１８および１９は、ソース電極２０とゲート電極２４との間、ゲート電極２４とドレイン電極２２との間に位置する。

【0019】

ＳｉＮ膜１９はＳｉＮ膜１８に比べてストイキオメトリに近い組成を有しており、ＳｉＮ膜１９中の窒素（Ｎ）に対するＳｉ組成比（Ｓｉ／Ｎ）は例えば約０．７５である。ＳｉＮ膜１８はストイキオメトリな組成に比べてＳｉリッチな組成を有し、ＳｉＮ膜１８中のＳｉ組成比は０．７５より高い。ＳｉＮ膜１８および１９は例えばプラズマＣＶＤ（Chemical Vapor Deposition）などで成膜される。ＳｉＮ膜１８はＳｉリッチであるため、成膜の過程でＳｉＮ膜１８は水素（Ｈ）を取り込み、ＳｉＮ膜１８中の余剰のＳｉとＨとの結合（Ｓｉ−Ｈ結合）が多く形成される。Ｓｉ−Ｈ結合は弱いため、例えば熱処理などの工程でＨがＳｉＮ膜１８から離脱し、活性状態のＳｉがＳｉＮ膜１８に残存する。

【0020】

ＧａＮ層１６の表面が、元素の結合手が切れた状態または水素（Ｈ）で終端された状態となることがある。これによりＧａＮ層１６に表面準位が生じ、表面準位が電子トラップとして機能し、電流コラプスが生じる恐れがある。比較例２では、ＳｉＮ膜１８がＧａＮ層１６に接触するため、ＳｉＮ膜１８中の活性化したＳｉがＧａＮ層１６の未結合手および水素終端などと結合する。これにより、ＧａＮ層１６の表面がエネルギー的に安定な状態となり、表面電位が固定される。ＳｉＮ膜１８の導電性は高いが、ＳｉＮ膜１８の上にＳｉ組成比の小さいＳｉＮ膜１９を設けることで、ＳｉＮ膜１８中のリーク電流を抑制することができる。

【0021】

しかし、ＳｉＮ膜１８中の活性化したＳｉはＧａＮ層１６から窒素（Ｎ）を引き抜き、エネルギー的に安定なＳｉＮを形成する。Ｎ抜け後のＧａＮ層１６には空孔が生じ、空孔が電子をトラップすることで電流コラプスが発生してしまう。ＳｉリッチのＳｉＮ膜のＳｉ濃度を制御することは難しいため、表面の安定化とＮ抜けの抑制とを達成できる程度のＳｉ濃度を有するＳｉＮ膜を安定して形成することは難しい。すなわち、表面準位に起因する電流コラプスとＮ抜け後の空孔に起因する電流コラプスの抑制は困難である。次に実施例について説明する。

【実施例1】

【0022】

［半導体装置］
図３（ａ）は実施例１に係る半導体装置１００を例示する断面図であり、後述の図３（ｂ）の線Ａ−Ａに沿った断面を示す。図３（ａ）に示すように、半導体装置１００は基板１０、半導体層１１を備えるＨＥＭＴである。半導体層１１は、ＧａＮ層１２、電子供給層１４およびＧａＮ層１６を含む半導体積層体である。ＧａＮ層１６の上に、ソース電極２０、ドレイン電極２２およびゲート電極２４が設けられている。ＧａＮ層１６の上にはＳｉＮ膜３０および３２が設けられている。

【0023】

図３（ｂ）は半導体装置１００を例示する平面図である。図３（ｂ）においてＳｉＮ膜３０および酸化層１６ａは斜線の領域である。ソース電極２０、ゲート電極２４、およびドレイン電極２２はフィンガー型の電極であり、順に並んでいる。ＧａＮ層１６の上にソースパッド２１、ドレインパッド２３およびゲートパッド２５が設けられている。ソース電極２０はソースパッド２１に接続され、かつソースパッド２１から延伸する。ドレイン電極２２はドレインパッド２３に接続され、かつドレインパッド２３から延伸する。ゲート電極２４はゲートパッド２５に接続され、かつゲートパッド２５から延伸する。各パッドはＳｉＮ膜３２の開口部３２ａから露出する。

【0024】

基板１０は例えばＳｉＣなどの絶縁体により形成された絶縁基板である。ＧａＮ層１２は例えば厚さ０．７５μｍのアンドープのＧａＮにより形成されている。ＧａＮ層１２のうち下側はバッファ層１２ａとして機能する。ＧａＮ層１２の電子供給層１４との界面側は、電子が移動するチャネル層１２ｂとして機能する。電子供給層１４は例えば厚さ２４ｎｍ、Ａｌ組成比が０．２２のｎ型ＡｌＧａＮにより形成されている。ＧａＮ層１６は例えば厚さ５ｎｍのｎ型ＧａＮにより形成されている。電子供給層１４およびＧａＮ層１６のドーパントは例えばシリコン（Ｓｉ）であり、Ｓｉ濃度は例えば１×１０^１８ｃｍ^−３である。

【0025】

ソース電極２０およびドレイン電極２２は、例えばＧａＮ層１６に近い方から順に厚さ６ｎｍのＴａ層、厚さ３００ｎｍのＡｌ層、および厚さ６ｎｍのＴａ層を積層したオーミック電極である。ゲート電極２４は、ＧａＮ層１６に近い方から順に厚さ６０ｎｍのＮｉ層、厚さ４０ｎｍのＰｄ層、厚さ３５０ｎｍのＡｕ層、および厚さ１０ｎｍのＴａ層を積層したものである。ゲート電極長（図３（ａ）の左右方向のゲート電極２４の幅）は例えば０．６μｍである。ソース電極２０およびドレイン電極２２は電子供給層１４の上面に接触している。ゲート電極２４はＧａＮ層１６の上面に接触している。

【0026】

表１はＳｉＮ膜３０および３２の厚さ、酸素（Ｏ）含有量および光に対する屈折率を示す表である。

【表1】

表１に示すように、ＳｉＮ膜３０（第１窒化シリコン膜）の厚さは例えば２０ｎｍ、ＳｉＮ膜３２（第２窒化シリコン膜）の厚さは例えば４０ｎｍである。ＳｉＮ膜３０のＯ含有量はＳｉＮ膜３２よりも大きい。ＳｉＮ膜３０のＯ含有量は例えば７．５ａｔｏｍ％、ＳｉＮ膜３２のＯ含有量は例えば３．０ａｔｏｍ％である。ＳｉＮ膜３０の屈折率はＳｉＮ膜３２の屈折率より高い。ＳｉＮ膜３０の屈折率は例えば２．３０であり、ＳｉＮ膜３２の屈折率は例えば２．０５である。ＳｉＮ膜３０とＳｉＮ膜３２とは、互いに異なる屈折率を有しているため、以下のように互いに異なるＳｉ／Ｎを有する。ＳｉＮ膜３２はストイキオメトリ（化学式Ｓｉ_３Ｎ_４で表記される組成）またはそれに近い組成を有しており、ＳｉＮ膜３２中のＳｉ／Ｎは例えば約０．７５である。ＳｉＮ膜３０はＳｉＮ膜３２に比べてＳｉリッチな組成を有し、ＳｉＮ膜３０中のＳｉ／Ｎは０．７５より大きく、例えば０．９程度である。

【0027】

ＳｉＮ膜３０はＧａＮ層１６の上面のうち、ゲート電極２４とドレイン電極２２との間のドレイン電極２２側の領域に接触している。ＧａＮ層１６のＳｉＮ膜３０と接触する部分には、Ｇａ_２Ｏ_３を含む酸化層１６ａが形成されている。酸化層１６ａのＯ含有量はＧａＮ層１６の酸化層１６ａ以外の部分に比べて例えば１〜２ａｔｏｍ％程度高い。この酸化層１６ａはＳｉＮ膜３２中のＯとＧａＮ層１６中のＧａとが反応して形成されたものである。またＧａＮ層１６の酸化層１６ａ以外の部分のＳｉ濃度は酸化層１６ａにおけるＳｉ濃度より高い。

【0028】

図３（ａ）に示したように、ドレイン電極２２は電子供給層１４およびＳｉＮ膜３０の上面、および酸化層１６ａの側面に接触する。図３（ｂ）に示したように、酸化層１６ａおよびＳｉＮ膜３０はドレイン電極２２の周囲に形成されている。図３（ａ）および図３（ｂ）に示したように、ＳｉＮ膜３０および酸化層１６ａはソース電極２０およびゲート電極２４からは離間する。ＳｉＮ膜３２は各電極を覆い、ＧａＮ層１６の上面のソース−ゲート間の領域、およびゲート−ドレイン間のゲート電極２４側の領域に接触する。

【0029】

［半導体装置の製造方法］
表２に各層の成長条件を示す。ＴＭＡはトリメチルアルミニウム（Trimethyl Aluminum）、ＴＭＧはトリメチルガリウム（Trimethyl Gallium）、ＮＨ_３はアンモニア、ＳｉＨ_４はシランである。１Ｔｏｒｒ＝１３３．３Ｐａ、１ｓｃｃｍ＝１．６６７×１０^−８ｍ^３／ｓ、１ｓｌｍ＝１．６６７×１０^−１１ｍ^３／ｓである。

【表2】

【0030】

図４（ａ）から図８（ｂ）は半導体装置１００の製造方法を例示する断面図である。表２に示した条件において有機金属化学気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を行い、図４（ａ）に示すように基板１０上に、ＧａＮ層１２、電子供給層１４およびＧａＮ層１６をエピタキシャル成長する。

【0031】

図４（ｂ）に示すように、プラズマＣＶＤ法を用いて、ＧａＮ層１６の上面に厚さ２０ｎｍのＳｉＮ膜３０を成膜する。表３にＳｉＮ膜３０および３２の成膜条件を示す。周波数およびパワーはプラズマＣＶＤ法に用いるＲＦ（Radio Frequency：高周波）のパラメータである。

【表3】

表３に示すように、ＳｉＮ膜３０の成膜工程において、ＲＦ信号の周波数は１３．５６ＭＨｚ、パワーは５０Ｗである。シラン（ＳｉＨ_４）の流量は４ｓｃｃｍ、Ｎ_２の流量は１５００ｓｃｃｍ、ヘリウム（Ｈｅ）の流量は５００ｓｃｃｍとする。原料ガスにアンモニア（ＮＨ_３）を加えてもよい。成膜過程において、成膜装置内に残存するＯがＳｉＮ膜３０に取り込まれる。ＳｉＮ膜３０中のＳｉ／Ｎ比およびＯ含有量は例えば原料ガスの流量、ＲＦの周波数およびパワーなどによって決まる。ここではＳｉＨ_４の流量を大きくすることで、ＳｉＮ膜３２と比較してＳｉＮ膜３０のＳｉ／ＮおよびＯ含有量を大きくする。

【0032】

図５（ａ）に示すように、ＳｉＮ膜３０の上にフォトレジスト４０を形成し、レジストパターニングを行う。図５（ｂ）に示すように、反応性ドライエッチングにより、ＳｉＮ膜３０のフォトレジスト４０から露出する部分を除去する。ＳｉＮ膜３０のうちフォトレジスト４０下に位置した部分は残存する。エッチング処理後、フォトレジスト４０を除去する。

【0033】

図６（ａ）に示すように、ＧａＮ層１６およびＳｉＮ膜３０の上にフォトレジスト４２を形成する。レジストパターニングを行いフォトレジスト４２に開口部４２ａおよび４２ｂを形成する。開口部４２ａからはＧａＮ層１６が露出し、開口部４２ｂからはＧａＮ層１６およびＳｉＮ膜３０が露出する。図６（ｂ）に示すように、反応性ドライエッチングにより、開口部４２ａおよび４２ｂから露出するＧａＮ層１６を除去する。ＧａＮ層１６のうちフォトレジスト４２の下の部分、およびＳｉＮ膜３０の下の部分は残存する。後述するように開口部４２ａ内にはソース電極２０が設けられ、開口部４２ｂ内にはドレイン電極２２が設けられる。

【0034】

図７（ａ）に示すように、真空蒸着法およびリフトオフ法により、電子供給層１４の上にソース電極２０およびドレイン電極２２を形成する。ソース電極２０は電子供給層１４に接触し、ドレイン電極２２は電子供給層１４およびＳｉＮ膜３０に接触する。

【0035】

窒素雰囲気中において、例えば５６０℃の温度で熱処理を行い、ソース電極２０およびドレイン電極２２と電子供給層１４とのオーミック接触を形成する。この熱処理により、ＳｉＮ膜３０の中のＯがＧａＮ層１６と反応し、図７（ｂ）に示すように、ＧａＮ層１６のＳｉＮ膜３０と接触する領域に酸化層１６ａが形成される。

【0036】

図８（ａ）に示すように、真空蒸着法およびリフトオフ法により、ＧａＮ層１６の上であって、ソース電極２０とドレイン電極２２との間にゲート電極２４を形成する。図８（ｂ）に示すように、例えばプラズマＣＶＤ法により、ＧａＮ層１６の上に、各電極を覆うＳｉＮ膜３２を形成する。ＳｉＮ膜３２の成膜工程にはＳｉＮ膜３０の成膜工程に用いたＣＶＤ装置と同じ装置を用いることができる。表３に示したように、ＳｉＮ膜３２の成膜工程においては、ＳｉＮ膜３０の成膜工程と同じく、ＲＦの周波数は１３．５６ＭＨｚ、パワーは５０Ｗ、Ｎ_２の流量は１５００ｓｃｃｍ、Ｈｅの流量は５００ｓｃｃｍとする。ＳｉＨ_４の流量はＳｉＮ膜３０の成膜工程と比べて小さくし、例えば３ｓｃｃｍとする。これにより表２に示したようにＳｉ／ＮおよびＯ含有量が小さいＳｉＮ膜３２を形成する。ＳｉＮ膜３２に図３（ｂ）に示した開口部３２ａを形成する。以上の工程により半導体装置１００を形成する。

【0037】

実施例１によれば、半導体層１１の最表面であるＧａＮ層１６がキャリアである電子と同じ導電型のｎ型である。このため、電子供給層１４とＧａＮ層１６との界面（ＡｌＧａＮ／ＧａＮ界面）のエネルギーバンドを持ち下げることで、ＡｌＧａＮ／ＧａＮ界面におけるホールの影響を相殺し、半導体装置１００のＩ−Ｖ特性を安定化することができる。

【0038】

ドレイン電圧が印加されることでドレイン電極２２近傍には高電界が生じる。このため、ドレイン電極２２付近の表面準位およびホールは電流コラプスに大きく影響し、ドレイン電極２２付近におけるＧａＮ層１６のＳｉ濃度はゲート−ドレイン間の逆方向リークに影響する。実施例１によれば、ＳｉＮ膜３０は、ＧａＮ層１６の上面のうち、ゲート電極２４とドレイン電極２２との間の領域のドレイン電極２２側に接触している。ＳｉＮ膜３０は高いＳｉ組成比を有しており多くのＳｉ−Ｈ結合を含む。熱処理などによりＳｉ−Ｈ結合が切れ、活性状態のＳｉが多く生じ、ＳｉがＧａＮ層１６表面の未結合手と結合する。このため、ＧａＮ層１６の表面準位が安定化し、表面準位に起因する電流コラプスが抑制される。

【0039】

ＳｉＮ膜３０の余剰なＳｉはＧａＮ層１６からＮを引き抜く恐れがある。しかし、ＳｉＮ膜３０はＳｉＮ膜３２に比べ高いＯ含有量を有しているため、ＳｉＮ膜３０中のＯがＮ抜け後のＧａＮ層１６のＧａと反応する。このため、ＧａＮ層１６のＳｉＮ膜３０に接触する領域（酸化層１６ａ）のＯ含有量は、接触しない領域のＯ含有量より大きくなる。これにより、ＧａＮ層１６におけるＮ抜け後の空孔の発生が抑制され、空孔に起因する電流コラプスが抑制される。また、酸化層１６ａのＯ含有量が多いため、ドレイン電極２２とゲート電極２４との間でＧａＮ層１６が高耐圧化し、実質的にＳｉ濃度が低下する。このためゲート−ドレイン間のリークパスを遮断し、リーク電流を抑制することができる。

【0040】

一方、ＳｉＮ膜３２はストイキオメトリまたはそれに近い組成を有し、ＧａＮ層１６、ゲート電極２４およびソース電極２０を覆う。ＳｉＮ膜３２に含まれるＳｉ−Ｈ結合は少なく、熱処理などにより生じる活性状態のＳｉも少ない。このためＧａＮ層１６のうちＳｉＮ膜３２に接触する領域ではＮ抜けが発生しにくく、空孔が少なくなる。すなわちゲート電極２４およびソース電極２０付近では、Ｎ抜けによる空孔が発生しにくく、空孔に起因する電流コラプスが抑制される。ＳｉＮ膜３２はＳｉＮ膜３０よりも絶縁性に優れるため、ＳｉＮ膜３０を流れるリーク電流を抑制することができる。

【0041】

ＧａＮ層１６表面の全体にわたってＳｉＮ膜３０を設けることで、表面準位およびＩ−Ｖ特性をさらに安定化することができるとも考えられる。しかしＳｉＮ膜３０のＯ含有量が多いため、ＧａＮ層１６全体のＳｉ濃度が低下する。これによりＡｌＧａＮ／ＧａＮ界面におけるホールの影響が大きくなり、Ｉ−Ｖ特性が不安定化する。そこでＳｉＮ膜３０は、ゲート−ドレイン間のうちドレイン電極２２側に設けられ、ソース電極２０およびゲート電極２４からは離間することが好ましい。これによりゲート−ドレイン間のうちゲート電極２４側およびソース−ゲート間ではＧａＮ層１６のＳｉ濃度が高く保たれる。このためＳｉがＡｌＧａＮ／ＧａＮ界面のホールを相殺し、Ｉ−Ｖ特性が安定化する。

【0042】

ＳｉＮ膜３０に含まれるＯがＧａＮ層１６のＧａと反応し、Ｇａ_２Ｏ_３を含む酸化層１６ａが形成される。Ｇａ_２Ｏ_３のバンドギャップはＧａＮよりも大きいため、ＧａＮ層１６が高耐圧化し、実質的にＳｉ濃度が低下する。このためリーク電流を抑制することができる。またＳｉＮ膜３０におけるＮ抜け後の空孔の発生を抑制し、電流コラプスを抑止することができる。

【0043】

表１に示したように、ＳｉＮ膜３０はＳｉＮ膜３２よりも大きなＯ含有量を有する。このためＯがＧａＮ層１６のＧａと反応し、Ｇａ_２Ｏ_３を含む酸化層１６ａが形成される。ＳｉＮ膜３０に含まれるＯは、ＧａＮ層１６のドーパントであるＳｉとも反応し酸化シリコン（ＳｉＯ_２）を生成する。これによりドレイン電極２２付近においてＧａＮ層１６のＳｉ濃度が実質的に低下し、ゲート−ドレイン間においてＧａＮ層１６の導電性が低下する。これによりゲート−ドレイン間のリークパスが遮断され、リーク電流をより効果的に低減することができる。

【0044】

ＧａＮ層１６のＳｉＮ膜３０に接触しない領域のＳｉ濃度は、ＳｉＮ膜３０に接触する領域（酸化層１６ａ）よりも高い。このため、ソース電極２０およびゲート電極２４付近ではＳｉがホールを相殺するため、Ｉ−Ｖ特性が効果的に安定化される。またドレイン電極２２付近ではＳｉ濃度が低下するため、リーク電流が抑制される。ＧａＮ層１６のうち酸化層１６ａ以外におけるＳｉ濃度は例えば１×１０^１８ｃｍ^−３である。ＧａＮ層１６はＧａＮ層１２中のキャリア（電子）と同じ導電型であるｎ型であればよい。

【0045】

ＳｉＮ膜３０のＳｉ／ＮはＳｉＮ膜３２よりも高く、０．７５より大きい。ＳｉＮ膜３０のＳｉ／Ｎは例えば０．８以上、０．８５以上、０．９以上などである。表１に示したようにＳｉＮ膜３０の屈折率はＳｉＮ膜３２よりも高い。ＳｉＮ膜３０の屈折率は例えば２．３０以上、２．３５以上、２．４０以上などである。ＳｉＮ膜３０中のＳｉがＧａＮ層１６表面の未結合手などと結合することで、ＧａＮ層１６の表面準位が安定し、電流コラプスが抑制される。

【0046】

これに対し、ＳｉＮ膜３２は例えばストイキオメトリな組成を有し、Ｓｉ／Ｎは０．７５であることが好ましい。これによりソース−ゲート間およびゲート−ドレイン間のゲート電極２４付近においてＧａＮ層１６のＳｉ濃度を高く保つことができるため、ホールの影響を相殺することができる。またＧａＮ層１６からのＮ抜けを抑制することができる。ＳｉＮ膜３２のＳｉ／Ｎは例えば０．８以下、０．７５以下、０．７以下などである。ＳｉＮ膜３２の屈折率は例えば２．３０未満、２．２０以下、２．０５以下、２．０以下などである。ＳｉＮ膜３２はＳｉＮ膜３０に比べてストイキオメトリに近い組成を有していればよく、特にストイキオメトリな組成を有することが好ましい。

【0047】

半導体装置１００は、ＧａＮ層１２、およびＡｌＧａＮの電子供給層１４を備える。これによりＩ−Ｖ特性が安定し、かつリーク電流および電流コラプスを抑制したＨＥＭＴを形成することができる。ＧａＮ層１２、電子供給層１４およびＧａＮ層１６は上記以外の窒化物半導体で形成されてもよい。例えば電子供給層１４は窒化アルミニウムインジウム（ＡｌＩｎＮ）でもよい。

【0048】

表３に示した成膜条件では、ＳｉＨ_４の流量を増加させることでＳｉＮ膜３０のＳｉ濃度およびＯ含有量をＳｉＮ膜３２よりも多くする。ＲＦの周波数を変えることで、Ｓｉ濃度およびＯ含有量を変えることもできる。表４はＳｉＮ膜３０および３２の成膜条件の別の例を示す表である。

【表4】

ＳｉＮ膜３０の成膜工程において、ＲＦの周波数は３７５ｋＨｚ、ＳｉＨ_４の流量は４５ｓｃｃｍ、Ｎ_２の流量は１５００ｓｃｃｍとする。ＳｉＮ膜３２の成膜工程において、ＲＦの周波数は１３．５６ＭＨｚ、ＳｉＨ_４の流量は４ｓｃｃｍ、Ｎ_２の流量は６００ｓｃｃｍ、Ｈｅの流量は５００ｓｃｃｍとする。ＳｉＮ膜３０の成膜工程においてＲＦ電流は１．５Ａとし、ＳｉＮ膜３２の成膜工程においてＲＦのパワーは５０Ｗとする。ＲＦの周波数を低くすることで、ＳｉＮ膜３０のＳｉ濃度を０．７５より大きく、かつＯ含有量を７．５程度まで大きくすることができる。

【0049】

ドレイン電極２２はＳｉＮ膜３０の上面および側面に接触することが好ましい。これによりドレイン電極２２付近のリークパスを遮断することができる。ただし、ＳｉＮ膜３０は、例えばドレイン電極２２に接触せず、ゲート電極２４とドレイン電極２２との間に位置し、ゲート電極２４から離間すればよい。また半導体装置１００の表面の保護および絶縁性の向上のため、ＳｉＮ膜３２はソース電極２０、ドレイン電極２２、ゲート電極２４およびＳｉＮ膜３０を覆うことが好ましい。

【0050】

ソース電極２０およびドレイン電極２２は、電子供給層１４の上面に設けられ、オーミック接触する。ソース電極２０およびドレイン電極２２と電子供給層１４とのオーミック接触、および酸化層１６ａの形成のため、熱処理は例えば５５０℃以上の温度で行うことが好ましい。熱処理の温度は例えば５００℃以上、６００℃以上でもよい。熱処理によりＳｉＮ膜３０中のＯとＧａＮ層１６中のＧａとが反応し、酸化層１６ａが形成される。ソース電極２０およびドレイン電極２２はＧａＮ層１６の上面に設けられてもよい。コンタクト抵抗の低減のため、ドレイン電極２２は電子供給層１４の上面に設けられることが好ましい。

【実施例2】

【0051】

［半導体装置］
図９は実施例２に係る半導体装置２００を例示する断面図である。実施例１と同様の構成については説明を省略する。図９に示すように、ＳｉＮ膜３２のソース電極２０とドレイン電極２２との間の部分に開口部３２ｂが設けられている。開口部３２ｂから露出するＧａＮ層１６の上面に接触するようにゲート電極２４が設けられている。ゲート幅は例えば０．１５μｍである。ＳｉＮ膜３２の上にゲート電極２４を覆うＳｉＮ膜を設けてもよい。

【0052】

［半導体装置の製造方法］
図１０（ａ）および図１０（ｂ）は半導体装置２００の製造方法を例示する断面図である。図から図までに示した工程は実施例２にも共通である。図１０（ａ）に示すように、熱処理後、ゲート電極２４の形成前に、例えばプラズマＣＶＤ法によりＳｉＮ膜３２を形成する。ＳｉＮ膜３２は、ＧａＮ層１６、ソース電極２０、およびドレイン電極２２を覆う。

【0053】

例えば電子線（ＥＢ：Electron Beam）露光によりレジストパターニングを行い、さらに反応性ドライエッチングにより図１０（ｂ）に示すようにＳｉＮ膜３２に開口部３２ｂを形成する。蒸着法およびリフトオフ法により、開口部３２ａにゲート電極２４を形成する。以上の工程により半導体装置２００を形成する。実施例２によれば、実施例１と同様に、Ｉ−Ｖ特性を安定化し、かつ電流コラプスおよびリーク電流を抑制することができる。ゲート長は例えば０．１５μｍである。

【0054】

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【0055】

（付記１）
基板と、
前記基板上に設けられ、少なくとも最表面にｎ型窒化ガリウム層を含む半導体積層体と、
前記半導体積層体上に設けられたゲート電極、ソース電極、およびドレイン電極と、
前記ドレイン電極と前記ソース電極との間の前記窒化ガリウム層上であって、前記ゲート電極に離間して設けられた第１窒化シリコン膜と、
前記第１窒化シリコン膜と前記ゲート電極の間の前記窒化ガリウム層上に設けられた第２窒化シリコン膜を含み、
前記第１窒化シリコン膜の窒素に対するシリコンの組成は、前記第２窒化シリコン膜の窒素に対するシリコンの組成よりも大きく、
前記第１窒化シリコン膜と接触する前記窒化ガリウム層の領域の酸素含有量は、前記第２窒化シリコン膜と接触する前記窒化ガリウム層の領域の酸素含有量より大きい半導体装置。
（付記２）
前記窒化ガリウム層の前記第１窒化シリコン膜と接触する領域は酸化ガリウムを含む付記１に記載の半導体装置。
（付記３）
前記窒化ガリウム層の前記第２窒化シリコン膜と接触する領域のシリコン濃度は、前記窒化ガリウム層の前記第１窒化シリコン膜と接触する領域のシリコン濃度より高い付記１に記載の半導体装置。
（付記４）
前記第１窒化シリコン膜の酸素含有量は前記第２窒化シリコン膜の酸素含有量よりも大きい付記１に半導体装置。
（付記５）
前記第２窒化シリコン膜における窒素に対するシリコンの組成比は０．７５より大きい付記１に記載の半導体装置。
（付記６）
前記半導体積層体は窒化ガリウムにより形成されたバッファ層と、前記バッファ層上であって窒化アルミニウムガリウムあるいは窒化アルミニウムインジウムにより形成された電子供給層とを含む付記１に記載の半導体装置。
（付記７）
前記第１窒化シリコン膜は前記ドレイン電極に接している付記１に記載の半導体装置。
（付記８）
前記第２窒化シリコン膜は、前記ソース電極、前記ゲート電極、前記ドレイン電極および前記第１窒化シリコン膜を覆う付記１に記載の半導体装置。
（付記９）
前記ｎ型窒化ガリウム層と、前記半導体積層体に形成されるキャリアとは同じ導電型を有する付記１に記載の半導体装置。

【符号の説明】

【0056】

１０ 基板
１１ 半導体層
１２ ＧａＮ層
１２ａ バッファ層
１２ｂ チャネル層
１４ 電子供給層
１６ ＧａＮ層
１６ａ 酸化層
１７、１８、１９、３０、３２ ＳｉＮ膜
２０ ソース電極
２２ ドレイン電極
２４ ゲート電極
３２ａ、３２ｂ、４２ａ、４２ｂ 開口部
４０、４２ フォトレジスト
１００Ｒ、２００Ｒ、１００、２００ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】