特許 6838504 半導体装置および半導体回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6838504

(24)【登録日】2021年2月16日

(45)【発行日】2021年3月3日

(54)【発明の名称】半導体装置および半導体回路装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20210222BHJP

   H01L 27/04 20060101ALI20210222BHJP

   H01L 27/06 20060101ALI20210222BHJP

   H01L 21/329 20060101ALI20210222BHJP

   H01L 29/861 20060101ALI20210222BHJP

   H01L 29/87 20060101ALI20210222BHJP

   H01L 29/866 20060101ALI20210222BHJP

   H01L 29/868 20060101ALI20210222BHJP

【ＦＩ】

   H01L27/04 H

   H01L27/06 311B

   H01L29/90 Z

   H01L29/90 D

   H01L29/91 K

【請求項の数】8

【全頁数】20

(21)【出願番号】特願2017-118882(P2017-118882)

(22)【出願日】2017年6月16日

(65)【公開番号】特開2019-4079(P2019-4079A)

(43)【公開日】2019年1月10日

【審査請求日】2020年5月14日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】斉藤 俊

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００４−２６６０３６（ＪＰ，Ａ）

【文献】 特開２０１５−４１６３７（ＪＰ，Ａ）

【文献】 特開昭６３−１４４５５５（ＪＰ，Ａ）

【文献】 特開２００４−２０７３９８（ＪＰ，Ａ）

【文献】 特表２００４−５１２６８５（ＪＰ，Ａ）

【文献】 特開昭６３−１４０５６１（ＪＰ，Ａ）

【文献】 特開２０１７−５９６９１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６６

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２９／８７

(57)【特許請求の範囲】

【請求項1】

半導体基板のおもて面の表面層に選択的に設けられた第１の第１導電型領域と、
前記第１の第１導電型領域の内部に選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記第１の第１導電型領域の内部に、前記第１半導体領域と離して選択的に設けられた第１導電型の第５半導体領域と、
前記第５半導体領域の内部に選択的に設けられた、前記第５半導体領域よりも不純物濃度の高い第１導電型の第６半導体領域と、
前記半導体基板の、前記第１の第１導電型領域以外の部分である第２導電型領域と、
前記第３半導体領域に電気的に接続された第１電極と、
前記第４半導体領域および前記第６半導体領域に電気的に接続された第２電極と、
を備え、
前記第６半導体領域は、前記第３半導体領域よりも前記第４半導体領域との距離を空けた位置で、かつ前記第４半導体領域に対して前記第３半導体領域と同じ側に配置されていることを特徴とする半導体装置。

【請求項2】

前記第６半導体領域は、相対的に前記第３半導体領域に近い位置に配置されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第６半導体領域は、前記第３半導体領域を挟んで前記第４半導体領域に対向することを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

請求項１〜３のいずれか一つに記載の半導体装置を最も高電位側の第１ダイオードとし、当該第１ダイオードを含む複数のダイオードを直列接続してなる第１回路を備えた半導体回路装置であって、
第１端子と、
前記第１端子よりも低電位の第２端子と、
前記第１端子と前記第２端子との間に接続された第２回路と、
前記第１端子と前記第２回路との間に、前記第２回路に並列に接続された前記第１回路と、
を備え、
複数の前記ダイオードは、カソードを前記第１端子側として、アノードを前記第２端子側として、前記第１端子と前記第２端子との間に直列接続され、
前記第１電極は、前記第１端子に電気的に接続され、
前記第２電極は、複数の前記ダイオードのうち、前記第１ダイオード以外で最も前記第１端子側の第２ダイオードのカソードに電気的に接続されていることを特徴とする半導体回路装置。

【請求項5】

複数の前記ダイオードのうち、前記第１ダイオード以外の前記ダイオードは、
前記半導体基板のおもて面の表面層に、前記第１の第１導電型領域と離して選択的に設けられた第２の第１導電型領域と、
前記第２の第１導電型領域の内部に選択的に設けられた第２導電型の第７半導体領域と、
前記第７半導体領域の内部に選択的に設けられた第１導電型の第８半導体領域と、
前記第７半導体領域の内部に、前記第８半導体領域と離して選択的に設けられた、前記第７半導体領域よりも不純物濃度の高い第２導電型の第９半導体領域と、
前記第２の第１導電型領域の内部に、前記第７半導体領域と離して選択的に設けられた、前記第２の第１導電型領域よりも不純物濃度の高い第１導電型の第１０半導体領域と、
前記第８半導体領域および前記第１０半導体領域に電気的に接続された第３電極と、
前記第９半導体領域に電気的に接続された第４電極と、
を備えることを特徴とする請求項４に記載の半導体回路装置。

【請求項6】

前記第２ダイオードの前記第３電極は、前記第２電極に電気的に接続されていることを特徴とする請求項５に記載の半導体回路装置。

【請求項7】

複数の前記ダイオードのうち、最も前記第２端子側の前記ダイオードの前記第４電極は、前記第２端子に電気的に接続されていることを特徴とする請求項５または６に記載の半導体回路装置。

【請求項8】

前記第１端子は電源端子であり、
前記第２端子は接地端子であり、
前記第１回路は、前記第１端子に印加された過電圧から前記第２回路を保護する保護回路であることを特徴とする請求項４〜７のいずれか一つに記載の半導体回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置および半導体回路装置に関する。

【背景技術】

【0002】

電源電位の配線ライン（以下、電源ラインとする）にはサージ電圧が印加されやすい。このため、通常、電源ラインの電圧を所定電圧（以下、クランプ電圧とする）にクランプ（制限）して、電源ラインに接続された各回路にサージ電圧が入力されることを防止する定電圧クランプ回路が用いられる。一般的に、定電圧クランプ回路は、電位Ｖｄの配線ライン（電源ライン）１と、接地電位ＧＮＤの配線ライン（以下、接地ラインとする）２と、の間に、複数のツェナーダイオードを直列接続して構成される。定電圧クランプ回路を構成する各ツェナーダイオードで負担する電圧の総和がクランプ電圧となる（例えば、下記特許文献１，２参照。）。

【0003】

このように複数のツェナーダイオードを直列接続して構成された定電圧クランプ回路の最大電流容量は、最も電源電位側（最も高電位側）に接続されるツェナーダイオードの電流容量で決定される。その理由は、次の通りである。半導体基板（半導体チップ）内のｐｎ接合で形成されるツェナーダイオードには寄生素子が存在し、定電圧クランプ回路を構成する複数のツェナーダイオードのうち、最も高電位で動作するツェナーダイオードで最も早く当該寄生素子が動作（寄生動作）しやすい。この寄生動作箇所で大電流が流れやすくなり、局部的に発熱するため、この熱集中箇所で素子が破壊に至るからである。

【0004】

図６は、従来の定電圧クランプ回路を備えた半導体回路装置の一例を示す回路図である。図６は、下記特許文献１の図１に相当する。図６に示す従来の半導体回路装置では、出力端子１０２と接地端子１０３との間に、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）保護回路１０４と出力トランジスタ１０５とが並列接続されている。ＥＳＤ保護回路１０４は、バイポーラトランジスタ１０７と、当該バイポーラトランジスタ１０７のベースと出力端子１０２との間に直列接続された複数のツェナーダイオード１０６と、を有する。符号１０１は、外部電源端子である。

【0005】

出力トランジスタ１０５は、内部回路１０８の出力に依らず、ＥＳＤ印加時にＮＯＲ回路１０９から出力されたローレベルのゲート信号によりオフされる。出力トランジスタ１０５のオフ時に出力端子１０２の電位が上昇すると、ツェナーダイオード１０６がブレークダウンして、出力端子１０２からバイポーラトランジスタ１０７にベース電流が供給され、バイポーラトランジスタ１０７がオンする。これにより、出力端子１０２に印加されたＥＳＤ電荷がオン状態のバイポーラトランジスタ１０７で消費され、オフ状態の出力トランジスタ１０５がＥＳＤ電荷から保護される。

【0006】

図７は、従来の定電圧クランプ回路を備えた半導体回路装置の別の一例を示す断面図である。図７は、下記特許文献２の図１に相当する。図７に示す従来の半導体回路装置では、ｐ⁺型領域１１１とｎ⁺型領域１１２とのｐｎ接合で構成された横型ダイオード１１３がｐ^-型の半導体基板１１０のおもて面の表面層に複数配置され（太枠で囲む部分が横型ダイオード１１３の１セル）、当該複数の横型ダイオード１１３を直列接続してＥＳＤ保護回路が構成されている。各横型ダイオード１１３は、それぞれ、半導体基板１１０の、各横型ダイオード１１３の形成領域１１４をそれぞれ覆うｎ型領域（ディープｎ型ウェル領域１１５およびｎ^-型ウェル領域１１６）で接合分離されている。

【0007】

ディープｎ型ウェル領域１１５は、半導体基板１１０のおもて面から所定深さに設けられ、深さ方向にすべて横型ダイオード１１３に対向する。深さ方向とは、半導体基板１１０のおもて面から裏面に向かう方向である。ｎ^-型ウェル領域１１６は、半導体基板１１０のおもて面からディープｎ型ウェル領域１１５に達する深さで設けられている。また、ｎ^-型ウェル領域１１６は、半導体基板１１０の、各横型ダイオード１１３の形成領域１１４の周囲をそれぞれ囲む。ディープｎ型ウェル領域１１５およびｎ^-型ウェル領域１１６は、ＥＳＤ保護回路のアノードまたは電源端子に接続されている。

【0008】

ディープｎ型ウェル領域１１５には、半導体回路装置の通常動作時に、ＥＳＤ保護回路のアノードに供給される電圧よりも高い電圧が供給される。これによって、初段の横型ダイオード１１３（図７の最も左側に配置された、最も高電位に接続される横型ダイオード１１３）を構成するｐ⁺型領域１１１と、ディープｎ型ウェル領域１１５およびｎ^-型ウェル領域１１６と、のｐｎ接合によって形成される寄生ダイオード１１７がオンすることを防止し、ディープｎ型ウェル領域１１５およびｎ^-型ウェル領域１１６が接続されたノード（接続点）にＥＳＤ保護回路のアノードから寄生ダイオード１１７を介してリーク電流が流れることを防止している。

【0009】

また、従来の定電圧クランプ回路を備えた別の半導体回路装置として、エピタキシャル基板のおもて面の表面層に選択的に設けられたｐ⁺⁺型領域と、当該ｐ⁺⁺型領域の内部に選択的に設けられたｎ⁺型領域と、のｐｎ接合で構成された縦型ダイオードを保護回路として備えた回路装置が提案されている（例えば、下記特許文献３（第３頁右上欄７行〜第３頁右下欄１６行、第１図）参照。）。下記特許文献３では、縦型ダイオードを構成するｐ⁺⁺型領域とｎ⁺型領域との間に設けたｐ⁺型領域により、ｐ⁺⁺型領域とｎ⁺型領域との間のｐｎ接合濃度差を調整して、放電抵抗変化の少ない保護回路を実現している。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】特開２０１２−１７４９８３号公報

【特許文献2】特開２０１５−１０３６０５号公報

【特許文献3】特開平０４−１４６６６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

しかしながら、上述した従来の定電圧クランプ回路を備えた半導体回路装置では、一般的に、自己分離型ＣＤＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型ＭＯＳ／Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳ：二重拡散ＭＯＳ）技術によってツェナーダイオードなどのバイポーラデバイスを構成する。この場合、電源端子と接地端子間に短絡電流を流す電流経路を形成する寄生動作が完全に発生しない構造とすることはできない。

【0012】

このバイポーラデバイスに形成される寄生素子の寄生動作を抑制するには、当該寄生素子が寄生動作に移行するまでの許容電流容量を大きくする必要があるが、バイポーラデバイスのサイズ（素子寸法）を増大させて、バイポーラデバイスの電流密度を低減する必要がある。しかしながら、バイポーラデバイスのサイズを増大させた場合、チップ面積（チップサイズ）が増加するとともに、チップ面積の増加に伴うコスト増大を招くという新たな問題が生じる。

【0013】

この発明は、上述した従来技術による問題点を解消するため、チップサイズを大型化することなく、電源端子と接地端子間に短絡電流を流す寄生素子が寄生動作に移行するまでの許容電流容量を大きくすることができる半導体装置および半導体回路装置を提供することを目的とする。

【課題を解決するための手段】

【0014】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板のおもて面の表面層に、第１の第１導電型領域が選択的に設けられている。前記第１の第１導電型領域の内部に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域は、前記第１半導体領域よりも不純物濃度が低い。前記第２半導体領域の内部に、第１導電型の第３半導体領域が選択的に設けられている。前記第１半導体領域の内部に、前記第２半導体領域と離して、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記第１の第１導電型領域の内部に、前記第１半導体領域と離して、第１導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域の内部に、第１導電型の第６半導体領域が選択的に設けられている。前記第６半導体領域は、前記第５半導体領域よりも不純物濃度が高い。第２導電型領域は、前記半導体基板の、前記第１の第１導電型領域以外の部分である。第１電極は、前記第３半導体領域に電気的に接続されている。第２電極は、前記第４半導体領域および前記第６半導体領域に電気的に接続されている。前記第６半導体領域は、前記第３半導体領域よりも前記第４半導体領域との距離を空けた位置で、かつ前記第４半導体領域に対して前記第３半導体領域と同じ側に配置されている。

【0015】

また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体領域は、相対的に前記第３半導体領域に近い位置に配置されていることを特徴とする。

【0016】

また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体領域は、前記第３半導体領域を挟んで前記第４半導体領域に対向することを特徴とする。

【0017】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体回路装置は、上述した半導体装置を最も高電位側の第１ダイオードとし、当該第１ダイオードを含む複数のダイオードを直列接続してなる第１回路を備えた半導体回路装置であって、第１，２端子、第１，２回路を備え、次の特徴を有する。前記第２端子は、前記第１端子よりも低電位である。前記第２回路は、前記第１端子と前記第２端子との間に接続されている。前記第１回路は、前記第１端子と前記第２回路との間に、前記第２回路に並列に接続されている。複数の前記ダイオードは、カソードを前記第１端子側として、アノードを前記第２端子側として、前記第１端子と前記第２端子との間に直列接続されている。前記第１電極は、前記第１端子に電気的に接続されている。前記第２電極は、複数の前記ダイオードのうち、前記第１ダイオード以外で最も前記第１端子側の第２ダイオードのカソードに電気的に接続されていることを特徴とする。

【0018】

また、この発明にかかる半導体回路装置は、上述した発明において、複数の前記ダイオードのうち、前記第１ダイオード以外の前記ダイオードは、第２の第１導電型領域、第２導電型の第７，９半導体領域、第１導電型の第８，１０半導体領域および第３，４電極を備える。前記第２の第１導電型領域は、前記半導体基板のおもて面の表面層に、前記第１の第１導電型領域と離して選択的に設けられている。前記第２導電型の第７半導体領域は、前記第２の第１導電型領域の内部に選択的に設けられている。前記第１導電型の第８半導体領域は、前記第７半導体領域の内部に選択的に設けられている。前記第２導電型の第９半導体領域は、前記第７半導体領域の内部に、前記第８半導体領域と離して選択的に設けられている。前記第２導電型の第９半導体領域は、前記第７半導体領域よりも不純物濃度が高い。前記第１導電型の第１０半導体領域は、前記第２の第１導電型領域の内部に、前記第７半導体領域と離して選択的に設けられている。前記第１導電型の第１０半導体領域は、前記第２の第１導電型領域よりも不純物濃度が高い。第３電極は、前記第８半導体領域および前記第１０半導体領域に電気的に接続されている。前記第４電極は、前記第９半導体領域に電気的に接続されていることを特徴とする。

【0019】

また、この発明にかかる半導体回路装置は、上述した発明において、前記第２ダイオードの前記第３電極は、前記第２電極に電気的に接続されていることを特徴とする。

【0020】

また、この発明にかかる半導体回路装置は、上述した発明において、複数の前記ダイオードのうち、最も前記第２端子側の前記ダイオードの前記第４電極は、前記第２端子に電気的に接続されていることを特徴とする。

【0021】

また、この発明にかかる半導体回路装置は、上述した発明において、前記第１端子は電源端子であり、前記第２端子は接地端子である。前記第１回路は、前記第１端子に印加された過電圧から前記第２回路を保護する保護回路であることを特徴とする。

【0022】

上述した発明によれば、第１半導体領域から第２〜４半導体領域へ向かって流れる電子電流により電源ラインの電圧がクランプ電圧に達した後に、第１〜３，５〜７半導体領域で形成される寄生ｎｐｎバイポーラトランジスタの寄生動作により第１半導体領域を流れる電子電流を第６半導体領域から外部へ引き抜くことができる。これにより、サージ電流が第２導電型領域に直接流れ込む電流経路が発生しにくくなるため、第１半導体領域（主電源端子）と第２導電型領域（接地端子）とが短絡することを抑制することができる。

【発明の効果】

【0023】

本発明にかかる半導体回路装置および半導体回路装置によれば、チップサイズを大型化することなく、電源端子と接地端子間に短絡電流を流す寄生素子が寄生動作に移行するまでの許容電流容量を大きくすることができるという効果を奏する。

【図面の簡単な説明】

【0024】

【図1】実施の形態にかかる半導体回路装置を用いた回路構成の一例を示す回路図である。

【図2】実施の形態にかかる半導体回路装置の構造を示す断面図である。

【図3】比較例の半導体回路装置の構造を示す断面図である。

【図4A】図２の実施の形態にかかる半導体回路装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。

【図4B】図２の実施の形態にかかる半導体回路装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。

【図5】図１の第２ツェナーダイオードの構造を示す断面図である。

【図6】従来の定電圧クランプ回路を備えた半導体回路装置の一例を示す回路図である。

【図7】従来の定電圧クランプ回路を備えた半導体回路装置の別の一例を示す断面図である。

【発明を実施するための形態】

【0025】

以下に添付図面を参照して、この発明にかかる半導体回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0026】

（実施の形態）
実施の形態にかかる半導体回路装置の構造について説明する。図１は、実施の形態にかかる半導体回路装置を用いた回路構成の一例を示す回路図である。図１に示すように、電源電位Ｖｄの配線ライン（電源ライン）１と、接地電位ＧＮＤの配線ライン（以下、接地ラインとする）２と、の間に、内部回路（第２回路）３と定電圧クランプ回路（第１回路）４とが並列接続されている。電源ライン１には、内部回路３の通常動作時に、主電源端子（第１端子）７から電源電位Ｖｄの電圧が印加される。接地ライン２は、接地端子（第２端子）８の接地電位ＧＮＤに固定される。内部回路３は、例えば電源電位Ｖｄを最高電位とし、接地電位ＧＮＤを最低電位として動作する。

【0027】

定電圧クランプ回路４は、実施の形態にかかる半導体回路装置であり、１つの第１ツェナーダイオード（第１ダイオード）５と複数の第２ツェナーダイオード（第２ダイオード）６とを直列接続して構成される。定電圧クランプ回路４は、電源ライン１の電圧を所定電圧（クランプ電圧）にクランプ（制限）し、内部回路３に耐圧（耐電圧）を超えるサージ電圧が入力されることを防止する機能を有する。耐圧とは、素子や回路が誤動作や破壊を起こさない限界の電圧である。サージ電圧とは、電源ライン１に微小時間に入力されるＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）等の過電圧（ノイズ）である。

【0028】

定電圧クランプ回路４を構成する第１，２ツェナーダイオード５，６のうち、最も電源ライン１側（最も高電位側：１段目）の第１ツェナーダイオード５の電流容量で定電圧クランプ回路４の最大電流容量が決定される。図１には、第１ツェナーダイオード５の後段（低電位側）に３つの第２ツェナーダイオード６を直列接続した場合を示し、これら３つ（２〜４段目）の第２ツェナーダイオード６に高電位側から低電位側に向かって符号６ａ〜６ｃを付している（図５においても同様）。

【0029】

第１ツェナーダイオード５のカソードは、主電源端子７と内部回路３の電源端子との間において電源ライン１に接続されている。第１ツェナーダイオード５のアノードには、最も高電位側の第２ツェナーダイオード６ａのカソードが接続されている。第２ツェナーダイオード６ａ，６ｂの各アノードには、それぞれ当該第２ツェナーダイオード６ａ，６ｂよりも低電位側の第２ツェナーダイオード６ｂ，６ｃのカソードが接続されている。最も接地ライン２側（低電位側）の第２ツェナーダイオード６ｃのアノードは接地ライン２に接続されている。

【0030】

クランプ電圧は、１つの第１ツェナーダイオード５および複数の第２ツェナーダイオード６で負担する電圧の総和である。すなわち、定電圧クランプ回路４で設定するクランプ電圧に応じて、第２ツェナーダイオード６の個数が決定される。例えば、内部回路３の動作電圧が２８Ｖである場合、６Ｖ程度の第１ツェナーダイオード５に、６Ｖ程度の第２ツェナーダイオード６を４つ直列接続して定電圧クランプ回路４を構成することで、クランプ電圧を３０Ｖ程度（＝５つのツェナーダイオード×６Ｖ）とすることができる。

【0031】

第１ツェナーダイオード５の断面構造を図２に示す。図２は、実施の形態にかかる半導体回路装置の構造を示す断面図である。図２には、ｐ^-型の半導体基板（半導体チップ）１０の導電型をｐ^-_subと示す（図３，４Ａ，４Ｂ，５においても同様）。図２に示すように、第１ツェナーダイオード５は、基板おもて面（半導体基板１０のおもて面）側に選択的に設けられたｐ型アノード領域（第１半導体領域）１３およびｐ^-型低濃度アノード領域（第２半導体領域）１５とｎ⁺型カソード領域（第３半導体領域）１４とのｐｎ接合で形成され、基板おもて面側にアノード電極Ａおよびカソード電極Ｋを有する横型ダイオードである。

【0032】

具体的には、半導体基板１０のおもて面の表面層には、ｎ^-型ウェル領域（第１の第１導電型領域）１２が選択的に設けられている。ｎ^-型ウェル領域１２は、半導体基板１０の内部に注入されたｎ型不純物が拡散されてなる拡散領域である。符号１１は、ｐ^-型の半導体基板１０のおもて面の表面層にｎ^-型ウェル領域１２が選択的に形成されたことで、半導体基板１０の裏面側の深い部分、ｎ^-型ウェル領域１２および後述するｎ^-型ウェル領域４３の周囲を囲む部分に残るｐ^-型領域（以下、ｐ^-型基板領域とする）である。ｎ^-型ウェル領域１２は、ｎ⁺型カソード領域１４と接地電位ＧＮＤのｐ^-型基板領域（第２導電型領域）１１との短絡を防止して、ｎ⁺型カソード領域１４を所定電位に固定する機能を有する。

【0033】

ｐ^-型基板領域１１とｎ^-型ウェル領域１２とのｐｎ接合により、ｐ^-型基板領域１１とｎ^-型ウェル領域１２とが接合分離される。これにより、ｐ^-型基板領域１１とｎ^-型ウェル領域１２とを例えばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）技術等により絶縁分離する場合よりも低コスト化を図ることができる。また、ｐ^-型基板領域１１とｎ^-型ウェル領域１２とのｐｎ接合からｐ^-型基板領域１１およびｎ^-型ウェル領域１２にそれぞれ伸びる空乏層で、第１ツェナーダイオード５の所定耐圧が確保される。

【0034】

ｎ^-型ウェル領域１２の内部には、基板おもて面側の表面層に、ｐ型アノード領域１３およびｎ型ピックアップ領域（第５半導体領域）１７がそれぞれ選択的に設けられている。ｐ型アノード領域１３は、ｎ^-型ウェル領域１２の内部に注入されたｐ型不純物が拡散されてなる拡散領域である。ｐ型アノード領域１３は、半導体基板１０の内部において、その周囲をｎ^-型ウェル領域１２の、ｐ型アノード領域１３以外の部分に覆われている。ｐ型アノード領域１３の内部には、ｎ⁺型カソード領域１４、ｐ^-型低濃度アノード領域１５およびｐ⁺型アノードコンタクト領域（第４半導体領域）１６がそれぞれ選択的に設けられている。

【0035】

ｎ⁺型カソード領域１４は、半導体基板１０のおもて面に露出され、カソード電極Ｋおよびカソードパッド４１（電極パッド：図５参照）を介して電源ライン１に電気的に接続されている。ｎ⁺型カソード領域１４は、ｐ^-型低濃度アノード領域１５の内部に注入されたｎ型不純物が拡散されてなる拡散領域である。ｎ⁺型カソード領域１４は、半導体基板１０の内部において、その周囲をｐ^-型低濃度アノード領域１５の、ｎ⁺型カソード領域１４以外の部分に覆われている。

【0036】

ｐ^-型低濃度アノード領域１５は、ｐ型アノード領域１３の内部に注入されたｎ型不純物が拡散されてなる拡散領域である。すなわち、ｐ^-型低濃度アノード領域１５は、ｐ型アノード領域１３の内部にｎ型不純物を拡散させることでｐ型アノード領域１３の不純物濃度を部分的に低くすることで形成された領域である。ｐ^-型低濃度アノード領域１５を設けることで、第１ツェナーダイオード５のｐｎ接合を形成するｎ型領域（ｎ⁺型カソード領域１４）とｐ型領域（ｐ^-型低濃度アノード領域１５およびｐ型アノード領域１３）とのｐｎ接合界面でのｐ型不純物とｎ型不純物との不純物濃度差を大きくすることができる。これにより、ｎ⁺型カソード領域１４からｐ型アノード領域１３へ注入されるキャリア（正孔）が多くなり、ｎ⁺型カソード領域１４とｐ型アノード領域１３との間で互いに多数キャリアが注入されやすくなる（すなわち多数キャリアの注入効率が向上）。かつ、第１ツェナーダイオード５のｐｎ接合界面におけるｐ型不純物濃度がｎ型不純物濃度よりも低いことで、ｎ⁺型カソード領域１４からｐ^-型低濃度アノード領域１５へ電子が抜けやすくなり、ｎ⁺型カソード領域１４とｐ^-型低濃度アノード領域１５とのｐｎ接合界面でのキャリアの再結合が低減される。

【0037】

ｐ⁺型アノードコンタクト領域１６は、ｐ型アノード領域１３の内部に注入されたｐ型不純物が拡散されてなる拡散領域である。また、ｐ⁺型アノードコンタクト領域１６は、ｎ⁺型カソード領域１４およびｐ^-型低濃度アノード領域１５と離して設けられている。また、ｐ⁺型アノードコンタクト領域１６は、半導体基板１０のおもて面に露出され、アノード電極Ａを介して低電位側の第２ツェナーダイオード６ａのカソード電極（不図示）に電気的に接続されている。図２には、第１ツェナーダイオード５の高電位側のカソード電極Ｋに「＋：プラス」印を図示し、低電位側のアノード電極Ａに「−：マイナス」印を図示する。

【0038】

図２には、カソード電極Ｋおよびアノード電極Ａの接続状態を配線記号で図示するが（図４においても同様）、カソード電極Ｋは、層間絶縁膜１９を深さ方向Ｚに貫通するコンタクトホールを介してｎ⁺型カソード領域１４に接する金属配線層である。アノード電極Ａは、コンタクトホールを介してｐ⁺型アノードコンタクト領域１６および後述するｎ⁺型ピックアップコンタクト領域（第６半導体領域）１８に接する金属配線層である。深さ方向Ｚとは、半導体基板１０のおもて面から裏面に向かう方向である。

【0039】

ｎ型ピックアップ領域１７は、ｎ^-型ウェル領域１２の内部に注入されたｎ型不純物が拡散されてなる拡散領域である。ｎ型ピックアップ領域１７は、半導体基板１０の内部において、その周囲をｎ^-型ウェル領域１２の、ｎ型ピックアップ領域１７以外の部分に覆われている。また、ｎ型ピックアップ領域１７は、ｐ型アノード領域１３と離して設けられている。ｎ型ピックアップ領域１７を設けることで、後述する寄生ｎｐｎバイポーラトランジスタ２１の動作時にｎ^-型ウェル領域１２を流れる電子電流Ｉ２の電流経路の抵抗（拡散抵抗）２２を低くすることができる。

【0040】

ｎ型ピックアップ領域１７の内部には、ｎ⁺型ピックアップコンタクト領域１８が選択的に設けられている。ｎ⁺型ピックアップコンタクト領域１８は、ｎ型ピックアップ領域１７の内部に注入されたｎ型不純物が拡散されてなる拡散領域である。また、ｎ⁺型ピックアップコンタクト領域１８は、半導体基板１０のおもて面に露出され、アノード電極Ａを介してｐ⁺型アノードコンタクト領域１６に電気的に接続されている。

【0041】

また、ｎ⁺型ピックアップコンタクト領域１８は、ｎ⁺型カソード領域１４に近い位置で、かつｎ⁺型カソード領域１４よりもｐ⁺型アノードコンタクト領域１６から離れた位置に配置される。すなわち、ｎ⁺型ピックアップコンタクト領域１８は、ｎ⁺型カソード領域１４よりもｐ⁺型アノードコンタクト領域１６との直線距離を空けた位置で、かつｐ⁺型アノードコンタクト領域１６に対してｎ⁺型カソード領域１４と同じ側に配置されている。好ましくは、ｎ⁺型ピックアップコンタクト領域１８は、ｐ⁺型アノードコンタクト領域１６との間にｎ⁺型カソード領域１４を挟むように、ｎ⁺型カソード領域１４に対してｐ⁺型アノードコンタクト領域１６と反対側に配置されることが好ましい。その理由は、次の通りである。

【0042】

例えば、比較として、ｎ⁺型ピックアップコンタクト領域１８を、図２に示す実施の形態にかかる半導体回路装置（以下、実施例とする）よりもｐ⁺型アノードコンタクト領域１６に近い位置に配置した第１ツェナーダイオード３０（以下、比較例とする）を図３に示す。図３は、比較例の半導体回路装置の構造を示す断面図である。図３の比較例では、ｎ⁺型ピックアップコンタクト領域１８は、ｐ⁺型アノードコンタクト領域１６よりもｎ⁺型カソード領域１４から離れた位置に配置されている。この場合、寄生ｎｐｎバイポーラトランジスタ３１の動作（寄生動作）時にｎ⁺型カソード領域１４からｎ⁺型ピックアップコンタクト領域１８へ流れる電子電流Ｉ１２は、ｎ^-型ウェル領域１２の、ｐ型アノード領域１３を挟んで深さ方向Ｚにｐ⁺型アノードコンタクト領域１６に対向する部分（ｐ型アノード領域１３直下の部分）を通ってｎ⁺型ピックアップコンタクト領域１８に到達することとなる。このため、当該電子電流Ｉ１２が高抵抗なｎ^-型ウェル領域１２内を流れる距離は長くなり、当該電子電流Ｉ１２の電流経路の抵抗（拡散抵抗）３２の抵抗値が高くなる。したがって、電子電流Ｉ１２の集中箇所で半導体基板１０が発熱し、素子が破壊に至る虞がある。比較例において寄生ｎｐｎバイポーラトランジスタ３１の動作時に流れる電子電流Ｉ１２の電流経路は、ｎ⁺型カソード領域１４からｐ型アノード領域１３、ｎ^-型ウェル領域１２およびｎ⁺型ピックアップコンタクト領域１８へ向かう経路である。符号３３は、寄生ｎｐｎバイポーラトランジスタ３１の動作前に第１ツェナーダイオード３０に流れる電子電流Ｉ１１の電流経路の抵抗である。

【0043】

一方、図２に示す実施例においては、上述したようにｎ⁺型ピックアップコンタクト領域１８は、ｎ⁺型カソード領域１４に近い位置で、ｎ⁺型カソード領域１４よりもｐ⁺型アノードコンタクト領域１６から離して配置される。この場合、寄生ｎｐｎバイポーラトランジスタ２１の動作（寄生動作）時にｎ⁺型カソード領域１４からｎ⁺型ピックアップコンタクト領域１８へ流れる電子電流Ｉ２は、電子の抜けやすいｎ⁺型カソード領域１４とｐ^-型低濃度アノード領域１５とのｐｎ接合を抜けて、ｎ^-型ウェル領域１２の、ｐ型アノード領域１３直下の部分に達した後、比較例と比べて相対的に近い位置に配置されたｎ⁺型ピックアップコンタクト領域１８へと流れ込む。このため、当該電子電流Ｉ２が高抵抗なｎ^-型ウェル領域１２を流れる距離は比較例よりも短くなり、当該電子電流Ｉ２の電流経路の抵抗２２の抵抗値を低くすることができる。したがって、半導体基板１０の局所的な発熱を抑制することができる。実施例において寄生ｎｐｎバイポーラトランジスタ２１の動作時にｎ^-型ウェル領域１２を流れる電子電流Ｉ２の電源経路は、ｎ⁺型カソード領域１４からｐ^-型低濃度アノード領域１５、ｐ型アノード領域１３、ｎ^-型ウェル領域１２、ｎ型ピックアップ領域１７およびｎ⁺型ピックアップコンタクト領域１８へ向かう経路である。

【0044】

寄生ｎｐｎバイポーラトランジスタ２１，３１は、ｎ⁺型カソード領域１４をコレクタとし、ｐ^-型低濃度アノード領域１５およびｐ型アノード領域１３をベースとし、ｎ^-型ウェル領域１２、ｎ型ピックアップ領域１７およびｎ⁺型ピックアップコンタクト領域１８をエミッタとする寄生素子である。寄生ｎｐｎバイポーラトランジスタ２１，３１は、電源ライン１にサージ電圧等の過電圧が印加されたときにｎ⁺型カソード領域１４からｐ⁺型アノードコンタクト領域１６へ流れる電子電流Ｉ１をベース電流として動作する。電子電流Ｉ１は、主電源端子７への電源電位Ｖｄの電圧印加により生じた電流や、例えば主電源端子７へのサージ電圧の印加により生じた電流である。寄生ｎｐｎバイポーラトランジスタ２１の動作前に第１ツェナーダイオード５に流れる電子電流Ｉ１の電流経路は、ｎ⁺型カソード領域１４からｐ^-型低濃度アノード領域１５、ｐ型アノード領域１３およびｐ⁺型アノードコンタクト領域１６を通ってアノード電極Ａへ向かう経路である。

【0045】

層間絶縁膜１９は、半導体基板１０のおもて面の、ｎ⁺型カソード領域１４、ｐ⁺型アノードコンタクト領域１６、ｎ⁺型ピックアップコンタクト領域１８、後述するｎ⁺型カソード領域４５、ｐ⁺型アノードコンタクト領域４６およびｎ⁺型コンタクト領域４７以外の部分を覆う。層間絶縁膜１９は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局所酸化）法により半導体基板１０のおもて面を熱酸化することで形成された熱酸化膜（ＳｉＯ₂膜）であってもよい。

【0046】

第１ツェナーダイオード５を半導体基板１０のおもて面側から見たレイアウトの一例を図４Ａ，４Ｂに示す。図４Ａ，４Ｂは、図２の実施の形態にかかる半導体回路装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。第１ツェナーダイオード５の好適なレイアウトを図４Ａに示し、本発明の効果が得られるレイアウトの一例を図４Ｂに示す。また、図４Ａ，４Ｂでは、層間絶縁膜１９、アノード電極Ａおよびカソード電極Ｋを図示省略する。

【0047】

図４Ａに示すように、ｎ^-型ウェル領域１２は、例えば略矩形状の平面形状を有する。ｎ^-型ウェル領域１２は、ｐ型アノード領域１３およびｎ型ピックアップ領域１７に接し、ｐ型アノード領域１３およびｎ型ピックアップ領域１７の周囲を囲む。ｐ型アノード領域１３は、例えば略矩形状の平面形状を有する。ｐ型アノード領域１３は、ｐ^-型低濃度アノード領域１５およびｐ⁺型アノードコンタクト領域１６に接し、これらｐ^-型低濃度アノード領域１５およびｐ⁺型アノードコンタクト領域１６の周囲を囲む。

【0048】

ｎ⁺型カソード領域１４、ｐ^-型低濃度アノード領域１５およびｐ⁺型アノードコンタクト領域１６は、それぞれ例えば略矩形状の平面形状を有する。ｐ^-型低濃度アノード領域１５は、ｎ⁺型カソード領域１４に接し、ｎ⁺型カソード領域１４の周囲を囲む。ｐ⁺型アノードコンタクト領域１６は、ｐ^-型低濃度アノード領域１５と離して配置されている。また、ｐ⁺型アノードコンタクト領域１６は、ｐ^-型低濃度アノード領域１５およびｐ型アノード領域１３の各一部を挟んで第１方向Ｘにｎ⁺型カソード領域１４に対向する。

【0049】

ｐ⁺型アノードコンタクト領域１６の、ｎ⁺型カソード領域１４に対向する辺の幅（長さ）ｗ１は、ｎ⁺型カソード領域１４の、ｐ⁺型アノードコンタクト領域１６に対向する辺の幅ｗ０と略同じであることがよい（ｗ１＝ｗ０）。ｎ⁺型カソード領域１４およびｐ⁺型アノードコンタクト領域１６の対向する辺とは、第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに平行な辺である。ｐ⁺型アノードコンタクト領域１６は、ｎ⁺型カソード領域１４と略同じ寸法の略矩形状の平面形状であってもよい。

【0050】

ｐ⁺型アノードコンタクト領域１６は、例えば、ｎ⁺型カソード領域１４と第２方向Ｙの位置が等しく、ｎ⁺型カソード領域１４の対向する１辺全体に対向する。ｎ⁺型カソード領域１４およびｐ⁺型アノードコンタクト領域１６の対向する部分を多くするほど（例えば長辺同士を対向させる等）、ｎ⁺型カソード領域１４からｐ⁺型アノードコンタクト領域１６へ流れる電子電流Ｉ１の電流量を増大させることができる。これにより、当該電子電流Ｉ１の電流経路の抵抗（拡散抵抗）２３を低くすることができる。

【0051】

ｎ型ピックアップ領域１７およびｎ⁺型ピックアップコンタクト領域１８は、例えば略矩形状の平面形状を有する。ｎ型ピックアップ領域１７は、ｐ型アノード領域１３と離して配置されて、第１方向Ｘにｐ型アノード領域１３に対向する。また、ｎ型ピックアップ領域１７は、ｎ⁺型カソード領域１４を挟んで第１方向Ｘにｐ⁺型アノードコンタクト領域１６と対向する。ｎ型ピックアップ領域１７は、ｎ⁺型ピックアップコンタクト領域１８に接し、ｎ⁺型ピックアップコンタクト領域１８の周囲を囲む。

【0052】

ｎ型ピックアップ領域１７の、ｐ型アノード領域１３に対向する辺（第２方向Ｙに平行な辺）の幅ｗ１１は、ｐ型アノード領域１３の、ｎ型ピックアップ領域１７に対向する辺（第２方向Ｙに平行な辺）の幅ｗ１０と略等しくてもよい（ｗ１１＝ｗ１０）。ｎ⁺型ピックアップコンタクト領域１８は、ｎ型ピックアップ領域１７、ｎ^-型ウェル領域１２、ｐ型アノード領域１３およびｐ^-型低濃度アノード領域１５の各一部を挟んで第１方向Ｘにｎ⁺型カソード領域１４と対向する。

【0053】

かつ、ｎ⁺型ピックアップコンタクト領域１８は、ｎ⁺型カソード領域１４を挟んで第１方向Ｘにｐ⁺型アノードコンタクト領域１６と対向する。ｎ⁺型ピックアップコンタクト領域１８とｎ⁺型カソード領域１４との間の距離（直線距離）ｄ１は、ｎ⁺型ピックアップコンタクト領域１８とｐ⁺型アノードコンタクト領域１６との間の距離よりも短ければよく、ｐ⁺型アノードコンタクト領域１６とｎ⁺型カソード領域１４との間の距離ｄ２より短くてもよい。

【0054】

このようにｎ⁺型ピックアップコンタクト領域１８を配置することで、寄生ｎｐｎバイポーラトランジスタ２１の動作時にｎ^-型ウェル領域１２を流れる電子電流Ｉ２の電流経路が最短距離となる。当該電子電流Ｉ２の電流経路は、ｎ⁺型カソード領域１４からｐ^-型低濃度アノード領域１５、ｐ型アノード領域１３、ｎ^-型ウェル領域１２、ｎ型ピックアップ領域１７およびｎ⁺型ピックアップコンタクト領域１８を通ってアノード電極Ａへ向かう経路である。

【0055】

寄生ｎｐｎバイポーラトランジスタ２１の動作時にｎ^-型ウェル領域１２を流れる電子電流Ｉ２の電流経路を短くすることで、当該電子電流Ｉ２が高抵抗なｎ^-型ウェル領域１２を流れる距離を短くすることができる。このため、当該電子電流Ｉ２の電流経路の抵抗を低くすることができる。また、当該電子電流Ｉ２をｎ⁺型ピックアップコンタクト領域１８から外部へ可能な限り早く引き抜くことができる。

【0056】

また、ｎ⁺型ピックアップコンタクト領域１８を、ｎ⁺型カソード領域１４を挟んで第１方向Ｘにｐ⁺型アノードコンタクト領域１６と対向するように配置することで、デバイス面積の増大を抑制することができる。このため、デバイス面積の増大を抑制した状態で、寄生ｎｐｎバイポーラトランジスタ２１の動作時に寄生ｎｐｎバイポーラトランジスタ２１の動作時にｎ^-型ウェル領域１２を流れる電子電流Ｉ２の電流経路の抵抗を低くすることができる。

【0057】

ｎ⁺型ピックアップコンタクト領域１８の、ｎ⁺型カソード領域１４に対向する辺（第２方向Ｙに平行な辺）の幅ｗ２は、ｎ⁺型カソード領域１４の、ｎ⁺型ピックアップコンタクト領域１８に対向する辺（第２方向Ｙに平行な辺）の幅ｗ０と略同じであることがよい（ｗ２＝ｗ０）。ｎ⁺型ピックアップコンタクト領域１８は、ｎ⁺型カソード領域１４と略同じ寸法の略矩形状の平面形状であってもよい。ｎ⁺型ピックアップコンタクト領域１８は、ｎ⁺型カソード領域１４と第２方向Ｙの位置が等しく、ｎ⁺型カソード領域１４の対向する１辺全体に対向することがよい。

【0058】

ｎ⁺型カソード領域１４およびｎ⁺型ピックアップコンタクト領域１８の対向する部分を多くするほど（例えば長辺同士を対向させる等）、寄生ｎｐｎバイポーラトランジスタ２１の動作（寄生動作）時にｎ⁺型カソード領域１４からｎ⁺型ピックアップコンタクト領域１８へ流れる電子電流Ｉ２の電流量をさらに増大させることができる。これにより、ｎ⁺型カソード領域１４からｎ⁺型ピックアップコンタクト領域１８へ流れる電子電流Ｉ２の電流経路の抵抗（拡散抵抗）２３をさらに低くすることができる。

【0059】

図４Ｂに示すように、ｎ⁺型カソード領域１４に第２方向Ｙに対向するようにｎ⁺型ピックアップコンタクト領域１８を配置してもよい。この場合、ｎ⁺型ピックアップコンタクト領域１８の、ｎ⁺型カソード領域１４に対向する辺（第１方向Ｘに平行な辺）の幅ｗ２１は、ｎ⁺型カソード領域１４の、ｎ⁺型ピックアップコンタクト領域１８に対向する辺（第１方向Ｘに平行な辺）の幅ｗ２０と略同じであることがよい（ｗ２１＝ｗ２０）。図示省略するが、ｎ⁺型カソード領域１４の第１，２方向Ｘ，Ｙの両方に対向するようにｎ⁺型ピックアップコンタクト領域１８を配置してもよい。

【0060】

また、図示省略するが、略矩形状の平面形状にｐ型アノード領域１３を配置し、ｐ型アノード領域１３の内部に、ｐ⁺型アノードコンタクト領域１６の周囲を囲む略矩形状にｎ⁺型カソード領域１４を配置する。かつ、ｐ型アノード領域１３と離してｐ型アノード領域１３の周囲を囲む略矩形状にｎ型ピックアップ領域１７を配置し、ｎ型ピックアップ領域１７の内部に、ｐ型アノード領域１３の周囲を囲む略矩形状にｎ⁺型ピックアップコンタクト領域１８を配置してもよい。

【0061】

または、略矩形状の平面形状のｎ型ピックアップ領域１７の内部にｎ⁺型ピックアップコンタクト領域１８を配置する。かつ、ｎ型ピックアップ領域１７と離してｎ型ピックアップ領域１７の周囲を囲む略矩形状にｐ型アノード領域１３を配置し、ｐ型アノード領域１３の内部に、ｎ⁺型ピックアップコンタクト領域１８の周囲を囲む同心円状に、ｎ⁺型ピックアップコンタクト領域１８側から順にｎ⁺型カソード領域１４およびｐ⁺型アノードコンタクト領域１６を配置してもよい。

【0062】

第２ツェナーダイオード６の断面構造を図５に示す。図５は、図１の第２ツェナーダイオードの構造を示す断面図である。図５に示すように、第２ツェナーダイオード６（６ａ〜６ｃ）は、第１ツェナーダイオード５と同一の半導体基板１０のおもて面側にそれぞれ選択的に設けられたｐ型アノード領域４４とｎ⁺型カソード領域４５とのｐｎ接合で形成され、基板おもて面側に図示省略するアノード電極およびカソード電極を有する横型ダイオードである。

【0063】

各第２ツェナーダイオード６ａ〜６ｃは、例えば、同一の断面構造を有し、並列に配置されている。第２ツェナーダイオード６が第１ツェナーダイオード５と異なる点は、次の２点である。１つ目の相違点は、ｐ^-型低濃度アノード領域およびｎ型ピックアップ領域が設けられていない点である。２つ目の相違点は、ｎ⁺型カソード領域４５とｎ⁺型コンタクト領域４７とを短絡させて、ｎ^-型ウェル領域４３とｐ型アノード領域４４とを同電位にしている点である。

【0064】

具体的には、半導体基板１０のおもて面の表面層には、第１ツェナーダイオード５のｎ^-型ウェル領域１２と離して、ｎ^-型ウェル領域４３が選択的に設けられている。ｎ^-型ウェル領域４３は、半導体基板１０の内部に注入されたｎ型不純物が拡散されてなる拡散領域である。ｎ^-型ウェル領域４３は、第２ツェナーダイオード６の個数分だけ（ここでは３つ）、互いに離して設けられている。ｎ^-型ウェル領域４３は、後述するｎ⁺型コンタクト領域４７を介してｎ⁺型カソード領域４５に電気的に接続され、接地電位ＧＮＤのｐ^-型基板領域１１よりも高電位に固定されている。

【0065】

ｎ^-型ウェル領域４３は、ｎ⁺型カソード領域４５とｐ^-型基板領域１１との短絡を防止して、ｎ⁺型カソード領域４５を所定電位に固定する機能を有する。ｐ^-型基板領域１１とｎ^-型ウェル領域４３とのｐｎ接合により、ｐ^-型基板領域１１とｎ^-型ウェル領域４３とが接合分離される。また、ｐ^-型基板領域１１とｎ^-型ウェル領域４３とのｐｎ接合からｐ^-型基板領域１１およびｎ^-型ウェル領域４３にそれぞれ伸びる空乏層で、第２ツェナーダイオード６の所定耐圧が確保される。

【0066】

ｎ^-型ウェル領域４３の内部には、基板おもて面側の表面層に、ｐ型アノード領域４４およびｎ⁺型コンタクト領域４７がそれぞれ選択的に設けられている。ｐ型アノード領域４４は、ｎ^-型ウェル領域４３の内部に注入されたｐ型不純物が拡散されてなる拡散領域である。ｐ型アノード領域４４の内部には、ｎ⁺型カソード領域４５およびｐ⁺型アノードコンタクト領域４６がそれぞれ選択的に設けられている。

【0067】

ｎ⁺型カソード領域４５は、ｐ型アノード領域４４の内部に注入されたｎ型不純物が拡散されてなる拡散領域である。ｐ⁺型アノードコンタクト領域４６は、ｐ型アノード領域４４の内部に注入されたｐ型不純物が拡散されてなる拡散領域である。ｎ⁺型カソード領域４５およびｐ⁺型アノードコンタクト領域４６は、半導体基板１０のおもて面に露出されている。ｐ⁺型アノードコンタクト領域４６は、ｎ⁺型カソード領域４５と離して設けられている。

【0068】

また、２段目（最も高電位側）の第２ツェナーダイオード６ａのｎ⁺型カソード領域４５は、カソード電極を介して１段目の第１ツェナーダイオード５のアノード電極Ａ（図２参照）に電気的に接続されている。３，４段目の第２ツェナーダイオード６ｂ，６ｃのｎ⁺型カソード領域４５は、それぞれカソード電極を介して２，３段目（前段：高電位側）の第２ツェナーダイオード６ａ，６ｂのアノード電極に電気的に接続されている。

【0069】

２，３段目の第２ツェナーダイオード６ａ，６ｂのｐ⁺型アノードコンタクト領域４６は、それぞれアノード電極を介して３，４段目（後段：低電位側）の第２ツェナーダイオード６ｂ，６ｃのカソード電極に電気的に接続されている。４段目（最も低電位側）の第２ツェナーダイオード６ｃのｐ⁺型アノードコンタクト領域４６は、アノード電極およびアノードパッド４２（電極パッド）を介して接地ライン２（図１参照）に電気的に接続されている。

【0070】

ｎ⁺型コンタクト領域４７は、ｎ^-型ウェル領域４３の内部に注入されたｎ型不純物が拡散されてなる拡散領域である。また、ｎ⁺型コンタクト領域４７は、ｐ型アノード領域４４と離して設けられている。ｎ⁺型コンタクト領域４７は、アノード電極を介してｎ⁺型カソード領域４５に電気的に接続されている。すなわち、上述したように、第１ツェナーダイオード５はｐ⁺型アノードコンタクト領域１６とｎ⁺型ピックアップコンタクト領域１８とを短絡させているのに対し、第２ツェナーダイオード６はｎ⁺型カソード領域４５とｎ⁺型コンタクト領域４７とを短絡させている。

【0071】

ｎ⁺型コンタクト領域４７とｎ⁺型カソード領域４５とを短絡させることで、ｐ^-型基板領域１１とｎ^-型ウェル領域４３とのｐｎ接合が逆バイアスされ、ｐ^-型基板領域１１とｎ^-型ウェル領域４３とが接合分離されている。また、ｎ⁺型コンタクト領域４７とｎ⁺型カソード領域４５とを短絡させることで、ｎ^-型ウェル領域４３とｐ型アノード領域４４とが同電位となるため、第２ツェナーダイオード６は寄生動作（ｐ型アノード領域４４、ｎ^-型ウェル領域４３およびｐ^-型基板領域１１からなる寄生ｐｎｐバイポーラトランジスタの動作）の発生しない構造となっている。したがって、ｎ⁺型カソード領域４５とｐ^-型基板領域１１との短絡は生じない。

【0072】

また、第２ツェナーダイオード６は、寄生動作の発生しない構造であることで、寄生ｎｐｎバイポーラトランジスタ２１を有する第１ツェナーダイオード５と比べて、動作抵抗が低く、クランプ電圧を達成するための所定電圧に早く達する。すなわち、第２ツェナーダイオード６に流れる電子電流Ｉ１の電流経路の抵抗４８は、寄生ｎｐｎバイポーラトランジスタ２１の動作前に第１ツェナーダイオード５に流れる電子電流Ｉ１の電流経路の抵抗２３よりも低抵抗である。第２ツェナーダイオード６に流れる電子電流Ｉ１の電流経路は、ｎ⁺型カソード領域４５からｐ型アノード領域４４およびｐ⁺型アノードコンタクト領域４６へ向かう経路である。

【0073】

次に、定電圧クランプ回路４のクランプ動作について、図２，５を参照して説明する。電子電流Ｉ１，Ｉ２の電流経路については図２のみに示す。主電源端子７に接地端子８に対して高電位の電圧が印加されると、第１ツェナーダイオード５（１段目）に、ｎ⁺型カソード領域１４からｐ^-型低濃度アノード領域１５、ｐ型アノード領域１３およびｐ⁺型アノードコンタクト領域１６へ向かう電流経路で電子電流Ｉ１が流れる。そして、当該電子電流Ｉ１は、第１ツェナーダイオード５のｐ⁺型アノードコンタクト領域１６から後段の第２ツェナーダイオード６ａ〜６ｃ（２〜４段目）に、ｎ⁺型カソード領域４５からｐ型アノード領域４４およびｐ⁺型アノードコンタクト領域４６へ向かう電流経路で順次流れ、４段目の第２ツェナーダイオード６ｃのｐ⁺型アノードコンタクト領域４６からアノードパッド４２へと抜ける。

【0074】

そして、第１，２ツェナーダイオード５，６に流れる電子電流の電流量が増加して電源ライン１の電圧がクランプ電圧に達すると、第１ツェナーダイオード５のｎ⁺型カソード領域１４からｐ⁺型アノードコンタクト領域１６へ流れる電子電流Ｉ１をベース電流として寄生ｎｐｎバイポーラトランジスタ２１が動作（寄生動作）する。この寄生ｎｐｎバイポーラトランジスタ２１の寄生動作により、ｎ⁺型カソード領域１４からｐ^-型低濃度アノード領域１５、ｐ型アノード領域１３、ｎ^-型ウェル領域１２、ｎ型ピックアップ領域１７およびｎ⁺型ピックアップコンタクト領域１８へ向かう電流経路で電子電流Ｉ２が流れる。すなわち、電源ライン１の電圧がクランプ電圧に達すると、第１ツェナーダイオード５に流れる電子電流の電流経路が切り替わる。

【0075】

第１ツェナーダイオード５は、上述したようにｐ^-型低濃度アノード領域１５を有することで、多数キャリアの注入効率を向上させ、かつキャリアの再結合が低減させた構成となっている。このため、ｐ^-型低濃度アノード領域１５を設けない従来構造（図６，７参照）と比べて、寄生ｎｐｎバイポーラトランジスタ２１の動作前に第１ツェナーダイオード５に流れる電子電流Ｉ１の電流経路の抵抗２３の見かけ上の抵抗値が低く、電源ライン１の電圧がクランプ電圧に早く達する。このため、従来構造と比べて、第１ツェナーダイオード５でのエネルギー損失（＝電圧×電流）が低く、デバイス面積（素子寸法）を縮小可能である。また、電源ライン１の電圧がクランプ電圧に達した後は、ｎ^-型ウェル領域１２を流れる電子電流Ｉ２が寄生ｎｐｎバイポーラトランジスタ２１の寄生動作によりｎ⁺型ピックアップコンタクト領域１８から引き抜かれる。これにより、デバイス面積を変えずに、ｐ型アノード領域１３、ｎ^-型ウェル領域１２およびｐ^-型基板領域１１で形成される寄生ｐｎｐバイポーラトランジスタが寄生動作に移行するまでの許容電流容量を従来構造よりも大きくすることができる。または、当該寄生ｐｎｐバイポーラトランジスタが寄生動作に移行するまでの許容電流容量を変えずに、デバイス面積を従来構造よりも縮小することができる。

【0076】

また、寄生ｎｐｎバイポーラトランジスタ２１の動作前に第１ツェナーダイオード５に流れる電子電流Ｉ１の電流経路の抵抗２３の抵抗値、および、第２ツェナーダイオード６に流れる電子電流Ｉ１の電流経路の抵抗４８の抵抗値は、可能な限り低抵抗に設定することが好ましい。その理由は、次の通りである。第１，２ツェナーダイオード５，６に流れる電子電流Ｉ１の電流経路の抵抗２３，４８の抵抗値を低くするほど、第１，２ツェナーダイオード５，６でのエネルギー損失が低くなり、電源ライン１の電圧がクランプ電圧に早く達する。これにより、寄生ｎｐｎバイポーラトランジスタ２１を早く動作させることができ、ｎ⁺型カソード領域１４とｐ^-型基板領域１１との短絡耐量を向上させることができるからである。

【0077】

以上、説明したように、実施の形態によれば、第１ツェナーダイオードのｐ⁺型アノードコンタクト領域とｎ⁺型ピックアップコンタクト領域とを短絡する。これにより、電源ラインの電圧がクランプ電圧に達した後に、第１ツェナーダイオードのｎ⁺型カソード領域、ｐ^-型低濃度アノード領域、ｐ型アノード領域、ｎ^-型ウェル領域、ｎ型ピックアップ領域およびｎ⁺型ピックアップコンタクト領域で形成される寄生ｎｐｎバイポーラトランジスタの寄生動作により、第１ツェナーダイオードのｎ^-型ウェル領域を流れる電子電流をｎ⁺型ピックアップコンタクト領域から外部へ引き抜くことができる。このため、第１ツェナーダイオードのｐ型アノード領域、ｎ^-型ウェル領域およびｐ^-型基板領域で形成される寄生ｐｎｐバイポーラトランジスタが寄生動作に移行するまでの許容電流容量を大きくすることができる。

【0078】

このように、電源端子と接地端子間に短絡電流を流す当該寄生ｐｎｐバイポーラトランジスタが寄生動作に移行するまでの許容電流容量を大きくすることができることで、サージ電流がｐ^-型基板領域に直接流れ込む電流経路が発生しにくくなる。このため、第１ツェナーダイオードのｎ⁺型カソード領域（主電源端子）とｐ^-型基板領域（接地端子）とが短絡することを抑制することができ、半導体基板の局部的な発熱による素子破壊を抑制することができる。また、実施の形態によれば、第１ツェナーダイオードのｐ型アノード領域、ｎ^-型ウェル領域およびｐ^-型基板領域で形成される寄生ｐｎｐバイポーラトランジスタのサイズ（素子寸法）を維持した状態で、当該寄生ｐｎｐバイポーラトランジスタが寄生動作に移行するまでの許容電流容量を大きくすることができる。または、当該寄生ｐｎｐバイポーラトランジスタが寄生動作に移行するまでの許容電流容量を維持した状態で、チップサイズを縮小することができる。

【0079】

また、実施の形態によれば、寄生ｐｎｐバイポーラトランジスタが寄生動作に移行するまでの許容電流容量を大きくすることができるため、バイポーラデバイスの電流密度を低減させるためにバイポーラデバイスのサイズ（素子寸法）を増大させる必要がない。このため、チップ面積（チップサイズ）を維持することができ、かつチップ面積の増加に伴うコスト増大を防止することができる。また、実施の形態によれば、ｎ⁺型ピックアップコンタクト領域を、ｎ⁺型カソード領域に近い位置で、かつｎ⁺型カソード領域よりもｐ⁺型アノードコンタクト領域から離れた位置に配置する。これにより、寄生ｐｎｐバイポーラトランジスタの動作時に流れる電子電流が高抵抗なｎ^-型ウェル領域を流れる距離が短くなるため、当該電子電流の電流経路の抵抗の抵抗値を低くすることができ、半導体基板の局所的な発熱を抑制することができる。このため、熱集中箇所で素子が破壊に至ることを抑制することができる。

【0080】

また、実施の形態によれば、定電圧クランプ回路の最も高電位側に接続される第１ツェナーダイオードのｎ⁺型カソード領域とｐ型アノード領域との間にｐ^-型低濃度アノード領域を設けることで、カソード領域とアノード領域との不純物濃度差を大きくする。これにより、第１ツェナーダイオードにおいて、多数キャリアの注入効率を向上させることができるとともに、キャリアの再結合を低減させることができる。このため、主電源端子にサージ電圧が印加されたときに生じる大電流（サージ電流）に対する第１ツェナーダイオードの動作抵抗（インピーダンス）を下げることができる。このため、第１ツェナーダイオードでのエネルギー損失が低く、電源ラインの電圧がクランプ電圧に早く達することで、電子電流の電流経路を寄生ｎｐｎバイポーラトランジスタの寄生動作による電流経路に早く切り替えることができる。

【0081】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、定電圧クランプ回路を構成する複数のツェナーダイオードのうち、最も高電位側の１つのツェナーダイオードを上記第１ツェナーダイオードとする場合に本発明の効果が最も得られるが、これに限らず、定電圧クランプ回路を構成する複数のツェナーダイオードのうち、高電位側の２つ以上のツェナーダイオードを第１ツェナーダイオードとしてもよいし、定電圧クランプ回路を第１ツェナーダイオードのみで構成してもよい。

【産業上の利用可能性】

【0082】

以上のように、本発明にかかる半導体装置および半導体回路装置は、電源ラインに接続された各回路にサージ電圧が入力されることを防止するクランプ回路に有用である。

【符号の説明】

【0083】

１ 電源ライン
２ 接地ライン
３ 内部回路
４ 定電圧クランプ回路
５ 定電圧クランプ回路の最も高電位側のツェナーダイオード（第１ツェナーダイオード）
６， ６ａ〜６ｃ 定電圧クランプ回路の低電位側のツェナーダイオード（第２ツェナーダイオード）
７ 主電源端子
８ 接地端子
１０ ｐ^-型の半導体基板
１１ ｐ^-型基板領域
１２，４３ ｎ^-型ウェル領域
１３，４４ ｐ型アノード領域
１４，４５ ｎ⁺型カソード領域
１５ ｐ^-型低濃度アノード領域
１６，４６ ｐ⁺型アノードコンタクト領域
１７ ｎ型ピックアップ領域
１８ ｎ⁺型ピックアップコンタクト領域
１９ 層間絶縁膜
２１ 第１ツェナーダイオードの寄生ｎｐｎバイポーラトランジスタ
２２，２３，４８ 抵抗（拡散抵抗）
４１ カソードパッド
４２ アノードパッド
４７ ｎ⁺型コンタクト領域
Ａ アノード電極
ｄ１ ｎ⁺型ピックアップコンタクト領域とｎ⁺型カソード領域との間の距離
ｄ２ ｐ⁺型アノードコンタクト領域とｎ⁺型カソード領域との間の距離
ＧＮＤ 接地電位
Ｉ１，Ｉ２ 電子電流
Ｋ カソード電極
Ｖｄ 電源電位
ｗ０ ｎ⁺型カソード領域の、ｎ⁺型ピックアップコンタクト領域（またはｐ⁺型アノードコンタクト領域）に対向する辺の幅
ｗ１ ｐ⁺型アノードコンタクト領域の、ｎ⁺型カソード領域に対向する辺の幅
ｗ２ ｎ⁺型ピックアップコンタクト領域の、ｎ⁺型カソード領域に対向する辺の幅
ｗ１０ ｐ型アノード領域の、ｎ型ピックアップ領域に対向する辺の幅
ｗ１１ ｎ型ピックアップ領域の、ｐ型アノード領域に対向する辺の幅
ｗ２０ ｎ⁺型カソード領域の、ｎ⁺型ピックアップコンタクト領域に対向する辺の幅
ｗ２１ ｎ⁺型ピックアップコンタクト領域の、ｎ⁺型カソード領域に対向する辺の幅
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行で、かつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】