特許 6843862 薄膜トランジスタの基板及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6843862

(24)【登録日】2021年2月26日

(45)【発行日】2021年3月17日

(54)【発明の名称】薄膜トランジスタの基板及びその製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20210308BHJP

【ＦＩ】

   H01L29/78 616V

   H01L29/78 616U

   H01L29/78 616T

【請求項の数】8

【全頁数】9

(21)【出願番号】特願2018-531225(P2018-531225)

(86)(22)【出願日】2016年12月6日

(65)【公表番号】特表2018-537861(P2018-537861A)

(43)【公表日】2018年12月20日

(86)【国際出願番号】CN2016108670

(87)【国際公開番号】WO2017101708

(87)【国際公開日】20170622

【審査請求日】2019年10月18日

(31)【優先権主張番号】62/268,474

(32)【優先日】2015年12月16日

(33)【優先権主張国】US

(31)【優先権主張番号】62/278,469

(32)【優先日】2016年1月14日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】503023069

【氏名又は名称】鴻富錦精密工業（深▲セン▼）有限公司

【氏名又は名称原語表記】ＨＯＮＧ ＦＵ ＪＩＮ ＰＲＥＣＩＳＩＯＮ ＩＮＤＵＳＴＲＹ（ＳＨＥＮＺＨＥＮ）ＣＯ．，ＬＴＤ．

(73)【特許権者】

【識別番号】500080546

【氏名又は名称】鴻海精密工業股▲ふん▼有限公司

【氏名又は名称原語表記】ＨＯＮ ＨＡＩ ＰＲＥＣＩＳＩＯＮ ＩＮＤＵＳＴＲＹ ＣＯ．，ＬＴＤ．

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際特許業務法人

(72)【発明者】

【氏名】カォ イチョン

(72)【発明者】

【氏名】シイ ポリ

(72)【発明者】

【氏名】チャン ウェイチン

(72)【発明者】

【氏名】ウ イウェ

【審査官】 棚田 一也

(56)【参考文献】

【文献】 米国特許出願公開第２０１４／０１７５４２４（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１３／０２９９８１７（ＵＳ，Ａ１）

【文献】 特開２０１４−０３００１４（ＪＰ，Ａ）

【文献】 特開２００５−２８５８９０（ＪＰ，Ａ）

【文献】 特開２０１０−１８３０２７（ＪＰ，Ａ）

【文献】 特開２００７−１２３８６１（ＪＰ，Ａ）

【文献】 特開２０１０−０５６５３９（ＪＰ，Ａ）

【文献】 特開２０１１−１２９８９７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／０１４２７９７（ＵＳ，Ａ１）

【文献】 特開２００６−１００７６０（ＪＰ，Ａ）

【文献】 特開２０１５−０２６８３１（ＪＰ，Ａ）

【文献】 特開２０１４−０７８７００（ＪＰ，Ａ）

【文献】 特表２０１７−５０３３３６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

基板と、
表面及び前記表面に対向し、且つ離れている底面を有する前記基板上に形成される半導体層と、
前記半導体層の底面に形成され、ゲート電極を定義する第一導電層と、
前記半導体層の表面上に形成され、且つ前記第一導電層に対向し、ソース電極及び前記ソース電極と間隔をあけて位置するドレイン電極を定義する第二導電層と、を含み、
前記第二導電層は、前記半導体層上に位置する第一層及び前記第一層上に位置する第二層を含み、前記第二導電層は、さらに前記第二層上に位置する第三層を含み、
前記第一層は金属酸化物から製造され、前記第二層はアルミニウムまたはアルミニウム合金から製造され、
前記第三層及び前記第一層は何れも亜鉛を含む同じ金属酸化物から製造され、且つ前記第三層中の亜鉛は、原子の比率が第一層中の亜鉛の原子の比率より大きい
ことを特徴とするＴＦＴ基板。

【請求項2】

一つの凹溝が前記ソース電極と前記ドレイン電極との間に形成され、前記凹溝は、前記第一層及び前記第二層を貫通し、前記第二層から前記第一層に向かう方向に沿って、前記凹溝のサイズが徐々に小さくなっていることを特徴とする請求項１に記載のＴＦＴ基板。

【請求項3】

一つの凹溝は前記ソース電極と前記ドレイン電極との間に形成され、前記凹溝は前記第一層、前記第二層及び前記第三層を貫通し、前記第三層から前記第一層に向かう方向に沿って前記凹溝のサイズが徐々に小さくなっていることを特徴とする請求項１に記載のＴＦＴ基板。

【請求項4】

さらにゲート電極絶縁層を含み、前記ゲート電極絶縁層は基板上に形成され、並びに前記ゲート電極をカバーし、且つ前記半導体層は前記ゲート電極絶縁層上に形成されることを特徴とする請求項１に記載のＴＦＴ基板。

【請求項5】

さらに前記半導体層及び前記第二導電層をカバーするパッシベーション層を含むことを特徴とする請求項１に記載のＴＦＴ基板。

【請求項6】

さらに前記パッシベーション層上の画素電極を含み、前記画素電極は前記ドレイン電極と電気接続されていることを特徴する請求項５に記載のＴＦＴ基板。

【請求項7】

基板上にゲート電極が形成され、
前記基板上にゲート電極絶縁層が形成され、並びに前記ゲート電極をカバーし、
前記ゲート電極絶縁層上に半導体層が形成され、
前記半導体層上に第一層が形成され、前記第一層は金属酸化物により製造され、
前記第一層上に第二層が形成され、前記第二層はアルミニウムまたはアルミニウム合金により製造され、
前記第二層上に第三層が形成され、前記第三層は金属酸化物により製造され、
前記第一層、前記第二層及び前記第三層はエッチングされて、ソース電極および前記ソース電極との間に位置するドレイン電極が形成され、
前記第三層及び前記第一層は何れも亜鉛を含む金属酸化物から製造され、前記第三層中の亜鉛は、原子の比率が第一層中の亜鉛の原子の比率より大きいことを特徴とするＴＦＴ基板の製造方法。

【請求項8】

一つの凹溝は前記ソース電極と前記ドレイン電極との間に形成され、前記凹溝は前記第一層、前記第二層及び前記第三層を貫通し、且つ前記第三層は前記第一層に向かう方向に沿って前記凹溝のサイズが徐々に小さくなっていることを特徴とする請求項７に記載のＴＦＴ基板の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、薄膜トランジスタ（ＴＦＴ）のアレイ基板及び当該ＴＦＴ基板の製造方法に関するものである。

【背景技術】

【0002】

本願は２０１５年１２月１６日に提出された米国仮出願６２／２６８４７４及び２０１６年１月１４日に提出された米国仮出願６２／２７８４６９の優先権を主張しており、当該二件の米国仮出願は引用文献により本文に加えられる。

【0003】

タブレットディスプレイにおいて、三端子素子とするＴＦＴがスイッチ素子として使用されている。ゲート電極線はＴＦＴを制御するのに用いられる走査信号を伝送し、データ線は画素電極上に与えられるデータ信号を伝送し、その他の素子もタブレットディスプレイ中に備えられる。高精度色彩を提供するため、及び最適な応答時間を表示するために、パネルディスプレイは高性能のＴＦＴが必要である。したがって、技術上改善する余地が残っている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

以上の問題点に鑑みて、本発明は、薄膜トランジスタ（ＴＦＴ）のアレイ基板及び当該薄膜トランジスタの基板の製造方法を提供する。

【図面の簡単な説明】

【0005】

添付の図面を参照して、本技術の実現を例示的に説明する。

【0006】

【図1】図１はＴＦＴ基板の一部の回路図である。

【図2】図２は図１のＴＦＴ基板の例示的な実施例の断面図である。

【図3】図３は図１のＴＦＴ基板の例示的な横断面図である。

【図4】図４は図３のＴＦＴ基板の製造方法のフロー図である。

【発明を実施するための形態】

【0007】

説明を簡潔に且つ明確にするために、最適な状況下において、異なる図面中同じ符号を用いて、対応するまたは類似する素子を示す。また、多くの具体的な詳細な内容が、本文で説明されている実施例が明確に理解されるよう順序立てて述べられているが、当業者はこのような具体な詳細な内容がなくとも、本文で説明されている実施例を実践できることがわかる。その他の実施例において、説明されている互いに関連する特徴が曖昧にならないよう方法、工程及び部品は詳細には記載されていない。また、当該説明は、本文に説明されている実施例の範囲を制限するものではない。図面は必ずしも比率に基づいて作成されたものではなく、ある部分の比率は拡大されて本文で開示されている詳細な内容及び特徴をよりよく示している。

【0008】

本文に応用されている幾つかの定義を今から紹介する。

【0009】

用語の“接続”は、直接または間接的であっても中間の部品を通して接続することを意味する。必ずしも物理的な接続を限定しているのではない。接続は、即ち、物体の永久接続または解除できる接続のことである。また、用語の“含む”は、使用する際の意味は“含むがそれに限定されない”であり、この用語は開放的な含むを示すまたは説明されている結合、組み合わせ、など中の何れかを含むことを示す。

【0010】

図１〜図３にはＴＦＴ基板１００が示されている。図２及び図３に示すように、前記ＴＦＴ基板１００は絶縁基板１１０及びこの絶縁基板１１０上に形成されている第一導電層１３０を含む。前記第一導電層１３０は、複数の走査線１２１及びこの複数の走査線１２１と電気接続されている複数のゲート電極１０１を含む。図１〜図３には、例として、一つのゲート電極１０１及び二つの走査線１２１が示されている。

【0011】

絶縁基板１１０は通常絶縁材料を含む。絶縁基板１１０に用いられる最適な材料は、ガラス、石英、プラスチック及び十分な光学透明度（例、視覚表示の応用に用いられる）を有するその他の材料を含んでもよい。一つの実施例において、絶縁基板１１０はセラミック及び／またはシリコン材料を含んでもよい。一つの応用において、フレキシブル基板材料を採用することができる。フレキシブル基板に用いられる最適な材料は、例えば、ポリエーテルサルフォン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレン（ＰＥ）、ポリイミド（ＰＩ）、ポリ塩化ビニル（ＰＶＣ）及びポリエチレンテレフタレート（ＰＥＴ）またはその組み合わせを含んでもよい。

【0012】

各走査線１２１はゲート電極信号を伝送するのに用いられる。各走査線１２１は主に横方向に沿って延伸している。図１に示すように、走査線１２１及びゲート電極１０１は同じ材料により製造される。例えば、走査線１２１及びゲート電極１０１は、アルミニウム（ＡＩ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、マンガン（Ｍｎ）中の一種またはこれらの混合物または合金により製造される。また、走査線１２１及びゲート電極１０１は、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）及びアルミニウムドープ酸化亜鉛（ＡＺＯ）の透明導電材料を含んでもよい。

【0013】

図２及び図３に示すように、前記ＴＦＴ基板１００はさらに第一導電層１３０上のゲート電極絶縁層１０２を含む。このゲート電極絶縁層１０２は電気絶縁材料から製造されてもよい。例えば、前記ゲート電極絶縁層１０２は、窒化ケイ素（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ，ＳｉＮ_Ｘ）、二酸化ケイ素（ｓｉｌｉｃｏｎ ｏｘｉｄｅ，ＳｉＯ_Ｘ）、酸窒化シリコン（ＳｉＯ_ＸＮ_Ｙ）、酸化アルミニウム（Ａｌｕｍｉｎｉｕｍ ｏｘｉｄｅ，ＡｌＯ_Ｘ）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化ハフニウム（ｈａｆｎｉｕｍ ｏｘｉｄｅ，ＨｆＯ_Ｘ）、酸化ジルコニウム（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ，Ｚ_ＲＯ_Ｘ）、窒化アルミニウム（ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ，ＡｌＮ）、酸窒化物（ＡｌＯＮ）、酸化チタン（ＴｉＯ_Ｘ）、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）またはその他の組み合わせから製造される。

【0014】

例えば、少なくとも一つの実施例において、前記ゲート電極絶縁層１０２は単層構造であってもよいが、これに限定されない。このゲート電極絶縁層１０２は、例えば二層構造として形成されてもよい。

【0015】

図２及び図３に示すように、前記ＴＦＴ基板１００はさらにゲート電極絶縁層１０２上に形成された半導体層１０３を含んでもよい。この半導体層１０３は、例えば、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ガリウム（Ｇａ）及びハフニウム（Ｈｆ）中の少なくとも一種の酸化物を含む。例えば、少なくとも一つの実施例において、前記半導体層１０３は酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウム亜鉛スズ（ＩＺＴＯ）、ＩＧＴＯ（ｉｎｄｉｕｍ−ｇａｌｌｉｕｍ−ｔｉｎ ｏｘｉｄｅ）またはＩＡＺＯ（ｉｎｄｉｕｍ−ａｌｕｍｉｎｕｍ−ｚｉｎｃ ｏｘｉｄｅ）から製造されてもよい。

【0016】

図２に示すように、前記ＴＦＴ基板１００はさらに前記半導体層１０３及びゲート電極絶縁層１０２上の第二導電層１５０を含む。この第二導電層１５０は、複数のデータ線１０４、複数のソース電極１０５及び複数のドレイン電極１０６を含む。複数のソース電極１０５及び複数のドレイン電極１０６は互いに間隔をあけて位置する。図１及び図２を例とすると、一つのソース電極１０５、一つドレイン電極１０６及び二つのデータ線１０４が示されている。各データ線１０４はデータ信号を送信するのに用いられる。各データ線１０４は主に図１に示すように縦方向に延伸しているため、走査線１２１と交差している。

【0017】

第二導電層１５０は三層構造を有しており、且つ前記半導体層１０３上に位置する第一層１５１、前記第一層１５１上に位置する第二層１５２及び前記第二層１５２上に位置する第三層１５３を含む。つまり、各データ線１０４、各ソース電極１０５及び各ドレイン電極１０６は三層構造を有する。各データ線１０４は前記半導体層１０３上に位置する第一層１０４ａ、前記第一層１０４ａ上に位置する第二層１０４ｂ及び前記第二層１０４ｂ上に位置する第三層１０４ｃを備える。各ソース電極１０５は前記半導体層１０３上に位置する第一層１０５ａ、第一層１０５ａ上に位置する第二層１０５ｂ及び第二層１０５ｂ上に位置する第三層１０５ｃを含む。各ドレイン電極１０６は、前記半導体層１０３上に位置する第一層１０６ａ、第一層１０６ａ上に位置する第二層１０６ｂ及び第二層１０６ｂ上に位置する第三層１０６ｃを含む。前記第一層１５１は第一層１０４ａ、１０５ａ及び１０６ａからなる。前記第二層１５２は第二層１０４ｂ、１０５ｂ及び１０６ｂからなる。前記第三層１５２は第三層１０４ｃ、１０５ｃ及び１０６ｃからなる。

【0018】

前記第一層１０４ａ、１０５ａ及び１０６ａは同じ材料から製造され、且つ金属酸化物導電材料から製造される。前記第二層１０４ｂ、１０５ｂ及び１０６ｂはアルミニウム又はアルミニウム合金から製造される。前記第三層１０４ｃ、１０５ｃ及び１０６ｃは同じ材料から製造され、且つ金属酸化物導電材料から製造される。例えば、第一層１０４ａ、１０５ａ及び１０６ａは、酸化インジウム亜鉛（ｉｎｄｉｕｍ−ｚｉｎｃ ｏｘｉｄｅ）、ガリウム亜鉛酸化物（ｇａｌｌｉｕｍ−ｚｉｎｃ ｏｘｉｄｅ）、アルミニウム酸化亜鉛（ａｌｕｍｉｎｕｍ−ｚｉｎｃ ｏｘｉｄｅ）のうちの一種から製造される。前記第三層１０４ｃ、１０５ｃ及び１０６ｃは、酸化インジウム亜鉛（ｉｎｄｉｕｍ−ｚｉｎｃ ｏｘｉｄｅ）、ガリウム亜鉛酸化物（ｇａｌｌｉｕｍ−ｚｉｎｃ ｏｘｉｄｅ）、アルミニウム酸化亜鉛（ａｌｕｍｉｎｕｍ−ｚｉｎｃ ｏｘｉｄｅ）のうちの一種から製造されてもよい。

【0019】

凹溝１２０は、前記ソース電極１０５及び前記ドレイン電極１０６との間に形成され、このソース電極１０５とドレイン電極１０６を互いに分けている。前記凹溝１２０は第二導電層１５０をエッチングして形成され、凹溝１２０は前記第一層１５１、前記第二層１５２及び前記第三層１５３を貫通している。

【0020】

本実施例において、前記第一層１５１及び前記第三層１５３は同じ元素を含む金属酸化物から製造される。即ち、前記第一層１５１及び前記第三層１５３は同じ金属酸化物から製造される。前記第一層１５１及び前記第三層１５３は何れも亜鉛原子を含む。例えば、前記第一層１５１及び前記第三層１５３は何れも酸化インジウム亜鉛から製造される。前記第三層１５３中の亜鉛の原子の比率は前記第一層１５１中の亜鉛の原子の比率より大きい。したがって、前記第三層１５３のエッチング速度は、前記第一層１５１のエッチング速度より速い。本実施例において、前記第三層１５３のエッチング速度は前記第二層１５２のエッチング速度より速く、並びに、前記第二層１５２のエッチング速度は前記第一層１５１のエッチング速度より速い。前記第二導電層１５０はエッチングされて前記凹溝１２０を形成する際、この凹溝１２０は半導体層１０３に向けて傾斜した側壁１２２を含む。前記凹溝１２０のサイズは第三層１５３から第一層１５１に向かう方向に沿って除々に小さくなっている。前記第一層１５１、前記第二層１５２及び前記第三層１５３のエッチング速度はエッチング溶液またはエッチング気体を使用して、前記第二導電層１５０をエッチングする条件下で確定される。

【0021】

前記第一層１０５ａは前記半導体層１０３と前記第二層１０５ｂとの間のオーム接触層として使用できる。また、前記第一層１０６ａは前記半導体層１０３と前記第二層１０６ｂとの間のオーム接触層として使用できる。

【0022】

その他の例示的な実施例において、前記第三層１０４ｃ、１０５ｃ及び１０６ｃは省略してもよい。つまり、各データ線１０４、各ソース電極１０５及び各ドレイン電極１０６は二層構造を有してもよい。各データ線１０４は第一層１０４ａ及び前記第一層１０４ａ上に位置する１０４ｂを含む。各ソース電極１０５は前記半導体層１０３上に位置する第一層１０５ａ及び前記第一層１０５ａ上に位置する第二層１０５ｂを含む。各ドレイン電極１０６は前記半導体層１０３上に位置する第一層１０６ａ及び第一層１０６ａ上に位置する第二層１０６ｂを含む。前記凹溝１２０は、前記第二層１５２及び前記第一層１５１を貫通し、前記凹溝１２０のサイズは前記第二層１５２から前記第一層１５１に向かう方向に沿って除々に小さくなっている。

【0023】

一つのゲート電極１０１、一つのソース電極１０５、一つのドレイン電極１０６及び一つの半導体層１０３は共同で一つのＴＦＴを形成する。ソース電極１０５とドレイン電極１０６との間の半導体層１０３の一部はＴＦＴのチャネルエリアを定義する。

【0024】

図３に示すように、前記ＴＦＴ基板１００はさらにパッシベーション層１０７を含む。このパッシベーション層１０７は、ソース電極１０５、ドレイン電極１０６、データ線１０４及び半導体層１０３をカバーしている。パッシベーション層１０７は、例えば、窒化ケイ素（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ，ＳｉＮ_Ｘ）又は二酸化ケイ素（ｓｉｌｉｃｏｎ ｏｘｉｄｅ，ＳｉＯＸ）、の無機絶縁体、有機絶縁体或いは低誘電率絶縁体から製造されてもよい。例えば、パッシベーション層１０７は、ポリイミド、ポリアミド、アクリル樹脂、エポキシ樹脂、シクロオレフィン樹脂又はベンゾシクロブテン（ＢＣＢ）の有機絶縁体から形成されてもよい。

【0025】

少なくとも一つの実施例において、前記パッシベーション層１０７は、例えば、下パッシベーション層１０７ａ及び上パッシベーション層１０７ｂを含んでもよい。例えば、下パッシベーション層１０７ａは、二酸化ケイ素から製造され、上パッシベーション層１０７ｂは窒化ケイ素から製造することができる。

【0026】

パッシベーション層１０７には、このパッシベーション層１０７を貫通した複数の接触孔１８５が設けられている。図２には一つの接触孔１８５のみ示されている。前記ドレイン電極１０６の一端はこの接触孔１８５から露出している。

【0027】

図３を参照すると、前記ＴＦＴ基板１００はさらに前記パッシベーション層１０７上に形成された複数の画素電極１０８を含む。図２には一つの画素電極１０８が示されている。各画素電極１０８は接触孔１８５により、物理的に及び電気的に一つのドレイン電極１０６と接続されている。したがって、ドレイン電極１０６からのデータ電圧を受信する。

【0028】

前記画素電極１０８は、透明導電体または反射性導電体（ｒｅｆｌｅｃｔｉｖｅ ｅｌｅｃｔｒｉｃ ｃｏｎｄｕｃｔｏｒ）から製造されてもよい。透明導電体は、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、カドミウムスズ酸化物（ＣＴＯ）であり、反射性導電体は、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、鉄（Ｆｅ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルビジウム（Ｒｂ）、タングステン（Ｗ）及び合金またはその組み合わせである。また、前記画素電極１０８は、例えば、透過性反射材料または透明材料と反射材料との組み合わせから形成されてもよい。その他の実施例において、画素電極１０８は有機発光ダイオード（ＯＬＥＤ）の底部電極でもよい。

【0029】

図４は、図３に示すＴＦＴ基板１００の例示的な製造方法を示すフロー図である。当該方法は、多くの種類を有するため、例を挙げることにより提供される。図４に示されている各ブロックは、例示的な方法において実行される一つまたは複数の技術、方法またはサブプロセスを示す。この例示的な方法はブロック３０１から開始される。

【0030】

ブロック３０１において、絶縁基板１１０を提供し、且つ前記絶縁基板１１０上にゲート電極１０１を形成する。少なくとも一つの走査線１２１が前記ゲート電極１０１と電気接続される。また、ゲート電極１０１と共に形成することができる。ゲート電極１０１及び走査線１２１を形成する方法は、絶縁基板１１０上に第一導電材料層（図示せず）を堆積させ、並びに前記第一導電材料をエッチング及びパターン化して、ゲート電極１０１及び走査線１２１を形成することを含んでもよい。

【0031】

ブロック３０２において、前記絶縁基板１１０上にゲート電極絶縁層１０２を形成し、並びに前記ゲート電極１０１をカバーする。

【0032】

ブロック３０３において、前記ゲート電極絶縁層１０２上に半導体層１０３を形成する。

【0033】

ブロック３０４において、前記半導体層１０３上に第一層１５１を形成する。この第一層１５１は金属酸化物から製造してもよい。

【0034】

ブロック３０５において、前記第一層上に第二層１５２を形成する。前記第二層１５２はアルミニウムまたはアルミニウム合金から製造される。

【0035】

ブロック３０６において、第二層上に第三層１５３を形成する。前記第三層１５３は金属酸化物から製造することができる。

【0036】

ブロック３０７において、前記第一層１５１、前記第二層１５２及び前記第三層１５３をエッチングして、ソース電極１０５、ドレイン電極１０６及び少なくとも一つのデータ線１０４を形成する。エッチングの過程において、一つの凹溝１２０を形成し、並びに凹溝１２０は前記第一層１５１、前記第二層１５２及び前記第三層１５３を貫通する。前記ソース電極１０５は凹溝１２０により、ドレイン電極１０６と間隔をあけて位置する。前記凹溝１２０のサイズは前記第三層１５３から前記第一層１５１に向かう方向に沿って除々に小さくなっている。

【0037】

ブロック３０８において、パッシベーション層１０７を形成して、ソース電極１０５、ドレイン電極１０６及び半導体層１０３をカバーする。

【0038】

ブロック３０９において、パッシベーション層１０７中に接触孔１８５を設ける。この接触孔１８５はドレイン電極１０６に対応し、並びに前記パッシベーション層１０７を貫通する。

【0039】

ブロック３１０において、前記パッシベーション層１０７上に画素電極１０８を形成する。この画素電極１０８も接触孔１８５中まで延伸して前記ドレイン電極１０６と電気接続される。

【0040】

以上の説明及び実施例はただの例にすぎない。多くの詳細な内容は、通常従来の技術中で発見される。例えば、ディスプレイ装置のその他の特徴である。したがって、多くのこのような詳細な内容は表現されておらず、説明もされていない。前文の説明において、本技術の多くの特徴、優位点及び本願の構造及び機能の詳細を述べたが、本開示はただ説明しているだけであり、詳細な部分において変更できる。つまり、本開示の原理の範囲内における部品の形状、サイズ及び配置の変更を含むと共に、請求項で使用されている技術用語の一般的な広義の意味により確定された全ての範囲を含む。したがって、上述の実施例は請求項の範囲内で変更できることがわかる。

【図1】

【図2】

【図3】

【図4】