特許 6844404 波形記録装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6844404

(24)【登録日】2021年3月1日

(45)【発行日】2021年3月17日

(54)【発明の名称】波形記録装置

(51)【国際特許分類】

   G01R 13/20 20060101AFI20210308BHJP

   G01R 13/32 20060101ALI20210308BHJP

【ＦＩ】

   G01R13/20 N

   G01R13/32 H

【請求項の数】6

【全頁数】20

(21)【出願番号】特願2017-90692(P2017-90692)

(22)【出願日】2017年4月28日

(65)【公開番号】特開2018-189445(P2018-189445A)

(43)【公開日】2018年11月29日

【審査請求日】2020年2月6日

(73)【特許権者】

【識別番号】000000181

【氏名又は名称】岩崎通信機株式会社

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100092624

【弁理士】

【氏名又は名称】鶴田 準一

(74)【代理人】

【識別番号】100114018

【弁理士】

【氏名又は名称】南山 知広

(74)【代理人】

【識別番号】100165191

【弁理士】

【氏名又は名称】河合 章

(74)【代理人】

【識別番号】100151459

【弁理士】

【氏名又は名称】中村 健一

(72)【発明者】

【氏名】木村 英二

【審査官】 田口 孝明

(56)【参考文献】

【文献】 特開２００９−３００１１２（ＪＰ，Ａ）

【文献】 特開２００６−３２９９７９（ＪＰ，Ａ）

【文献】 特開２０１１−１２３０７０（ＪＰ，Ａ）

【文献】 特開昭６１−０９３９６２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０２２５３１０（ＵＳ，Ａ１）

【文献】 米国特許第０４４２５６４３（ＵＳ，Ａ）

【文献】 特開平０５−２６４５９３（ＪＰ，Ａ）

【文献】 特表２００９−５０３４５８（ＪＰ，Ａ）

【文献】 特開２００７−２５６２８４（ＪＰ，Ａ）

【文献】 特開昭６３−１８６１５３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

ＩＰＣ Ｇ０１Ｒ １３／００−１３／４２、

２３／００−２３／２０、

Ｈ０３Ｋ ５／００−５／０２、

５／０８−５／１２５４、

５／１６−５／２６、

９９／００

(57)【特許請求の範囲】

【請求項1】

アナログ入力信号をアナログ・デジタル変換することによって生成されたデジタルデータを一時的に記憶するバッファと、
トリガ条件に基づいて前記アナログ入力信号又は前記デジタルデータからトリガ信号を生成するトリガ回路と、
前記バッファが記憶動作を開始してから終了するまでの期間を前記トリガ信号に基づいて制御するバッファ制御回路と、
前記バッファが記憶動作を開始してから終了するまでの期間の終了の際に前記バッファに記憶されたデジタルデータからイベントが検出された場合にイベント検出信号を生成するイベント検出回路と、
前記デジタルデータを取り込み処理することによって生成された波形データを記憶し、前記イベント検出信号に応答して前記波形データの記憶を停止するメモリ回路と、
を備える波形記録装置。

【請求項2】

前記バッファは、第１のバッファ及び第２のバッファを有し、
前記トリガ回路は、トリガ条件に基づいて前記アナログ入力信号又は前記デジタルデータから第１のトリガ信号及び第２のトリガ信号を生成し、
前記バッファ制御回路は、前記第１のバッファが記憶動作を開始してから終了するまでの期間を前記第１のトリガ信号に基づいて制御し、前記第２のバッファが記憶動作を開始してから終了するまでの期間を前記第２のトリガ信号に基づいて制御し、前記第１のバッファが記憶動作を終了してから前記第２のバッファが記憶動作を開始するまでの期間を計測し、
前記イベント検出回路は、前記第１のバッファが記憶動作を開始してから終了するまでの期間の終了の際に前記第１のバッファに記憶されたデジタルデータ及び前記第２のバッファが記憶動作を開始してから終了するまでの期間の終了の際に前記第２のバッファに記憶されたデジタルデータからイベントが検出された場合にイベント検出信号を生成する請求項１に記載の波形記録装置。

【請求項3】

前記バッファは、複数のバッファを有し、
前記トリガ回路は、トリガ条件に基づいて前記アナログ入力信号又は前記デジタルデータから複数のトリガ信号を生成し、
前記バッファ制御回路は、前記バッファが記憶動作を開始してから終了するまでの期間を前記トリガ信号に基づいて制御し、前記複数のバッファのうちの予め決められたバッファが記憶動作を終了してから次のバッファが記憶動作を開始するまでの期間の一つ以上を計測し、
前記イベント検出回路は、前記複数のバッファが記憶動作を開始してから終了するまでの期間の終了の際に前記複数のバッファに記憶されたデジタルデータからイベントが検出された場合にイベント検出信号を生成する請求項１に記載の波形記録装置。

【請求項4】

前記イベント検出回路は、前記デジタルデータのレベルと予め決定されたレベルのデジタルデータが検出された期間との少なくとも一方に関連するイベントを検出する請求項１〜３のいずれか一項に記載の波形記録装置。

【請求項5】

前記メモリ回路は、前記波形データの記憶を停止するタイミングを、前記トリガ信号が生成されるタイミングと前記イベント検出信号が生成されるタイミングとの時間差に基づいて調整する請求項１〜４のいずれか一項に記載の波形記録装置。

【請求項6】

前記バッファに一時的に記憶されるデジタルデータをデシメーションする請求項１〜５のいずれか一項に記載の波形記録装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アナログ入力信号の波形データを記録する波形記録装置に関する。

【背景技術】

【0002】

デジタルオシロスコープ等として用いられる波形記録装置が従来提案されている（例えば、特許文献１，２）。波形記録装置が様々なイベントを取得、観測及び解析できるようにするために、多くのトリガ機能及び検索機能が提案されている。トリガ機能及び検索機能を実現するためにパルス幅トリガを用いる場合、設定されたトリガレベルでのパルス幅を計数クロックでカウントし、カウントしたパルス幅が予め設定されたパルス幅と一致した場合にトリガ信号が生成される。また、波形データを取り込んだ後に所望のイベントを検索して表示する波形記録装置も提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特表２００９−５０３４５８号公報

【特許文献2】特開２００３−３４４４５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

パルス幅トリガを用いる波形記録装置では、パルス幅をカウントする計測クロックがアナログ入力信号に同期していないので、パルス幅の１カウント分に相当する誤差を許容する必要がある。パルス幅を高精度で検出するためには高周波数の計測クロックを用いる必要があり、波形記録装置のコストが上昇するという不都合がある。

【0005】

また、波形データを取り込んだ後に所望のイベントを検索して表示する波形記録装置では、取り込んだ波形データの中に所望のイベントが存在するとは限らない。特に、稀なイベントを検出する場合、波形データの取込みと検索処理を複数回繰り返す必要があり、所望のイベントを高効率に検出することができないという不都合がある。

【0006】

本発明の目的は、コストを上昇させることなく信号の波形に関する所望のイベントを高精度かつ高効率に検出することができる波形記録装置を提供することである。

【課題を解決するための手段】

【0007】

本発明による波形記録装置は、アナログ入力信号をアナログ・デジタル変換することによって生成されたデジタルデータを一時的に記憶するバッファと、トリガ条件に基づいてアナログ入力信号又はデジタルデータからトリガ信号を生成するトリガ回路と、バッファが記憶動作を開始してから終了するまでの期間をトリガ信号に基づいて制御するバッファ制御回路と、バッファが記憶動作を開始してから終了するまでの期間の終了の際にバッファに記憶されたデジタルデータからイベントが検出された場合にイベント検出信号を生成するイベント検出回路と、デジタルデータを取り込み処理することによって生成された波形データを記憶し、イベント検出信号に応答して波形データの記憶を停止するメモリ回路と、を備える。

【0008】

好適には、バッファは、第１のバッファ及び第２のバッファを有し、トリガ回路は、トリガ条件に基づいてアナログ入力信号又はデジタルデータから第１のトリガ信号及び第２のトリガ信号を生成し、バッファ制御回路は、第１のバッファが記憶動作を開始してから終了するまでの期間を第１のトリガ信号に基づいて制御し、第２のバッファが記憶動作を開始してから終了するまでの期間を第２のトリガ信号に基づいて制御し、第１のバッファが記憶動作を終了してから第２のバッファが記憶動作を開始するまでの期間を、第１のトリガ信号及び前記第２のトリガ信号に基づいて制御し、イベント検出回路は、第１のバッファが記憶動作を開始してから終了するまでの期間の終了の際に第１のバッファに記憶されたデジタルデータ及び第２のバッファが記憶動作を開始してから終了するまでの期間の終了の際に第２のバッファに記憶されたデジタルデータからイベントが検出された場合にイベント検出信号を生成する。

【0009】

好適には、バッファは、複数のバッファを有し、トリガ回路は、トリガ条件に基づいてアナログ入力信号又は前記デジタルデータから複数のトリガ信号を生成し、バッファ制御回路は、バッファが記憶動作を開始してから終了するまでの期間をトリガ信号に基づいて制御し、複数のバッファのうちの予め決められたバッファが記憶動作を終了してから次のバッファが記憶動作を開始するまでの期間の一つ以上を計測し、イベント検出回路は、複数のバッファが記憶動作を開始してから終了するまでの期間の終了の際に複数のバッファに記憶されたデジタルデータからイベントが検出された場合にイベント検出信号を生成する。

【0010】

好適には、イベント検出回路は、デジタルデータのレベルと予め決定されたレベルのデジタルデータが検出された期間との少なくとも一方に関連するイベントを検出する。

【0011】

好適には、メモリ回路は、波形データの記憶を停止するタイミングを、トリガ信号が生成されるタイミングとイベント検出信号が生成されるタイミングとの時間差に基づいて調整する。

【0012】

バッファに一時的に記憶されるデジタルデータをデシメーションしてもよい。

【発明の効果】

【0013】

本発明によれば、コストを上昇させることなく信号の波形に関する所望のイベントを高精度かつ高効率に検出することができる。

【図面の簡単な説明】

【0014】

【図1】本発明による波形記録装置の一実施の形態を示す図である。

【図2】図１の一部を詳細に示す図である。

【図3】イベント検出回路によって検出されるイベントの一例を示す図である。

【図4】図１に示す波形記録装置の波形記録動作を示すフローチャートである。

【図5】本発明による波形記録装置の他の実施の形態を示す図である。

【図6】図５の一部を詳細に示す図である。

【図7】イベント検出回路によって検出されるイベントの他の例を示す図である。

【図8】イベント検出回路によって検出されるイベントの他の例を示す図である。

【図9】本発明による波形記録装置の他の実施の形態を示す図である。

【図10】図９の一部を詳細に示す図である。

【図11】イベント検出回路によって検出されるイベントの他の例を示す図である。

【発明を実施するための形態】

【0015】

本発明による波形記録装置の実施の形態を、図面を参照しながら説明する。
図１は、本発明による波形記録装置の一実施の形態を示す図であり、図２は、図１の一部を詳細に示す図である。図１に示す波形記録装置１は、デジタルオシロスコープ等として用いられ、アナログ入力信号Ｓａが外部から入力される。

【0016】

波形記録装置１は、アナログ・デジタル変換器（ＡＤＣ）１１と、バッファ１２と、制御部１３と、トリガ回路１４と、バッファ制御回路１５と、イベント検出回路１６と、取込み処理回路１７と、メモリ回路１８と、波形処理及び表示処理回路１９と、表示器２０と、を備える。

【0017】

制御部１３は、例えば、ＣＰＵによって構成される。バッファ１２、バッファ制御回路１５、イベント検出回路１６、取込み処理回路１７並びに波形処理及び表示処理回路１９は、例えば、メモリを内蔵したＦＰＧＡ(field-programmable gate array)によって構成される。メモリ回路１８は、後に説明する波形データＤｗを記憶するメモリ及びメモリを制御する周辺回路によって構成される。メモリは、例えば、ＤＲＡＭ(dynamic random access memory)によって構成される。周辺回路は、例えば、ＦＰＧＡによって構成される。表示器２０は、例えば、液晶ディスプレイ（ＬＣＤ）によって構成される。

【0018】

ＡＤＣ１１は、アナログ入力信号ＳａをデジタルデータＤｄ（例えば、８ビットのデジタル値）に変換し、デジタルデータＤｄは、バッファ１２及び取込み処理回路１７に入力される。ＡＤＣ１１のサンプリングレートが１ギガサンプル／秒である場合、デジタルデータＤｄが１ナノ秒ごとに生成されるが、ＡＤＣ１１の後段のバッファ１２並びに取込み処理回路１７及びメモリ回路１８においてデータ処理を並列化することによって処理速度を低減することができる。例えば、ＦＰＧＡの内部に設けられた１２５ＭＨｚのシステムクロック（図示せず）を用いた場合、８ナノ秒ごとに８個のデジタルデータＤｄが並列に処理される。

【0019】

バッファ１２は、バッファ制御回路１５からの書込み／読出し信号Ｃ１に基づいて、デジタルデータＤｄを一時的に記憶する。本実施の形態では、バッファ１２は、書込み／読出し信号Ｃ１の立上りによりデジタルデータＤｄの記憶を開始し、書込み／読出し信号Ｃ１の立下りによりデジタルデータＤｄの記憶を終了し、バッファ１２に記憶されたデジタルデータＤｄをイベント検出回路１６に出力する。

【0020】

制御部１３は、トリガ条件に関する情報Ｘｔをトリガ回路１４に提供する。また、制御部１３は、イベントの条件に関する情報Ｘｉをイベント検出回路１６に提供する。また、制御部１３は、波形データＤｗの波形処理及び表示処理条件に関する情報Ｘｄを波形処理及び表示処理回路１９に提供する。また、制御部１３は、メモリ回路１８が記憶動作を開始するための指令Ｃ２をメモリ回路１８に出力する。なお、トリガ条件に関する情報Ｘｔ、イベントの条件に関する情報Ｘｉ、波形データＤｗの波形処理及び表示処理条件に関する情報Ｘｄ及び指令Ｃ２は、例えば、キーボード等の操作部（図示せず）の操作により制御部１３に入力される。さらに、制御部１３は、後に説明するイベント検出信号Ｓｉに応答して、メモリ回路１８の記憶動作を終了するとともにメモリ回路１８に記憶された波形データＤｗを読み出すための指令Ｃ３をメモリ回路１８に出力する。

【0021】

本実施の形態は、イベントの条件に、正パルスの幅及び高さ（最大値）を選択した場合を例にとって説明するが、負パルスを条件にすることも可能である。また、パルスの高さの代わりに平均値等を用いることも可能である。

【0022】

本実施の形態では、トリガ条件は、予め設定された閾値レベルＴｈに基づいて検出されるアナログ入力信号Ｓａの立上りエッジ及び立下りエッジである。この場合、トリガ条件に関する情報Ｘｔは、アナログ入力信号Ｓａが閾値レベルＴｈより上になったか否か及びアナログ入力信号Ｓａが閾値レベルＴｈより上になった後に閾値レベルＴｈより下になったか否かの判定を行う旨の条件を含む。

【0023】

また、本実施の形態では、イベントは、デジタルデータＤｄ（更に詳しくは、後に説明する補間データＤｈ）が閾値レベルＴｈを超えている期間によって規定されるパルス幅Ｗである。この場合、イベントの条件に関する情報Ｘｉは、デジタルデータＤｄを補間処理するために用いられる補間倍率Ｈ、閾値レベルＴｈ並びに検出すべきパルスのパルス幅Ｗ及び最大値Ｐｍを含む。

【0024】

トリガ回路１４は、予め設定された閾値レベルＴｈに基づいて検出されるアナログ入力信号Ｓａの立上りエッジ及び立下りエッジに応じてトリガ信号Ｔ１，Ｔ２を生成する。本実施の形態では、トリガ回路１４は、アナログ入力信号Ｓａのレベルと閾値レベルＴｈとをコンパレータ（図示せず）を用いて比較し、トリガ回路１４に対するディセーブル信号（図示せず）が解除された状態でアナログ入力信号Ｓａが閾値レベルＴｈより上になったときにトリガ信号Ｔ１を生成してバッファ制御回路１５に送信する（すなわち、トリガ信号Ｔ１はローレベルからハイレベルに遷移する。）。また、トリガ回路１４は、トリガ回路１４に対するディセーブル信号（図示せず）が解除された状態でアナログ入力信号Ｓａが閾値レベルＴｈより上になった後に閾値レベルＴｈより下になったときにトリガ信号Ｔ２を生成してバッファ制御回路１５に送信する（すなわち、トリガ信号Ｔ２はローレベルからハイレベルに遷移する。）。トリガ回路１４は、トリガ信号Ｔ２をバッファ制御回路１５に送信した後にディセーブル状態になる。なお、トリガ回路１４は、トリガ信号Ｔ１を生成するまではトリガ信号Ｔ２を生成しないようにする。また、トリガ信号Ｔ１を生成してから所定の時間が経過するまでにアナログ入力信号Ｓａが閾値レベルＴｈより下になった場合には、トリガ回路１４は初期化され、トリガ回路１４に対するディセーブル信号が解除された状態（すなわち、トリガ信号Ｔ１はハイレベルからローレベルに遷移する。）に戻ることによって、無効なイベント検出動作を排除することを可能にする。また、トリガ回路１４は、予め設定された閾値レベルＴｈに基づいてデジタルデータＤｄの立上りエッジ及び立下りエッジを検出し、検出した立上りエッジ及び立下りエッジに応じてトリガ信号Ｔ１，Ｔ２を生成してもよい。

【0025】

バッファ制御回路１５は、デジタルデータＤｄからイベント（この場合、パルス幅Ｗ）を検出するために、バッファ１２が記憶動作を開始してから終了するまで期間をトリガ信号Ｔ１，Ｔ２に基づいて制御する。本実施の形態では、バッファ制御回路１５は、トリガ信号Ｔ１を受信すると、バッファ１２がデジタルデータＤｄの記憶を開始するために書込み／読出し信号Ｃ１をハイレベルにする。また、バッファ制御回路１５は、トリガ信号Ｔ２を受信すると、デジタルデータＤｄの記憶を終了してバッファ１２に記憶されたデジタルデータＤｄをイベント検出回路１６に出力するために書込み／読出し信号Ｃ１をローレベルにする。

【0026】

また、本実施の形態では、バッファ制御回路１５は、バッファ１２が記憶動作を開始してから終了するまで期間を調整するために、トリガ信号Ｔ１，Ｔ２が生成された時間の他に種々の要件を考慮する。種々の要件は、例えば、トリガ信号Ｔ１の生成からバッファ１２の制御までの遅れ時間、トリガ信号Ｔ２の生成からバッファ１２の制御までの遅れ時間、トリガ信号Ｔ１の生成のタイミングとデジタルデータＤｄのバッファ１２への記憶のタイミングとの差、補間処理に必要な余分なデータ数等を含む。種々の要件についての情報を、例えば、操作部の操作を介して制御部１３からバッファ制御回路１５に提供してもよい。

【0027】

イベント検出回路１６は、バッファ１２が記憶動作を開始してから終了するまで期間の終了の際にバッファ１２に記憶されているデジタルデータＤｄからイベントが検出された場合にイベント検出信号Ｓｉを生成する。本実施の形態では、イベント検出回路１６は、図２に示すように、イベント検出制御回路１６ａと、補間処理回路１６ｂと、時間検出処理回路１６ｃと、レベル検出処理回路１６ｄと、イベント判定回路１６ｅと、を有する。

【0028】

イベント検出制御回路１６ａは、イベントの条件に関する情報Ｘｉが制御部１３から提供される。そして、イベント検出制御回路１６ａは、補間倍率Ｈについての情報を補間処理回路１６ｂに提供し、閾値レベルＴｈを時間検出処理回路１６ｃに提供し、検出すべきパルスのパルス幅Ｗ及び最大値Ｐｍについての情報をイベント判定回路１６ｅに提供する。

【0029】

補間処理回路１６ｂは、イベントを検出するためのデジタルデータＤｄがバッファ１２から供給され、補間倍率ＨでデジタルデータＤｄの補間処理を行うことによって補間データＤｈを生成して時間検出処理回路１６ｃ及びレベル検出処理回路１６ｄに供給する。補間処理は、一般的なｓｉｎ（ｘ）／ｘ補間、リニア補間又はこれらの組合せ等を用いることができる。補間倍率Ｈが１００である場合、１ナノ秒ごとのデジタルデータＤｄは、１０ピコ秒ごとの補間データＤｈに変換される。また、補間処理回路１６ｂは、補間データＤｈの出力期間に、時間検出信号Ｃ１１を時間検出処理回路１６ｃに出力する。

【0030】

時間検出処理回路１６ｃは、時間検出信号Ｃ１１に従って、正スロープ時刻及び負スロープ時刻を検出処理し、レベル検出期間信号Ｃ１２をレベル検出処理回路１６ｄに出力し、かつ、パルス幅の検出処理結果Ｄｔをイベント判定回路１６ｅに供給する。時間検出処理回路１６ｃは、補間データＤｈを用いることによって高精度の時間検出が可能になる。時間検出処理においてアナログ入力信号Ｓａのノイズ等に起因する誤測定を防ぐために、一般的に用いられているヒステリシス処理を行ってもよい。また、負スロープ時刻を、後に表示器２０に波形を表示する際に時間軸の基準に使用してもよい。

【0031】

レベル検出処理回路１６ｄは、レベル検出期間信号Ｃ１２に従って、補間データＤｈの最大値Ｌの検出処理結果Ｄｅ（補間データのレベル）を検出処理し、検出処理結果Ｄｅをイベント判定回路１６ｅに供給する。

【0032】

イベント判定回路１６ｅは、バッファ１２に記憶されているデジタルデータＤｄからイベントが検出されたか否かを、検出処理結果Ｄｔ及びＤｅ並びにイベント検出条件であるパルス幅Ｗ及び最大値Ｐｍに基づいて判定する。図３は、イベント検出回路によって検出される正パルスのイベントの一例を示す図である。図３において、閾値レベルＴｈを横切る正スロープ時刻から負スロープ時刻までの期間Ｔｉは、時間検出処理回路の検出処理結果Ｄｔに対応し、期間Ｔｉにおける補間データＤｈの最大値Ｌは、レベル検出処理回路の検出処理結果Ｄｅに対応する。イベント判定回路１６ｅは、検出処理結果Ｄｔがパルス幅Ｗに相当するか否か及び検出処理結果Ｄｅが最大値Ｐｍに相当するか否かを判定する。更に詳しくは、イベント判定回路１６ｅは、検出処理結果Ｄｔがパルス幅Ｗの上限値（例えば、２０．１ナノ秒）と下限値（例えば、１９．９ナノ秒）の間に存在するか否か及び検出処理結果Ｄｅが最大値Ｐｍの上限値と下限値の間に存在するか否かを判定する。

【0033】

図１を参照して、バッファ１２に記憶されているデジタルデータＤｄからイベントが検出された場合、イベント判定回路１６ｅは、イベント検出信号Ｓｉを制御部１３及びメモリ回路１８に供給する。それに対し、バッファ１２に記憶されているデジタルデータＤｄからイベントが検出されなかった場合、イベント判定回路１６ｅは、トリガ回路１４に対するディセーブル信号を解除するための解除信号Ｓｓをトリガ回路１４に供給する。正スロープ時刻から負スロープ時刻までの期間Ｔｉがパルス幅Ｗより著しく大きい場合は、時間検出処理回路１６ｃでパルス幅の検出処理結果Ｄｔが正常に検出できない可能性がある。このような場合は、イベント判定回路１６ｅによる判定を待たずに、バッファ制御回路１５又は時間検出処理回路１６ｃが解除信号Ｓｓをトリガ回路１４に供給してもよい（図示せず）。

【0034】

取込み処理回路１７は、デジタルデータＤｄの取り込み処理（一定期間ごとのピーク検出及び平均化処理、デシメーション（間引き）等）を行うことによって波形データＤｗを生成し、生成した波形データＤｗをメモリ回路１８に格納する。デジタルデータＤｄの取り込み処理を行うための取込みモードを、例えば、操作部の操作を介して制御部１３によって選択してもよい。

【0035】

メモリ回路１８は、指令Ｃ２に応答して波形データＤｗの記憶動作を開始し、プリトリガ（トリガ発生前）分としてメモリ回路１８に記憶すべきデータとして設定された個数分の波形データＤｗを記憶する。その後、制御部１３は、トリガ回路１４に対するディセーブル信号を解除する。そして、メモリ回路１８は、トリガ回路１４に対するディセーブル信号が解除された後も波形データＤｗの記憶動作を継続し、イベント検出回路１６からのイベント検出信号Ｓｉを待機する。イベント検出信号Ｓｉがイベント検出回路１６からメモリ回路１８に供給されると、メモリ回路１８は、表示器２０の表示時間条件に基づいて設定された個数分の波形データＤｗをポストトリガ（トリガ発生後）分として記憶した後に波形データＤｗの記憶を停止する。

【0036】

検出されたイベントの時刻を基準にしてメモリ回路１８に記憶される波形データＤｗの個数を制御するために、メモリ回路１８は、波形データＤｗの記憶を停止するタイミングを、トリガ信号Ｔ２が生成されるタイミングに基づいて調整するのが好ましい。トリガ信号Ｔ２が生成されるタイミングとイベント検出信号Ｓｉが生成されるタイミングとの時間差は、例えば、システムクロックでカウントすることによって計測される。また、メモリ回路１８に記憶される波形データＤｗの個数を制御するために、トリガ信号Ｔ２が生成されるタイミングとイベント検出信号Ｓｉが生成されるタイミングとの時間差を予め予測し、予測した時間差をポストトリガ分として記憶させる波形データＤｗの個数又はメモリ回路１８のオーバーラン（余分な書込み個数）に反映させてもよい。

【0037】

メモリ回路１８は、指令Ｃ３に応答して、波形データＤｗを読み出し、波形データＤｗを波形処理及び表示処理回路１９に出力する。波形処理及び表示処理回路１９は、制御部１３から提供された波形データＤｗの波形処理及び表示処理条件に関する情報Ｘｄに基づいて、波形データＤｗの波形処理及び表示処理を行う。そして、波形処理及び表示処理回路１９は、波形処理及び表示処理が行われた波形データＤｗｄを表示器２０に供給し、表示器２０は、波形処理及び表示処理が行われた波形データＤｗｄを表示する。

【0038】

図４は、図１に示す波形記録装置の波形記録動作を示すフローチャートである。このフローは、波形記録装置１が波形記録動作を開始してからディセーブル期間が解除された後にトリガ信号Ｔ１，Ｔ２が生成されることを前提にしている。先ず、メモリ回路１８は、指令Ｃ２に応答して波形データＤｗの記憶動作を開始する（ステップＳ１）。この場合、メモリ回路１８は、プリトリガ分の波形データＤｗを記憶してからトリガ回路１４に対するディセーブル信号を解除した後も波形データＤｗの記憶を継続する。

【0039】

次に、トリガ回路１４は、トリガ条件（立上りエッジ）に基づいてトリガ信号Ｔ１を生成する（ステップＳ２）。次に、バッファ制御回路１５は、トリガ信号Ｔ１に応答して書込み／読出し信号Ｃ１をハイレベルにし、バッファ１２は、書込み／読出し信号Ｃ１に応答してデジタルデータＤｄの記憶を開始する（ステップＳ３）。

【0040】

次に、トリガ回路１４は、トリガ条件（立下りエッジ）に基づいてトリガ信号Ｔ２を生成する（ステップＳ４）。次に、バッファ制御回路１５は、トリガ信号Ｔ２に応答して書込み／読出し信号Ｃ１をローレベルにし、バッファ１２は、書込み／読出し信号Ｃ１に応答してデジタルデータＤｄの記憶を終了し、デジタルデータＤｄを補間処理回路１６ｂに供給する（ステップＳ５）。

【0041】

次に、補間処理回路１６ｂは、バッファ１２から供給されたデジタルデータＤｄの補間処理を行う（ステップＳ６）。次に、時間検出処理回路１６ｃは、正スロープ時刻及び負スロープ時刻からパルス幅の検出処理結果Ｄｔを検出処理し、レベル検出処理回路１６ｄは、レベル検出期間信号Ｃ１２に従って、補間データＤｈから最大値の検出処理結果Ｄｅを検出処理する（ステップＳ７）。ステップＳ６及びステップＳ７は、機能上の手順を説明したものであり、回路動作上は、イベント検出処理する時間を短縮するためにパイプラインで順次処理される。

【0042】

次に、イベント判定回路１６ｅは、バッファ１２に記憶されているデジタルデータＤｄからイベントが検出されたか否かを判定する（ステップＳ８）。イベントが検出されなかった場合、処理はステップＳ２に戻る。

【0043】

それに対し、イベントが検出された場合、メモリ回路１８は、ポストトリガ分として設定された個数分の波形データＤｗを記憶した後に波形データＤｗの記憶を停止する（ステップＳ９）。次に、波形処理及び表示処理回路１９は、メモリ回路１８に記憶された波形データＤｗの波形処理及び表示処理を行い、表示器２０は、波形処理及び表示処理が行われた波形データＤｗｄを表示する（ステップＳ１０）。その後、波形記録装置１は処理を終了する。

【0044】

本実施の形態によれば、メモリ回路１８への波形データＤｗの記憶と並行してバッファ１２に記憶されたデジタルデータＤｄからリアルタイムでイベント検出を行うので、波形記録の中断及び再開の期間の発生を回避することができる。

【0045】

また、イベント検出のために用いられるデジタルデータＤｄはトリガ信号Ｔ１，Ｔ２の発生タイミングの周辺に限定されるので、高効率のイベント検出が可能である。また、補間データＤｈを用いたイベント検出を行うことによって、高周波数の計数クロックを用いることなく高精度のイベント検出が可能となり、波形記録装置１のコストの上昇を回避することができる。また、デジタルデータＤｄの取込み処理から独立したイベント検出が可能となる。さらに、イベント検出の際に時間検出処理及びレベル検出処理を行うことによって、所望のイベントの取得が容易になる。

【0046】

さらに、イベントを高精度に検出することが要求されない場合には、バッファ１２に記憶するデジタルデータＤｄをデシメーションすることによって、広いパルス幅を検出することができる。

【0047】

図５は、本発明による波形記録装置の他の実施の形態を示す図であり、図６は、図５の一部を詳細に示す図である。波形記録装置１’は、ＡＤＣ１１と、バッファ１２’，１２”と、制御部１３と、トリガ回路１４と、バッファ制御回路１５’と、イベント検出回路１６’と、取込み処理回路１７と、メモリ回路１８と、波形処理及び表示処理回路１９と、表示器２０と、を備える。

【0048】

バッファ１２’、 バッファ１２”、バッファ制御回路１５’、イベント検出回路１６’、取込み処理回路１７並びに波形処理及び表示処理回路１９は、例えば、メモリを内蔵したＦＰＧＡによって構成される。

【0049】

検出すべきイベントであるパルス幅が広くなるに従ってバッファ容量を増大させる必要がある。本実施の形態では、バッファ容量を増大させることなく広いパルス幅を高精度に検出するために、アナログ入力信号Ｓａの立上りエッジ周辺のデジタルデータＤｄを記憶するバッファ１２’及びアナログ入力信号Ｓａの立下がりエッジ周辺のデジタルデータＤｄを記憶するバッファ１２”を用いる。バッファ１２’は、第１のバッファの一例であり、バッファ１２”は、第２のバッファの一例である。また、バッファ１２’及びバッファ１２”に記憶するデジタルデータＤｄのデータ数の情報は、制御部１３からバッファ制御回路１５’に提供される。

【0050】

バッファ制御回路１５’は、広いパルス幅Ｗを検出するためのデジタルデータＤｄすなわちアナログ入力信号Ｓａの立上りエッジ周辺のデジタルデータＤｄをバッファ１２’に記憶させるために、バッファ１２’が記憶動作を開始してから終了するまでの期間を、トリガ信号Ｔ１及び制御部１３から提供されたデータ数に基づいて制御する。本実施の形態では、バッファ制御回路１５’がトリガ信号Ｔ１を受信すると、バッファ制御回路１５’は、バッファ１２’がデジタルデータＤｄの記憶を開始するために書込み／読出し信号Ｃ１’をハイレベルにする。その後、バッファ制御回路１５’は、制御部１３から提供されたデータ数をシステムクロックで計数した後に書込み／読出し信号Ｃ１’をローレベルにする。バッファ１２’は、アナログ入力信号Ｓａの立上りエッジ周辺のデジタルデータＤｄを記憶した後にデジタルデータＤｄの記憶を終了し、バッファ１２’に記憶されたデジタルデータＤｄをイベント検出回路１６’に出力する。

【0051】

バッファ制御回路１５’は、広いパルス幅Ｗを検出するためのデジタルデータＤｄすなわちアナログ入力信号Ｓａの立下りエッジ周辺のデジタルデータＤｄをバッファ１２”に記憶させるために、バッファ１２”が記憶動作を開始してから終了するまでの期間を、トリガ信号Ｔ２及び制御部１３から提供されたデータ数に基づいて制御する。本実施の形態では、バッファ制御回路１５’がトリガ信号Ｔ２を受信すると、バッファ制御回路１５’は、バッファ１２”がデジタルデータＤｄの記憶を開始するために書込み／読出し信号Ｃ１”をハイレベルにする。その後、バッファ制御回路１５’は、制御部１３から提供されたデータ数をシステムクロックで計数した後に書込み／読出し信号Ｃ１”をローレベルにする。バッファ１２”は、アナログ入力信号Ｓａの立下りエッジ周辺のデジタルデータＤｄを記憶した後にデジタルデータＤｄの記憶を終了し、バッファ１２”に記憶されたデジタルデータＤｄをイベント検出回路１６’に出力する。

【0052】

バッファ制御回路１５’は、バッファ１２’が記憶を停止してからバッファ１２”が記憶を開始するまでの期間を、書込み／読出し信号Ｃ１’及び書込み／読出し信号Ｃ１”を基にしてシステムクロックを用いて計測する。

【0053】

また、本実施の形態では、バッファ制御回路１５’は、バッファ１２’，１２”が記憶動作を開始してから終了するまで期間を調整するために、トリガ信号Ｔ１，Ｔ２が生成された時間の他に種々の要件を考慮する。種々の要件は、例えば、トリガ信号Ｔ１の生成からバッファ１２’の制御までの遅れ時間、トリガ信号Ｔ２の生成からバッファ１２”の制御までの遅れ時間、トリガ信号Ｔ１の生成のタイミングとデジタルデータＤｄのバッファ１２’への記憶のタイミングとの差、書込み／読出し信号Ｃ１’を出力してからバッファ１２’が記憶を停止するまでの期間の終了時からバッファ１２”の記憶の開始時までの期間、補間処理に必要な余分なデータ数等を含む。種々の要件についての情報を、例えば、操作部の操作を介して制御部１３からバッファ制御回路１５’に提供してもよい。

【0054】

図６に示すように、イベント検出回路１６’は、イベント検出制御回路１６ａと、補間処理回路１６ｂ’と、時間検出処理回路１６ｃ’と、レベル検出処理回路１６ｄ’と、イベント判定回路１６ｅと、を有する。

【0055】

バッファ制御回路１５’は、バッファ１２’が記憶を停止してからバッファ１２”が記憶を開始するまでの期間の計測結果Ｔｍを時間検出処理回路１６ｃ’に提供する。また、バッファ制御回路１５'は、バッファ１２'が記憶を停止してからバッファ１２"が記憶を開始するまでの期間にレベル検出期間信号Ｃ１２をレベル検出処理回路１６ｄ'に出力する。

【0056】

補間処理回路１６ｂ’は、イベントを検出するためのデジタルデータＤｄがバッファ１２’及びバッファ１２”から供給され、補間倍率ＨでデジタルデータＤｄの補間処理を行うことによって補間データＤｈ’，Ｄｈ”を生成して時間検出処理回路１６ｃ’に供給する。また、補間処理回路１６ｂ’は、補間データＤｈ’の提供期間に時間検出信号Ｃ１１’を時間検出処理回路１６ｃ’に出力し、補間データＤｈ”の提供期間に時間検出信号Ｃ１１”を時間検出処理回路１６ｃ’に出力する。

【0057】

時間検出処理回路１６ｃ’は、時間検出信号Ｃ１１’に従って、補間データＤｈ’から正スロープ時刻を検出処理し、時間検出信号Ｃ１１”に従って、補間データＤｈ”から負スロープ時刻を検出処理する。また、時間検出処理回路１６ｃ’は、正スロープ時刻及び負スロープ時刻とバッファ制御回路１５’から提供された計測結果Ｔｍを演算処理したパルス幅の検出処理結果Ｄｔを、イベント判定回路１６ｅに供給する。時間検出処理回路１６ｃ’は、補間データＤｈ’，Ｄｈ”及び計測結果Ｔｍを用いることによって高精度の時間検出が可能になる。

【0058】

レベル検出処理回路１６ｄ’は、デジタルデータＤｄがＡＤＣ１１から入力され、レベル検出期間信号Ｃ１２に従って、デジタルデータＤｄの最大値の検出処理結果Ｄｅ（デジタルデータのレベル）を検出処理し、イベント判定回路１６ｅに供給する。イベント判定回路１６ｅは、ＡＤＣ１１から入力されたデジタルデータＤｄを用いることによって、バッファ１２’が記憶する期間の終了時からバッファ１２”が記憶する期間の開始時までの期間のデジタルデータＤｄの最大値Ｌを検出処理することができる。

【0059】

図７は、イベント検出回路によって検出されるイベントの他の例を示す図である。イベントが広いパルス幅（例えば、１マイクロ秒）のパルスである場合、バッファ１２’の記憶の終了時からバッファ１２”の記憶の開始時までの期間Ｓが設けられる。イベント判定回路１６ｅは、正スロープ時刻から負スロープ時刻までの期間Ｔｉ’がパルス幅Ｗに相当するか否か及びデジタルデータＤｄの最大値Ｌが最大値Ｐｍに相当するか否かを判定する。更に詳しくは、イベント判定回路１６ｅは、正スロープ時刻から負スロープ時刻までの期間Ｔｉ’が上限値（例えば、１０００．１ナノ秒）と下限値（例えば、９９９．９ナノ秒）の間に存在するか否か及びデジタルデータＤｄの最大値Ｌが上限値と下限値の間に存在するか否かを判定する。

【0060】

本実施の形態において、最大値Ｌの検出期間としてバッファ１２’の記憶の終了時からバッファ１２”の記憶の開始時までの期間Ｓを設定したが、本実施の形態の変形例として、最大値Ｌの検出期間を、正スロープ時刻から負スロープ時刻までの期間Ｔｉ’に拡張することが可能である。例えば、時間検出処理回路１６ｃが正スロープ時刻以降の補間データＤｈ’及び負スロープ時刻より前の補間データＤｈ”をレベル検出処理回路１６ｄ’に提供することによって、レベル検出処理回路１６ｄ’は期間Ｔｉ’を設定することができる。

【0061】

本実施の形態によれば、バッファ１２’がアナログ入力信号Ｓａの立上りエッジ周辺のデジタルデータＤｄを記憶するとともにバッファ１２”がアナログ入力信号Ｓａの立下がりエッジ周辺のデジタルデータＤｄを記憶することによって、バッファ容量を増大させることなく広いパルス幅を高精度に検出することができる。

【0062】

上記実施の形態において、イベントとしてパルス幅を検出する場合について説明したが、パルス幅以外のイベント、例えば、デジタルデータＤｄのレベルとデジタルデータＤｄが予め決定されたレベルから検出された期間の少なくとも一方に関連するイベントを検出する場合にも本発明を適用することができる。図８は、イベント検出回路によって検出されるイベントの他の例を示す図である。イベント検出回路１６（図１）は、二つの閾値Ｔｈ’，Ｔｈ”（Ｔｈ’＜Ｔｈ”）の間の遷移時間、及び補間データＤｈの極小値Ｌ’と極大値Ｌ”によって決定されるヒステリシス量ｈ（極大値Ｌ”−極小値Ｌ’）によって規定される図８に示すような立上りエッジをイベントとして検出することもできる。この場合、トリガ条件は、予め設定された閾値レベルＴｈ’に基づいて検出されるアナログ入力信号Ｓａの立上りエッジ及び予め設定された閾値レベルＴｈ”に基づいて検出されるアナログ入力信号Ｓａの立上りエッジである。また、トリガ条件に関する情報Ｘｔは、アナログ入力信号Ｓａが閾値レベルＴｈ’より上になったか否か及びアナログ入力信号Ｓａが閾値レベルＴｈ”より上になったか否かの判定を行う旨の条件を含む。

【0063】

イベントに関する情報Ｘｉは、デジタルデータＤｄを補間処理するために用いられる補間倍率Ｈ、閾値レベルＴｈ’，Ｔｈ”、デジタルデータＤｄのレベルが閾値レベルＴｈ’から閾値レベルＴｈ”まで上昇するまでに要すべき時間Ｔｘを含む。また、イベントに関する情報Ｘｉは、デジタルデータＤｄのレベルが閾値レベルＴｈ’から閾値レベルＴｈ”まで上昇するまでに検出すべき補間データＤｈのヒステリシス量Ｈを含む。

【0064】

トリガ回路１４は、予め設定された閾値レベルＴｈ’に基づいて検出されるアナログ入力信号Ｓａの立上りエッジ及び予め設定された閾値レベルＴｈ”に基づいて検出されるアナログ入力信号Ｓａの立上りエッジに応答してトリガ信号Ｔ１，Ｔ２を生成する。この場合、トリガ回路１４は、アナログ入力信号Ｓａのレベルと閾値レベルＴｈ’とをコンパレータを用いて比較し、トリガ回路１４に対するディセーブル信号が解除された状態でアナログ入力信号Ｓａが閾値レベルＴｈ’より上になったときにトリガ信号Ｔ１を生成してバッファ制御回路１５に送信する。また、トリガ回路１４は、アナログ入力信号Ｓａのレベルと閾値レベルＴｈ”とを別のコンパレータを用いて比較し、トリガ回路１４に対するディセーブル信号（図示せず）が解除された状態でアナログ入力信号Ｓａが閾値レベルＴｈ”より上になったときにトリガ信号Ｔ２を生成してバッファ制御回路１５に送信する。トリガ回路１４は、トリガ信号Ｔ２をバッファ制御回路１５に送信した後にディセーブル状態になる。

【0065】

イベント検出制御回路１６ａは、補間倍率Ｈについての情報を補間処理回路１６ｂに提供する。また、イベント検出制御回路１６ａは、閾値レベルＴｈ’，Ｔｈ”についての情報を時間検出処理回路１６ｃに提供する。イベント検出制御回路１６ａは、補間データＤｈが閾値レベルＴｈ’から閾値レベルＴｈ”まで上昇するまでに要すべき遷移時間Ｔｘについての情報をイベント判定回路１６ｅに提供する。さらに、イベント検出制御回路１６ａは、デジタルデータＤｄのレベルが閾値レベルＴｈ’から閾値レベルＴｈ”まで上昇するまでに検出すべき補間データＤｈのヒステリシス量Ｈについての情報をイベント判定回路１６ｅに提供する。

【0066】

時間検出処理回路１６ｃは、時間検出信号Ｃ１１に従って、補間データＤｈが閾値レベルＴｈ’より上になった時間及び補間データＤｈが閾値レベルＴｈ”より上になった時間を検出処理し、レベル検出期間信号Ｃ１２をレベル検出処理回路１６ｄに出力し、遷移時間の検出処理結果Ｄｔをイベント判定回路１６ｅに供給する。

【0067】

レベル検出処理回路１６ｄは、レベル検出期間信号Ｃ１２に従って、補間データＤｈの極小値Ｌ’（補間データのレベル）及び極大値Ｌ”（補間データのレベル）を検出処理し、補間データＤｈのヒステリシス量に対応する検出処理結果Ｄｅをイベント判定回路１６ｅに供給する。

【0068】

イベント判定回路１６ｅは、バッファ１２に記憶されているデジタルデータＤｄからイベントが検出されたか否かを、検出処理結果Ｄｔ，Ｄｅ、補間データＤｈが閾値レベルＴｈ’から閾値レベルＴｈ”まで上昇するまでに要すべき遷移時間Ｔｘ並びに補間データＤｈのヒステリシス量Ｈに基づいて判定する。

【0069】

図８において、補間データＤｈが閾値レベルＴｈ’を下から上に通過してから閾値レベルＴｈ”を下から上に通過するまでの遷移時間Ｔｉ”は時間検出処理回路１６ｃの検出処理結果Ｄｔに対応し、遷移時間Ｔｉ”の中で発生する補間データＤｈの極大値Ｌ”と極小値Ｌ’の差（ヒステリシス量ｈ）はレベル検出処理回路１６ｄの検出処理結果Ｄｅに対応する。

【0070】

イベント判定回路１６ｅは、補間データＤｈの遷移時間Ｔｉ”がＴｘの上限値（例えば、１０．１ナノ秒）と下限値（例えば、９．９ナノ秒）の間に存在するか否かを判定する。また、イベント判定回路１６ｅは、ヒステリシス量ｈが上限値と下限値の間に存在するか否かを判定する。

【0071】

したがって、閾値レベルＴｈ’ 及び閾値レベルＴｈ”に基づいて検出されるアナログ入力信号Ｓａの立上り遷移時間並びに補間データＤｈが閾値レベルＴｈ’から閾値レベルＴｈ”まで上昇する間に発生する非単調性（ヒステリシス量ｈ）をイベントとして検出することができる。同様に、閾値レベルＴｈ’ 及び閾値レベルＴｈ”に基づいて検出されるアナログ入力信号Ｓａの立下りエッジ遷移時間並びに補間データＤｈが閾値レベルＴｈ’から閾値レベルＴｈ”まで下降する間に発生する非単調性（ヒステリシス量ｈ）をイベントとして検出することができる。

【0072】

なお、本実施の形態では、イベント条件にヒステリシス量ｈを例に説明したが、補間データＤｈの極小値Ｌ’及び極大値Ｌ”をイベント条件とすることも可能である。

【0073】

上記実施の形態において、イベント検出の際に時間検出処理及びレベル検出処理を行う場合について説明したが、イベント検出の際に時間検出処理とレベル検出処理の少なくとも一方を行う場合でも所望のイベントの取得が容易になる。すなわち、イベントがデジタルデータのレベルとデジタルデータが予め決定されたレベルから検出された期間の少なくとも一方に関連する場合でも所望のイベントの取得が容易になる。

【0074】

さらに、イベントを高精度に検出することが要求されない場合には、バッファ１２に記憶するデジタルデータＤｄをデシメーションすることによって、長い遷移期間を検出することができる。

【0075】

図９は、本発明による波形記録装置の他の実施の形態を示す図であり、図１０は、図９の一部を詳細に示す図である。波形記録装置１”は、ＡＤＣ１１と、バッファ１２ａ，１２ｂ，１２ｃ，１２ｄと、制御部１３と、トリガ回路１４’と、バッファ制御回路１５”と、イベント検出回路１６”と、取込み処理回路１７と、メモリ回路１８と、波形処理及び表示処理回路１９と、表示器２０と、を備える。

【0076】

バッファ１２ａ，１２ｂ， １２ｃ，１２ｄ、バッファ制御回路１５”、イベント検出回路１６”、取込み処理回路１７並びに波形処理及び表示処理回路１９は、例えば、メモリを内蔵したＦＰＧＡによって構成される。

【0077】

トリガ回路１４’は、予め設定された二つの閾値レベルＴｈ’，Ｔｈ”（Ｔｈ’＜Ｔｈ”）に基づいて、アナログ入力信号Ｓａの閾値レベルＴｈ’の立上りエッジに応じてトリガ信号Ｔ１’を生成し、閾値レベルＴｈ“の立上りエッジに応じてトリガ信号Ｔ２’を生成し、閾値レベルＴｈ”の立下りエッジに応じてトリガ信号Ｔ３’を生成し、閾値レベルＴｈ’の立下りエッジに応じてトリガ信号Ｔ４’を生成する。本実施の形態で、緩やかなスロープを持つ正パルスのイベント（正スロープの後に負スロープが発生する）を例にとると、トリガ条件に関する情報Ｘｔは、トリガ信号がＴ１’，Ｔ２’，Ｔ３’，Ｔ４’の順に発生する情報を含む。従って、例えば閾値レベルＴｈ’を超え、かつ、閾値レベルＴｈ”を超えない正のラントパルスがアナログ入力信号Ｓａに入力された場合、すなわち、トリガ信号Ｔ１’が発生した後、トリガ信号Ｔ２’，Ｔ３’が生成されずにトリガ信号Ｔ４’が発生する場合には、トリガ回路１４’は初期化され、トリガ回路１４’に対するディセーブル信号が解除された状態（すなわち、トリガ信号Ｔ１’，Ｔ２’，Ｔ３’，Ｔ４’は全てローレベルとする。）に戻ることによって、無効なイベント検出動作を排除することを可能にする。

【0078】

本実施の形態によれば、緩やかなスロープを持つパルスイベントに対し、閾値レベルＴｈ’ 及び閾値レベルＴｈ”に基づいて検出されるアナログ入力信号Ｓａの立上り遷移時間並びに立下り遷移時間を高精度で検出するために、アナログ入力信号Ｓａの正スロープにおける閾値レベルＴｈ’の立上りエッジ周辺のデジタルデータＤｄを記憶するバッファ１２ａと、閾値レベルＴｈ”の立上りエッジ周辺のデジタルデータＤｄを記憶するバッファ１２ｂと、アナログ入力信号Ｓａの立下りスロープにおける閾値レベルＴｈ”の立下りエッジ周辺のデジタルデータＤｄを記憶するバッファ１２ｃと、閾値レベルＴｈ’の立下りエッジ周辺のデジタルデータＤｄを記憶するバッファ１２ｄと、を用いる。また、バッファ１２ａ，１２ｂ，１２ｃ，１２ｄに記憶するデジタルデータＤｄのデータ数の情報は、制御部１３からバッファ制御回路１５“に提供される。

【0079】

バッファ制御回路１５”は、緩やかな立上りスロープの遷移時間を検出するためのデジタルデータＤｄすなわちアナログ入力信号Ｓａの閾値レベルＴｈ’の立上りエッジ周辺のデジタルデータＤｄをバッファ１２ａに記憶させるために、バッファ１２ａが記憶動作を開始してから終了するまでの期間を、トリガ信号Ｔ１’及び制御部１３から提供されたデータ数に基づいて制御する。本実施の形態では、バッファ制御回路１５”がトリガ信号Ｔ１’を受信すると、バッファ制御回路１５”は、バッファ１２ａがデジタルデータＤｄの記憶を開始するために書込み／読出し信号Ｃ１ａをハイレベルにする。その後、バッファ制御回路１５”は、制御部１３から提供されたデータ数をシステムクロックで計数した後に書込み／読出し信号Ｃ１ａをローレベルにする。バッファ１２ａは、アナログ入力信号Ｓａの閾値レベルＴｈ’の立上りエッジ周辺のデジタルデータＤｄを記憶した後にデジタルデータＤｄの記憶を終了し、バッファ１２ａに記憶されたデジタルデータＤｄをイベント検出回路１６”に出力する。

【0080】

バッファ制御回路１５”は、緩やかな立上りスロープの遷移時間を検出するためのデジタルデータＤｄすなわちアナログ入力信号Ｓａの閾値レベルＴｈ”の立上りエッジ周辺のデジタルデータＤｄをバッファ１２ｂに記憶させるために、バッファ１２”が記憶動作を開始してから終了するまでの期間を、トリガ信号Ｔ２’及び制御部１３から提供されたデータ数に基づいて制御する。本実施の形態では、バッファ制御回路１５”がトリガ信号Ｔ２’を受信すると、バッファ制御回路１５”は、バッファ１２ｂがデジタルデータＤｄの記憶を開始するために書込み／読出し信号Ｃ１ｂをハイレベルにする。その後、バッファ制御回路１５”は、制御部１３から提供されたデータ数をシステムクロックで計数した後に書込み／読出し信号Ｃ１ｂをローレベルにする。バッファ１２ｂは、アナログ入力信号Ｓａの閾値レベルＴｈ”の立上りエッジ周辺のデジタルデータＤｄを記憶した後にデジタルデータＤｄの記憶を終了し、バッファ１２ｂに記憶されたデジタルデータＤｄをイベント検出回路１６”に出力する。

【0081】

バッファ制御回路１５”は、バッファ１２ａが記憶を停止してからバッファ１２ｂが記憶を開始するまでの期間を、書込み／読出し信号Ｃ１ａ及び書込み／読出し信号Ｃ１ｂを基にしてシステムクロックを用いて計測する。

【0082】

バッファ制御回路１５”は、緩やかな立下りスロープの遷移時間を検出するためのデジタルデータＤｄすなわちアナログ入力信号Ｓａの閾値レベルＴｈ”の立下りエッジ周辺のデジタルデータＤｄをバッファ１２ｃに記憶させるために、バッファ１２ｃが記憶動作を開始してから終了するまでの期間を、トリガ信号Ｔ３’及び制御部１３から提供されたデータ数に基づいて制御する。本実施の形態では、バッファ制御回路１５”がトリガ信号Ｔ３’を受信すると、バッファ制御回路１５”は、バッファ１２ｃがデジタルデータＤｄの記憶を開始するために書込み／読出し信号Ｃ１ｃをハイレベルにする。その後、バッファ制御回路１５”は、制御部１３から提供されたデータ数をシステムクロックで計数した後に書込み／読出し信号Ｃ１ｃをローレベルにする。バッファ１２ｃは、アナログ入力信号Ｓａの閾値レベルＴｈ”の立下りエッジ周辺のデジタルデータＤｄを記憶した後にデジタルデータＤｄの記憶を終了し、バッファ１２ｃに記憶されたデジタルデータＤｄをイベント検出回路１６”に出力する。

【0083】

バッファ制御回路１５”は、緩やかな立下りスロープの遷移時間を検出するためのデジタルデータＤｄすなわちアナログ入力信号Ｓａの閾値レベルＴｈ’の立下りエッジ周辺のデジタルデータＤｄをバッファ１２ｄに記憶させるために、バッファ１２ｄが記憶動作を開始してから終了するまでの期間を、トリガ信号Ｔ４’及び制御部１３から提供されたデータ数に基づいて制御する。本実施の形態では、バッファ制御回路１５”がトリガ信号Ｔ４’を受信すると、バッファ制御回路１５”は、バッファ１２ｄがデジタルデータＤｄの記憶を開始するために書込み／読出し信号Ｃ１ｄをハイレベルにする。その後、バッファ制御回路１５”は、制御部１３から提供されたデータ数をシステムクロックで計数した後に書込み／読出し信号Ｃ１ｄをローレベルにする。バッファ１２ｄは、アナログ入力信号Ｓａの閾値レベルＴｈ’の立下りエッジ周辺のデジタルデータＤｄを記憶した後にデジタルデータＤｄの記憶を終了し、バッファ１２ｄに記憶されたデジタルデータＤｄをイベント検出回路１６”に出力する。

【0084】

バッファ制御回路１５”は、バッファ１２ｃが記憶を停止してからバッファ１２ｄが記憶を開始するまでの期間を、書込み／読出し信号Ｃ１ｃ及び書込み／読出し信号Ｃ１ｄを基にしてシステムクロックを用いて計測する。

【0085】

また、本実施の形態では、バッファ制御回路１５”は、バッファ１２ａ，１２ｂ，１２ｃ，１２ｄが記憶動作を開始してから終了するまで期間を調整するために、トリガ信号Ｔ１’，Ｔ２’，Ｔ３’，Ｔ４’が生成された時間の他に種々の要件を考慮する。種々の要件は、例えば、トリガ信号Ｔ１’，Ｔ２’，Ｔ３’，Ｔ４’の生成からバッファ１２ａ，１２ｂ，１２ｃ，１２ｄの制御までの遅れ時間、トリガ信号Ｔ１’，Ｔ２’，Ｔ３’，Ｔ４’の生成のタイミングとデジタルデータＤｄのバッファ１２ａ，１２ｂ，１２ｃ，１２ｄへの記憶のタイミングとの差、書込み／読出し信号Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄを出力してからバッファ１２ａ，１２ｂ，１２ｃ，１２ｄが記憶を停止するまでの期間、補間処理に必要な余分なデータ数等を含む。種々の要件についての情報を、例えば、操作部の操作を介して制御部１３からバッファ制御回路１５”に提供してもよい。

【0086】

図１０に示すように、イベント検出回路１６”は、イベント検出制御回路１６ａ”と、補間処理回路１６ｂ”と、時間検出処理回路１６ｃ”と、レベル検出処理回路１６ｄ”と、イベント判定回路１６ｅ”と、を有する。

【0087】

イベント検出制御回路１６ａ”は、補間倍率Ｈについての情報を補間処理回路１６ｂ”に提供し、閾値レベルＴｈ’，Ｔｈ”を時間検出処理回路１６ｃ”に提供し、検出すべきパルスの立上り遷移時間Ｔｒ、立下り遷移時間Ｔｆ及び最大値Ｐｍについての情報をイベント判定回路１６ｅ”に提供する。

【0088】

バッファ制御回路１５”は、バッファ１２ａが記憶を停止してからバッファ１２ｂが記憶を開始するまでの期間の計測結果Ｔｍ’及びバッファ１２ｃが記憶を停止してからバッファ１２ｄが記憶を開始するまでの期間の計測結果Ｔｍ”を時間検出処理回路１６ｃ”に提供する。また、バッファ制御回路１５”は、バッファ１２ｃが記憶を停止してからバッファ１２ｄが記憶を開始するまでの期間にレベル検出期間信号Ｃ１２をレベル検出処理回路１６ｄ”に出力する。

【0089】

補間処理回路１６ｂ”は、イベントを検出するためのデジタルデータＤｄがバッファ１２ａ，１２ｂ，１２ｃ，１２ｄから供給され、補間倍率ＨでデジタルデータＤｄの補間処理を行うことによってそれぞれの補間データＤｈ１，Ｄｈ２，Ｄｈ３，Ｄｈ４を生成して時間検出処理回路１６ｃ”に供給する。また、補間処理回路１６ｂ”は、それぞれの補間データＤｈ１，Ｄｈ２，Ｄｈ３，Ｄｈ４の提供期間に対応する時間検出信号Ｃ１１ａ，Ｃ１１ｂ，Ｃ１１ｃ，Ｃ１１ｄを時間検出処理回路１６ｃ”に出力する。

【0090】

時間検出処理回路１６ｃ”は、時間検出信号Ｃ１１ａ，Ｃ１１ｂに従って、補間データＤｈ１が閾値レベルＴｈ’より上になった正スロープ開始時刻及び補間データＤｈ２が閾値レベルＴｈ”より上になった正スロープ終了時刻を検出処理する。また、時間検出処理回路１６ｃ”は、正スロープ開始時刻及び正スロープ停止時刻とバッファ制御回路１５”から提供された計測結果Ｔｍ’を演算処理した立上り遷移時間を検出する。同様に、時間検出処理回路１６ｃ”は、時間検出信号Ｃ１１ｃ，Ｃ１１ｄに従って、補間データＤｈ３が閾値レベルＴｈ”より下になった負スロープ開始時刻及び補間データＤｈ４が閾値レベルＴｈ’より下になった負スロープ終了時刻を検出処理する。また、時間検出処理回路１６ｃ”は、負スロープ開始時刻及び負スロープ停止時刻とバッファ制御回路１５”から提供された計測結果Ｔｍ”を演算処理した立下り遷移時間を検出する。時間検出処理回路１６ｃ”は、立上り遷移時間及び立下り遷移時間からなる検出処理結果Ｄｔ”を、イベント判定回路１６ｅ”に供給する。時間検出処理回路１６ｃ”は、補間データＤｈ１，Ｄｈ２，Ｄｈ３，Ｄｈ４及び計測結果Ｔｍ’，Ｔｍ”を用いることによって高精度の時間検出が可能になる。

【0091】

レベル検出処理回路１６ｄ”は、デジタルデータＤｄがＡＤＣ１１から入力され、レベル検出期間信号Ｃ１２に従って、デジタルデータＤｄの最大値の検出処理結果Ｄｅ”（デジタルデータのレベル）を検出処理し、イベント判定回路１６ｅ”に供給する。イベント判定回路１６ｅ”は、ＡＤＣ１１から入力されたデジタルデータＤｄを用いることによって、バッファ１２ｂが記憶する期間の終了時からバッファ１２ｃが記憶する期間の開始時までの期間のデジタルデータＤｄの最大値Ｌを検出処理することができる。

【0092】

イベント判定回路１６ｅ”は、バッファ１２ａ，１２ｂ，１２ｃ，１２ｄに記憶されているデジタルデータＤｄからイベントが検出されたか否かを、検出処理結果Ｄｔ”及びＤｅ”並びにイベント検出条件であるパルスの立上り遷移時間Ｔｒ及び立下り遷移時間Ｔｆ及び最大値Ｐｍに基づいて判定する。図１１は、イベント検出回路によって検出される緩やかなスロープを持つパルスイベントの例を示す図である。緩やかなスロープを持つパルスイベントの場合、バッファ１２ａの記憶の終了時からバッファ１２ｂの記憶の開始時までの期間Ｓｘ、バッファ１２ｂの記憶の終了時からバッファ１２ｃの記憶の開始時までの期間Ｓｙ、バッファ１２ｃの記憶の終了時からバッファ１２ｄの記憶の開始時までの期間Ｓｚが設けられる。イベント判定回路１６ｅ”は、正スロープが遷移する期間Ｔｉａが立上り遷移時間Ｔｒに相当するか否か、負スロープが遷移する期間Ｔｉｂが立下り遷移時間Ｔｆに相当するか否か、及びデジタルデータＤｄの最大値Ｌが最大値Ｐｍに相当するか否かを判定する。

【0093】

本実施の形態によれば、バッファ１２ａ及びバッファ１２ｂがアナログ入力信号Ｓａの立上りスロープの開始周辺及び終了周辺のデジタルデータＤｄを記憶するとともに、バッファ１２ｃ及びバッファ１２ｄがアナログ入力信号Ｓａの立下りスロープの開始周辺及び終了周辺のデジタルデータＤｄを記憶することによって、バッファ容量を増大させることなく、緩やかなスロープを持つパルスイベントの立上り遷移時間と立下り遷移時間を高精度に検出することができる。

【0094】

上記実施の形態において、バッファを１個、２個又は４個用いる場合について説明したが、バッファを３個又は５個以上用いてもよい。

【符号の説明】

【0095】

１，１’，１” 波形記録装置
１１ アナログ・デジタル変換器（ＡＤＣ）
１２，１２’，１２”，１２ａ，１２ｂ，１２ｃ，１２ｄ バッファ
１３ 制御部
１４，１４’ トリガ回路
１５，１５’，１５” バッファ制御回路
１６，１６’，１６” イベント検出回路
１６ａ，１６ａ” イベント検出制御回路
１６ｂ，１６ｂ’，１６ｂ” 補間処理回路
１６ｃ，１６ｃ’，１６ｃ” 時間検出処理回路
１６ｄ，１６ｄ’，１６ｄ” レベル検出処理回路
１６ｅ，１６ｅ” イベント判定回路
１７ 取込み処理回路
１８ メモリ回路
１９ 波形処理及び表示処理回路
２０ 表示器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】