特許 6846989 フェールセーフ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6846989

(24)【登録日】2021年3月4日

(45)【発行日】2021年3月24日

(54)【発明の名称】フェールセーフ回路

(51)【国際特許分類】

   G05B 9/02 20060101AFI20210315BHJP

   G05B 19/05 20060101ALI20210315BHJP

【ＦＩ】

   G05B9/02 E

   G05B19/05 N

【請求項の数】9

【全頁数】15

(21)【出願番号】特願2017-115795(P2017-115795)

(22)【出願日】2017年6月13日

(65)【公開番号】特開2019-3313(P2019-3313A)

(43)【公開日】2019年1月10日

【審査請求日】2020年2月6日

(73)【特許権者】

【識別番号】591036457

【氏名又は名称】三菱電機エンジニアリング株式会社

(74)【代理人】

【識別番号】100110423

【弁理士】

【氏名又は名称】曾我 道治

(74)【代理人】

【識別番号】100111648

【弁理士】

【氏名又は名称】梶並 順

(74)【代理人】

【識別番号】100147566

【弁理士】

【氏名又は名称】上田 俊一

(74)【代理人】

【識別番号】100161171

【弁理士】

【氏名又は名称】吉田 潤一郎

(74)【代理人】

【識別番号】100188514

【弁理士】

【氏名又は名称】松岡 隆裕

(74)【代理人】

【識別番号】100194939

【弁理士】

【氏名又は名称】別所 公博

(74)【代理人】

【識別番号】100206782

【弁理士】

【氏名又は名称】佐藤 彰洋

(72)【発明者】

【氏名】的場 輝夫

(72)【発明者】

【氏名】沖浦 浩司

【審査官】 松本 泰典

(56)【参考文献】

【文献】 特開平０９−１８５４０３（ＪＰ，Ａ）

【文献】 特開２００７−３１０７１９（ＪＰ，Ａ）

【文献】 特開平１１−３４２７３６（ＪＰ，Ａ）

【文献】 特開２０１２−２４６０７４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｂ ９／０２

Ｇ０５Ｂ １９／０５

(57)【特許請求の範囲】

【請求項1】

一定周期でパルス信号を出力するプログラマブルコントローラに接続され、プログラマブルコントローラの正常・異常を監視するフェールセーフ回路であって、
半導体集積回路から構成され、前記プログラマブルコントローラが出力する前記パルス信号が入力され、前記パルス信号の入力の正常・異常を監視するパルス監視回路と、
前記パルス監視回路に接続され、前記パルス監視回路が前記パルス信号の入力に異常が発生したことを検知した場合に、オン状態からオフ状態に切り替わるパルス正常検出リレーと、
前記パルス正常検出リレーがオン状態の場合にオン状態で、前記パルス正常検出リレーがオフ状態の場合にオフ状態となる、前記パルス正常検出リレーの接点と、
前記パルス正常検出リレーの前記接点に直列に接続され、前記パルス正常検出リレーの前記接点がオン状態の場合にオン状態で、前記パルス正常検出リレーの前記接点がオフ状態の場合にオフ状態となる、正常検出リレーと、
前記プログラマブルコントローラに接続されている外部負荷に直列に接続され、前記正常検出リレーがオン状態のときにオン状態となって前記外部負荷を外部電源に接続し、前記正常検出リレーがオフ状態のときにオフ状態となって前記外部負荷への前記外部電源からの電源供給を遮断する前記正常検出リレーの接点と
を備え、
前記パルス監視回路は、
クロック信号を発振するクロック発振器と、
前記クロック発振器から発振される前記クロック信号をカウントし、前記プログラマブルコントローラが出力する前記パルス信号が入力されたときに、前記クロック信号のカウント値をリセットするとともに、前記カウント値がリセットされずに予め設定された閾値に達した場合に、前記パルス正常検出リレーをオン状態からオフ状態に切り替えるカウンタ回路と
を有する、
フェールセーフ回路。

【請求項2】

前記パルス監視回路に接続され、前記閾値の設定を行う閾値設定部を
さらに備えた、請求項１に記載のフェールセーフ回路。

【請求項3】

一定周期でパルス信号を出力するプログラマブルコントローラに接続され、プログラマブルコントローラの正常・異常を監視するフェールセーフ回路であって、
半導体集積回路から構成され、前記プログラマブルコントローラが出力する前記パルス信号が入力され、前記パルス信号の入力の正常・異常を監視するパルス監視回路と、
前記パルス監視回路に接続され、前記パルス監視回路が前記パルス信号の入力に異常が発生したことを検知した場合に、オン状態からオフ状態に切り替わるパルス正常検出リレーと、
前記パルス正常検出リレーがオン状態の場合にオン状態で、前記パルス正常検出リレーがオフ状態の場合にオフ状態となる、前記パルス正常検出リレーの接点と、
前記パルス正常検出リレーの前記接点に直列に接続され、前記パルス正常検出リレーの前記接点がオン状態の場合にオン状態で、前記パルス正常検出リレーの前記接点がオフ状態の場合にオフ状態となる、正常検出リレーと、
前記プログラマブルコントローラに接続されている外部負荷に直列に接続され、前記正常検出リレーがオン状態のときにオン状態となって前記外部負荷を外部電源に接続し、前記正常検出リレーがオフ状態のときにオフ状態となって前記外部負荷への前記外部電源からの電源供給を遮断する前記正常検出リレーの接点と
を備え、
外部電源装置に接続され、前記外部電源装置が正常の場合にオン状態で、前記外部電源装置に異常が発生した場合にオフ状態になる、外部電源装置監視用リレーと、
前記正常検出リレーに直列に接続され、前記外部電源装置監視用リレーがオン状態の場合にオン状態となり、前記外部電源装置監視用リレーがオフ状態の場合にオフ状態となる、前記外部電源装置監視用リレーの接点と、
をさらに備えた、
フェールセーフ回路。

【請求項4】

前記外部電源装置監視用リレーの前記接点に並列に接続され、オン状態のときに、前記外部電源装置監視用リレーの前記接点を短絡させる、外部電源装置監視機能の有効・無効設定スイッチ
をさらに備えた、請求項３に記載のフェールセーフ回路。

【請求項5】

一定周期でパルス信号を出力するプログラマブルコントローラに接続され、プログラマブルコントローラの正常・異常を監視するフェールセーフ回路であって、
半導体集積回路から構成され、前記プログラマブルコントローラが出力する前記パルス信号が入力され、前記パルス信号の入力の正常・異常を監視するパルス監視回路と、
前記パルス監視回路に接続され、前記パルス監視回路が前記パルス信号の入力に異常が発生したことを検知した場合に、オン状態からオフ状態に切り替わるパルス正常検出リレーと、
前記パルス正常検出リレーがオン状態の場合にオン状態で、前記パルス正常検出リレーがオフ状態の場合にオフ状態となる、前記パルス正常検出リレーの接点と、
前記パルス正常検出リレーの前記接点に直列に接続され、前記パルス正常検出リレーの前記接点がオン状態の場合にオン状態で、前記パルス正常検出リレーの前記接点がオフ状態の場合にオフ状態となる、正常検出リレーと、
前記プログラマブルコントローラに接続されている外部負荷に直列に接続され、前記正常検出リレーがオン状態のときにオン状態となって前記外部負荷を外部電源に接続し、前記正常検出リレーがオフ状態のときにオフ状態となって前記外部負荷への前記外部電源からの電源供給を遮断する前記正常検出リレーの接点と
を備え、
外部接点に接続され、前記外部接点が正常の場合にオン状態で、前記外部接点に異常が発生した場合にオフ状態になる、外部接点用リレーと、
前記正常検出リレーに直列に接続され、前記外部接点用リレーがオン状態の場合にオン状態となり、前記外部接点用リレーがオフ状態の場合にオフ状態となる、前記外部接点用リレーの接点と
をさらに備えた、
フェールセーフ回路。

【請求項6】

前記外部接点用リレーの前記接点に並列に接続され、オン状態のときに、前記外部接点用リレーの前記接点を短絡させる、外部接点監視機能の有効・無効設定スイッチ
をさらに備えた、請求項５に記載のフェールセーフ回路。

【請求項7】

一定周期でパルス信号を出力するプログラマブルコントローラに接続され、プログラマブルコントローラの正常・異常を監視するフェールセーフ回路であって、
半導体集積回路から構成され、前記プログラマブルコントローラが出力する前記パルス信号が入力され、前記パルス信号の入力の正常・異常を監視するパルス監視回路と、
前記パルス監視回路に接続され、前記パルス監視回路が前記パルス信号の入力に異常が発生したことを検知した場合に、オン状態からオフ状態に切り替わるパルス正常検出リレーと、
前記パルス正常検出リレーがオン状態の場合にオン状態で、前記パルス正常検出リレーがオフ状態の場合にオフ状態となる、前記パルス正常検出リレーの接点と、
前記パルス正常検出リレーの前記接点に直列に接続され、前記パルス正常検出リレーの前記接点がオン状態の場合にオン状態で、前記パルス正常検出リレーの前記接点がオフ状態の場合にオフ状態となる、正常検出リレーと、
前記プログラマブルコントローラに接続されている外部負荷に直列に接続され、前記正常検出リレーがオン状態のときにオン状態となって前記外部負荷を外部電源に接続し、前記正常検出リレーがオフ状態のときにオフ状態となって前記外部負荷への前記外部電源からの電源供給を遮断する前記正常検出リレーの接点と
を備え、
外部電源装置に接続され、前記外部電源装置が正常の場合にオン状態で、前記外部電源装置に異常が発生した場合にオフ状態になる、外部電源装置監視用リレーと、
前記正常検出リレーに直列に接続され、前記外部電源装置監視用リレーがオン状態の場合にオン状態となり、前記外部電源装置監視用リレーがオフ状態の場合にオフ状態となる、前記外部電源装置監視用リレーの接点と、
外部接点に接続され、前記外部接点が正常の場合にオン状態で、前記外部接点に異常が発生した場合にオフ状態になる、外部接点用リレーと、
前記正常検出リレーに直列に接続され、前記外部接点用リレーがオン状態の場合にオン状態となり、前記外部接点用リレーがオフ状態の場合にオフ状態となる、前記外部接点用リレーの接点と、
前記パルス正常検出リレーの前記接点、前記外部電源装置監視用リレーの前記接点、および、前記外部接点用リレーの前記接点に対して、並列に接続され、オン状態のときに、前記パルス正常検出リレーの前記接点、前記外部電源装置監視用リレーの前記接点、および、前記外部接点用リレーの前記接点の全てを短絡させる、全監視機能の有効・無効設定スイッチ
をさらに備えた、
フェールセーフ回路。

【請求項8】

前記パルス監視回路は、前記プログラマブルコントローラが出力する前記パルス信号が入力され、前記パルス信号が入力された時点から一定時間経過後に、応答パルス信号を出力する回路から構成され、
前記パルス正常検出リレーは、前記パルス監視回路が出力する前記応答パルス信号が前記一定時間経過後に入力されない場合に、オン状態からオフ状態に切り替わる、
請求項３から７までのいずれか１項に記載のフェールセーフ回路。

【請求項9】

前記パルス正常検出リレーの前記接点に並列に接続され、オン状態のときに、前記パルス正常検出リレーの前記接点を短絡させる、パルス監視機能の有効・無効設定スイッチ
をさらに備えた、請求項１から３までのいずれか１項に記載のフェールセーフ回路。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、フェールセーフ回路に関し、特に、プログラマブルコントローラのフェールセーフ回路に関する。

【背景技術】

【0002】

プログラマブルコントローラに異常が発生した場合、システムに悪影響が出ないよう、外部負荷を安全な動作方向に切り替えるため、装置の停止または開閉等の制御を行う必要がある。

【0003】

プログラマブルコントローラの従来の異常検出方法として、ＣＰＵから一定周期のパルス信号を出力し、これを監視することでプログラマブルコントローラの正常・異常を判定する方法が提案されている。このパルスは、正常時は一定周期で出力され、異常時は停止状態となるため、パルスのオンまたはオフの時間を、それぞれ、オフディレイタイマおよびオンディレイタイマで監視し、パルスのオンまたはオフが一定時間変化しない場合に、プログラマブルコントローラの異常と判断していた（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第３４３５２７４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載の従来のフェールセーフ回路は、前記のとおり、オンディレイタイマおよびオフディレイタイマを使用しており、これらが外部負荷を安全な動作方向へ切り替える重要な部品となる。しかし、オンディレイタイマおよびオフディレイタイマの信号出力部は、機械的接点で構成されているため、振動及び衝撃に弱いという特性を持っており、輸送時及び地震時の振動および衝撃などの影響で誤動作を招く可能性も考えられる。さらに、機械的接点を内蔵している構造上、機械的・電気的な寿命が短く、さらに、部品自体が大きいために、回路を収納する装置の小型化が難しい等、フェールセーフ回路を構成する上でさまざまな課題があった。

【0006】

この発明は、上記のような課題を解決するためになされたものであり、振動・衝撃に強く、小型化が可能な、フェールセーフ回路の提供を目的とする。

【課題を解決するための手段】

【0007】

この発明は、一定周期でパルス信号を出力するプログラマブルコントローラに接続され、プログラマブルコントローラの正常・異常を監視するフェールセーフ回路であって、半導体集積回路から構成され、前記プログラマブルコントローラが出力する前記パルス信号が入力され、前記パルス信号の入力の正常・異常を監視するパルス監視回路と、前記パルス監視回路に接続され、前記パルス監視回路が前記パルス信号の入力に異常が発生したことを検知した場合に、オン状態からオフ状態に切り替わるパルス正常検出リレーと、前記パルス正常検出リレーがオン状態の場合にオン状態で、前記パルス正常検出リレーがオフ状態の場合にオフ状態となる、前記パルス正常検出リレーの接点と、前記パルス正常検出リレーの前記接点に直列に接続され、前記パルス正常検出リレーの前記接点がオン状態の場合にオン状態で、前記パルス正常検出リレーの前記接点がオフ状態の場合にオフ状態となる、正常検出リレーと、前記プログラマブルコントローラに接続されている外部負荷に直列に接続され、前記正常検出リレーがオン状態のときにオン状態となって前記外部負荷を外部電源に接続し、前記正常検出リレーがオフ状態のときにオフ状態となって前記外部負荷への前記外部電源からの電源供給を遮断する前記正常検出リレーの接点とを備え、前記パルス監視回路は、クロック信号を発振するクロック発振器と、前記クロック発振器から発振される前記クロック信号をカウントし、前記プログラマブルコントローラが出力する前記パルス信号が入力されたときに、前記クロック信号のカウント値をリセットするとともに、前記カウント値がリセットされずに予め設定された閾値に達した場合に、前記パルス正常検出リレーをオン状態からオフ状態に切り替えるカウンタ回路とを有する、フェールセーフ回路である。

【発明の効果】

【0008】

この発明に係るフェールセーフ回路は、パルス監視回路を半導体集積回路から構成するようにしたので、従来の機械的接点で構成していた場合に比べて、振動・衝撃に強く、小型化が可能である。

【図面の簡単な説明】

【0009】

【図1】この発明の実施の形態１に係るフェールセーフ回路の構成を示すブロック図である。

【図2】この発明の実施の形態１に係るフェールセーフ回路の動作を示すタイミングチャートである。

【図3】この発明の実施の形態２に係るフェールセーフ回路の構成を示すブロック図である。

【図4】この発明の実施の形態２に係るフェールセーフ回路の動作を示すタイミングチャートである。

【図5】この発明の実施の形態３に係るフェールセーフ回路の構成を示すブロック図である。

【図6】この発明の実施の形態４に係るフェールセーフ回路の構成を示すブロック図である。

【発明を実施するための形態】

【0010】

実施の形態１．
以下、この発明の実施の形態１に係るフェールセーフ回路について、図１及び図２に基づいて説明する。図１は、実施の形態１に係るフェールセーフ回路の構成を示すブロック図である。

【0011】

図１に示すように、フェールセーフ回路１は、プログラマブルコントローラ１００に接続されている。フェールセーフ回路１は、プログラマブルコントローラ１００に異常が発生した場合に、プログラマブルコントローラ１００に接続されている外部負荷８への外部電源装置１０Ｂからの電源供給を遮断するフェールセーフ動作を行うものである。

【0012】

プログラマブルコントローラ１００は、図１に示すように、ＣＰＵ２と出力ユニット３Ａ，３Ｂを有している。

【0013】

出力ユニット３Ａには、Ｙ００端子を介して、フェールセーフ回路１が接続されている。また、出力ユニット３Ｂには、Ｙ１０端子を介して、外部負荷８が接続されている。

【0014】

フェールセーフ回路１内には、パルス監視回路４と、パルス正常検出リレー５と、正常検出リレー６と、パルス正常検出リレー５の接点７と、正常検出リレー６の接点９とが設けられている。

【0015】

また、フェールセーフ回路１には外部電源装置１０Ａが接続され、フェールセーフ回路１は外部電源装置１０Ａからの電力で駆動される。外部負荷８には外部電源装置１０Ｂが接続され、外部負荷８は外部電源装置１０Ｂからの電力で駆動されている。

【0016】

図１に示すように、パルス監視回路４は、出力ユニット３ＡのＹ００端子に接続されている。パルス監視回路４は、半導体集積回路から構成されている。パルス監視回路４は、プログラマブルコントローラ１００が出力するパルス信号が入力され、パルス信号が入力された時点から一定時間（ｔ）経過後に、応答パルス信号を出力する。パルス監視回路４の後段には、パルス正常検出リレー５が直列に接続されている。パルス正常検出リレー５は、パルス監視回路４が出力する応答パルスが一定時間（ｔ）を超過しても入力されない場合に、オン状態からオフ状態に切り替わる。

【0017】

また、パルス正常検出リレー５に対して、並列に、正常検出リレー６が接続されている。正常検出リレー６の前段には、パルス正常検出リレー５の接点７が直列に接続されている。パルス正常検出リレー５の接点７は、出力ユニット３Ａの０Ｖに接続されている。

【0018】

また、外部負荷８は、出力ユニット３ＢのＹ１０端子に接続されている。また、外部負荷８の後段には、正常検出リレー６の接点９が、直列に接続されている。

【0019】

次に、実施の形態１に係るフェールセーフ回路の動作について説明する。

【0020】

プログラマブルコントローラ１００が正常に動作している時は、ＣＰＵ２の制御により、出力ユニット３ＡのＹ００端子を介して、プログラマブルコントローラ１００から一定周期でパルス信号が出力され、パルス監視回路４に入力される。一方、プログラマブルコントローラ１００の異常時には、パルス信号が停止する。パルス信号の入力の状態をパルス監視回路４で監視することで、プログラマブルコントローラ１００の正常・異常を判断する。

【0021】

これを図２のタイムチャートで説明する。

【0022】

図２において、（１）はＣＰＵ２からのパルス信号の状態、（２）はパルス正常検出リレー５の動作、（３）は正常検出リレー６の動作、（４）は外部負荷８の状態を示す。

【0023】

図２において、ＣＰＵ２の制御によりパルス信号が正常に出力されている時(図２の（１）−ａ)は、パルス正常検出リレー５はオンとなる(図２の（２）−ａ)。一方、プログラマブルコントローラ１００に何らかの異常が発生して、パルス信号が停止すると(図２の（１）−ｂ)、最後に出力されたパルス信号の立ちあがりタイミングから一定時間(ｔ)経過後に、パルス正常検出リレー５はオフとなる(図２の（２）−ｂ)。すなわち、パルス正常検出リレー５は、一定時間（ｔ）が経過しても、次のパルス信号がパルス監視回路４から入力されない場合に、オフ状態となる。

【0024】

ここで、パルス監視回路４には、図１に示すように、ワンショットＩＣ（符号４ａ）が内蔵されている。ワンショットＩＣは、１つのパルス信号を入力すると、予め設定した一定時間(ｔ)経過後に、応答パルス信号として、１つの出力をするＩＣ（Integrated Circuit（集積回路））から構成されている。従って、１つのパルス信号の入力から１つの応答パルス信号の出力までの一定時間(ｔ)以内に、次のパルス信号を入力した場合、次のパルス信号を入力した時点からさらに一定時間(ｔ)経過後に他の１つの応答パルス信号の出力を行うように動作する。このため、連続したパルス信号を入力すると、パルス信号が入力されている間は出力されず、パルス信号の入力が停止すると、その時点から一定時間(ｔ)経過後に、連続した応答パルス信号が出力されることとなる。そのため、パルス監視回路４から、一定時間（ｔ）が経過しても、応答パルス信号の出力が無い場合に、パルス正常検出リレー５がオフ状態に切り替わる構成とすることにより、パルス信号の入力の監視が可能となる。また、ワンショットＩＣは、パルス信号の立ち上がり動作を見て、パルス入力有りと判断しているので、パルス信号がオンまたはオフのどちらの状態で停止しても、パルス信号の停止と認識し、一定時間(ｔ)経過後にパルス正常検出リレー５をオフ状態に切り替える。

【0025】

また、パルス信号が停止してからパルス正常検出リレー５をオフするまでの一定時間(ｔ)は、パルス監視回路４内の抵抗Ｒ（符号４ｂ）とコンデンサＣ（符号４ｃ）の時定数で決定される。そのため、予め回路の仕様にあった値に一定時間（ｔ）を設定しておく。パルス正常検出リレー５がオフすると、パルス正常検出リレー５の接点７がオフとなり、正常検出リレー６がオフする(図２の（３）)。これを受け、外部負荷８に接続している正常検出リレー６の接点９が開状態となり、外部負荷８を強制的にオフとすることが出来る(図２の（４）)。

【0026】

以上のように、実施の形態１によれば、従来のフェールセーフ回路で使用していた機械式接点を備えた外形寸法の大きいオンディレイタイマ・オフディレイタイマと同等の機能を、機械式接点が無く、外形寸法が小さい半導体集積回路のワンショットＩＣで実現することができる。これにより、従来の機械式接点で構成していた場合に比べ、振動および衝撃に強く、小型化が可能である。

【0027】

さらに、パルス正常検出リレー５及び正常検出リレー６を機械式リレーから半導体リレーに変更することで、構成部品を全て半導体にすることができ、完全に機械式接点の無い、フェールセーフ回路を実現することができるので、振動および衝撃により強く、さらなる小型化が可能な、フェールセーフ回路を得ることが可能となる。

【0028】

なお、パルス信号を監視するパルス監視回路４にワンショットＩＣを使用することとして記載したが、その場合に限らず、例えばＦＰＧＡ等、ワンショットＩＣと同等機能を有する回路を使用してもよい。

【0029】

実施の形態２．
上記の実施の形態１では、パルス監視回路４にワンショットＩＣを使用し、抵抗ＲとコンデンサＣによる時定数によってパルス停止から異常検出までの一定時間（ｔ）を設定したが、実施の形態２では、パルス監視回路４にカウンタＩＣを使用する構成とする。以下、この発明の実施の形態２に係るフェールセーフ回路について、図３及び図４を用いて説明する。

【0030】

図３は、実施の形態２に係るフェールセーフ回路の構成を示すブロック図である。図３に示すように、実施の形態２においては、パルス監視回路４内に、カウンタＩＣ（符号２１）とクロック発振器２２とが設けられている。また、パルス監視回路４には、カウンタ上限値設定用ディップスイッチ１１が接続されている。他の構成については、上記の実施の形態１と同様であるため、ここでは、その説明は省略する。

【0031】

クロック発振器２２は、常時、クロック信号を出力する。カウンタＩＣは、クロック発振器２２から出力されるクロック信号をカウントする。また、実施の形態１と同様に、ＣＰＵ２は、出力ユニット３ＡのＹ００を介して一定周期でパルス信号を出力する。カウンタＩＣは、クロック発振器２２からのクロック信号をカウントしている途中で、ＣＰＵ２からのパルス信号を受信した場合、当該パルス信号をカウント値のリセット信号として使用する。すなわち、プログラマブルコントローラ１００が正常な状態で、一定周期でパルス信号が出力されている場合は、当該一定周期で、カウント値がリセットされて０になり、再び、クロック信号のカウントが再開される。

【0032】

このとき、ＣＰＵ２に異常が発生してパルス信号が停止すると、カウンタＩＣのカウント値はリセットされないため、増加し続ける。そうして、カウント値が、カウンタ上限値設定用ディップスイッチ１１で設定したカウンタ上限値（閾値）に達した場合に、パルス監視回路４は、プログラマブルコントローラ１００の異常であると判断して、パルス正常検出リレー５をオン状態からオフ状態に切り替える。

【0033】

このように、実施の形態２では、パルス監視回路４に内蔵されたカウンタＩＣのカウント値がカウンタ上限値に達するか否かで、プログラマブルコントローラ１００の正常・異常を判断する。

【0034】

これを図４のタイムチャートで説明する。

【0035】

図４において、（１）はクロック発振器２２からのクロック信号、（２）はカウンタＩＣ２１のカウント値、（３）はＣＰＵ２からのパルス信号の状態、（４）はパルス正常検出リレー５の動作、（５）は正常検出リレー６の動作、（６）は外部負荷８の状態を示す。

【0036】

図４において、（１）と（２）に示すように、カウンタＩＣ２１は、クロック発振器２２のクロック信号をカウントしていくが、ＣＰＵ２からのパルス信号の立ち上がり動作をカウンタＩＣ２１のリセット信号として使用しているので、パルス信号が正常に出力されている間（図４の（３）−ａ）は、常に、カウンタＩＣ２１のカウント値は一定周期でリセットされることとなり、カウントの途中でカウント値は０にリセットされる(図４の（２）−ａ)。このとき、パルス正常検出リレー５は常にオンとなっている(図４の（４）−ａ)。次に、プログラマブルコントローラ１００の異常でパルス信号が停止し、カウンタＩＣ２１にパルス信号の立ち上がりによるリセットがかからない状態になると（図４の（３）−ｂ）、カウンタＩＣ２１はカウントを続け、カウンタ上限値設定用ディップスイッチ１１で設定したカウンタ上限値にカウント値が達したとき(図４の（２）−ｂ)、カウントアップとなり、パルス正常検出リレー５はオフとなる（図４の（４）−ｂ）。

【0037】

このとき、パルス信号の立ち上がり動作でカウンタＩＣ２１のカウント値のリセットがかかる構造としているため、パルス信号がオンまたはオフのどちらの状態で停止しても、カウンタＩＣのカウント値へのリセットはかからないことになる。

【0038】

また、パルス信号の立ち上がり動作によるカウンタＩＣ２１のカウント値への最後のリセットからパルス正常検出リレー５がオフするまでの時間（ｔ）は、カウンタ上限値設定用ディップスイッチ１１で任意に設定が可能である。

【0039】

例えば、クロック発振器２２のクロック信号を５０ｍｓ周期（２０Ｈｚ）とし、ＣＰＵ２からのパルス信号を５００ｍｓ周期（２Ｈｚ）とした場合、カウンタＩＣ２１のカウント値は１０カウントでリセットがかかることになる。つまり、プログラマブルコントローラ１００の正常時のカウント値は１０カウントを超えることはない。ここで、カウンタ上限値設定用ディップスイッチ１１を例えば「２０」としておく。ＣＰＵ２からのパルス信号が停止した時、つまり、プログラマブルコントローラ１００に異常が発生した時は、カウンタＩＣ２１はリセットがかからずカウントを続けることになり、カウント値が２０カウントに達したときに、プログラマブルコントローラ１００の異常と判断する。

【0040】

このときの異常検出時間は、パルスの立ち上がり動作によるカウンタＩＣ２１への最後のリセットから１ｓ（５０ｍｓ×２０カウント）となる。異常検出時間の変更は、カウンタ上限値設定用ディップスイッチ１１の設定値を変更すればよく、２０より大きくすると１ｓより長く、２０より小さくすると１ｓより短くすることができる。

【0041】

パルス正常検出リレー５がオフすると、パルス正常検出リレー５の接点７がオフとなり、正常検出リレー６がオフする(図４の（５）)。これを受け、外部負荷８に接続している正常検出リレー６の接点９が開状態となり、外部負荷８を強制的にオフとすることが出来る(図４の（６）)。

【0042】

以上により、実施の形態２においても、上記の実施の形態１と同様の効果を得ることができる。さらに、実施の形態２においては、フェールセーフ回路を適用するプログラマブルコントローラ１００に応じて、カウンタ上限値設定用ディップスイッチ１１のカウント上限値を適宜設定することで、異常検出時間の変更が可能なフェールセーフ回路を構成することが可能となる。

【0043】

なお、上記の実施の形態２においては、パルスを監視するパルス監視回路４に、カウンタＩＣを使用することとして説明したが、その場合に限らず、ＦＰＧＡ等、カウンタＩＣと同等機能を有する回路を使用してもよい。また、カウンタ上限値を設定する装置の例として、カウンタ上限値設定用ディップスイッチ１１を使用する場合を例に挙げて説明したが、カウンタ上限値を設定できるものであれば、これ以外の構成および方法でもよい。

【0044】

実施の形態３．
上記の実施の形態１，２では、構成部品を半導体で構成することにより、振動および衝撃に強く、小型化が可能で、さらにシステムに応じて異常検出時間の変更が可能なフェールセーフ回路を実現する方法について記載した。実施の形態３では、このフェールセーフ回路にプログラマブルコントローラの正常監視機能のみならず、外部電源装置等の周辺機器の正常監視機能も搭載し、より信頼性の高いシステムを構築することができるフェールセーフ回路について説明する。

【0045】

図５は、実施の形態３に係るフェールセーフ回路の構成を示すブロック図である。図５に示すように、実施の形態３においては、図１に示す実施の形態１のフェールセーフ回路１の構成に対して、外部電源装置監視用リレー１２、外部電源装置監視用リレー１２の接点１３、外部接点用リレー１４、および、外部接点用リレー１４の接点１５が追加されている。また、図５においては、フェールセーフ回路１に対して、外部電源装置１０Ｃ、および、外部接点１６が接続されている。他の構成については、図１に示す実施の形態１と同じであるため、ここでは、その説明は省略する。

【0046】

外部電源装置監視用リレー１２には、システムで使用している外部電源装置１０Ｃを接続する。外部電源装置１０Ｃの正常時に、外部電源装置監視用リレー１２が動作することにより、外部電源装置監視用リレー１２の接点１３がオンする。一方、外部電源装置１０Ｃの異常時には、外部電源装置監視用リレー１２は動作しないため、外部電源装置監視用リレー１２の接点１３はオフとなる。

【0047】

また、センサー等の外部接続機器の正常・異常を示す無電圧の外部接点１６による信号入力が可能なように、外部接点用リレー１４を搭載している。外部接点用リレー１４は、外部接点１６に直列に接続されている。センサー等の外部接続機器が正常に動作している時には、外部接点１６がオンすることで、外部接点用リレー１４が動作し、外部接点用リレー１４の接点１５がオンする。一方、センサー等の外部接続機器の異常時には、外部接点１６がオフすることで、外部接点用リレー１４は動作しないため、外部接点用リレー１４の接点１５がオフとなる。

【0048】

図５に示すように、外部電源装置監視用リレー１２の接点１３、外部接点用リレー１４の接点１５、および、パルス正常検出リレー５の接点７は、正常検出リレー６に対して直列に接続されている。そのため、外部電源装置監視用リレー１２の接点１３、外部接点用リレー１４の接点１５、および、パルス正常検出リレー５の接点７は、ＡＮＤ条件で、正常検出リレー６を動作させているため、プログラマブルコントローラ１００の異常によるパルス信号の停止または外部電源装置１０Ｃの異常発生または外部接点１６の入力オフのいずれかで、正常検出リレー６はオフとなり、外部負荷８に接続している正常検出リレー６の接点９はオフとなる。

【0049】

上記により、実施の形態３においても、実施の形態１，２と同様の効果を得ることができる。さらに、実施の形態３においては、外部電源装置１０Ｃの異常発生を検出するための外部電源装置監視用リレー１２及び外部電源装置監視用リレー１２の接点１３を設けるようにしたので、外部電源装置の異常発生時にもプロセスへの悪影響を最小限に抑えることができる。さらに、実施の形態３においては、外部接点１６への入力の異常発生を検出するための外部接点用リレー１４および外部接点用リレー１４の接点１５を設けるようにしたので、センサー等の外部接続機器の異常発生時にもプロセスへの悪影響を最小限に抑えることができる。

【0050】

特許文献１等に記載の従来のフェールセーフ回路の異常検出機能は、プログラマブルコントローラから出力されるパルス信号の監視のみであり、周辺機器の異常検出機能は搭載していないため、プログラマブルコントローラを使用したシステム全体の異常を検出するためには、それぞれに対応した検出回路を別途追加する必要があった。

【0051】

それに対し、実施の形態３に係るフェールセーフ回路によれば、プログラマブルコントローラ１００の正常監視のみならず、外部電源装置及び外部接続機器等の周辺機器の正常監視も行うことができるので、より信頼性の高いシステムを構築することができる。

【0052】

なお、説明を簡略化するために、上記の説明においては、外部電源装置の接続および外部接点入力の接続は、それぞれ１回路のみの記載としたが、必要に応じて、複数回路としてもよい。また、図５では、パルス監視回路４は、実施の形態１に記載したワンショットＩＣの回路構成として記載しているが、実施の形態２に記載したカウンタＩＣの回路構成でも可能であり、さらに、ＦＰＧＡ等これらＩＣと同様の機能を有した回路であれば、これ以外でもよい。

【0053】

実施の形態４．
上記の実施の形態３では、実施の形態１，２の構成に加え、周辺機器の正常監視機能も搭載することを記載したが、実施の形態４では、それぞれの監視機能の有効・無効を設定する機能を搭載し、あらゆるシステムに対応することが可能なフェールセーフ回路について説明する。

【0054】

図６は、実施の形態４に係るフェールセーフ回路の構成を示すブロック図である。図６に示すように、実施の形態４においては、図５に示す実施の形態３のフェールセーフ回路１の構成に対して、パルス監視機能の有効・無効設定スイッチ１７、外部電源装置監視機能の有効・無効設定スイッチ１８、外部接点監視機能の有効・無効設定スイッチ１９、および、全監視機能の有効・無効設定スイッチ２０が追加されている。

【0055】

パルス監視機能の有効・無効設定スイッチ１７は、パルス正常検出リレー５の接点７に対して、並列に接続されている。パルス監視機能の有効・無効設定スイッチ１７がオンの場合に、パルス監視機能は無効となり、一方、パルス監視機能の有効・無効設定スイッチ１７がオフの場合に、パルス監視機能は有効となる。その原理を説明すると、パルス監視機能の有効・無効設定スイッチ１７がオンの場合には、パルス正常検出リレー５の接点７を強制的に短絡させるため、プログラマブルコントローラ１００の正常・異常に関わらず、接点７は常にオン状態となり、パルス監視機能は無効となる。

【0056】

外部電源装置監視機能の有効・無効設定スイッチ１８は、外部電源装置監視用リレー１２の接点１３に対して、並列に接続されている。外部電源装置監視機能の有効・無効設定スイッチ１８がオンの場合に、外部電源装置１０Ｃの監視機能が無効となり、一方、外部電源装置監視機能の有効・無効設定スイッチ１８がオフの場合に、外部電源装置１０Ｃの監視機能が有効となる。その原理は、上記の原理と同様であるため、説明は省略する。

【0057】

外部接点監視機能の有効・無効設定スイッチ１９は、外部接点用リレー１４の接点１５に対して、並列に接続されている。外部接点監視機能の有効・無効設定スイッチ１９がオンの場合に、外部接点１６の監視機能が無効となり、一方、外部接点監視機能の有効・無効設定スイッチ１９がオフの場合に、外部接点１６の監視機能が有効となる。その原理は、上記の原理と同様であるため、説明は省略する。

【0058】

全監視機能の有効・無効設定スイッチ２０は、パルス監視機能の有効・無効設定スイッチ１７、外部電源装置監視機能の有効・無効設定スイッチ１８、および、外部接点監視機能の有効・無効設定スイッチ１９に対して、並列に接続されている。全監視機能の有効・無効設定スイッチ２０がオンの場合には、パルス監視機能、外部電源装置１０Ｃの監視機能、および、外部接点１６の監視機能が、全て、無効となる。一方、全監視機能の有効・無効設定スイッチ２０がオフの場合には、パルス監視機能、外部電源装置１０Ｃの監視機能、および、外部接点１６の監視機能が、全て、有効となる。その原理を説明すると、全監視機能の有効・無効設定スイッチ２０がオン状態となることで、接点７，１３，１５を一括で短絡させるため、それぞれの監視結果に関わらず、正常検出リレー６は、常に、オン状態となり、フェールセーフ回路１の全監視機能を無効にする。

【0059】

以下、実施の形態４に係るフェールセーフ回路１の動作について説明する。

【0060】

上記の実施の形態３で記載した通り、正常検出リレー６は、パルス正常検出リレー５の接点７、外部電源装置監視用リレー１２の接点１３、および、外部接点用リレー１４の接点１５のＡＮＤ条件をとっており、接点７，１３，１５の全てがオンのとき、つまり、全ての監視結果が正常状態のときのみ、正常検出リレー６が動作する。言い換えれば、接点７，１３，１５のうちのいずれか１つでもオフであるときには、つまり、いずれかひとつでも監視結果が異常状態のときには、正常検出リレー６は動作せず、外部負荷８に接続している接点９はオフとなり、プラントへの悪影響を最小限に抑える働きをする。しかしながら、システムによっては、例えば、外部電源装置１０Ｃに異常が発生しても、接点９をオフにしたくない場合、あるいは、点検や交換等でセンサー等の外部機器を取り外した際に接点９をオフにしたくない場合がある。これらに対応するため、実施の形態４においては、各監視機能に有効・無効を設定するスイッチ１７〜２０を設置している。

【0061】

図６において、例えば、前述の外部電源装置１０Ｃに異常が発生しても、正常検出リレー６の接点９をオフにしたくない場合について説明する。外部電源装置１０Ｃに異常が発生した場合、通常の動作では、外部電源装置監視用リレー１２は動作しなくなり、外部電源装置監視用リレー１２の接点１３はオフとなる。このとき、外部電源装置１０Ｃの正常・異常に関わらず、外部電源装置監視用リレー１２の接点１３をオンの状態に保つようにしていれば、外部電源装置１０Ｃに異常が発生しても、正常検出リレー６の接点９はオフすることはない。これを実現するために、外部電源装置監視用リレー１２の接点１３に対して、外部電源装置監視機能の有効・無効設定スイッチ１８を並列に接続している。そうして、外部電源装置１０Ｃの監視機能を有効にする場合は、外部電源装置監視機能の有効・無効設定スイッチ１８をオフにし、監視機能を無効にする場合は、外部電源装置監視機能の有効・無効設定スイッチ１８をオンとする。外部電源装置監視機能の有効・無効設定スイッチ１８がオンの場合には、外部電源装置監視用リレー１２の接点１３を強制的に短絡させるため、外部電源装置１０Ｃの正常・異常に関わらず、接点１３は常にオン状態となり、外部電源装置監視機能は無効ということになる。

【0062】

パルス監視機能の有効・無効設定スイッチ１７、外部接点監視機能の有効・無効設定スイッチ１９についても同様の構成であり、これらのスイッチ１７，１９をオンすることで、接点７，１５は強制的に短絡され、常に、オン状態となるため、各監視機能は無効となる。また、全監視機能の有効・無効設定スイッチ２０がオン状態となることで、接点７，１３，１５を一括で短絡させるため、それぞれの監視結果に関わらず、正常検出リレー６は常にオン状態となり、本フェールセーフ回路の全監視機能を無効にできる。

【0063】

これら監視機能の有効・無効設定スイッチ１７〜２０は、フェールセーフ回路１の外部からユーザが操作可能な位置に設置することで、システム運転中にも設定変更が可能となる。

【0064】

上記により、実施の形態４においても、実施の形態１，２，３と同様の効果を得ることができる。さらに、実施の形態４においては、監視機能の有効・無効設定スイッチ１７〜２０を設けることで、各監視機能の有効・無効が設定できるため、適用範囲が広がり、また、点検および交換等、一時的な監視機能停止にも対応できるフェールセーフ回路を構成することが可能となる。

【0065】

なお、監視機能の有効・無効の設定は、上記の説明においては、例として、スイッチ操作で行うものとして記載したが、外部リレー接点またはコントローラ等の出力を使用する方法としてもよい。

【0066】

なお、図６では、パルス監視回路４は、実施の形態１に記載したワンショットＩＣの回路構成として記載しているが、実施の形態２に記載したカウンタＩＣの回路構成でも可能であり、さらに、ＦＰＧＡ等これらＩＣと同様の機能を有した回路であれば、これ以外でもよい。

【0067】

なお、符号１０Ａ、１０Ｂ、１０Ｃで示した外部電源装置Ａ、外部電源装置Ｂ、外部電源装置Ｃは、それぞれ、フェールセーフ回路駆動用電源装置、外部負荷駆動用電源装置、システム内で使用する機器の駆動用電源装置を示している。これらは、個別の電源装置の使用が一般的であるため、図では個別の電源装置を使用するものとして記載している。ただし、適用するシステムの仕様によっては同一電源装置を使用することも考えられ、この場合でもフェールセーフ回路の動作上の問題はない。
また、フェールセーフ回路内部のリレーを直流・交流両用のものとしておけば、上記電源装置は直流電源装置および交流電源装置のどちらでも使用可能となり、フェールセーフ回路の適用範囲が広がる。

【符号の説明】

【0068】

１ フェールセーフ回路、２ ＣＰＵ、３Ａ 出力ユニットＡ、３Ｂ 出力ユニットＢ、４ パルス監視回路、５ パルス正常検出リレー、６ 正常検出リレー、７ 接点、８ 外部負荷、９ 接点、１０Ａ 外部電源装置Ａ、１０Ｂ 外部電源装置Ｂ、１０Ｃ 外部電源装置Ｃ、１１ カウンタ上限値設定用ディップスイッチ、１２ 外部電源装置監視用リレー、１３ 接点、１４ 外部接点用リレー、１５ 接点、１６ 外部接点、１７ パルス監視機能の有効・無効設定スイッチ、１８ 外部電源装置監視機能の有効・無効設定スイッチ、１９ 外部接点監視機能の有効・無効設定スイッチ、２０ 全監視機能の有効・無効設定スイッチ、２１ カウンタＩＣ、２２ クロック発振器。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】