特許 6847295 ＮＯＲフラッシュメモリ回路及びデータ書き込み、読み取り、消去方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6847295

(24)【登録日】2021年3月4日

(45)【発行日】2021年3月24日

(54)【発明の名称】ＮＯＲフラッシュメモリ回路及びデータ書き込み、読み取り、消去方法

(51)【国際特許分類】

   G11C 16/10 20060101AFI20210315BHJP

   G11C 16/04 20060101ALI20210315BHJP

【ＦＩ】

   G11C16/10 140

   G11C16/10 143

   G11C16/04 180

【請求項の数】5

【外国語出願】

【全頁数】12

(21)【出願番号】特願2020-185446(P2020-185446)

(22)【出願日】2020年11月5日

【審査請求日】2020年11月20日

(31)【優先権主張番号】202010954320.6

(32)【優先日】2020年9月11日

(33)【優先権主張国】CN

(31)【優先権主張番号】202010986623.6

(32)【優先日】2020年9月18日

(33)【優先権主張国】CN

【早期審査対象出願】

(73)【特許権者】

【識別番号】520377428

【氏名又は名称】中天弘宇集成電路有限責任公司

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】聶 虹

(72)【発明者】

【氏名】趙 岳

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特表２００８−５２５９３２（ＪＰ，Ａ）

【文献】 特開２０１８−１９０４７７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／１４２５４８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０４

Ｇ１１Ｃ １６／１０

(57)【特許請求の範囲】

【請求項1】

ＮＯＲフラッシュメモリのデータ書き込み方法であって、
ＮＯＲフラッシュメモリアレイ内の各メモリセルのソースをフローティングとし、ウェル電極を接地することと、
前記ＮＯＲフラッシュメモリアレイ内のデータ書き込み対象であるメモリセルが位置するビット線を選択し、かつ第一順方向電圧を前記データ書き込み対象であるメモリセルのビット線に印加することと、
前記データ書き込み対象であるメモリセルが位置するワード線を選択し、かつ第二順方向電圧を前記データ書き込み対象であるメモリセルのワード線に印加することで、データ書き込みを実現することとを少なくとも含むことを特徴とするＮＯＲフラッシュメモリのデータ書き込み方法。

【請求項2】

前記第一順方向電圧は４Ｖ以上であることを特徴とする請求項１に記載のＮＯＲフラッシュメモリのデータ書き込み方法。

【請求項3】

前記第二順方向電圧は７〜１２Ｖに設定されることを特徴とする請求項１に記載のＮＯＲフラッシュメモリのデータ書き込み方法。

【請求項4】

ＮＯＲフラッシュメモリ回路であって、
ＮＯＲフラッシュメモリアレイと、ソース端電圧選択セルと、ウェル電圧選択セルと、ワード線選択セルと、ビット線選択セルと、データ読み出しセルと、模擬電圧発生セルとを少なくとも含み、
前記ソース端電圧選択セルは、前記ＮＯＲフラッシュメモリアレイのソース線に接続され、前記ＮＯＲフラッシュメモリアレイ内の各メモリセルのソース端電圧を設定するのに用いられ、
前記ウェル電圧選択セルは、前記ＮＯＲフラッシュメモリアレイ内の各メモリセルのウェル電極に接続され、各メモリセルのウェル電圧を設定するのに用いられ、
前記ワード線選択セルは、前記ＮＯＲフラッシュメモリアレイの各ワード線に接続され、前記ＮＯＲフラッシュメモリアレイのワード線を選択するのに用いられ、
前記ビット線選択セルは、前記ＮＯＲフラッシュメモリアレイの各ビット線に接続され、前記ＮＯＲフラッシュメモリアレイのビット線を選択するのに用いられ、
前記データ読み出しセルは、前記ビット線選択セルの出力端に接続され、前記ビット線選択セルが出力するデータを読み出し、
前記模擬電圧発生セルは、前記ソース端電圧選択セル、前記ウェル電圧選択セル、前記ワード線選択セル、前記ビット線選択セル及び前記データ読み出しセルの入力端に接続され、順方向電圧及び逆方向電圧を発生させるのに用いられることで、前記ＮＯＲフラッシュメモリアレイのデータ書き込みを制御し、
前記模擬電圧発生セルは、各メモリセルのソースをフローティングとし、前記ウェル電極を接地し、その後、第一順方向電圧をデータ書き込み対象であるメモリセルのビット線に印加し、第二順方向電圧をデータ書き込み対象であるメモリセルのワード線に印加して、データ書き込みを行うことを特徴とするＮＯＲフラッシュメモリ回路。

【請求項5】

前記ＮＯＲフラッシュメモリアレイはｍ行ｎ列のメモリセルを含み、同一行内の各メモリセルのゲートは同一のワード線に接続され、同一列内の各メモリセルのドレインは同一のビット線に接続され、隣接する二列のメモリセルのソースは同一のソース線に接続され、各ソース線は同一の信号に接続され、ｍ、ｎは０よりも大きい自然数であることを特徴とする請求項４に記載のＮＯＲフラッシュメモリ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はメモリ分野に関し、特に、ＮＯＲフラッシュメモリ回路及びデータ書き込み、読み取り、消去方法に関する。

【背景技術】

【0002】

現代において、埋め込み型構造及び現代電子装置の急速な発展と幅広い応用（モバイル電子装置、車載電子装置、インターネット電子装置）は、高集積度回路チップに対する極めて大きな需要を表している。それゆえ、集積回路チップ面積を制限する一連の要望が生まれている。メモリ分野について言えば、フラッシュメモリ（ＦＬＡＳＨ）のメモリチップ面積を縮小することは、一貫して、大容量ひいては超大容量フラッシュメモリのメモリチップが追求する目標である。

【0003】

一般的なＮＯＲ ＦＬＡＳＨはホットキャリア注入方式を採用してデータ書き込み動作を行う。ホットキャリア注入とは、メモリセルのドレインにバイアス電圧を印加するのと同時にソースが接地されるとき、メモリセルのチャネル内に発生する、横方向電界に応じて加速する高エネルギーホットエレクトロン（＞３．２ｅＶ）が、ゲート酸化膜の高電圧作用の下、ポテンシャル障壁を越えてフローティングゲートに入り、保存される物理的過程である。しかし、ホットキャリア注入過程における発生条件による制限のため、短チャネルの条件下ではメモリセルのドレイン・ソースパンチスルーが起こり、それゆえ、効果的なデータ書き込み動作を行えない。すなわち、ホットキャリア注入方式は有効チャネル長の限界があり、メモリの面積の効果的な縮小が一貫してできていない。

【0004】

したがって、如何にしてドレイン・ソースのパンチスルーを克服し、デバイスのサイズを縮小させ、かつ同時に効率を高め、消費電力を低減するかは、当業者が早急に解決を要する問題の一つになっている。

【発明の概要】

【発明が解決しようとする課題】

【0005】

以上に述べた従来技術の欠点に鑑み、本発明の目的はＮＯＲフラッシュメモリ回路及びデータ書き込み、読み取り、消去方法を提供することであり、従来技術における有効チャネル長が縮小できない、デバイスサイズが大きい、消費電力が高いなどの問題を解決することに用いられる。

【課題を解決するための手段】

【0006】

上記の目的及び他の関連する目的を実現するために、本発明はＮＯＲフラッシュメモリ回路を提供し、前記ＮＯＲフラッシュメモリ回路は、ＮＯＲフラッシュメモリアレイと、ソース端電圧選択セルと、ウェル電圧選択セルと、ワード線選択セルと、ビット線選択セルと、データ読み出しセルと、模擬電圧発生セルとを少なくとも含み、前記ソース端電圧選択セルは、前記ＮＯＲフラッシュメモリアレイのソース線に接続され、前記ＮＯＲフラッシュメモリアレイ内の各メモリセルのソース端電圧を設定するのに用いられ、前記ウェル電圧選択セルは、前記ＮＯＲフラッシュメモリアレイ内の各メモリセルのウェル電極に接続され、各メモリセルのウェル電圧を設定するのに用いられ、前記ワード線選択セルは、前記ＮＯＲフラッシュメモリアレイの各ワード線に接続され、前記ＮＯＲフラッシュメモリアレイのワード線を選択するのに用いられ、前記ビット線選択セルは、前記ＮＯＲフラッシュメモリアレイの各ビット線に接続され、前記ＮＯＲフラッシュメモリアレイのビット線を選択するのに用いられ、前記データ読み出しセルは、前記ビット線選択セルの出力端に接続され、前記ビット線選択セルが出力するデータを読み出し、前記模擬電圧発生セルは、前記ソース端電圧選択セル、前記ウェル電圧選択セル、前記ワード線選択セル、前記ビット線選択セル及び前記データ読み出しセルの入力端に接続され、順方向電圧及び逆方向電圧を発生させるのに用いられることで、前記ＮＯＲフラッシュメモリアレイのデータ書き込みを制御し、前記模擬電圧発生セルは、各メモリセルのソースをフローティングとし、前記ウェル電極を接地し、その後、第一順方向電圧をデータ書き込み対象であるメモリセルのビット線に印加し、第二順方向電圧をデータ書き込み対象であるメモリセルのワード線に印加して、データ書き込みを行う。

【0007】

選択的に、前記ＮＯＲフラッシュメモリアレイはｍ行ｎ列のメモリセルを含み、同一行内の各メモリセルのゲートは同一のワード線に接続され、同一列内の各メモリセルのドレインは同一のビット線に接続され、隣接する二列のメモリセルのソースは同一のソース線に接続され、各ソース線は同一の信号に接続され、ｍ、ｎは０よりも大きい自然数である。

【0008】

上記の目的及び他の関連する目的を実現するために、本発明はＮＯＲフラッシュメモリのデータ書き込み方法を提供し、前記ＮＯＲフラッシュメモリのデータ書き込み方法は、ＮＯＲフラッシュメモリアレイ内の各メモリセルのソースをフローティングとし、ウェル電極を接地することと、前記ＮＯＲフラッシュメモリアレイ内のデータ書き込み対象であるメモリセルが位置するビット線を選択し、かつ第一順方向電圧を前記データ書き込み対象であるメモリセルのビット線に印加することと、前記データ書き込み対象であるメモリセルが位置するワード線を選択し、かつ第二順方向電圧を前記データ書き込み対象であるメモリセルのワード線に印加することで、データ書き込みを実現することとを少なくとも含む。

【0009】

選択的に、前記第一順方向電圧は４Ｖ以上である。

【0010】

選択的に、前記第二順方向電圧は７〜１２Ｖに設定される。

【0011】

上記の目的及び他の関連する目的を実現するために、本発明の参考例はＮＯＲフラッシュメモリのデータ読み取り方法を提供し、前記ＮＯＲフラッシュメモリのデータ読み取り方法は、ＮＯＲフラッシュメモリアレイ内の各メモリセルのソースを接地し、ウェル電極を接地することと、前記ＮＯＲフラッシュメモリアレイ内のデータ読み取り対象であるメモリセルのワード線を選択し、かつ第三順方向電圧を前記データ読み取り対象であるメモリセルのワード線に印加することで、前記データ読み取り対象であるメモリセルを選択することと、第四順方向電圧によって、前記データ読み取り対象であるメモリセルが位置するビット線を選択することで、前記データ読み取り対象であるメモリセル内のデータを前記データ読み取り対象であるメモリセルが位置するビット線から出力することとを少なくとも含む。

【0012】

選択的に、前記第三順方向電圧は電源電圧である。

【0013】

選択的に、前記第四順方向電圧は１．２〜１．６Ｖに設定される。

【0014】

上記の目的及び他の関連する目的を実現するために、本発明の参考例はＮＯＲフラッシュメモリのデータ消去方法を提供し、前記ＮＯＲフラッシュメモリのデータ消去方法は、第五順方向電圧をＮＯＲフラッシュメモリアレイ内の各メモリセルのソース及びウェル電極に印加することと、前記ＮＯＲフラッシュメモリアレイ内のデータ消去対象であるメモリセルが位置するビット線を選択し、かつ前記データ消去対象であるメモリセルが位置するビット線をフローティングとすることと、前記データ消去対象であるメモリセルが位置するワード線を選択し、かつ逆方向電圧を前記データ消去対象であるメモリセルのワード線に印加することで、前記データ消去対象であるメモリセル内のデータを消去することとを少なくとも含む。

【0015】

選択的に、前記第五順方向電圧は７〜１２Ｖに設定される。

【0016】

選択的に、前記逆方向電圧は−７〜−１２Ｖに設定される。

【発明の効果】

【0017】

上記のように、本発明のＮＯＲフラッシュメモリ回路及びデータ書き込み、読み取り、消去方法は、以下の有益な効果を有する。

【0018】

本発明のＮＯＲフラッシュメモリ回路及びデータ書き込み、読み取り、消去方法は、動作ステップの改良・改善によって、データ書き込み、読み取り、消去のための効果的で簡便な動作条件を支持し、メモリセルの有効チャネル長を低減することができ、更にはメモリの面積を縮小し、同時に効率を高めて消費電力を低減する。

【図面の簡単な説明】

【0019】

【図1】図１は本発明におけるＮＯＲフラッシュメモリ回路の構造模式図である。

【図2】図２は本発明におけるＮＯＲフラッシュメモリのデータ書き込み方法のプロセス模式図である。

【図3】図３は本発明におけるＮＯＲフラッシュメモリ回路のデータ書き込みの動作模式図である。

【図4】図４は本発明におけるＮＯＲフラッシュメモリのデータ読み取り方法のプロセス模式図である。

【図5】図５は本発明におけるＮＯＲフラッシュメモリ回路のデータ読み取りの動作模式図である。

【図6】図６は本発明におけるＮＯＲフラッシュメモリのデータ消去方法のプロセス模式図である。

【図7】図７は本発明におけるＮＯＲフラッシュメモリ回路のデータ消去の動作模式図である。

【発明を実施するための形態】

【0020】

以下、特定の具体的な実施形態を通じて本発明の実施手段を説明するが、当業者であれば本明細書で開示された内容によって本発明の他の利点と効果を容易に理解することができる。本発明は、更に異なる具体的な実施手段によって実施又は応用することもでき、本明細書における各詳細についても、異なる観点と応用に基づき、本発明の精神を逸脱せずに各種の修正又は変更を行うことができる。

【0021】

図１〜７を参照されたい。説明すべきは、本実施形態において提供する図は、手段を示して本発明の基本構想を説明するに過ぎず、図には本発明に関係のある部品のみを示しており、実際に実施するときの部品数、形状及びサイズに基づいて描いておらず、実際に実施するときの各部品のタイプ、数量及び割合は任意に変更することができ、かつ部品の配置タイプも更に複雑であり得る。

【0022】

第１の実施形態
図１に示すように、本実施形態はＮＯＲフラッシュメモリ回路１を提供し、前記ＮＯＲフラッシュメモリ回路１は、ＮＯＲフラッシュメモリアレイ１１と、ソース端電圧選択セル１２と、ウェル電圧選択セル１３と、ワード線選択セル１４と、ビット線選択セル１５と、データ読み出しセル１６と、模擬電圧発生セル１７とを含む。

【0023】

図１に示すように、前記ＮＯＲフラッシュメモリアレイ１１はｍ行ｎ列のメモリセルを含む。

【0024】

具体的には、前記ＮＯＲフラッシュメモリアレイ１１において、同一行内の各メモリセルのゲートは同一のワード線に接続され、同一列内の各メモリセルのドレインは同一のビット線に接続され、隣接する二列のメモリセルのソースは同一のソース線に接続され、各ソース線は同一の信号に接続され、ｍ、ｎは０よりも大きい自然数である。本実施形態において、各行のワード線は、上から下にＷＬ＜０＞、ＷＬ＜１＞…ＷＬ＜ｍ−１＞、ＷＬ＜ｍ＞と順次定義され、各列のビット線は、左から右にＢＬ＜０＞、ＢＬ＜１＞…ＢＬ＜ｎ−１＞、ＢＬ＜ｎ＞と順次定義され、各メモリセルが接続するソース線はいずれもソース端電圧ＣＳに接続される。

【0025】

図１に示すように、前記ソース端電圧選択セル１２は、前記ＮＯＲフラッシュメモリアレイ１１のソース線に接続され、前記ＮＯＲフラッシュメモリアレイ１１内の各メモリセルのソース端電圧ＣＳを設定するのに用いられる。

【0026】

具体的には、前記ソース端電圧選択セル１２は、前記模擬電圧発生セル１７から模擬電圧を取り込むことで、各メモリセルのソース端電圧ＣＳに対して設定を行う。

【0027】

図１に示すように、前記ウェル電圧選択セル１３は、前記ＮＯＲフラッシュメモリアレイ１１内の各メモリセルのウェル電極に接続され、各メモリセルのウェル電圧を設定するのに用いられる。

【0028】

具体的には、前記ウェル電圧選択セル１３は、前記模擬電圧発生セル１７から模擬電圧を取り込むことで、各メモリセルのウェル電圧に対して設定を行う。

【0029】

図１に示すように、前記ワード線選択セル１４は、前記ＮＯＲフラッシュメモリアレイ１１の各ワード線に接続され、前記ＮＯＲフラッシュメモリアレイ１１のワード線を選択するのに用いられる。

【0030】

具体的には、前記ワード線選択セル１４は、前記模擬電圧発生セル１７から模擬電圧を取り込むことで、前記ＮＯＲフラッシュメモリアレイ１１における動作を行う必要のあるワード線を選択し、またワード線電圧を対応するワード線に伝送する。

【0031】

図１に示すように、前記ビット線選択セル１５は、前記ＮＯＲフラッシュメモリアレイ１１の各ビット線に接続され、前記ＮＯＲフラッシュメモリアレイ１１のビット線を選択するのに用いられる。

【0032】

具体的には、前記ビット線選択セル１５は、前記模擬電圧発生セル１７から模擬電圧を取り込むことで、前記ＮＯＲフラッシュメモリアレイ１１における動作を行う必要のあるビット線を選択する。

【0033】

図１に示すように、前記データ読み出しセル１６は、前記ビット線選択セル１５の出力端に接続され、前記ビット線選択セル１５が出力するデータを読み出す。

【0034】

具体的には、前記データ読み出しセル１６は、前記模擬電圧発生セル１７から模擬電圧を取り込み、前記ビット線選択セル１５が選択するビット線から出力されるデータに対して増幅読み出しを行う。出力するデータを基準電圧と比較した後、比較結果を読み出し信号として出力することを含むが、これに限定されない。

【0035】

図１に示すように、前記模擬電圧発生セル１７は、前記ソース端電圧選択セル１２、前記ウェル電圧選択セル１３、前記ワード線選択セル１４、前記ビット線選択セル１５及び前記データ読み出しセル１６の入力端に接続され、順方向電圧及び逆方向電圧を発生させて、前記ＮＯＲフラッシュメモリアレイ１１のデータ書き込み、読み取り及び消去を制御する。

【0036】

第２の実施形態
図２及び図３に示すように、本実施形態はＮＯＲフラッシュメモリのデータ書き込み方法を提供し、前記ＮＯＲフラッシュメモリのデータ書き込み方法は、ＮＯＲフラッシュメモリアレイ内の各メモリセルのソースをフローティングとし、ウェル電極を接地することと、前記ＮＯＲフラッシュメモリアレイ内のデータ書き込み対象であるメモリセルが位置するビット線を選択し、かつ第一順方向電圧Ｖ１を前記データ書き込み対象であるメモリセルのビット線に印加することと、前記データ書き込み対象であるメモリセルが位置するワード線を選択し、かつ第二順方向電圧Ｖ２を前記データ書き込み対象であるメモリセルのワード線に印加することで、データ書き込みを実現することとを含み、前記第一順方向電圧Ｖ１は４Ｖ以上（４．３Ｖ、５Ｖ、６Ｖ、７Ｖを含むが、これらに限定されない）であり、前記第二順方向電圧Ｖ２は７〜１２Ｖに設定される。

【0037】

例示として、図２及び図３に示すように、本実施形態において、前記ＮＯＲフラッシュメモリのデータ書き込み方法は、第１の実施形態のＮＯＲフラッシュメモリ回路１によって実現する。「書く」動作を行うとき、予め設定された規則に基づいて、まず、前記ソース端電圧選択セル１２によって、前記ＮＯＲフラッシュメモリアレイ１１内の各メモリセルのソース（ＣＳ）をフローティング（Ｆｌｏａｔｉｎｇ）とし、各メモリセルのウェル電極（Ｐウェル）は、前記ウェル電圧選択セル１３を経由して接地ＧＮＤされ、その後、前記ビット線選択セル１５によって、前記模擬電圧発生セル１７が発生させる第一順方向電圧Ｖ１を対応するビット線に伝送し、最後に、前記ワード線選択セル１４によって、前記模擬電圧発生セル１７が発生させる第二順方向電圧Ｖ２を対応するワード線に伝送する。メモリセルは上記の順序により対応する電圧値を与え、「書く」動作を行うことができる。

【0038】

「書く」動作が行われているとき、前記データ書き込み対象であるメモリセルのソースはフローティングとされ、ウェル電極は接地され、ドレインは第一順方向電圧Ｖ１を印加し、このとき、前記データ書き込み対象であるメモリセル内に横方向電界が発生し、更には電子・正孔対が発生し、一次電子が形成されてドレインに向かって移動し、一次電子は、ドレイン領域の側壁に衝突して正孔を下に向かって加速度運動させ、また前記データ書き込み対象であるメモリセルの基板にぶつかって二次電子を発生させ、それから、前記データ書き込み対象であるメモリセルのゲート上に前記第二順方向電圧Ｖ２を印加し、二次電子に縦方向電界の作用下で三次電子を形成させて前記データ書き込み対象であるメモリセルのフローティングゲート内に注入させ、プログラム動作を完了する。

【0039】

第３の実施形態
図４及び図５に示すように、本実施形態はＮＯＲフラッシュメモリのデータ読み取り方法を提供し、前記ＮＯＲフラッシュメモリのデータ読み取り方法は、ＮＯＲフラッシュメモリアレイ内の各メモリセルのソースを接地ＧＮＤし、ウェル電極を接地ＧＮＤすることと、前記ＮＯＲフラッシュメモリアレイ内のデータ読み取り対象であるメモリセルのワード線を選択し、かつ第三順方向電圧Ｖ３を前記データ読み取り対象であるメモリセルのワード線に印加することで、前記データ読み取り対象であるメモリセルを選択することと、第四順方向電圧Ｖ４によって、前記データ読み取り対象であるメモリセルが位置するビット線を選択することで、前記データ読み取り対象であるメモリセル内のデータを前記データ読み取り対象であるメモリセルが位置するビット線から出力する。本実施形態において、前記第三順方向電圧Ｖ３は電源電圧に設定され、メモリセルをオンさせる電圧値はいずれも本発明に適用することが任意に可能であり、本実施形態に限定されず、前記第四順方向電圧Ｖ４は１．２〜１．６Ｖに設定される。

【0040】

例示として、図４及び図５に示すように、本実施形態において、前記ＮＯＲフラッシュメモリのデータ読み取り方法は、第１の実施形態のＮＯＲフラッシュメモリ回路１によって実現する。「読む」動作を行うとき、予め設定された規則に基づいて、まず、前記ソース端電圧選択セル１２によって、前記ＮＯＲフラッシュメモリアレイ１１内の各メモリセルのソース（ＣＳ）を接地ＧＮＤし、各メモリセルのウェル電極（Ｐウェル）は、前記ウェル電圧選択セル１３を経由して接地ＧＮＤされ、その後、前記ビット線選択セル１５によって、前記模擬電圧発生セル１７が発生させる第三順方向電圧Ｖ３を対応するビット線に伝送し、前記ワード線選択セル１４は、前記模擬電圧発生セル１７が発生させる第四順方向電圧Ｖ４によって、対応するワード線を選択する。メモリセルは上記の順序により対応する電圧値を与え、「読む」動作を行うことができる。

【0041】

第４の実施形態
図６及び図７に示すように、本実施形態はＮＯＲフラッシュメモリのデータ消去方法を提供し、前記ＮＯＲフラッシュメモリのデータ消去方法は、第五順方向電圧Ｖ５をＮＯＲフラッシュメモリアレイ１１内の各メモリセルのソース及びウェル電極に印加することと、前記ＮＯＲフラッシュメモリアレイ１１内のデータ消去対象であるメモリセルが位置するビット線をフローティングとすることと、前記データ消去対象であるメモリセルが位置するワード線を選択し、かつ逆方向電圧−Ｖを前記データ消去対象であるメモリセルのワード線に印加することで、前記データ消去対象であるメモリセル内のデータを消去する。本実施形態において、前記第五順方向電圧Ｖ５は７〜１２Ｖに設定され、前記逆方向電圧−Ｖは−７〜−１２Ｖに設定される。

【0042】

例示として、図６及び図７に示すように、本実施形態において、前記ＮＯＲフラッシュメモリのデータ消去方法は、第１の実施形態のＮＯＲフラッシュメモリ回路１によって実現する。「消す」動作を行うとき、予め設定された規則に基づいて、まず、前記模擬電圧発生セル１７が発生させる第五順方向電圧Ｖ５を、前記ソース端電圧選択セル１２及び前記ウェル電圧選択セル１３を通じてソース及びウェル電極に伝送し、その後、前記ビット線選択セル１５によって、前記ＮＯＲフラッシュメモリアレイ１１内のデータ消去対象であるメモリセルが位置するビット線をフローティング（Ｆｌｏａｔｉｎｇ）とし、最後に、前記ワード線選択セル１４によって、前記模擬電圧発生セル１７が発生させる逆方向電圧−Ｖを対応するワード線に伝送する。メモリセルは上記の順序により対応する電圧値を与え、「消す」動作を行うことができる。

【0043】

本発明は三次電子衝突原理によって、横方向と縦方向の電界を同時に形成し、有効チャネル長を縮小することができ、メモリの面積を減少させ、消費電力を低減して効率を高める。

【0044】

以上に述べたことをまとめれば、本発明はＮＯＲフラッシュメモリ回路及びデータ書き込み、読み取り、消去方法を提供し、前記ＮＯＲフラッシュメモリ回路は、ＮＯＲフラッシュメモリアレイと、ソース端電圧選択セルと、ウェル電圧選択セルと、ワード線選択セルと、ビット線選択セルと、データ読み出しセルと、模擬電圧発生セルとを含む。データ書き込み時、ＮＯＲフラッシュメモリアレイ内の各メモリセルのソースをフローティングとし、ウェル電極を接地し、前記ＮＯＲフラッシュメモリアレイ内のデータ書き込み対象であるメモリセルが位置するビット線を選択し、かつ第一順方向電圧を前記データ書き込み対象であるメモリセルのビット線に印加し、前記データ書き込み対象であるメモリセルが位置するワード線を選択し、かつ第二順方向電圧を前記データ書き込み対象であるメモリセルのワード線に印加することで、データ書き込みを実現する。データ読み取り時、ＮＯＲフラッシュメモリアレイ内の各メモリセルのソースを接地し、ウェル電極を接地し、前記ＮＯＲフラッシュメモリアレイ内のデータ読み取り対象であるメモリセルのワード線を選択し、かつ第三順方向電圧を前記データ読み取り対象であるメモリセルのワード線に印加することで、前記データ読み取り対象であるメモリセルを選択し、第四順方向電圧によって、前記データ読み取り対象であるメモリセルが位置するビット線を選択することで、前記データ読み取り対象であるメモリセル内のデータを前記データ読み取り対象であるメモリセルが位置するビット線から出力する。データ消去時、第五順方向電圧をＮＯＲフラッシュメモリアレイ内の各メモリセルのソース及びウェル電極に印加し、前記ＮＯＲフラッシュメモリアレイ内のデータ消去対象であるメモリセルが位置するビット線を選択し、かつ前記データ消去対象であるメモリセルが位置するビット線をフローティングとし、前記データ消去対象であるメモリセルが位置するワード線を選択し、かつ逆方向電圧を前記データ消去対象であるメモリセルのワード線に印加することで、前記データ消去対象であるメモリセル内のデータを消去する。本発明のＮＯＲフラッシュメモリ回路及びデータ書き込み、読み取り、消去方法は、動作ステップの改良・改善によって、データ書き込み、読み取り、消去のための効果的で簡便な動作条件を支持し、メモリセルの有効チャネル長を低減することができ、更にはメモリの面積を縮小し、同時に効率を高めて消費電力を低減する。したがって、本発明は従来技術における種々の欠点を効果的に克服し、高度な産業利用価値を有する。

【0045】

上記の実施形態は本発明の原理及びその効果を例示的に説明するに過ぎず、本発明を限定するためのものではない。この技術を熟知している者はいずれも、本発明の精神及び範囲を逸脱せずに上記実施形態に対する修正又は変更を行うことができる。このため、当該技術分野において一般的な知識を有する者が本発明に示される精神と技術思想を逸脱せずに行う全ての等価の修正又は変更は、いずれも本発明の請求の範囲に含まれるべきである。

【符号の説明】

【0046】

１ ＮＯＲフラッシュメモリ回路
１１ ＮＯＲフラッシュメモリアレイ
１２ ソース端電圧選択セル
１３ ウェル電圧選択セル
１４ ワード線選択セル
１５ ビット線選択セル
１６ データ読み出しセル
１７ 模擬電圧発生セル

【要約】      （修正有）

【課題】ＮＯＲフラッシュメモリの動作ステップの改良によって、メモリセルの有効チャネル長を低減し、更にはメモリの面積を縮小し、消費電力を低減するデータ書き込み、読み取り、消去方法を提供する。
【解決手段】ＮＯＲフラッシュメモリ回路において、データ書き込み時、ソースをフローティングとし、ウェル電極を接地し、データ書き込み対象であるメモリセルが位置するビット線は、第一順方向電圧を印加し、ワード線は、第二順方向電圧を印加する。データ読み取り時、ソースを接地し、ウェル電極を接地し、データ読み取り対象であるメモリセルのワード線は、第三順方向電圧を印加し、ビット線はデータを選択して出力する。データ消去時、ソース及びウェル電極は第五順方向電圧につなげられ、データ消去対象であるメモリセルが位置するビット線はフローティングとされ、ワード線は逆方向電圧を印加する。
【選択図】図２

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】