特許 6847731 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6847731

(24)【登録日】2021年3月5日

(45)【発行日】2021年3月24日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/331 20060101AFI20210315BHJP

   H01L 29/732 20060101ALI20210315BHJP

   H01L 27/06 20060101ALI20210315BHJP

   H01L 21/8248 20060101ALI20210315BHJP

   H01L 21/822 20060101ALI20210315BHJP

   H01L 27/04 20060101ALI20210315BHJP

   H01L 21/8234 20060101ALI20210315BHJP

   H01L 27/088 20060101ALI20210315BHJP

   H01L 21/336 20060101ALI20210315BHJP

   H01L 29/78 20060101ALI20210315BHJP

【ＦＩ】

   H01L29/72 P

   H01L27/06 101P

   H01L27/06 101U

   H01L27/06 311C

   H01L27/04 H

   H01L27/088 F

   H01L29/78 301K

【請求項の数】8

【全頁数】11

(21)【出願番号】特願2017-65910(P2017-65910)

(22)【出願日】2017年3月29日

(65)【公開番号】特開2018-170378(P2018-170378A)

(43)【公開日】2018年11月1日

【審査請求日】2020年1月17日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】長尾 佳介

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特表２０１３−５１７６３３（ＪＰ，Ａ）

【文献】 特開平０６−２３２１４９（ＪＰ，Ａ）

【文献】 特開２００１−０６０６３４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／０２０２２６５（ＵＳ，Ａ１）

【文献】 特開昭５９−１９３６２７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７３２

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２１／８２２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体基板の第１の領域に設けられた第２導電型の第１の埋め込み層と、
前記第１の埋め込み層の上に互いに隣接して設けられた第１導電型の第１の拡散層及び第２導電型の第２の拡散層と、
前記第１の拡散層と前記第２の拡散層との間に介在するようにして前記第１の拡散層及び前記第２の拡散層よりも深く設けられた第１のトレンチ絶縁領域と、
前記第１の拡散層の表面に設けられた第１導電型の第１のベースコンタクト領域及び第２導電型の第１のエミッタ領域と、
前記第２の拡散層の表面に設けられた第２導電型の第１のコレクタコンタクト領域とを有する第１のバイポーラトランジスタと、
前記半導体基板の前記第１の領域とは異なる第２の領域に、前記第１の埋め込み層と同じ深さに設けられた第２導電型の第２の埋め込み層と、
前記第２の埋め込み層の上に互いに隣接して設けられた第１導電型の第３の拡散層及び第２導電型の第４の拡散層と、
前記第３の拡散層と前記第４の拡散層との間に介在するようにして前記第３の拡散層及び前記第４の拡散層よりも浅く設けられた第２のトレンチ絶縁領域と、
前記第３の拡散層の表面に設けられた第１導電型の第２のベースコンタクト領域及び第２導電型の第２のエミッタ領域と、
前記第４の拡散層の表面に設けられた第２導電型の第２のコレクタコンタクト領域とを有する第２のバイポーラトランジスタとを備えることを特徴とする半導体装置。

【請求項2】

前記第１導電型の半導体基板の前記第１の領域及び第２の領域とは異なる第３の領域に設けられた第１導電型の第５の拡散層と、
前記第５の拡散層の上にゲート絶縁膜を介して設けられたゲート電極と、
前記第５の拡散層の表面においてそれぞれ前記ゲート電極の両側に位置するように設けられた第２導電型のソース拡散層及びドレイン拡散層とを有するＭＯＳトランジスタをさらに備えることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第５の拡散層の下に設けられた第２導電型の第３の埋め込み層をさらに備えることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記第２のトレンチ絶縁領域内に絶縁膜を介して埋め込まれた電極をさらに備え、
当該電極をゲート電極とし、前記第２のトレンチ絶縁領域内の前記絶縁膜をゲート絶縁膜とし、前記第２のエミッタ領域及び前記第２のコレクタコンタクト領域をソース拡散層及びドレイン拡散層とするＭＯＳトランジスタが構成されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。

【請求項5】

前記第１の埋め込み層と前記第１及び第２の拡散層との間に設けられた、前記第１の埋め込み層よりも低濃度の第２導電型の第６の拡散層と、
前記第２の埋め込み層と前記第３及び第４の拡散層との間に設けられた、前記第２の埋め込み層よりも低濃度の第２導電型の第７の拡散層とをさらに備え、
前記第７の拡散層が前記第６の拡散層と同じ深さであることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。

【請求項6】

前記第１の埋め込み層と前記第２の埋め込み層とが一体形成されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。

【請求項7】

前記第１の埋め込み層と前記第２の埋め込み層と前記第３の埋め込み層とが一体形成されていることを特徴とする請求項３に記載の半導体装置。

【請求項8】

前記第２の拡散層と前記第４の拡散層とが一つの拡散層であり、前記第１のバイポーラトランジスタと前記第２のバイポーラトランジスタとにより共用され、
前記第１のコレクタコンタクト領域と前記第２のコレクタコンタクト領域とが一つの領域であり、前記第１のバイポーラトランジスタと前記第２のバイポーラトランジスタとにより共用されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に、高耐圧バイポーラトランジスタを備えた半導体装置に関する。

【背景技術】

【0002】

現在、例えば、車載製品として用いられる半導体装置には、高耐圧、小面積、及び高信頼性を併せ持つ素子が求められている。
しかし、高耐圧なトランジスタでは、電界の集中を防ぐためにドレイン（もしくは、コレクタ）側の距離が長くなるように設計することが多く、素子面積が大きくなる傾向にある。

【0003】

かかる問題に対し、高耐圧バイポーラトランジスタにおいて、素子面積の縮小のためにエミッタ・コレクタ間に深いトレンチ絶縁領域を設けることにより、電流経路が主に縦方向となるようにして面積を縮小させる方法が知られている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平０６−２３２１４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、半導体装置の面積を縮小させるためには、特許文献１のように、深いトレンチ絶縁領域を用いてバイポーラトランジスタを形成することによって素子面積を縮小しても、それを静電気放電（ＥＳＤ）から保護する素子も小さくしなければ、半導体装置全体としての面積は、あまり縮小することができない。
一般に、ＥＳＤ保護素子は、ＥＳＤによる大量の電流を流すために面積を大きくする必要があり、半導体装置の中でも面積の占有率が高い。

【0006】

また、ＥＳＤ保護素子は、保護対象の素子にサージ電流が流れないようにするため、ＥＳＤ保護素子内の寄生抵抗を落とすこと、及び、寄生バイポーラ動作に入りやすくすることの二つの条件を満たす必要がある。バイポーラトランジスタにおいて、この二つの条件のうち、まず、前者の条件を満たすには、エミッタからコレクタまでの電流経路を短くする、またはエミッタ、ベース、コレクタの少なくともいずれかの不純物濃度を上げる必要がある。そして、後者の条件を満たすには、ベースの電流経路を短くする、ベースの不純物濃度を下げる、またはエミッタの不純物濃度を上げる必要がある。

【0007】

引用文献１に示されたような深いトレンチ絶縁領域を用いたバイポーラトランジスタを備えた半導体装置において、同様に深いトレンチ絶縁領域を用いたバイポーラトランジスタによって小面積のＥＳＤ保護素子を作製しようとすると、トレンチの深さによって電流経路の長さが決められているために、エミッタ、ベース、コレクタの各領域を形成するためのインプラの深さを変えたとしても、電流経路が長くなる領域と短くなる領域ができるだけであり、エミッタからコレクタまでの電流経路を短くすることと、ベースの電流経路を短くすることの両方を満たすことはできない。

【0008】

また、エミッタの不純物濃度を上げれば上記二つの条件を両方とも満たせるが、エミッタの不純物濃度は、バイポーラトランジスタの能力を上げるために、活性化できる限界に近い濃度になっている場合が多く、それ以上濃度を上げるのは難しい。
結果的に、小面積のＥＳＤ保護素子を作るためには、コレクタの不純物濃度を上げる用途とベースの不純物濃度を下げる用途との二枚フォトマスクを追加する必要があり、コストが大幅に上がってしまう。

【0009】

したがって、本発明は、高耐圧バイポーラトランジスタとＥＳＤ保護素子として機能するバイポーラトランジスタとをいずれも小面積とした半導体装置を低コストで提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明の半導体装置は、第１導電型の半導体基板の第１の領域に設けられた第２導電型の第１の埋め込み層と、前記第１の埋め込み層の上に互いに隣接して設けられた第１導電型の第１の拡散層及び第２導電型の第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間に介在するようにして前記第１の拡散層よりも深く設けられた第１のトレンチ絶縁領域と、前記第１の拡散層の表面に設けられた第１導電型の第１のベースコンタクト領域及び第２導電型の第１のエミッタ領域と、前記第２の拡散層の表面に設けられた第２導電型の第１のコレクタコンタクト領域とを有する第１のバイポーラトランジスタと、前記半導体基板の前記第１の領域とは異なる第２の領域に設けられた第２導電型の第２の埋め込み層と、前記第２の埋め込み層の上に互いに隣接して設けられた第１導電型の第３の拡散層及び第２導電型の第４の拡散層と、前記第３の拡散層と前記第４の拡散層との間に介在するようにして前記第３の拡散層よりも浅く設けられた第２のトレンチ絶縁領域と、前記第３の拡散層の表面に設けられた第１導電型の第２のベースコンタクト領域及び第２導電型の第２のエミッタ領域と、前記第４の拡散層の表面に設けられた第２導電型の第２のコレクタコンタクト領域とを有する第２のバイポーラトランジスタとを備えることを特徴とする。

【発明の効果】

【0011】

本発明によれば、第１及び第２のバイポーラトランジスタは、互いに拡散層の構成が同様であるため、コレクタ・エミッタ間耐圧が同じである。また、第２のバイポーラトランジスタは、第１のバイポーラトランジスタと比べて、コレクタである第４の拡散層とベースである第３の拡散層内を流れる電流の経路を短くすることができる。すなわち、第２のバイポーラトランジスタは、寄生抵抗が低く、かつ、寄生バイポーラ動作に入りやすい。したがって、第２のバイポーラトランジスタの拡散層濃度を第１のバイポーラトランジスタと異ならせる必要はなく、第２のトレンチ絶縁領域の深さを適宜調節するだけで、第２のバイポーラトランジスタを第１のバイポーラトランジスタのＥＳＤ保護素子とすることができる。

【0012】

また、第１及び第２のバイポーラトランジスタは、いずれも、電流経路が主に縦方向（深さ方向）となるため、全体として面積の小さい半導体装置の実現が可能となる。
さらに、第１のトレンチ絶縁領域と第２のトレンチ絶縁領域の深さを異ならせるには、フォトマスクを一枚追加するだけでよいため、コスト増を抑えることが可能である。

【図面の簡単な説明】

【0013】

【図1】本発明の第１の実施形態による半導体装置を示す模式的断面図である。

【図2】本発明の第２の実施形態による半導体装置を示す模式的断面図である。

【図3】本発明の第３の実施形態による半導体装置示す模式的断面図である。

【図4】本発明の第４の実施形態による半導体装置を示す模式的断面図である。

【図5】本発明の第５の実施形態による半導体装置を示す模式的断面図である。

【図6】本発明の第６の実施形態による半導体装置を示す模式的断面図である。

【図7】本発明の第７の実施形態による半導体装置を示す模式的断面図である。

【発明を実施するための形態】

【0014】

以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態による半導体装置１００を示す模式的断面図である。
図１に示すように、本実施形態の半導体装置１００は、Ｐ型の半導体基板１の領域Ａに設けられたバイポーラトランジスタ１０と、半導体基板１の領域Ａとは異なる領域Ｂに設けられたバイポーラトランジスタ２０とを備えている。
領域Ａ及びＢは、トレンチ素子分離領域２によって区画されている。

【0015】

バイポーラトランジスタ１０は、半導体基板１上に設けられたＮ型の埋め込み層１１と、埋め込み層１１上に互いに隣接して設けられたＰ型の拡散層１２及びＮ型の拡散層１３と、拡散層１２と拡散層１３との間に介在するようにして拡散層１２より深く設けられたトレンチ絶縁領域１４と、拡散層１２の表面に設けられたＰ型のベースコンタクト領域１５と、拡散層１２の表面に設けられたＮ型のエミッタ領域１６と、拡散層１３の表面に設けられたＮ型のコレクタコンタクト領域１７とを有している。
バイポーラトランジスタ１０においては、拡散層１２がベースとして機能し、拡散層１３及び埋め込み層１１がコレクタとして機能する。

【0016】

バイポーラトランジスタ２０は、半導体基板１上に設けられたＮ型の埋め込み層２１と、埋め込み層２１上に互いに隣接して設けられたＰ型の拡散層２２及びＮ型の拡散層２３と、拡散層２２と拡散層２３との間に介在するようにして拡散層２２より浅く設けられたトレンチ絶縁領域２４と、拡散層２２の表面に設けられたＰ型のベースコンタクト領域２５と、拡散層２２の表面に設けられたＮ型のエミッタ領域２６と、拡散層２３の表面に設けられたＮ型のコレクタコンタクト領域２７とを有している。
バイポーラトランジスタ２０においては、拡散層２２がベースとして機能し、拡散層２３及び埋め込み層２１がコレクタとして機能する。

【0017】

なお、図示は省略するが、エミッタ領域１６と２６、ベースコンタクト領域１５と２５、コレクタコンタクト領域１７と２７の上には、層間絶縁膜が形成され、該層間絶縁膜を通して各領域に接続するコンタクトが形成され、さらにその上に、メタル配線、パッシベーション膜などが形成される。

【0018】

本実施形態では、埋め込み層１１と２１、拡散層１２と２２、拡散層１３と２３、ベースコンタクト領域１５と２５、エミッタ領域１６と２６、コレクタコンタクト領域１７と２７は、それぞれ同一のインプラで作成することが可能である。したがって、トレンチ絶縁領域１４と深さの異なるトレンチ絶縁領域２４を作るためのフォトマスク一枚の追加のみで、バイポーラトランジスタ１０と２０とを作り分けることができる。
また、本実施形態では、トレンチ素子分離領域１４とトレンチ素子分離領域２とが同じ深さを有しており、これらは、一枚のフォトマスクで同時に形成することができる。

【0019】

そして、バイポーラトランジスタ２０をバイポーラトランジスタ１０のＥＳＤ保護素子として用いる場合、バイポーラトランジスタ２０の寄生抵抗がバイポーラトランジスタ１０よりも低く、かつ、バイポーラトランジスタ２０がバイポーラトランジスタ１０よりも寄生バイポーラ動作に入りやすくなっている必要がある。

【0020】

バイポーラトランジスタ２０においては、エミッタ領域２６と拡散層２３との間の距離がベース長、拡散層２２とコレクタコンタクト領域２７との間の距離がコレクタ長となるが、本実施形態においては、トレンチ絶縁領域２４の深さを変えることにより、ベース長とコレクタ長を同時に伸縮させることができる。上述のとおり、コレクタ長を短くすれば寄生抵抗を下げることが可能であり、ベース長を短くすれば寄生抵抗を下げ、寄生バイポーラ動作に入りやすくすることができる。したがって、所望の寄生抵抗及び寄生バイポーラ動作への入りやすさになるように、トレンチ絶縁領域２４の深さを調節することで、バイポーラトランジスタ２０を、バイポーラトランジスタ１０をＥＳＤから保護するのに最適な保護素子とすることができる。
また、トレンチ絶縁領域１４については、バイポーラトランジスタ１０が所望の性能となるように深さを決定するのが望ましい。

【0021】

本実施形態においては、エミッタ領域１６及びコレクタコンタクト領域１７をトレンチ絶縁領域１４に隣接させ、更にエミッタ領域２６及びコレクタコンタクト領域２７をトレンチ絶縁領域２４に隣接させている。かかる配置がバイポーラトランジスタ１０とバイポーラトランジスタ２０のベース長及びコレクタ長の差を最もよく出せる配置であるため、特に望ましい。

【0022】

なお、本実施形態においては、領域Ａと領域Ｂとがトレンチ素子分離領域２を介して隣接して配置されているが、必ずしも隣接している必要はなく、離れた場所に配置されてもよい。例えば、領域ＡとＢとの間（すなわち、バイポーラトランジスタ１０と２０との間）に、トレンチ素子分離領域２により区画された別の領域を設け、そこに別の素子を形成してもよい。その場合、当該別の素子は、埋め込み層を有していなくてもかまわない。

【0023】

次に、本発明の第２〜第７の実施形態について、それぞれ図２〜図７を用いて説明する。
なお、図２〜図７において、図１に示す第１の実施形態の半導体装置１００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

【0024】

［第２の実施形態］
図２は、本発明の第２の実施形態による半導体装置２００を示す模式的断面図である。
図２に示すように、本実施形態の半導体装置２００は、図１に示す半導体装置１００に加えて、半導体基板１の領域Ａ及びＢとは異なる領域Ｃに設けられたＭＯＳトランジスタ３０を備えている。

【0025】

ＭＯＳトランジスタ３０は、Ｎ型の埋め込み層３１上に設けられたＰ型の拡散層３２と、拡散層３２の上にゲート酸化膜３３を介して設けられたゲート電極３４と、拡散層３２の表面においてそれぞれゲート電極３４の両側に位置するように設けられたＮ型のソース拡散層３５及びドレイン拡散層３６とを備えている。
なお、埋め込み層３１については、ＭＯＳトランジスタ３０の動作には特に影響を与えないため、設けなくてもかまわない。

【0026】

このように、バイポーラトランジスタのみではなくＭＯＳトランジスタなど、バイポーラトランジスタ２０よりも耐圧が高い素子であれば、バイポーラトランジスタのみではなくＭＯＳトランジスタなどもバイポーラトランジスタ２０によってＥＳＤから保護することが可能である。

【0027】

［第３の実施形態］
図３は、本発明の第３の実施形態による半導体装置３００を示す模式的断面図である。
図３に示すように、本実施形態の半導体装置３００は、図１に示す半導体装置１００におけるトレンチ絶縁領域２４の内部に、ゲート電極２０ｇを埋め込むことでいる。これにより、トレンチ絶縁領域２４内の絶縁膜がゲート絶縁膜として、拡散層２２がウェル及びチャネルとして、拡散層２３がドレイン電界緩和層として、ベースコンタクト領域２５がウェルコンタクト領域として、エミッタ領域２６がソース拡散層として、コレクタコンタクト領域２７がドレイン拡散層として機能し、領域Ｂの素子をＭＯＳトランジスタ２０ｍとして用いることができる。

【0028】

図示は省略するが、トレンチ絶縁領域２４中に埋め込んだゲート電極２０ｇには、その上に形成される層間絶縁膜を通してコンタクトが形成され、さらにその上に形成されるメタル配線を介して電位が印加される。

【0029】

本実施形態によれば、ＭＯＳトランジスタ２０ｍは、ゲート電極２０ｇとソース拡散層（エミッタ領域）２６とが同電位（例えば、接地電位）になるように配線することで、通常はオフ状態となり、サージが入ったときのみ電流を流すＥＳＤ保護素子となる。ここでは、ゲート電極２０ｇの存在により、拡散層２２と拡散層２３の境界からソース拡散層（エミッタ領域）の方向に伸びようとする空乏層の広がりを抑えられるために、図１の半導体装置１００におけるバイポーラトランジスタ２０よりも寄生バイポーラ動作に移る電圧が低くなる。したがって、特に、半導体装置１００におけるバイポーラトランジスタ２０よりも寄生バイポーラ動作を起こしやすくしたい場合に、本実施形態が有効である。

【0030】

［第４の実施形態］
図４は、本発明の第４の実施形態による半導体装置４００を示す模式的断面図である。
図４に示すように、本実施形態の半導体装置４００は、図１に示す半導体装置１００に加えて、埋め込み層１１と拡散層１２及び１３との間設けられたＮ型の拡散層１８と、埋め込み層２１と拡散層２２及び２３との間に設けられたＮ型の拡散層２８とをさらに備えている。拡散層１８及び２８は、埋め込み層１１及び２１よりも不純物濃度が低い。

【0031】

本実施形態によれば、バイポーラトランジスタ１０及びバイポーラトランジスタ２０のコレクタ・エミッタ間耐圧を上げることができる。したがって、半導体装置１００と比べて、更に高耐圧な素子にすることが可能である。

【0032】

［第５の実施形態］
図５は、本発明の第５の実施形態による半導体装置５００を示す模式的断面図である。
図５に示すように、本実施形態の半導体装置５００は、図１に示す半導体装置１００において、埋め込み層１１と埋め込み層２１とが別個に設けられているのに代えて、これらを一体形成したＮ型の埋め込み層５０１を備えている。

【0033】

半導体装置１００においては、埋め込み層１１と埋め込み層２１とを別個に設けているため、領域ＡとＢとが隣接して配置されている場合、埋め込み層同士のスペースルールにより大きく距離をとらなければならない場合が多い。

【0034】

これに対し、本実施形態によれば、別々に設けられていた埋め込み層１１と埋め込み層２１とが一体形成された共通の埋め込み層５０１の上に、バイポーラトランジスタ１０とバイポーラトランジスタ２０とを形成するため、半導体装置１００と比べて、更なる面積の縮小が可能となる。

【0035】

［第６の実施形態］
図６は、本発明の第６の実施形態による半導体装置６００を示す模式的断面図である。
図６に示すように、本実施形態の半導体装置６００は、図２に示す半導体装置２００において、埋め込み層１１と埋め込み層２１と埋め込み層３１とが別個に設けられているのに代えて、これらを一体形成したＮ型の埋め込み層６０１を備えている。

【0036】

半導体装置２００においては、埋め込み層１１と埋め込み層２１と埋め込み層３１とを別個に設けているため、領域ＡとＢとＣが隣接して配置されている場合、埋め込み層同士のスペースルールにより大きく距離をとらなければならない場合が多い。

【0037】

これに対し、本実施形態によれば、別々に設けられていた埋め込み層１１と埋め込み層２１と埋め込み層３１とが一体形成された共通の埋め込み層６０１の上に、バイポーラトランジスタ１０とバイポーラトランジスタ２０とＭＯＳトランジスタ３０を形成するため、半導体装置２００と比べて、更なる面積の縮小が可能である。

【0038】

［第７の実施形態］
図７は、本発明の第７の実施形態による半導体装置７００を示す模式的断面図である。
図７に示すように、本実施形態の半導体装置７００は、図５に示す半導体装置５００において、拡散層１３と拡散層２３を統一して一つのＮ型の拡散層７０３とし、コレクタコンタクト領域１７とコレクタコンタクト領域２７を統一した一つのコレクタコンタクト領域７０７が拡散層７０３の表面に設けられている。これにより、拡散層７０３とコレクタコンタクト領域７０７は、バイポーラトランジスタ１０とバイポーラトランジスタ２０とにより共用されている。

【0039】

本実施形態においては、ＥＳＤによるサージが入ったときのみ、バイポーラトランジスタ２０が動作する。
本実施形態によれば、コレクタである拡散層７０３を共用することで、拡散層１３と拡散層２３のいずれか一つ分とアクティブエリア間スペースルールのために必要な領域分を省略することができ、半導体装置５００と比べて、更なる面積の縮小が可能である。

【0040】

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、第１導電型をＰ型、第２導電型をＮ型として説明したが、導電型を入れ替えて、第１導電型をＮ型、第２導電型をＰ型とすることも可能である。
また、各拡散層の濃度を適宜変更するために、各拡散層と同一の導電型の拡散層を重ねて導入してもかまわない。

【符号の説明】

【0041】

１ Ｐ型半導体基板
２ トレンチ素子分離領域
１０、２０ バイポーラトランジスタ
２０ｍ、３０ ＭＯＳトランジスタ
１１、２１、３１、５０１ Ｎ型埋め込み層
１２、２２、３２ Ｐ型拡散層
１３、２３、７０３ Ｎ型拡散層
１４、２４ トレンチ絶縁領域
１５、２５ Ｐ型ベースコンタクト領域
１６、２６ Ｎ型エミッタ領域
１７、２７、７０７ Ｎ型コレクタコンタクト領域
１８、２８ 低濃度Ｎ型拡散層
３３ ゲート酸化膜
２０ｇ、３４ ゲート電極
３５ ソース拡散層
３６ ドレイン拡散層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】