特許 6847797 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6847797

(24)【登録日】2021年3月5日

(45)【発行日】2021年3月24日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 5/04 20060101AFI20210315BHJP

   G11C 8/12 20060101ALI20210315BHJP

   G11C 7/10 20060101ALI20210315BHJP

【ＦＩ】

   G11C5/04 210

   G11C8/12 200

   G11C7/10 154

【請求項の数】7

【全頁数】33

(21)【出願番号】特願2017-181318(P2017-181318)

(22)【出願日】2017年9月21日

(65)【公開番号】特開2019-57349(P2019-57349A)

(43)【公開日】2019年4月11日

【審査請求日】2019年11月27日

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100075672

【弁理士】

【氏名又は名称】峰 隆司

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野 直樹

(74)【代理人】

【識別番号】100189913

【弁理士】

【氏名又は名称】鵜飼 健

(72)【発明者】

【氏名】鈴木 俊宏

(72)【発明者】

【氏名】長井 裕士

【審査官】 佐賀野 秀一

(56)【参考文献】

【文献】 特開２００３−０５９２６２（ＪＰ，Ａ）

【文献】 特開２００５−３３２４０７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／０１０７９０８（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１７／０２５５４０４（ＵＳ，Ａ１）

【文献】 特開２００５−２４３１３２（ＪＰ，Ａ）

【文献】 米国特許第０６５６６７６０（ＵＳ，Ｂ１）

【文献】 米国特許出願公開第２０１７／００６２０６６（ＵＳ，Ａ１）

【文献】 特開平０７−２９５９２２（ＪＰ，Ａ）

【文献】 特開平１１−０５３８８０（ＪＰ，Ａ）

【文献】 国際公開第２０１０／００１４３３（ＷＯ，Ａ１）

【文献】 特表２００７−５２５７６９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ５／００

Ｇ１１Ｃ ５／０２

Ｇ１１Ｃ ５／０４

Ｇ１１Ｃ ５／０６

Ｇ１１Ｃ ５／１４

Ｇ１１Ｃ ７／１０

Ｇ１１Ｃ ８／１２

(57)【特許請求の範囲】

【請求項1】

第１主面と、前記第１主面に対向する第２主面とを有する基板と、
前記第１主面に実装され、複数の第１入出力端子、複数の第１回路、及び前記第１入出力端子と前記第１回路間の接続を変更する第１接続変更回路を含む第１半導体チップを有する第１パッケージと、
前記第２主面に実装され、複数の第２入出力端子と、複数の第２回路、及び前記第２入出力端子と前記第２回路間の接続を変更する第２接続変更回路を含む第２半導体チップを有する第２パッケージと、
を具備し、
前記第２入出力端子は、第１接続規則に基づいて前記第１入出力端子と電気的に接続され、
前記第２入出力端子が第１信号を受信したとき、前記第２接続変更回路は、前記第１接続規則に基づいて前記第２入出力端子と前記第２回路間の接続を変更し、
前記第１信号は、複数のビット列を持つ第１コマンドを含み、前記第１コマンドは前記ビット列の中央を対称軸として下位ビットと上位ビットが対称である半導体記憶装置。

【請求項2】

前記第２入出力端子が第１信号を受信したとき、
前記第２半導体チップはイネーブル状態とされ、前記第１半導体チップはディセーブル状態とされている請求項１に記載の半導体記憶装置。

【請求項3】

前記第１接続規則に基づいた接続は、前記第１信号が前記第１入出力端子に入力されたとき、前記第２入出力端子に入力される前記第１信号の前記ビット列が変化しないように、前記第１入出力端子と前記第２入出力端子とを接続するものである請求項１または２に記載の半導体記憶装置。

【請求項4】

前記第１パッケージと前記第２パッケージは同一の端子配列及び同一の回路構成を有し、
前記第２パッケージは、前記第１主面上の前記第１パッケージに対向するように、前記第２主面上に配置される請求項１乃至３のいずれかに記載の半導体記憶装置。

【請求項5】

前記第１信号は第１コマンドと第１アドレスの組み合わせであり、
前記第２入出力端子が前記第１コマンドと第１アドレスを受信したとき、
前記第２接続変更回路は、前記第１アドレスの値に応じた前記第１接続規則に基づいて、前記第２入出力端子と前記第２回路間の接続を変更する請求項１に記載の半導体記憶装置。

【請求項6】

前記第２半導体チップは、第１データを記憶した第１領域と、前記第１データを前記第１接続規則に基づいて変換した第２データを記憶した第２領域とを有し、
前記第２入出力端子が前記第１信号を受信したとき、前記第２領域に記憶された前記第２データが読み出される請求項１に記載の半導体記憶装置。

【請求項7】

前記第１信号は、１６進数表記で００、１８、２４、３Ｃ、４２、５Ａ、６６、７Ｅ、８１、９９、Ａ５、ＢＤ、Ｃ３、ＤＢ、Ｅ７、ＦＦのうちのいずれかを含む請求項１乃至６のいずれかに記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体記憶装置に関するものである。

【背景技術】

【0002】

半導体チップ（例えば、ＮＡＮＤ型フラッシュメモリのチップ）を含むパッケージを基板の両面に実装する両面実装の半導体記憶装置が知られている。この半導体記憶装置では、基板の第１主面に一方のパッケージが実装され、第１主面に対向する第２主面に他方のパッケージが実装される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０００−３４０７３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

データ転送速度を向上させることができる半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、第１主面と、前記第１主面に対向する第２主面とを有する基板と、前記第１主面に実装され、複数の第１入出力端子、複数の第１回路、及び前記第１入出力端子と前記第１回路間の接続を変更する第１接続変更回路を含む第１半導体チップを有する第１パッケージと、前記第２主面に実装され、複数の第２入出力端子と、複数の第２回路、及び前記第２入出力端子と前記第２回路間の接続を変更する第２接続変更回路を含む第２半導体チップを有する第２パッケージとを具備する。前記第２入出力端子は、第１接続規則に基づいて前記第１入出力端子と電気的に接続され、前記第２入出力端子が第１信号を受信したとき、前記第２接続変更回路は、前記第１接続規則に基づいて前記第２入出力端子と前記第２回路間の接続を変更し、前記第１信号は、複数のビット列を持つ第１コマンドを含み、前記第１コマンドは前記ビット列の中央を対称軸として下位ビットと上位ビットが対称である。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体記憶装置を含むメモリシステムの構成を示す図である。

【図2】前記半導体記憶装置の構造の一例を示す断面図である。

【図3】前記半導体記憶装置が含むノーマルパッケージ及びミラーパッケージのＤＱピンの並び（パターン１）を示す平面図である。

【図4】前記半導体記憶装置が含むコントローラ及びノーマルパッケージとミラーパッケージのＤＱピンの番号を抜き出した図である。

【図5】前記半導体記憶装置のデータ入力時に用いられる回路構成を示す図である。

【図6】前記半導体記憶装置のデータ入力時の接続変更回路の回路図である。

【図7】前記半導体記憶装置のデータ出力時に用いられる回路構成を示す図である。

【図8】前記半導体記憶装置のデータ出力時の接続変更回路の回路図である。

【図9】第１実施形態で用いる接続変更コマンドの詳細を示す図である。

【図10】前記半導体記憶装置におけるＤＱピンの接続変更の動作を示すフローチャートである。

【図11】前記半導体記憶装置におけるＤＱピンの接続変更の他の動作を示すフローチャートである。

【図12】前記半導体記憶装置における書き込みシーケンスを示す図である。

【図13】前記半導体記憶装置における読み出し及びミラーモード解除のシーケンスを示す図である。

【図14】第２実施形態で用いる接続変更コマンドの詳細を示す図である。

【図15】第２実施形態のノーマルパッケージ及びミラーパッケージのＤＱピンの並び（パターン２）を示す平面図である。

【図16】図１５に示したコントローラ及びノーマルパッケージとミラーパッケージのＤＱピンの番号を抜き出した図である。

【図17】第２実施形態のノーマルパッケージ及びミラーパッケージのＤＱピンの並び（パターン３）を示す平面図である。

【図18】図１７に示したコントローラ及びノーマルパッケージとミラーパッケージのＤＱピンの番号を抜き出した図である。

【図19】第２実施形態のノーマルパッケージ及びミラーパッケージのＤＱピンの並び（パターン４）を示す平面図である。

【図20】図１９に示したコントローラ及びノーマルパッケージとミラーパッケージのＤＱピンの番号を抜き出した図である。

【図21】第２実施形態のノーマルパッケージ及びミラーパッケージのＤＱピンの並び（パターン５）を示す平面図である。

【図22】図２１に示したコントローラ及びノーマルパッケージとミラーパッケージのＤＱピンの番号を抜き出した図である。

【図23】第２実施形態の半導体記憶装置におけるＤＱピンの接続変更の動作を示すフローチャートである。

【図24】図２３のフローチャートにおけるアドレスとパターン１〜５との対応関係を示す図である。

【図25】第３実施形態の半導体記憶装置のデバイスＩＤコードが記憶されたページを示す図である。

【図26】基板の両面に実装される前のパッケージにデバイスＩＤコードを書き込むコマンドシーケンスを示す図である。

【図27】前記コマンドシーケンスによりデバイスＩＤコードが書き込まれたブロックを示す図である。

【図28】第３実施形態におけるデバイスＩＤコードを読み出すコマンドシーケンスを示す図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。

【0008】

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

【0009】

［１］第１実施形態
まず、第１実施形態の半導体記憶装置を含むメモリシステムの構成について説明する。

【0010】

［１−１］メモリシステムの構成
図１は、メモリシステムの構成を示すブロック図である。メモリシステム１０は、半導体記憶装置１００及びコントローラ２００を備える。

【0011】

半導体記憶装置１００では、半導体チップ（例えば、ＮＡＮＤ型フラッシュメモリのチップ）を含むパッケージが基板の両面に実装される。半導体記憶装置１００の詳細は後述する。

【0012】

コントローラ２００は、ＮＡＮＤバスによって半導体記憶装置１００に接続される。また、コントローラ２００は、ホストバスによって外部のホストデバイス３００に接続される。コントローラ２００は、半導体記憶装置１００を制御し、またホストデバイス３００から受信した命令に従って、半導体記憶装置１００に対する読み出し、書き込み、及び消去等を制御する。

【0013】

ＮＡＮＤバスは、ＮＡＮＤインターフェイスに従った信号の送受信を行う。これら信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。

【0014】

チップイネーブル信号／ＣＥは、半導体記憶装置１００をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、それぞれ入力信号がコマンドまたはアドレス信号であることを半導体記憶装置１００に通知する信号である。ライトイネーブル信号／ＷＥ及びリードイネーブル信号／ＲＥは、例えば、それぞれライト時及びリード時にデータピンまたは入出力端子（以下、ＤＱピン）ＤＱ０、ＤＱ１、…、ＤＱ７によるデータの入力及び出力を半導体記憶装置１００に指示する信号である。ライトプロテクト信号／ＷＰは、例えば電源のオン及びオフ時に半導体記憶装置１００を保護状態にするための信号である。

【0015】

レディ／ビジー信号ＲＹ／(／ＢＹ)は、半導体記憶装置１００がレディ状態（コントローラ２００からの命令を受け付ける状態）であるか、ビジー状態（コントローラ２００からの命令を受け付けない状態）であるかをコントローラ２００に通知する信号である。例えば、レディ／ビジー信号ＲＹ／(／ＢＹ)は、半導体記憶装置１００がデータの読み出し等の動作中には“Ｌ”レベルとされ（ビジー状態）、これらの動作が完了すると“Ｈ”レベルとされる（レディ状態）。

【0016】

ＤＱピンＤＱ０〜ＤＱ７にて入出力される信号ＤＱＳ０〜ＤＱＳ７は、例えば８ビットの信号である。信号ＤＱＳ０〜ＤＱＳ７は、半導体記憶装置１００とコントローラ２００との間で送受信されるデータであり、コマンド、アドレス、書き込みデータ、読み出しデータ、及び半導体記憶装置１００のステータス情報等である。

【0017】

なお、前述したメモリシステムは、以降の全ての実施形態の半導体記憶装置に適用可能である。

【0018】

［１−２］半導体記憶装置の構造
次に、図２を用いて、第１実施形態の半導体記憶装置１００の構造を説明する。図２は、半導体記憶装置の構造の一例を示す断面図である。半導体記憶装置１００は、ノーマルパッケージ１１０、ミラーパッケージ１２０、及び基板１３０を備える。基板１３０の表面（第１主面）には、ノーマルパッケージ１１０が実装される。基板１３０の裏面（第１主面に対向する第２主面）には、ミラーパッケージ１２０が実装される。

【0019】

ノーマルパッケージ１１０は、１つまたは複数のＮＡＮＤ型フラッシュメモリの半導体チップ（以下、フラッシュメモリチップ）、例えばフラッシュメモリチップＣ０、Ｃ１と、グリッドアレイ基板１１１を含む。グリッドアレイ基板１１１上に、フラッシュメモリチップＣ０、Ｃ１が順に配置される。グリッドアレイ基板１１１は、複数のＤＱピン（ＤＱ０、ＤＱ１、…、ＤＱ７）を有する。フラッシュメモリチップＣ０、Ｃ１の各々は、同様に、複数のＤＱピン（ＤＱ０、ＤＱ１、…、ＤＱ７）を有する（図示しない）。グリッドアレイ基板１１１のＤＱピンと、フラッシュメモリチップＣ０、Ｃ１の各々のＤＱピンは、同じピン番号同士がボンディングワイヤ１１２等により電気的に接続される。グリッドアレイ基板１１１と、フラッシュメモリチップＣ０、Ｃ１は、樹脂等によりパッケージ化されている。さらに、グリッドアレイ基板１１１のＤＱピンは、基板１３０の第１主面に、例えばハンダボール１３２を介して接続される。以降、このグリッドアレイ基板１１１のＤＱピンを、ノーマルパッケージ１１０のＤＱピンと称する。

【0020】

ミラーパッケージ１２０は、前述したノーマルパッケージと同一のパッケージからなり、１つまたは複数のフラッシュメモリチップ、例えばフラッシュメモリチップＣ２、Ｃ３と、グリッドアレイ基板１２１を含む。グリッドアレイ基板１２１上に、フラッシュメモリＣ２、Ｃ３が順に配置される。グリッドアレイ基板１２１は、複数のＤＱピン（ＤＱ０、ＤＱ１、…、ＤＱ７）を有する。フラッシュメモリチップＣ２、Ｃ３の各々は、同様に、複数のＤＱピン（ＤＱ０、ＤＱ１、…、ＤＱ７）を有する（図示しない）。グリッドアレイ基板１２１のＤＱピンと、フラッシュメモリチップＣ２、Ｃ３の各々のＤＱピンは、同じピン番号同士がボンディングワイヤ１２２等により電気的に接続される。グリッドアレイ基板１２１と、フラッシュメモリチップＣ２、Ｃ３は、樹脂等によりパッケージ化されている。さらに、グリッドアレイ基板１２１のＤＱピンは、基板１３０の第２主面に、例えばハンダボール１３４を介して接続される。以降、このグリッドアレイ基板１２１のＤＱピンを、ミラーパッケージ１２０のＤＱピンと称する。

【0021】

例えば、ノーマルパッケージ１１０のＤＱピンＤＱ０〜ＤＱ７は、ハンダボール１３２、ビア１３３、及びハンダボール１３４等を介してミラーパッケージ１２０のＤＱピンＤＱ７〜ＤＱ０にそれぞれ接続される。詳細には、ノーマルパッケージ１１０のＤＱ０がミラーパッケージ１２０のＤＱ７に電気的に接続され、同様に、ＤＱ１がＤＱ６に、ＤＱ２がＤＱ５に、ＤＱ３がＤＱ４に、ＤＱ４がＤＱ３に、ＤＱ５がＤＱ２に、ＤＱ６がＤＱ１、ＤＱ７がＤＱ０にそれぞれ電気的に接続される。このように、基板１３０を挟んで、対向するように配置されたＤＱピン同士を接続すれば、ＤＱピン間を接続する配線等が短くなり、データを転送するのに有利である。

【0022】

ノーマルパッケージ１１０及びミラーパッケージ１２０のＤＱピンＤＱ０〜ＤＱ７には、信号ＤＱＳ０〜ＤＱＳ７がそれぞれ入出力される。フラッシュメモリチップＣ０〜Ｃ３は、複数のメモリセルを備え、データを不揮発に記憶する。

【0023】

また、フラッシュメモリチップＣ０〜Ｃ３の各々は、チップイネーブルピン、コマンドラッチイネーブルピン、アドレスラッチイネーブルピン、ライトイネーブルピン、リードイネーブルピン、ライトプロテクトピン、及びレディ／ビジーピン（図示しない）を有する。これらのピンは、グリッドアレイ基板１１１、１２１が有する対応するピンにそれぞれ電気的に接続される。なお、これらのピンには、図１に示した、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディ／ビジー信号ＲＹ／(／ＢＹ)がそれぞれ入出力される。

【0024】

ノーマルパッケージ１１０とは、そのパッケージのＤＱピン（及びチップＣ０、Ｃ１のＤＱピン）とコントローラ２００のＤＱピンとが同じピン番号同士で接続されたパッケージをいう。すなわち、フラッシュメモリチップＣ０、Ｃ１のＤＱ０とコントローラ２００のＤＱ０とが接続され、同様に、ＤＱ１とＤＱ１、ＤＱ２とＤＱ２、…、ＤＱ７とＤＱ７がそれぞれ接続されたパッケージを指す。

【0025】

ミラーパッケージ１２０とは、ノーマルパッケージ１１０と同一のパッケージを１８０°回転して基板１３０の裏面にノーマルパッケージ１１０と対向するように実装されたパッケージをいう。ミラーパッケージ１２０のＤＱピン（及びチップＣ２、Ｃ３のＤＱピン）は、ノーマルパッケージ１１０（またはコントローラ２００）のＤＱピンと、ある接続規則に基づいて接続される。前記接続規則については、後述するパターン１〜５（図３、図４、図１５〜２２）で説明する。

【0026】

次に、図３を用いて、半導体記憶装置１００におけるＤＱピンの並びを説明する。図３は、ノーマルパッケージ１１０及びミラーパッケージ１２０のＤＱピンの並びを示す平面図である。ノーマルパッケージ１１０及びミラーパッケージ１２０に記した、１，２，３，…，７とａ，ｂ，ｃ，…，ｇは、ノーマルパッケージ１１０及びミラーパッケージ１２０を平面としてみた場合のＸ座標とＹ座標をそれぞれ表す。図３におけるＣ０、Ｃ１、Ｃ２、Ｃ３は、ノーマルパッケージ１１０内のフラッシュメモリチップＣ０、Ｃ１、及びミラーパッケージ１２０内のフラッシュメモリチップＣ２、Ｃ３に対応する。また、ノーマルパッケージ１１０とミラーパッケージ１２０は、同一の構成を有する同一のパッケージとして製造される。すなわち、ノーマルパッケージ１１０とミラーパッケージ１２０は、同一のピン配置及び同一の回路等を有する。これらのＸ，Ｙ座標、Ｃ０、Ｃ１、Ｃ２、Ｃ３の表記や、ノーマルパッケージ１１０とミラーパッケージ１２０とが同一の構成を有することは、以降の実施形態においても同様である。

【0027】

基板１３０の第１主面にノーマルパッケージ１１０を実装し、第２主面にミラーパッケージ１２０を実装することは、図３中のパッケージ間の破線Ａを折り曲げ線として、両パッケージを紙面に直角方向に折り曲げ貼りあわせることに相当する。

【0028】

図３におけるノーマルパッケージ１１０のＤＱピンとミラーパッケージ１２０のＤＱピン間、例えばＤＱ０(Ｃ０)とＤＱ７(Ｃ２)、ＤＱ１(Ｃ０)とＤＱ６(Ｃ２)、ＤＱ２(Ｃ０)とＤＱ５(Ｃ２)、…、ＤＱ７(Ｃ０)とＤＱ０(Ｃ２)を結ぶ破線は、これらのＤＱピンがそれぞれ接続されることを表す。さらに、これらの破線に接続された実線は、パッケージ１１０、１２０の両ＤＱピンと、コントローラ２００のＤＱピンＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７とがそれぞれ接続されることを表す。

【0029】

例えば、ノーマルパッケージ１１０のピン座標６−ｅ、５−ｅ、５−ｆ、６−ｆには、ＤＱ０(Ｃ０)、ＤＱ１(Ｃ０)、ＤＱ２(Ｃ０)、ＤＱ３(Ｃ０)がそれぞれ配置される。これらのＤＱ０(Ｃ０)〜ＤＱ３(Ｃ０)と接続されるのは、ミラーパッケージ１２０のピン座標２−ｅ、３−ｅ、３−ｆ、２−ｆであり、それぞれミラーパッケージ１２０のＤＱ７(Ｃ２)、ＤＱ６(Ｃ２)、ＤＱ５(Ｃ２)、ＤＱ４(Ｃ２)が対応する。

【0030】

次に、図４を用いて、図３に示したＤＱピンの接続規則をわかり易く説明する。図４は、コントローラ２００及びノーマルパッケージ１１０のＤＱピンと、ミラーパッケージ１２０のＤＱピンの番号のみを抜き出して示した図である。

【0031】

ノーマルパッケージ１１０のＤＱピンと、ノーマルパッケージ１１０内のチップＣ０、Ｃ１のＤＱピンとは、同じピン番号同士が接続されている。同様に、ミラーパッケージ１２０のＤＱピンと、ミラーパッケージ１２０内のチップＣ２、Ｃ３のＤＱピンとは、同じピン番号同士が接続されている。さらに、コントローラ２００のＤＱピンと、ノーマルパッケージ１１０のＤＱピンとは、同じピン番号同士が接続されている。図４では、コントローラ２００のＤＱピン及びノーマルパッケージ１１０のＤＱピンを１列の［０］〜［７］で示し、同様にミラーパッケージ１２０のＤＱピンを１列の［０］〜［７］で示している。これらの接続や表記は、以降の実施形態においても同様である。

【0032】

前述したように、コントローラ２００及びノーマルパッケージ１１０のＤＱピンと、ミラーパッケージ１２０のＤＱピンとの間で、ＤＱ０とＤＱ７、ＤＱ１とＤＱ６、ＤＱ２とＤＱ５、ＤＱ３とＤＱ４、ＤＱ４とＤＱ３、ＤＱ５とＤＱ２、ＤＱ６とＤＱ１、ＤＱ７とＤＱ０がそれぞれ接続される。以降、図４に示したＤＱピンの接続規則をパターン１と称する。

【0033】

このようなパターン１の接続規則がある場合、コントローラ２００のＤＱピンから出力されたデータはパターン１の接続規則に従って変換され、ミラーパッケージ１２０のＤＱピンに異なるデータとして入力される。例えば、コントローラ２００からＤＱ［７：０］＝００００１１１１（０Ｆｈ）というデータを出力すると、ミラーパッケージ１２０のＤＱピンにはＤＱ［７：０］＝１１１１００００（Ｆ０ｈ）というデータが入力され、コントローラ２００が送信したデータとミラーパッケージ１２０のＤＱピンが受信したデータが異なることになる。

【0034】

［１−３］半導体記憶装置の回路構成
第１実施形態の半導体記憶装置１００は、パッケージ内のフラッシュメモリチップに接続変更回路を備える。接続変更回路は、ミラーパッケージ１２０のＤＱピンとノーマルパッケージ１１０のＤＱピンとの接続規則に基づいて、チップＣ２内のＤＱピンの接続変更を行う。

【0035】

図５は、半導体記憶装置のデータ入力時に用いられる回路構成を示す図である。前述したように、半導体記憶装置１００はノーマルパッケージ１１０及びミラーパッケージ１２０を備える。ノーマルパッケージ１１０及びミラーパッケージ１２０にはコントローラ２００が接続される。ノーマルパッケージ１１０はフラッシュメモリチップＣ０、Ｃ１を有し、ミラーパッケージ１２０はフラッシュメモリチップＣ２、Ｃ３を有する。フラッシュメモリチップＣ０、Ｃ１、Ｃ２、Ｃ３は同様の構成を有する。ここでは、ノーマルパッケージ１１０内のフラッシュメモリチップＣ０及びミラーパッケージ１２０内のフラッシュメモリチップＣ２の回路構成を述べる。

【0036】

フラッシュメモリチップＣ０は、チップイネーブルピンＣＥ_０、ＤＱピンＤＱ０〜ＤＱ７、コード識別回路１１、フリップフロップ１２、接続変更回路１３、アドレスレジスタ１４、コマンドレジスタ１５、フィーチャーレジスタ１６、及びＮＡＮＤ型フラッシュメモリのメモリセル１７を有する。コード識別回路１１は、ＤＱピンＤＱ０〜ＤＱ７に入力された信号ＤＱＳ０〜ＤＱＳ７に基づいて、識別信号を出力する。接続変更回路１３は、例えばマルチプレクサを有する。フラッシュメモリチップＣ２は、チップイネーブルピンＣＥ_０に換えてチップイネーブルピンＣＥ_１を有する以外、前記フラッシュメモリチップＣ０と同様である。

【0037】

コントローラ２００は、チップイネーブルピンＣＥ_０、ＣＥ_１、及びＤＱピンＤＱ０〜ＤＱ７を有する。コントローラ２００のチップイネーブルピンＣＥ_０は、フラッシュメモリチップＣ０のチップイネーブルピンＣＥ_０に接続される。コントローラ２００のチップイネーブルピンＣＥ_１は、フラッシュメモリチップＣ２のチップイネーブルピンＣＥ_１に接続される。

【0038】

コントローラ２００のＤＱピンＤＱ０〜ＤＱ７は、ノーマルパッケージ１１０内のフラッシュメモリチップＣ０のＤＱピンＤＱ０〜ＤＱ７にそれぞれ接続される。さらに、コントローラ２００のＤＱピンＤＱ０〜ＤＱ７は、ミラーパッケージ１２０内のフラッシュメモリチップＣ２のＤＱピンＤＱ７〜ＤＱ０にそれぞれ接続される。これにより、ノーマルパッケージ１１０内のチップＣ０のＤＱピンＤＱ０〜ＤＱ７は、ミラーパッケージ１２０内のチップＣ２のＤＱピンＤＱ７〜ＤＱ０にそれぞれ接続される。

【0039】

コントローラ２００は、ノーマルパッケージ１１０内のフラッシュメモリチップＣ０に以下の信号を出力する。コントローラ２００は、チップイネーブルピンＣＥ_０からチップＣ０のチップイネーブルピンＣＥ_０にチップイネーブル信号ＣＥＳ_０を出力する。さらに、コントローラ２００は、ＤＱピンＤＱ０〜ＤＱ７からチップＣ０のＤＱピンＤＱ０〜ＤＱ７に信号ＤＱＳ０、ＤＱＳ１、ＤＱＳ２、…、ＤＱＳ７をそれぞれ出力する。以降、信号ＤＱＳ０〜ＤＱＳ７が、それぞれＤＱピンＤＱ０〜ＤＱ７に入力された場合の信号を、信号ＤＱＳ［７：０］と表記する。

【0040】

コントローラ２００は、ミラーパッケージ１２０内のフラッシュメモリチップＣ２に以下の信号を出力する。コントローラ２００は、チップイネーブルピンＣＥ_１からチップＣ２のチップイネーブルピンＣＥ_１にチップイネーブル信号ＣＥＳ_１を出力する。さらに、コントローラ２００は、ＤＱピンＤＱ０〜ＤＱ７からチップＣ２のＤＱピンＤＱ７〜ＤＱ０に信号ＤＱＳ０、ＤＱＳ１、ＤＱＳ２、…、ＤＱＳ７をそれぞれ出力する。以降、信号ＤＱＳ０〜ＤＱＳ７が、それぞれＤＱピンＤＱ７〜ＤＱ０に入力された場合の信号を、信号ＤＱＳ［０：７］と表記する。

【0041】

次に、ノーマルパッケージ１１０内のフラッシュメモリチップＣ０における回路接続及び動作について説明する。

【0042】

チップＣ０のチップイネーブルピンＣＥ_０は、コントローラ２００からチップイネーブル信号ＣＥＳ_０を受信する。チップイネーブル信号ＣＥＳ_０は、コード識別回路１１の第１入力端子に入力される。チップＣ０のＤＱピンＤＱ０〜ＤＱ７は、コントローラ２００のＤＱピンＤＱ０〜ＤＱ７から信号ＤＱＳ［７：０］を受信する。信号ＤＱＳ［７：０］は、コード識別回路１１の第２入力端子に入力される。フリップフロップ１２の入力端子は、コード識別回路１１の出力を受信する。フリップフロップ１２のクロック端子は、クロック信号を受信する。そして、フリップフロップ１２は、クロック端子にクロック信号を受信したとき、その出力端子から、フリップフロップ１２に記憶している識別信号を選択信号ＤＩＯＳＷＡＰ_ＥＮとして、接続変更回路１３が含むマルチプレクサの制御端子に出力する。

【0043】

ここで、チップイネーブル信号ＣＥＳ_０によりフラッシュメモリチップＣ０がイネーブル状態にされ、かつ信号ＤＱＳ［７：０］により接続変更コマンドが入力されたとき、コード識別回路１１からフリップフロップ１２を介して供給される選択信号ＤＩＯＳＷＡＰ_ＥＮは、接続変更回路１３に対してＤＱピンの接続変更を指示する信号となる。しかし、後述するように、実際には接続変更コマンドが入力されるとき、ノーマルパッケージ１１０内のチップＣ０はディセーブル状態にされるため、選択信号ＤＩＯＳＷＡＰ_ＥＮがＤＱピンの接続変更を指示することはない。

【0044】

接続変更回路１３のマルチプレクサの第１入力部（チャネル０）は、信号ＤＱＳ［７：０］を受信し、第２入力部（チャネル１）は信号ＤＱＳ［０：７］を受信する。マルチプレクサは、制御端子にて受け取った選択信号ＤＩＯＳＷＡＰ_ＥＮに従って、信号ＤＱＳ［７：０］あるいは信号ＤＱＳ［０：７］を選択し、信号ＤＱ_INT［７：０］として出力する。フラッシュメモリチップＣ０では、選択信号ＤＩＯＳＷＡＰ_ＥＮ（“０”）により信号ＤＱＳ［７：０］が選択され、信号ＤＱ_INT［７：０］として出力される。

【0045】

接続変更回路１３から出力された信号ＤＱ_INT［７：０］は、その信号がアドレスである場合はアドレスレジスタ１４に入力され、その信号がコマンドである場合はコマンドレジスタ１５に入力され、またその信号がフィーチャーコードである場合はフィーチャーレジスタ１６に入力される。具体的には、アドレスラッチイネーブル信号ＡＬＥがアサートされたとき、信号ＤＱ_INT［７：０］がアドレスレジスタ１４に記憶される。また、コマンドラッチイネーブル信号ＣＬＥがアサートされたとき、信号ＤＱ_INT［７：０］がコマンドレジスタ１５に記憶される。また、コマンドＥＦｈを受信したとき、信号ＤＱ_INT［７：０］がフィーチャーレジスタ１６に記憶される。

【0046】

また、フラッシュメモリチップＣ０のＤＱピンＤＱ０〜ＤＱ７に入力された信号ＤＱＳ［７：０］がライトデータである場合、信号ＤＱＳ［７：０］は接続変更回路１３を通ることなく、メモリセル１７に記憶される。

【0047】

次に、ミラーパッケージ１２０内のフラッシュメモリチップＣ２における回路接続及び動作について説明する。

【0048】

チップＣ２のチップイネーブルピンＣＥ_１は、コントローラ２００からチップイネーブル信号ＣＥＳ_１を受信する。チップイネーブル信号ＣＥＳ_１は、コード識別回路１１の第１入力端子に入力される。チップＣ２のＤＱピンＤＱ０〜ＤＱ７は、コントローラ２００のＤＱピンＤＱ０〜ＤＱ７から信号ＤＱＳ［０：７］を受信する。信号ＤＱＳ［０：７］は、コード識別回路１１の第２入力端子に入力される。フリップフロップ１２の入力端子は、コード識別回路１１の出力を受信する。フリップフロップ１２のクロック端子は、クロック信号を受信する。そして、フリップフロップ１２は、クロック端子にクロック信号を受信したとき、その出力端子から、フリップフロップ１２に記憶している識別信号を選択信号ＤＩＯＳＷＡＰ_ＥＮとして、マルチプレクサの制御端子に出力する。

【0049】

チップイネーブル信号ＣＥＳ_１によりフラッシュメモリチップＣ２がイネーブル状態にされ、かつ信号ＤＱＳ［０：７］により接続変更コマンドが入力されたとき、選択信号ＤＩＯＳＷＡＰ_ＥＮは、接続変更回路１３に対してＤＱピンの接続変更を指示する。

【0050】

接続変更回路１３のマルチプレクサの第１入力部（チャネル０）は、信号ＤＱＳ［０：７］を受信し、第２入力部（チャネル１）は信号ＤＱＳ［７：０］を受信する。マルチプレクサは、制御端子にて受け取った選択信号ＤＩＯＳＷＡＰ_ＥＮに従って、信号ＤＱＳ［０：７］あるいは信号ＤＱＳ［７：０］を選択し、信号ＤＱ_INT［７：０］として出力する。フラッシュメモリチップＣ２では、選択信号ＤＩＯＳＷＡＰ_ＥＮ（“１”）により信号ＤＱＳ［７：０］が選択され、信号ＤＱ_INT［７：０］として出力される。

【0051】

また、フラッシュメモリチップＣ２のＤＱピンＤＱ０〜ＤＱ７に供給された信号ＤＱＳ［０：７］がライトデータである場合、信号ＤＱＳ［０：７］は接続変更回路１３を通ることなく、メモリセル１７に記憶される。

【0052】

次に、図６を用いて、フラッシュメモリチップＣ０〜Ｃ３が含むデータ入力時に用いられる接続変更回路１３の具体的な回路例を説明する。図６は、データ入力時に用いられる接続変更回路１３の詳細な構成を示す回路図である。図示するように、接続変更回路１３は、選択回路１３１_０、１３１_１、１３１_２、…、１３１_７を有する。選択回路１３１_０〜１３１_７の各々は、インバータＩＶ１、及び論理積否定回路（以下、ＮＡＮＤ回路）ＮＤ１、ＮＤ２、及びＮＤ３を含む。以降、選択回路１３１と記した場合、１３１_０〜１３１_７の各々を示すものとする。

【0053】

選択回路１３１_０〜１３１_７における入出力と接続関係は以下のようになっている。フラッシュメモリチップＣ０では、選択回路１３１_０〜１３１_７におけるＮＡＮＤ回路ＮＤ１の第１入力端子に、信号ＤＱＳ０〜ＤＱＳ７がそれぞれ入力され、ＮＡＮＤ回路ＮＤ２の第１入力端子に、信号ＤＱＳ７〜ＤＱＳ０がそれぞれ入力される。

【0054】

具体的には、選択回路１３１_０において、ＮＡＮＤ回路ＮＤ１の第１入力端子には、信号ＤＱＳ０が入力される。ＮＡＮＤ回路ＮＤ２の第１入力端子には信号ＤＱＳ７が入力される。ＮＡＮＤ回路ＮＤ１の第２入力端子には選択信号ＤＩＯＳＷＡＰ_ＥＮが入力される。ＮＡＮＤ回路ＮＤ２の第２入力端子には、インバータＩＶ１を介して選択信号ＤＩＯＳＷＡＰ_ＥＮが入力される。ＮＡＮＤ回路ＮＤ１の出力はＮＡＮＤ回路ＮＤ３の第１入力端子に入力され、ＮＡＮＤ回路ＮＤ２の出力はＮＡＮＤ回路ＮＤ３の第２入力端子に入力される。そして、選択信号ＤＩＯＳＷＡＰ_ＥＮが“Ｌ”のとき、ＮＡＮＤ回路ＮＤ３の出力端子から信号ＤＱ_INT７（信号ＤＱＳ７）が出力され、選択信号ＤＩＯＳＷＡＰ_ＥＮが“Ｈ”のとき、信号ＤＱ_INT０（信号ＤＱＳ０）が出力される。

【0055】

選択回路１３１_１では、信号ＤＱＳ１がＮＡＮＤ回路ＮＤ１の第１入力端子に、信号ＤＱＳ６がＮＡＮＤ回路ＮＤ２の第１入力端子にそれぞれ入力される。選択信号ＤＩＯＳＷＡＰ_ＥＮがＮＡＮＤ回路ＮＤ１の第２入力端子に入力され、選択信号ＤＩＯＳＷＡＰ_ＥＮがインバータＩＶ１を介してＮＡＮＤ回路ＮＤ２の第２入力端子に入力される。ＮＡＮＤ回路ＮＤ１の出力はＮＡＮＤ回路ＮＤ３の第１入力端子に入力され、ＮＡＮＤ回路ＮＤ２の出力はＮＡＮＤ回路ＮＤ３の第２入力端子に入力される。そして、選択信号ＤＩＯＳＷＡＰ_ＥＮが“Ｌ”のとき、ＮＡＮＤ回路ＮＤ３の出力端子から信号ＤＱ_INT６（信号ＤＱＳ６）が出力され、選択信号ＤＩＯＳＷＡＰ_ＥＮが“Ｈ”のとき、信号ＤＱ_INT１（信号ＤＱＳ１）が出力される。

【0056】

以下同様に、選択回路１３１_２〜１３１_７は図６に示すように構成され、選択回路１３１_２〜１３１_７から、信号ＤＱ_INT５〜ＤＱ_INT０あるいは信号ＤＱ_INT０〜ＤＱ_INT５がそれぞれ出力される。

【0057】

また、フラッシュメモリチップＣ２では、選択回路１３１_０〜１３１_７におけるＮＡＮＤ回路ＮＤ１の第１入力端子に、信号ＤＱＳ７〜ＤＱＳ０がそれぞれ入力され、ＮＡＮＤ回路ＮＤ２の第１入力端子に、信号ＤＱＳ０〜ＤＱＳ７がそれぞれ入力される。その他の構成は、前述したフラッシュメモリチップＣ１と同様である。

【0058】

次に、第１実施形態の半導体記憶装置１００のデータ出力時に用いられる回路構成を説明する。図７は、半導体記憶装置のデータ出力時に用いられる回路構成を示す図である。データ出力時に用いられる回路構成は、一部を除いて図５に示した構成と同様であり、ここでは主に異なる構成を説明する。

【0059】

ノーマルパッケージ１１０内のフラッシュメモリチップＣ０及びミラーパッケージ１２０内のフラッシュメモリチップＣ２の回路構成を述べる。

【0060】

フラッシュメモリチップＣ０は、チップイネーブルピンＣＥ_０、ＤＱピンＤＱ０〜ＤＱ７、コード識別回路１１、フリップフロップ１２、接続変更回路１８、リードＩＤ記憶部１９、パラメータ記憶部２０、フィーチャーレジスタ１６、及びＮＡＮＤ型フラッシュメモリのメモリセル１７を有する。フラッシュメモリチップＣ２は、チップイネーブルピンＣＥ_０に換えてチップイネーブルピンＣＥ_１を有する以外、前記フラッシュメモリチップＣ０と同様である。リードＩＤ記憶部１９はチップＩＤコード等を記憶する。パラメータ記憶部２０は各種パラメータを記憶する。

【0061】

次に、ノーマルパッケージ１１０内のフラッシュメモリチップＣ０における回路接続及び動作について説明する。

【0062】

接続変更回路１８は、例えばマルチプレクサを有する。マルチプレクサの第１入力部（チャネル０）には、リードＩＤ記憶部１９、パラメータ記憶部２０、及びフィーチャーレジスタ１６のいずれかから出力された信号ＤＱ_INT［７：０］が入力される。マルチプレクサの第２入力部（チャネル１）には、ミラーパッケージ１２０とコントローラ２００（またはノーマルパッケージ１１０）のＤＱピンとの接続規則（ここでは、パターン１）に基づいて、信号ＤＱ_INT［７：０］が入れ換えられた信号ＤＱ_INT［０：７］が入力される。マルチプレクサの制御端子には、選択信号ＤＩＯＳＷＡＰ_ＥＮが入力される。マルチプレクサは、選択信号ＤＩＯＳＷＡＰ_ＥＮに従って、信号ＤＱ_INT［７：０］あるいは信号ＤＱ_INT［０：７］を選択し、ＤＱピンＤＱ０〜ＤＱ７に出力する。フラッシュメモリチップＣ０では、選択信号ＤＩＯＳＷＡＰ_ＥＮ（“０”）により信号ＤＱ_INT［７：０］が選択され、信号ＤＱＳ［７：０］として出力される。マルチプレクサから出力された信号ＤＱＳ［７：０］は、フラッシュメモリチップＣ０のＤＱピンＤＱ０〜ＤＱ７からコントローラ２００のＤＱピンＤＱ０〜ＤＱ７にそれぞれ出力される。

【0063】

また、フラッシュメモリチップＣ０のメモリセル１７からデータを読み出す場合、読み出したデータは接続変更回路１８を通ることなく、フラッシュメモリチップＣ０のＤＱピンＤＱ０〜ＤＱ７に供給される。さらに、読み出したデータは、フラッシュメモリチップＣ０のＤＱピンＤＱ０〜ＤＱ７からコントローラ２００のＤＱピンＤＱ０〜ＤＱ７にそれぞれ出力される。

【0064】

次に、ミラーパッケージ１２０内のフラッシュメモリチップＣ２における回路接続及び動作について説明する。

【0065】

接続変更回路１８のマルチプレクサの第１入力部（チャネル０）には、リードＩＤ記憶部１９、パラメータ記憶部２０、及びフィーチャーレジスタ１６のいずれかから出力された信号ＤＱ_INT［７：０］が入力される。マルチプレクサの第２入力部（チャネル１）には、信号ＤＱ_INT［７：０］が入れ換えられた信号ＤＱ_INT［０：７］が入力される。フラッシュメモリチップＣ２では、マルチプレクサは、選択信号ＤＩＯＳＷＡＰ_ＥＮ（“１”）により信号ＤＱ_INT［０：７］を選択し、信号ＤＱＳ［０：７］として出力する。マルチプレクサから出力された信号ＤＱＳ［０：７］は、フラッシュメモリチップＣ２のＤＱピンＤＱ０〜ＤＱ７から、コントローラ２００のＤＱピンＤＱ７〜ＤＱ０にそれぞれ出力される。このように、チップＣ２（出力元）のＤＱピンとコントローラ２００（出力先）のＤＱピンが入れ換えられるため、チップＣ２から出力された信号ＤＱＳ［０：７］は、信号ＤＱＳ［７：０］に変換されてコントローラ２００に入力される。

【0066】

また、フラッシュメモリチップＣ２のメモリセル１７からデータを読み出す場合、読み出したデータは接続変更回路１８を通ることなく、フラッシュメモリチップＣ２のＤＱピンＤＱ０〜ＤＱ７に供給される。さらに、読み出したデータは、フラッシュメモリチップＣ２のＤＱピンＤＱ０〜ＤＱ７からコントローラ２００のＤＱピンＤＱ７〜ＤＱ０にそれぞれ出力される。

【0067】

次に、図８を用いて、フラッシュメモリチップＣ０〜Ｃ３が含むデータ出力時に用いられる接続変更回路１８の具体的な回路例を説明する。図８は、データ出力時に用いられる接続変更回路１８の詳細な構成を示す図である。図示するように、接続変更回路１８は、選択回路１８１_０、１８１_１、１８１_２、…、１８１_７を有する。選択回路１８１_０〜１８１_７の各々は、選択回路１３１と同様に、インバータＩＶ１、及びＮＡＮＤ回路ＮＤ１、ＮＤ２、及びＮＤ３を含み、同様の構成を有する。

【0068】

選択回路１８１_０〜１８１_７における入出力と接続関係は以下のようになっている。フラッシュメモリチップＣ０では、選択回路１８１_０〜１８１_７におけるＮＡＮＤ回路ＮＤ１の第１入力端子に、信号ＤＱ_INT０〜ＤＱ_INT７がそれぞれ入力され、ＮＡＮＤ回路ＮＤ２の第１入力端子に、信号ＤＱ_INT７〜ＤＱ_INT０がそれぞれ入力される。

【0069】

具体的には、選択回路１８１_０において、ＮＡＮＤ回路ＮＤ１の第１入力端子には、信号ＤＱ_INT０が入力される。ＮＡＮＤ回路ＮＤ２の第１入力端子には信号ＤＱ_INT７が入力される。ＮＡＮＤ回路ＮＤ１の第２入力端子には選択信号ＤＩＯＳＷＡＰ_ＥＮが入力される。ＮＡＮＤ回路ＮＤ２の第２入力端子には、インバータＩＶ１を介して選択信号ＤＩＯＳＷＡＰ_ＥＮが入力される。ＮＡＮＤ回路ＮＤ１の出力はＮＡＮＤ回路ＮＤ３の第１入力端子に入力され、ＮＡＮＤ回路ＮＤ２の出力はＮＡＮＤ回路ＮＤ３の第２入力端子に入力される。そして、選択信号ＤＩＯＳＷＡＰ_ＥＮが“Ｌ”のとき、ＮＡＮＤ回路ＮＤ３の出力端子から信号ＤＱＳ７（信号ＤＱ_INT７）が出力され、選択信号ＤＩＯＳＷＡＰ_ＥＮが“Ｈ”のとき、信号ＤＱＳ０（信号ＤＱ_INT０）が出力される。

【0070】

選択回路１８１_１では、信号ＤＱ_INT１がＮＡＮＤ回路ＮＤ１の第１入力端子に、信号ＤＱ_INT６がＮＡＮＤ回路ＮＤ２の第１入力端子にそれぞれ入力される。選択信号ＤＩＯＳＷＡＰ_ＥＮがＮＡＮＤ回路ＮＤ１の第２入力端子に入力され、選択信号ＤＩＯＳＷＡＰ_ＥＮがインバータＩＶ１を介してＮＡＮＤ回路ＮＤ２の第２入力端子に入力される。ＮＡＮＤ回路ＮＤ１の出力はＮＡＮＤ回路ＮＤ３の第１入力端子に入力され、ＮＡＮＤ回路ＮＤ２の出力はＮＡＮＤ回路ＮＤ３の第２入力端子に入力される。そして、選択信号ＤＩＯＳＷＡＰ_ＥＮが“Ｌ”のとき、ＮＡＮＤ回路ＮＤ３の出力端子から信号ＤＱＳ６（信号ＤＱ_INT６）が出力され、選択信号ＤＩＯＳＷＡＰ_ＥＮが“Ｈ”のとき、信号ＤＱＳ１（信号ＤＱ_INT１）が出力される。

【0071】

以下同様に、選択回路１８１_２〜１８１_７は図８に示すように構成され、選択回路１８１_２〜１８１_７から、信号ＤＱＳ５〜ＤＱＳ０あるいは信号ＤＱＳ０〜ＤＱＳ５がそれぞれ出力される。

【0072】

また、フラッシュメモリチップＣ２では、選択回路１８１_０〜１８１_７におけるＮＡＮＤ回路ＮＤ１の第１入力端子に、信号ＤＱ_INT７〜ＤＱ_INT０がそれぞれ入力され、ＮＡＮＤ回路ＮＤ２の第１入力端子に、信号ＤＱ_INT０〜ＤＱ_INT７がそれぞれ入力される。その他の構成は、前述したフラッシュメモリチップＣ１と同様である。

【0073】

ここで、前述した接続変更コマンドについて詳述する。接続変更コマンドには、信号ＤＱＳに関してビット列が対称なコードを割り当てる。例えば、図４に示したパターン１のように、コントローラ２００（またはノーマルパッケージ１１０）のＤＱピンとミラーパッケージ１２０内のチップのＤＱピンとの接続規則がＤＱピンＤＱ０〜ＤＱ７の中央に対して対称である場合には、図９（ａ）及び図９（ｂ）に示すように、ＤＱ［７：０］の中央に対して対称なコードを用いる。このような対称コードを接続変更コマンドとしてコントローラ２００から送信すれば、パターン１のような接続規則を有するミラーパッケージ１２０においても、接続規則に基づいて変換される前と同じコードとして受け付けられる。このため、フラッシュメモリチップ内部のコマンドレジスタの回路構成が簡素化できる。

【0074】

図９（ａ）及び図９（ｂ）に示すように、ＤＱ［４］とＤＱ［３］の間の線を境に上位ビットと下位ビットで１／０を対称に配置すれば、第１実施形態で用いる対称コードが形成できる。言い換えると、この対称コードは、ＤＱ［４］とＤＱ［３］の間の線を境に上位ビットと下位ビットを入れ替えても、同一になるコードである。このような対称コードは、図９（ｃ）に示すように、ビット列が８ビットの場合、１６通り（００ｈ、１８ｈ、２４ｈ、３Ｃｈ、４２ｈ、５Ａｈ、６６ｈ、７Ｅｈ、８１ｈ、９９ｈ、Ａ５ｈ、ＢＤｈ、Ｃ３ｈ、ＤＢｈ、Ｅ７ｈ、ＦＦｈ）存在する。以降、これら１６通りを対称コードＡと称する。

【0075】

［１−４］第１実施形態の動作
次に、第１実施形態の半導体記憶装置１００におけるＤＱピンの接続変更の動作について説明する。図１０は、半導体記憶装置におけるＤＱピンの接続変更の動作を示すフローチャートである。以降の実施形態では、ノーマルパッケージ１１０内のフラッシュメモリチップＣ０及びミラーパッケージ１２０内のフラッシュメモリチップＣ２の動作を例に挙げる。

【0076】

まず、ノーマルパッケージ１１０内のチップＣ０及びミラーパッケージ１２０内のチップＣ２に電源が投入されると、あるいはチップＣ０、Ｃ２がコントローラ２００からコマンドＦＦｈを受信すると、チップＣ０、Ｃ２はパワーオンリード（ＰＯＲ）を行う（ステップＳ１）。

【0077】

次に、ミラーパッケージ１２０内のチップＣ２においてＤＱピンの接続変更を行う場合、まず、チップＣ２は、コントローラ２００からアサートされたチップイネーブル信号ＣＥＳ_１を受信し、イネーブル状態とされる。チップＣ０は、コントローラ２００からネゲートされたチップイネーブル信号ＣＥＳ_０を受信し、ディセーブル状態とされる。これにより、ミラーパッケージ１２０内のチップＣ２のみがコマンドを受け付け可能な状態となる。

【0078】

続いて、コントローラ２００は、チップＣ０、Ｃ２に接続変更コマンド（対称コマンドＡ）を送信する。このとき、チップＣ２は、イネーブル状態となっているため、接続変更コマンドを受信する（ステップＳ２）（yes）。

【0079】

チップＣ２は接続変更コマンドを受信すると、チップＣ２がミラーパッケージ１２０内に実装されているとして、選択信号ＤＩＯＳＷＡＰ_ＥＮをアサートする（ステップＳ３）。選択信号ＤＩＯＳＷＡＰ_ＥＮがアサートされると、チップＣ２内において接続変更回路１３によりＤＱピンの接続変更（以降、ミラーモードともいう）が実行される（ステップＳ４）。ミラーモードでは、コントローラ２００のＤＱピンとチップＣ２のＤＱピンとの接続規則（パターン１）に基づいて、図６に示したように、接続変更回路１３によりＤＱピンの交換が行われる。言い換えると、コントローラ２００からの入力信号とチップＣ２のＤＱピンとの関係が、コントローラ２００からの入力信号とチップＣ０のＤＱピンとの関係と同じになるように、チップＣ２内においてＤＱピンから出力される信号の入れ換えが実行される。

【0080】

一方、チップＣ０は、ディセーブル状態となっているため、コントローラ２００から送信された接続変更コマンドを受信しない（ステップＳ２）（no）。チップＣ０は、接続変更コマンドを受信しない場合、チップＣ０がノーマルパッケージ１１０内のチップであるとして（ステップＳ５）、ＤＱピンの接続変更を実行せず、動作を終了する。

【0081】

以上により、半導体記憶装置のフラッシュメモリチップＣ０、Ｃ２におけるＤＱピンの接続変更の動作が終了する。

【0082】

前述の図１０ではパワーオンリードを行った後に、ＤＱピンの接続変更を実行したが、パワーオンリードを行う前に、ＤＱピンの接続変更を実行してもよい。図１１は、コマンドＦＦｈによるパワーオンリードが行われる前に、ＤＱピンの接続変更を行う動作を示すフローチャートである。

【0083】

チップＣ０、Ｃ２は、コントローラ２００からコマンドＦＦｈを受信する前に、コントローラ２００からチップイネーブル信号ＣＥＳ_０、ＣＥＳ_１を受信する。チップＣ２は、アサートされたチップイネーブル信号ＣＥＳ_１によりイネーブル状態とされ、チップＣ０は、ネゲートされたチップイネーブル信号ＣＥＳ_０によりディセーブル状態とされる。

【0084】

その後、コントローラ２００は、チップＣ０、Ｃ２に接続変更コマンドを送信する（ステップＳ２）。図１１に示すステップＳ２〜Ｓ５の処理は図１０の処理と同様である。これにより、フラッシュメモリチップＣ０、Ｃ２におけるＤＱピンの接続変更を実行してもよい。

【0085】

パワーオンリードを行う前に、ミラーパッケージ１２０内のチップＣ２に対してアクセスしたい場合がある。このような場合は、チップＣ０、Ｃ２にコマンドＦＦｈを入力してパワーオンリードを行う前に、図１１に示すように、接続変更コマンドを入力し、ＤＱピンの接続変更を実行する。これにより、その後、ミラーパッケージ１２０内のチップＣ２に対してアクセスを行えば、ノーマルパッケージ１１０内のチップＣ０に入力するのと同じ信号ＤＱＳを、ミラーパッケージ１２０内のチップＣ２に入力することが可能である。

【0086】

次に、第１実施形態の半導体記憶装置１００における書き込みのコマンドシーケンスの例を説明する。図１２は、ノーマルパッケージ、及びパターン１の接続規則を有するミラーパッケージにおける書き込みシーケンスを示す図である。ここでは、接続変更コマンドとして“コマンド４２ｈ及びアドレスＣ３ｈ”を用いた例を述べる。コマンド４２ｈ及びアドレスＣ３ｈは、いずれも対称コードＡに相当する。

【0087】

まず、コントローラ２００は、ノーマルパッケージ１１０内のフラッシュメモリチップＣ０及びミラーパッケージ１２０内のフラッシュメモリチップＣ２のＤＱピンにコマンドＦＦｈを送信する。コマンドＦＦｈはパワーオンリードを指示するコマンドである。ＦＦｈコマンドは、対称コマンドＡに相当するため、チップＣ０、Ｃ２に同等に受け付けられる。これにより、ノーマルパッケージ１１０内のチップＣ０及びミラーパッケージ１２０内のチップＣ２の各々においてパワーオンリード（ＰＯＲ）が実行される。

【0088】

次に、コントローラ２００は、チップイネーブルピンＣＥ_１に送信するチップイネーブル信号ＣＥＳ_１をアサート（またはイネーブル）し、チップイネーブルピンＣＥ_０に送信するチップイネーブル信号ＣＥＳ_０をネゲート（またはディセーブル）する。これにより、チップＣ２はイネーブル状態とされ、チップＣ０はディセーブル状態とされる。

【0089】

続いて、ミラーパッケージ１２０内のチップＣ２をミラーモードに設定するために、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンに“コマンド４２ｈ及びアドレスＣ３ｈ”を送信する。このとき、チップＣ２は、イネーブル状態となっているため、“コマンド４２ｈ及びアドレスＣ３ｈ”を受け付ける。一方、チップＣ０は、ディセーブル状態となっているため、“コマンド４２ｈ及びアドレスＣ３ｈ”を受け付けない。

【0090】

“コマンド４２ｈ及びアドレスＣ３ｈ”は、対称コマンドＡに相当するため、ミラーパッケージ１２０内のチップＣ２に同一のコードのまま受け付けられる。“コマンド４２ｈ及びアドレスＣ３ｈ”を受け付けると、ミラーパッケージ１２０内のチップＣ２では、選択信号ＤＩＯＳＷＡＰ_ＥＮがアサートされて、ミラーモードの設定が実行される（ミラーモードエントリ）。ミラーモードに設定される間、すなわち接続変更回路１３においてＤＱピンの接続変更が実行される間、レディ／ビジー（ＲＢ）ピンにはビジー(“Ｌ”)が出力され、ＤＱピンの接続変更が終了すると、ＲＢピンがレディ(“Ｈ”)に戻る。なおここでは、便宜的にＤＱピンに入力される信号部分にレディ／ビジー信号を示したが、実際にはレディ／ビジー信号はＤＱピンと異なるＲＢピンに入力される。これは以降の図１３、図２８等でも同様である。

【0091】

次に、コントローラ２００は、ミラーパッケージ１２０内のチップＣ２に対して２値プログラムを行う。まず、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンにコマンドＡ２ｈを送信する。コマンドＡ２ｈは、ＳＬＣ（Single level cell）モードを示すコマンドである。コントローラ２００から送信されたコマンドＡ２ｈは、コントローラ２００のＤＱピンとチップＣ２のＤＱピンとの接続規則（パターン１）に基づいて、コマンド４５ｈに変換されてチップＣ２のＤＱピンに受信される。しかし、コマンド４５ｈは、チップＣ２内の接続変更回路１３によりさらに変換されてコマンドＡ２ｈに戻る。

【0092】

続いて、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンに、アドレス入力コマンド８０ｈを送信する。コントローラ２００から送信されたコマンド８０ｈは、同様に、接続規則（パターン１）に基づいて、コマンド０１ｈに変換されてチップＣ２のＤＱピンに受信される。しかし、コマンド０１ｈは、接続変更回路１３によりさらに変換されてコマンド８０ｈに戻る。

【0093】

コマンド８０ｈの送信に続いて、コントローラ２００はチップＣ０、Ｃ２のＤＱピンに５サイクルのアドレスを送信する。コントローラ２００から送信された５サイクルのアドレス（０１ｈ、２３ｈ、４５ｈ、５６ｈ、０２ｈ）は、同様に、接続規則（パターン１）に基づいて、アドレス（８０ｈ、Ｃ４ｈ、Ａ２ｈ、６Ａｈ、４０ｈ）に変換されてチップＣ２のＤＱピンに受信される。しかし、接続変更回路１３によりさらに変換されてアドレス（０１ｈ、２３ｈ、４５ｈ、５６ｈ、０２ｈ）に戻る。

【0094】

ここで、アドレスの５サイクル目にチップアドレス０２ｈが割り当てられている。ミラーパッケージ１２０内のチップＣ２に対応するアドレス０２ｈが入力されたため、ミラーパッケージ１２０内のチップＣ２が選択状態となり、ノーマルパッケージ１１０内のチップＣ０は非選択状態となる。

【0095】

続いて、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンにライトデータ（ＡＢｈ、ＣＤｈ、ＥＦｈ）を送信する。コントローラ２００から送信されたライトデータ（ＡＢｈ、ＣＤｈ、ＥＦｈ）は、同様に、接続規則（パターン１）に基づいて、ライトデータ（Ｄ５ｈ、Ｂ３ｈ、Ｆ７ｈ）に変換されてチップＣ２のＤＱピンに受信される。その後、変換されたライトデータ（Ｄ５ｈ、Ｂ３ｈ、Ｆ７ｈ）はページバッファ２１に記憶される。一方、ノーマルパッケージ１１０内のチップＣ０は非選択状態にあるため、ライトデータ（ＡＢｈ、ＣＤｈ、ＥＦｈ）を受け付けない。

【0096】

次に、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンに書き込み実行コマンド１０ｈを送信する。コントローラ２００から送信されたコマンド１０ｈは、同様に、接続規則（パターン１）に基づいて、コマンド０８ｈに変換されてチップＣ２のＤＱピンに受信される。しかし、コマンド０８ｈは、接続変更回路１３によりさらに変換されてコマンド１０ｈに戻る。これにより、ページバッファ２１に記憶されたライトデータ（Ｄ５ｈ、Ｂ３ｈ、Ｆ７ｈ）は、プログラムシーケンスによってメモリセル１７に書き込まれる。ライトデータがメモリセル１７に書き込まれている間、レディ／ビジー（ＲＢ）ピンにはビジーが出力される。書き込みが終了すると、ＲＢピンがレディに戻る。

【0097】

一方、ノーマルパッケージ１１０内のチップＣ０は非選択状態であるため、書き込み実行コマンド１０ｈを受け付けない。

【0098】

以上により、半導体記憶装置１００における書き込みのコマンドシーケンスが終了する。

【0099】

次に、第１実施形態の半導体記憶装置１００における読み出しのコマンドシーケンスの例を説明する。図１３は、ノーマルパッケージ、及びパターン１の接続規則を有するミラーパッケージにおける読み出し及びミラーモード解除のシーケンスを示す図である。図１２の例では、チップＣ０、Ｃ２に接続変更コマンドを入力してミラーモードの設定を行ったが、誤ってミラーモードに設定されたときにミラーモードを抜けるあるいは解除するためのコマンドを用意する。ここでは、チップＣ２がミラーモードに既に設定されているものとし、ミラーモードを抜けるための接続変更コマンドとして“コマンド４２ｈ及びアドレス８１ｈ”を用いた例を述べる。

【0100】

まず、コントローラ２００は、フラッシュメモリチップＣ０、Ｃ２のＤＱピンにＳＬＣモードを示すコマンドＡ２ｈを送信する。コントローラ２００から送信されたコマンドＡ２ｈは、同様に、接続規則（パターン１）に基づいて、コマンド４５ｈに変換される。しかし、コマンド４５ｈは、接続変更回路１３によりさらに変換されてコマンドＡ２ｈに戻る。

【0101】

次に、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンにアドレス入力コマンド００ｈを送信する。コントローラ２００から送信されたコマンド００ｈは、対称コマンドＡに相当するが、同様に、接続規則（パターン１）に基づいて、コマンド００ｈに変換され、接続変更回路１３によりさらに変換されてコマンド００ｈに戻る。

【0102】

コマンド００ｈの送信に続いて、コントローラ２００はチップＣ０、Ｃ２のＤＱピンに５サイクルのアドレス（０１ｈ、２３ｈ、４５ｈ、５６ｈ、０２ｈ）を送信する。コントローラ２００から送信された５サイクルのアドレスは、同様に、接続規則（パターン１）に基づいて、アドレス（８０ｈ、Ｃ４ｈ、Ａ２ｈ、６Ａｈ、４０ｈ）に変換されるが、接続変更回路１３によりさらに変換されてアドレス（０１ｈ、２３ｈ、４５ｈ、５６ｈ、０２ｈ）に戻る。

【0103】

ここで、アドレスの５サイクル目にチップアドレス０２ｈが割り当てられている。ミラーパッケージ１２０内のチップＣ２に対応するアドレス０２ｈが入力されたため、ミラーパッケージ１２０内のチップＣ２が選択状態となり、ノーマルパッケージ１１０内のチップＣ０は非選択状態となる。

【0104】

続いて、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンに読み出し実行コマンド３０ｈを送信する。コントローラ２００から送信されたコマンド３０ｈは、同様に、接続規則（パターン１）に基づいて、コマンド０Ｃｈに変換されるが、接続変更回路１３によりさらに変換されてコマンド３０ｈに戻る。これにより、ミラーパッケージ１２０内のチップＣ２では、読み出しが実行され、メモリセル１７に記憶されていたデータ（Ｄ５ｈ、Ｂ３ｈ、Ｆ７ｈ）がページバッファ２１に読み出される。メモリセル１７からデータが読み出されている間、レディ／ビジー（ＲＢ）ピンにはビジーが出力される。この読み出しが終了すると、ＲＢピンがレディに戻る。

【0105】

さらに、ページバッファ２１に読み出されたデータ（Ｄ５ｈ、Ｂ３ｈ、Ｆ７ｈ）は、フラッシュメモリチップＣ２のＤＱピンＤＱ０〜ＤＱ７からコントローラ２００のＤＱピンＤＱ７〜ＤＱ０にそれぞれ出力される。チップＣ２のＤＱピンから出力されたデータは、コントローラ２００のＤＱピンとチップＣ２のＤＱピンとの接続規則（パターン１）に基づいて、データ（ＡＢｈ、ＣＤｈ、ＥＦｈ）に変換されてコントローラ２００のＤＱピンに受信される。すなわち、図１２に示した書き込みシーケンスでデータ（ＡＢｈ、ＣＤｈ、ＥＦｈ）をフラッシュメモリチップＣ２のメモリセル１７に書き込むと、変換されたデータ（Ｄ５ｈ、Ｂ３ｈ、Ｆ７ｈ）がメモリセル１７に書き込まれる。しかし、メモリセル１７に書き込まれたこの変換データを図１３に示す読み出しシーケンスでコントローラ２００に読み出すと、正しいデータ（ＡＢｈ、ＣＤｈ、ＥＦｈ）に戻される。

【0106】

なお、ノーマルパッケージ１１０内のチップは、非選択状態であるため、読み出し実行コマンド３０ｈを受け付けない。

【0107】

次に、ミラーパッケージ１２０内のチップＣ２のミラーモードを解除するためのコマンドシーケンスでは、まず、コントローラ２００は、チップイネーブル信号ＣＥＳ_１をアサートし、チップイネーブル信号ＣＥＳ_０をネゲートする。

【0108】

続いて、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンに“コマンド４２ｈ及びアドレス８１ｈ”を送信する。このとき、チップＣ２は選択状態であるため、“コマンド４２ｈ及びアドレス８１ｈ”を受け付けるが、チップＣ０は非選択状態であるため、“コマンド４２ｈ及びアドレス８１ｈ”を受け付けない。

【0109】

コントローラ２００から送信された“コマンド４２ｈ及びアドレス８１ｈ”は、対称コマンドＡに相当するため、チップＣ２に同一のコードのまま受け付けられる。これにより、ミラーパッケージ１２０内のチップＣ２では、選択信号ＤＩＯＳＷＡＰ_ＥＮがネゲートされて、ミラーモードが解除される（ミラーモードイグジット）。ミラーモードが解除される間、すなわち接続変更回路１３においてＤＱピンの接続変更が解除される間、レディ／ビジー（ＲＢ）ピンにはビジーが出力され、ＤＱピンの接続変更が解除されると、ＲＢピンがレディに戻る。

【0110】

以上により、半導体記憶装置１００における読み出し及びミラーモード解除のコマンドシーケンスが終了する。

【0111】

［１−５］第１実施形態の効果
第１実施形態によれば、データ転送速度を向上させることができる両面実装の半導体記憶装置を提供できる。

【0112】

以下に、本効果について詳述する。基板の両面に同一のパッケージを実装する両面実装の半導体記憶装置において、基板の第１主面（表面）上のノーマルパッケージと、第２主面（裏面）上のミラーパッケージとでＤＱピンを共通とする構成を取る場合、両パッケージの共通のＤＱピン同士を接続するための配線が長くなる場合がある。共通のＤＱピンとは、ピン番号が同一で、同一の回路機能を持つピンを指す。

【0113】

ミラーパッケージは、ノーマルパッケージと同一のパッケージを１８０°回転したものであるため、ＤＱピンの位置がノーマルパッケージとは異なり、基板面に垂直な方向で接続する場合、共通のＤＱピン同士を接続することができない。このため、コントローラからデータを送信した場合、ノーマルパッケージとミラーパッケージで受信するデータが異なることになる。

【0114】

そこで、第１実施形態では、ミラーパッケージ１２０内のチップのＤＱピンの接続を変更する接続変更回路を備える。接続変更回路は、ノーマルパッケージ１１０（またはコントローラ２００）のＤＱピンとミラーパッケージ１２０（またはミラーパッケージ１２０内のチップ）のＤＱピンとの接続規則に基づいて、ミラーパッケージ１２０内のチップ内部でＤＱピンの交換を行う。これにより、基板の両面に実装されたノーマルパッケージ１１０及びミラーパッケージ１２０のＤＱピンを基板面に垂直な方向で接続した場合でも、ノーマルパッケージ１１０とミラーパッケージ１２０で同じデータを受信することが可能となる。

【0115】

また、第１実施形態では、ノーマルパッケージ１１０及びミラーパッケージ１２０内のチップのＤＱピンとメモリセルとの間、すなわちデータの入出力経路に接続変更回路を配置しない。このため、ミラーパッケージ１２０内のチップでは、変換されたデータがそのままメモリセルに書き込まれる。このことから、コントローラ２００がノーマルパッケージ１１０内のチップとミラーパッケージ１２０内のチップとに同じデータを書き込んだ場合でも、それぞれのチップのメモリセルに異なるデータが書き込まれる。しかし、ミラーパッケージ１２０内のチップに書き込まれたデータをコントローラ２００に読み出した場合、データが再度変換され、元のデータに復元される。したがって、コントローラ２００から見た場合、ノーマルパッケージ１１０及びミラーパッケージ１２０から同じデータが出力される。

【0116】

なお、アドレス及びコマンドと異なり、ノーマルパッケージ１１０及びミラーパッケージ１２０に入力されるデータの値によってチップ内部の動作は影響を受けない。第１実施形態では、このようにデータの入出力経路に接続変更回路を配置しなくてよいため、データの入出力速度が影響を受けることはない。

【0117】

以上により第１実施形態では、基板の両面に実装されたノーマルパッケージ１１０及びミラーパッケージ１２０のＤＱピン間を短い距離（例えば、最短距離）で接続できるため、データ転送速度を向上させることができる。

【0118】

［２］第２実施形態
第２実施形態の半導体記憶装置について説明する。第２実施形態では、図９（ｃ）に示した対称コードＡにおいてさらに対称性のよいコード（以下、対称コードＢと記す）を含むコマンドと、対称コードＢを含むアドレスとの組み合わせを接続変更コマンドとして用いる。さらに、これら接続変更コマンドを、様々な接続規則を持つ両面実装の半導体記憶装置に対応付けて使用する。様々な接続規則の例として、パターン２〜５を有するミラーパッケージを備える半導体記憶装置を例示する。第２実施形態の半導体記憶装置の構造及び回路構成については、ノーマルパッケージとミラーパッケージとのＤＱピンの接続規則（回路接続）及び接続変更回路を除いて、前述した第１実施形態と同様である。

【0119】

図１４（ａ）は、第２実施形態の半導体記憶装置で用いる対称コードＢを示す図である。図１４（ａ）に示すように、対称コードＢは、ＤＱ［４］とＤＱ［３］の間の対称軸に加えて、ＤＱ［６］とＤＱ［５］の間、及びＤＱ［２］とＤＱ［１］の間の対称軸に関しても対称なコードを指す。図１４（ｂ）に示すように、このような対称コードＢは、８ビットのビット列では４通り（００ｈ、６６ｈ、９９ｈ、ＦＦｈ）存在する。

【0120】

［２−１］半導体記憶装置の回路構成
次に、図１５及び図１６を用いて、第２実施形態の半導体記憶装置におけるパターン２のＤＱピンの並びを説明する。図１５は、ノーマルパッケージ１１０及びミラーパッケージ１２０のＤＱピンの並びを示す平面図である。

【0121】

図１５におけるノーマルパッケージ１１０のＤＱピンとミラーパッケージ１２０のＤＱピン間、例えばＤＱ０(Ｃ０)とＤＱ３(Ｃ２)、ＤＱ１(Ｃ０)とＤＱ２(Ｃ２)、ＤＱ２(Ｃ０)とＤＱ１(Ｃ２)、ＤＱ３(Ｃ０)とＤＱ０(Ｃ２)、ＤＱ４(Ｃ０)とＤＱ７(Ｃ２)、ＤＱ５(Ｃ０)とＤＱ６(Ｃ２)、ＤＱ６(Ｃ０)とＤＱ５(Ｃ２)、ＤＱ７(Ｃ０)とＤＱ４(Ｃ２)を結ぶ破線は、これらのＤＱピンがそれぞれ接続されることを表す。さらに、これらの破線に接続された実線は、パッケージ１１０、１２０の両ＤＱピンと、コントローラ２００のＤＱピンＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７とがそれぞれ接続されることを表す。

【0122】

例えば、ノーマルパッケージ１１０のピン座標６−ｅ、５−ｅ、５−ｆ、６−ｆには、ＤＱ０(Ｃ０)、ＤＱ１(Ｃ０)、ＤＱ５(Ｃ０)、ＤＱ４(Ｃ０)がそれぞれ配置される。これらのＤＱ０(Ｃ０)、ＤＱ１(Ｃ０)、ＤＱ５(Ｃ０)、ＤＱ４(Ｃ０)と接続されるのは、ミラーパッケージ１２０のピン座標２−ｅ、３−ｅ、３−ｆ、２−ｆであり、それぞれミラーパッケージ１２０のＤＱ３(Ｃ２)、ＤＱ２(Ｃ２)、ＤＱ６(Ｃ２)、ＤＱ７(Ｃ２)が対応する。

【0123】

図１６を用いて、図１５に示したノーマルパッケージ１１０、ミラーパッケージ１２０、及びコントローラ２００のＤＱピンの接続規則をわかり易く説明する。図１６は、コントローラ２００及びノーマルパッケージ１１０のＤＱピンと、ミラーパッケージ１２０のＤＱピンの番号のみを抜き出して示した図である。

【0124】

図１６に示すように、コントローラ２００及びノーマルパッケージ１１０のＤＱ０と、ミラーパッケージ１２０のＤＱ３が接続される。同様に、ＤＱ１とＤＱ２、ＤＱ２とＤＱ１、ＤＱ３とＤＱ０、ＤＱ４とＤＱ７、ＤＱ５とＤＱ６、ＤＱ６とＤＱ５、ＤＱ７とＤＱ４がそれぞれ接続される。

【0125】

次に、図１７及び図１８を用いて、第２実施形態の半導体記憶装置におけるパターン３のＤＱピンの並びを説明する。図１７は、ノーマルパッケージ１１０及びミラーパッケージ１２０のＤＱピンの並びを示す平面図である。

【0126】

図１７におけるノーマルパッケージ１１０のＤＱピンとミラーパッケージ１２０のＤＱピン間、例えばＤＱ０(Ｃ０)とＤＱ４(Ｃ２)、ＤＱ１(Ｃ０)とＤＱ５(Ｃ２)、ＤＱ２(Ｃ０)とＤＱ６(Ｃ２)、ＤＱ３(Ｃ０)とＤＱ７(Ｃ２)、ＤＱ４(Ｃ０)とＤＱ０(Ｃ２)、ＤＱ５(Ｃ０)とＤＱ１(Ｃ２)、ＤＱ６(Ｃ０)とＤＱ２(Ｃ２)、ＤＱ７(Ｃ０)とＤＱ３(Ｃ２)を結ぶ破線は、これらのＤＱピンがそれぞれ接続されることを表す。さらに、これらの破線に接続された実線は、パッケージ１１０、１２０の両ＤＱピンと、コントローラ２００のＤＱピンＤＱ０〜ＤＱ７とがそれぞれ接続されることを表す。

【0127】

例えば、ノーマルパッケージ１１０のピン座標６−ｅ、５−ｅ、５−ｆ、６−ｆには、ＤＱ３(Ｃ０)、ＤＱ１(Ｃ０)、ＤＱ２(Ｃ０)、ＤＱ０(Ｃ０)がそれぞれ配置される。これらのＤＱ３(Ｃ０)、ＤＱ１(Ｃ０)、ＤＱ２(Ｃ０)、ＤＱ０(Ｃ０)と接続されるのは、ミラーパッケージ１２０のピン座標２−ｅ、３−ｅ、３−ｆ、２−ｆであり、それぞれミラーパッケージ１２０のＤＱ７(Ｃ２)、ＤＱ５(Ｃ２)、ＤＱ６(Ｃ２)、ＤＱ４(Ｃ２)が対応する。

【0128】

図１８を用いて、図１７に示したノーマルパッケージ１１０、ミラーパッケージ１２０、及びコントローラ２００のＤＱピンの接続規則をわかり易く説明する。図１８は、コントローラ２００及びノーマルパッケージ１１０のＤＱピンと、ミラーパッケージ１２０のＤＱピンの番号のみを抜き出して示した図である。

【0129】

図１８に示すように、コントローラ２００及びノーマルパッケージ１１０のＤＱ０と、ミラーパッケージ１２０のＤＱ４が接続される。同様に、ＤＱ１とＤＱ５、ＤＱ２とＤＱ６、ＤＱ３とＤＱ７、ＤＱ４とＤＱ０、ＤＱ５とＤＱ１、ＤＱ６とＤＱ２、ＤＱ７とＤＱ３がそれぞれ接続される。

【0130】

次に、図１９及び図２０を用いて、第２実施形態の半導体記憶装置におけるパターン４のＤＱピンの並びを説明する。図１９は、ノーマルパッケージ１１０及びミラーパッケージ１２０のＤＱピンの並びを示す平面図である。

【0131】

図１９におけるノーマルパッケージ１１０のＤＱピンとミラーパッケージ１２０のＤＱピン間、例えばＤＱ０(Ｃ０)とＤＱ７(Ｃ２)、ＤＱ１(Ｃ０)とＤＱ２(Ｃ２)、ＤＱ２(Ｃ０)とＤＱ１(Ｃ２)、ＤＱ３(Ｃ０)とＤＱ４(Ｃ２)、ＤＱ４(Ｃ０)とＤＱ３(Ｃ２)、ＤＱ５(Ｃ０)とＤＱ６(Ｃ２)、ＤＱ６(Ｃ０)とＤＱ５(Ｃ２)、ＤＱ７(Ｃ０)とＤＱ０(Ｃ２)を結ぶ破線は、これらのＤＱピンがそれぞれ接続されることを表す。さらに、これらの破線に接続された実線は、パッケージ１１０、１２０の両ＤＱピンと、コントローラ２００のＤＱピンＤＱ０〜ＤＱ７とがそれぞれ接続されることを表す。

【0132】

例えば、ノーマルパッケージ１１０のピン座標６−ｅ、５−ｅ、５−ｆ、６−ｆには、ＤＱ３(Ｃ０)、ＤＱ５(Ｃ０)、ＤＱ１(Ｃ０)、ＤＱ０(Ｃ０)がそれぞれ配置される。これらのＤＱ３(Ｃ０)、ＤＱ５(Ｃ０)、ＤＱ１(Ｃ０)、ＤＱ０(Ｃ０)と接続されるのは、ミラーパッケージ１２０のピン座標２−ｅ、３−ｅ、３−ｆ、２−ｆであり、それぞれミラーパッケージ１２０のＤＱ４(Ｃ２)、ＤＱ６(Ｃ２)、ＤＱ２(Ｃ２)、ＤＱ７(Ｃ２)が対応する。

【0133】

図２０を用いて、図１９に示したノーマルパッケージ１１０、ミラーパッケージ１２０、及びコントローラ２００のＤＱピンの接続規則をわかり易く説明する。図２０は、コントローラ２００及びノーマルパッケージ１１０のＤＱピンと、ミラーパッケージ１２０のＤＱピンの番号のみを抜き出して示した図である。

【0134】

図２０に示すように、コントローラ２００及びノーマルパッケージ１１０のＤＱ０と、ミラーパッケージ１２０のＤＱ７が接続される。同様に、ＤＱ１とＤＱ２、ＤＱ２とＤＱ１、ＤＱ３とＤＱ４、ＤＱ４とＤＱ３、ＤＱ５とＤＱ６、ＤＱ６とＤＱ５、ＤＱ７とＤＱ０がそれぞれ接続される。

【0135】

次に、図２１及び図２２を用いて、第２実施形態の半導体記憶装置におけるパターン５のＤＱピンの並びを説明する。図２１は、ノーマルパッケージ１１０及びミラーパッケージ１２０のＤＱピンの並びを示す平面図である。

【0136】

図２１におけるノーマルパッケージ１１０のＤＱピンとミラーパッケージ１２０のＤＱピン間、例えばＤＱ０(Ｃ０)とＤＱ４(Ｃ２)、ＤＱ１(Ｃ０)とＤＱ２(Ｃ２)、ＤＱ２(Ｃ０)とＤＱ１(Ｃ２)、ＤＱ３(Ｃ０)とＤＱ７(Ｃ２)、ＤＱ４(Ｃ０)とＤＱ０(Ｃ２)、ＤＱ５(Ｃ０)とＤＱ６(Ｃ２)、ＤＱ６(Ｃ０)とＤＱ５(Ｃ２)、ＤＱ７(Ｃ０)とＤＱ３(Ｃ２)を結ぶ破線は、これらのＤＱピンがそれぞれ接続されることを表す。さらに、これらの破線に接続された実線は、パッケージ１１０、１２０の両ＤＱピンと、コントローラ２００のＤＱピンＤＱ０〜ＤＱ７とがそれぞれ接続されることを表す。

【0137】

例えば、ノーマルパッケージ１１０のピン座標６−ｅ、５−ｅ、５−ｆ、６−ｆには、ＤＱ３(Ｃ０)、ＤＱ５(Ｃ０)、ＤＱ１(Ｃ０)、ＤＱ０(Ｃ０)がそれぞれ配置される。これらのＤＱ３(Ｃ０)、ＤＱ５(Ｃ０)、ＤＱ１(Ｃ０)、ＤＱ０(Ｃ０)と接続されるのは、ミラーパッケージ１２０のピン座標２−ｅ、３−ｅ、３−ｆ、２−ｆであり、それぞれミラーパッケージ１２０のＤＱ７(Ｃ２)、ＤＱ６(Ｃ２)、ＤＱ２(Ｃ２)、ＤＱ４(Ｃ２)が対応する。

【0138】

図２２を用いて、図２１に示したノーマルパッケージ１１０、ミラーパッケージ１２０、及びコントローラ２００のＤＱピンの接続規則をわかり易く説明する。図２２は、コントローラ２００及びノーマルパッケージ１１０のＤＱピンと、ミラーパッケージ１２０のＤＱピンの番号のみを抜き出して示した図である。

【0139】

図２２に示すように、コントローラ２００及びノーマルパッケージ１１０のＤＱ０と、ミラーパッケージ１２０のＤＱ４が接続される。同様に、ＤＱ１とＤＱ２、ＤＱ２とＤＱ１、ＤＱ３とＤＱ７、ＤＱ４とＤＱ０、ＤＱ５とＤＱ６、ＤＱ６とＤＱ５、ＤＱ７とＤＱ３がそれぞれ接続される。

【0140】

前述したパターン１〜５の接続規則を有するミラーパッケージ１２０内のチップでは、コントローラ２００のＤＱピンから対称コマンドＢを送信したとき、対称コマンドＢは接続規則に基づいて変換されるが、ミラーパッケージ１２０のＤＱピンに同じコードとして受信される。したがって、対称コマンドＢを接続変更コマンドに使用すれば、パターン１〜５の接続規則を有するミラーパッケージ１２０を備えた半導体記憶装置に対応することが可能である。

【0141】

［２−２］半導体記憶装置の動作
図２３は、第２実施形態の半導体記憶装置における対称コードＢを含むコマンド及びアドレスに応じてＤＱピンの接続変更を行うフローチャートを示す。図２４は、図２３のフローチャートにおけるアドレスとパターン１〜５との対応関係を示す図である。

【0142】

まず、ノーマルパッケージ１１０内のチップＣ０及びミラーパッケージ１２０内のチップＣ２に電源が投入されると、あるいはチップＣ０、Ｃ２がコントローラ２００からコマンドＦＦｈを受信すると、チップＣ０、Ｃ２はパワーオンリード（ＰＯＲ）を行う（ステップＳ１１）。

【0143】

次に、ミラーパッケージ１２０内のチップＣ２においてＤＱピンの接続変更を行う場合、まず、チップＣ２は、コントローラ２００からアサートされたチップイネーブル信号ＣＥＳ_１を受信し、イネーブル状態とされる。チップＣ０は、コントローラ２００からネゲートされたチップイネーブル信号ＣＥＳ_０を受信し、ディセーブル状態とされる。

【0144】

続いて、コントローラ２００は、チップＣ０、Ｃ２に接続変更コマンドとしてコマンド６６ｈ及びアドレス（００ｈ、ＦＦｈ、６６ｈ、または９９ｈ）を送信する。このとき、チップＣ２は、イネーブル状態となっているため、コマンド及びアドレスを受信する。

【0145】

チップＣ２は、コマンド６６ｈ及びアドレス００ｈを受信した場合（ステップＳ１２、Ｓ１３）、ミラーパッケージ１２０内のパターン２の接続規則を有するチップであるとして（ステップＳ１４）、チップＣ２内でＤＱピンの接続変更を行う（ステップＳ１５）。このＤＱピンの接続変更では、コントローラ２００のＤＱピンとチップＣ２のＤＱピンとの接続規則（パターン２）に基づいて、チップＣ２内でＤＱピンの交換が行われる。

【0146】

また、チップＣ２は、コマンド６６ｈ及びアドレスＦＦｈを受信した場合（ステップＳ１２、Ｓ１６）、ミラーパッケージ１２０内のパターン３の接続規則を有するチップであるとして（ステップＳ１７）、チップＣ２内でＤＱピンの接続変更を行う（ステップＳ１８）。このＤＱピンの接続変更では、コントローラ２００のＤＱピンとチップＣ２のＤＱピンとの接続規則（パターン３）に基づいて、チップＣ２内でＤＱピンの交換が行われる。

【0147】

また、チップＣ２は、コマンド６６ｈ及びアドレス６６ｈを受信した場合（ステップＳ１２、Ｓ１９）、ミラーパッケージ１２０内のパターン４の接続規則を有するチップであるとして（ステップＳ２０）、チップＣ２内でＤＱピンの接続変更を行う（ステップＳ２１）。このＤＱピンの接続変更では、コントローラ２００のＤＱピンとチップＣ２のＤＱピンとの接続規則（パターン４）に基づいて、チップＣ２内でＤＱピンの交換が行われる。

【0148】

また、チップＣ２は、コマンド６６ｈ及びアドレス９９ｈを受信した場合（ステップＳ１２、Ｓ２２）、ミラーパッケージ１２０内のパターン５の接続規則を有するチップであるとして（ステップＳ２３）、チップＣ２内でＤＱピンの接続変更を行う（ステップＳ２４）。このＤＱピンの接続変更では、コントローラ２００のＤＱピンとチップＣ２のＤＱピンとの接続規則（パターン５）に基づいて、チップＣ２内でＤＱピンの交換が行われる。

【0149】

また、チップＣ２は、コマンド６６ｈを受信し、かつアドレス（００ｈ、ＦＦｈ、６６ｈ、または９９ｈ）を受信しない場合（ステップＳ１２、Ｓ２２）、ミラーパッケージ１２０内のパターン１の接続規則を有するチップであるとして（ステップＳ２５）、チップＣ２内でＤＱピンの接続変更を行う（ステップＳ２６）。このＤＱピンの接続変更では、コントローラ２００のＤＱピンとチップＣ２のＤＱピンとの接続規則（パターン１）に基づいて、チップＣ２内でＤＱピンの交換が行われる。

【0150】

一方、チップＣ０は、ディセーブル状態となっているため、コントローラ２００から送信されたコマンド６６ｈを受信しない。チップＣ０は、コマンド６６ｈを受信しない場合（ステップＳ１２）、ノーマルパッケージ１１０内のチップであるとして（ステップＳ２７）、動作を終了する。以上により、半導体記憶装置のフラッシュメモリチップＣ０、Ｃ２におけるＤＱピンの接続変更の動作が終了する。

【0151】

［２−３］第２実施形態の効果
対称コードＢを含むコマンド及びアドレスは、パターン１〜５の接続規則を有するミラーパッケージ１２０に入力されたとき、その接続規則に基づいて変換されても、同じコードのまま受け付けられるという特徴を持つ。第２実施形態では、この対称コードＢを含むコマンド及びアドレスを接続変更コマンドに使用し、コマンド及びアドレスとパターン１〜５の接続規則とを対応付ける。これにより、入力されたコマンド及びアドレスに応じて、そのミラーパッケージ１２０が有する接続規則に対応したＤＱピンの接続変更を選択することが可能である。その他の効果は、前記第１実施形態と同様である。

【0152】

［３］第３実施形態
第３実施形態の半導体記憶装置について説明する。基板の両面に実装する前にパッケージ内のフラッシュメモリチップに書き込まれたデータは、基板の両面にパッケージを実装した後に読み出した場合、データが変換されて異なるデータとなる場合がある。そこで、第３実施形態では、基板の両面に実装される前に書き込まれたデータを、実装後に正しいデータとして読み出す例を説明する。例えば、パッケージを基板の両面に実装する前に、フラッシュメモリチップに書き込んでおくデータとしては、デバイスＩＤコードがある。ここでは、デバイスＩＤコードを読み出す場合を例に挙げる。第３実施形態の半導体記憶装置の構造及び回路構成については、前述した第１実施形態と同様である。

【0153】

［３−１］半導体記憶装置の構成
図２５は、フラッシュメモリチップ内のデバイスＩＤコードが記憶されたページを示す図である。フラッシュメモリチップＣ０〜Ｃ３の各々は、メモリセル１７を含むメモリセルアレイＭＡ０、ＭＡ１、及びメモリセルアレイＭＡ０、ＭＡ１を制御する周辺制御回路３０を備える。メモリセルアレイＭＡ０、ＭＡ１の各々は、消去単位である複数のブロックＮＢ０、ＮＢ１、ＮＢ２、…、ＮＢＸ、…、ＮＢ(ｎ−１)、ＮＢｎ（ｎは０以上の自然数）を有する。なお、ここでは２つのメモリセルアレイを示したが、３つ以上であってもよい。

【0154】

ブロックＮＢＸ内の特定のアドレスを持つページＡには、デバイスＩＤコードＡが記憶されている。さらに、ブロックＮＢＸ内のページＡとアドレスが異なるページＢには、前述した接続規則（パターン１〜５）に基づいて、デバイスＩＤコードＡを変換したデバイスＩＤコードＢが記憶されている。

【0155】

図２６（ａ）及び図２６（ｂ）を用いて、基板の両面に実装される前のフラッシュメモリチップに対してデバイスＩＤコードＡとデバイスＩＤコードＢを書き込むコマンドシーケンスについて説明する。ここでは、基板の両面にパッケージを実装した後には、ミラーパッケージ１２０内のチップのＤＱピンと、コントローラ２００のＤＱピンとはパターン１の接続規則を有するものとする。

【0156】

フラッシュメモリチップのブロックＮＢＸ内のページＡに、デバイスＩＤコードＡ（例えば、０１ｈ、２３ｈ、４５ｈ）を書き込む場合、以下のようなシーケンスとなる。

【0157】

図２６（ａ）に示すように、まず、チップは、ＳＬＣモードを示すコマンドＡ２ｈを受信する。さらに、チップは、アドレス入力コマンド８０ｈを受信する。コマンド８０ｈに続いて、チップは、ページＡを指定するアドレスＡＤＤ_Ａを受信し、さらにデバイスＩＤコードＡ（０１ｈ、２３ｈ、４５ｈ）を受信する。続いて、チップは、書き込み実行コマンド１０ｈを受信する。これにより、ページバッファに記憶されたデバイスＩＤコードＡが、図２７に示すように、ブロックＮＢＸ内のページＡに書き込まれる。

【0158】

また、フラッシュメモリチップのブロックＮＢＸ内のページＢに、デバイスＩＤコードＢ（８０ｈ、Ｃ４ｈ、Ａ２ｈ）を書き込む場合、以下のようなシーケンスとなる。

【0159】

図２６（ｂ）に示すように、まず、チップは、コマンドＡ２ｈを受信する。さらに、チップは、アドレス入力コマンド８０ｈを受信する。コマンド８０ｈに続いて、チップは、ページＢを指定するアドレスＡＤＤ_Ｂを受信し、さらにデバイスＩＤコードＢ（８０ｈ、Ｃ４ｈ、Ａ２ｈ）を受信する。続いて、チップは、書き込み実行コマンド１０ｈを受信する。これにより、ページバッファに記憶されたデバイスＩＤコードＢが、図２７に示すように、ブロックＮＢＸ内のページＢに書き込まれる。

【0160】

［３−２］半導体記憶装置の動作
次に、第３実施形態の半導体記憶装置におけるデバイスＩＤコードＡ、Ｂを読み出すコマンドシーケンスの例を説明する。図２８は、ノーマルパッケージ、及びパターン１の接続規則を有するミラーパッケージにおけるデバイスＩＤコードの読み出しシーケンスを示す図である。ここでは、接続変更コマンドとして“コマンド４２ｈ及びアドレスＣ３ｈ”を用いた例を述べる。

【0161】

まず、チップＣ２は、コントローラ２００からアサートされたチップイネーブル信号ＣＥＳ_１を受信し、イネーブル状態とされる。チップＣ０は、コントローラ２００からネゲートされたチップイネーブル信号ＣＥＳ_０を受信し、ディセーブル状態とされる。

【0162】

続いて、ミラーパッケージ１２０内のチップＣ２をミラーモードに設定するために、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンに“コマンド４２ｈ及びアドレスＣ３ｈ”を送信する。このとき、チップＣ２は、イネーブル状態となっているため、“コマンド４２ｈ及びアドレスＣ３ｈ”を受け付ける。一方、チップＣ０は、ディセーブル状態となっているため、“コマンド４２ｈ及びアドレスＣ３ｈ”を受け付けない。

【0163】

“コマンド４２ｈ及びアドレスＣ３ｈ”は、対称コマンドＡに相当するため、ミラーパッケージ１２０内のチップＣ２に同一のコードのまま受け付けられる。“コマンド４２ｈ及びアドレスＣ３ｈ”を受け付けると、ミラーパッケージ１２０内のチップＣ２では、選択信号ＤＩＯＳＷＡＰ_ＥＮがアサートされて、ミラーモードの設定が実行される。ミラーモードの設定では、接続変更回路１３においてＤＱピンの接続変更が実行される。

【0164】

次に、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンにコマンドＦ３ｈを送信する。コマンドＦ３ｈは、チップ選択コマンドであり、ここではチップＣ２を選択するためのコマンドである。コントローラ２００から送信されたコマンドＦ３ｈは、コントローラ２００のＤＱピンとチップＣ２のＤＱピンとの接続規則（パターン１）に基づいて、コマンドＣＦｈに変換されてチップＣ２のＤＱピンに受信される。しかし、コマンドＣＦｈは、チップＣ２内の接続変更回路１３によりさらに変換されてコマンドＦ３ｈに戻る。コマンドＦ３ｈにより、ミラーパッケージ１２０内のチップＣ２が選択され、ノーマルパッケージ１１０内のチップＣ０が非選択となる。

【0165】

続いて、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンに“コマンドＥＣｈ及びアドレス４０ｈ”を送信する。このとき、チップＣ２が選択状態で、チップＣ０が非選択状態であるため、“コマンドＥＣｈ及びアドレス４０ｈ”は、ミラーパッケージ１２０内のチップＣ２のみに受け付けられる。これにより、ミラーパッケージ１２０内のチップＣ２において、デバイスＩＤリードが行われる。

【0166】

ここで、チップＣ２がミラーモードに設定されているため、選択信号ＤＩＯＳＷＡＰ_ＥＮはアサート（イネーブル）されている。デバイスＩＤリードでは、信号ＤＩＯＳＷＡＰ＿ＥＮがアサートされている場合、ブロックＮＢＸのページＢのアドレスが選択され、ページＢの読み出しが行われる。ページＢには、デバイスＩＤコードＢ（８０ｈ、Ｃ４ｈ、Ａ２ｈ）が記憶されている。ページＢからページバッファ２１に読み出されたデバイスＩＤコードＢは、ミラーパッケージ１２０のＤＱピンからコントローラ２００のＤＱピンに出力されるとき、パターン１の接続規則に基づいて変換され、デバイスＩＤコードＡ（０１ｈ、２３ｈ、４５ｈ）に復元される。

【0167】

次に、ノーマルパッケージ１１０内のチップＣ０のページＡを読み出すコマンドシーケンスでは、まず、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンにコマンドＦ１ｈを送信する。コマンドＦ１ｈは、チップ選択コマンドであり、ここではチップＣ０を選択するためのコマンドである。コントローラ２００から送信されたコマンドＦ１ｈは、同様に、接続規則（パターン１）に基づいて、コマンド８Ｆｈに変換される。しかし、コマンド８Ｆｈは、接続変更回路１３によりさらに変換されてコマンドＦ１ｈに戻る。コマンドＦ１ｈにより、ノーマルパッケージ１１０内のチップＣ０が選択され、ミラーパッケージ１２０内のチップＣ２が非選択となる。

【0168】

続いて、コントローラ２００は、チップＣ０、Ｃ２のＤＱピンに“コマンドＥＣｈ及びアドレス４０ｈ”を送信する。このとき、チップＣ０が選択状態で、チップＣ２が非選択状態であるため、“コマンドＥＣｈ及びアドレス４０ｈ”は、ノーマルパッケージ１１０内のチップＣ０のみに受け付けられる。これにより、ノーマルパッケージ１１０内のチップＣ０において、デバイスＩＤリードが行われる。

【0169】

ここで、チップＣ０がミラーモードに設定されていないため、選択信号ＤＩＯＳＷＡＰ_ＥＮはネゲート（ディセーブル）されている。デバイスＩＤリードでは、信号ＤＩＯＳＷＡＰ_ＥＮがネゲートされている場合、ブロックＮＢＸのページＡのアドレスが選択され、ページＡの読み出しが行われる。ページＡには、デバイスＩＤコードＡ（０１ｈ、２３ｈ、４５ｈ）が記憶されている。ページＡからページバッファ２１に読み出されたデバイスＩＤコードＡは、その後、ノーマルパッケージ１１０のＤＱピンからコントローラ２００のＤＱピンに、変換されることなく出力される。

【0170】

［３−３］第３実施形態の効果
第３実施形態では、フラッシュメモリチップを含むパッケージを基板両面に実装する前にフラッシュメモリチップに書き込んだデータ（例えば、デバイスＩＤコード）を、パッケージを基板両面に実装した後に、正しいデータとして読み出すことが可能である。その他の効果は、前述した第１実施形態と同様である。

【0171】

［４］その他変形例等
前記実施形態は、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）、揮発性メモリ、システムＬＳＩ等を問わず、様々な種類の半導体チップを含む両面実装の半導体装置に適用可能である。

【0172】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0173】

１０…メモリシステム、１１…コード識別回路、１２…フリップフロップ、１３…接続変更回路、１４…アドレスレジスタ、１５…コマンドレジスタ、１６…フィーチャーレジスタ、１７…メモリセル、１８…接続変更回路、１９…リードＩＤ記憶部、２０…パラメータ記憶部、１００…半導体記憶装置、１１０…ノーマルパッケージ、１２０…ミラーパッケージ、１３０…基板、１３１_０〜１３１_７…選択回路、１８１_０〜１８１_７…選択回路、２００…コントローラ、Ｃ０，Ｃ１，Ｃ２，Ｃ３…ＮＡＮＤ型フラッシュメモリの半導体チップ（フラッシュメモリチップ）、ＤＱ０〜ＤＱ７…データピン（ＤＱピン）（入出力端子）。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】