特許 6847904 逐次型Ａ／Ｄ変換回路及び逐次型Ａ／Ｄ変換方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6847904

(24)【登録日】2021年3月5日

(45)【発行日】2021年3月24日

(54)【発明の名称】逐次型Ａ／Ｄ変換回路及び逐次型Ａ／Ｄ変換方法

(51)【国際特許分類】

   H03M 1/38 20060101AFI20210315BHJP

【ＦＩ】

   H03M1/38

【請求項の数】4

【全頁数】11

(21)【出願番号】特願2018-194546(P2018-194546)

(22)【出願日】2018年10月15日

(65)【公開番号】特開2020-65119(P2020-65119A)

(43)【公開日】2020年4月23日

【審査請求日】2019年6月13日

(73)【特許権者】

【識別番号】391016358

【氏名又は名称】東芝情報システム株式会社

(74)【代理人】

【識別番号】100090169

【弁理士】

【氏名又は名称】松浦 孝

(74)【代理人】

【識別番号】100074147

【弁理士】

【氏名又は名称】本田 崇

(74)【代理人】

【識別番号】100124497

【弁理士】

【氏名又は名称】小倉 洋樹

(72)【発明者】

【氏名】菅原 悠平

【審査官】 及川 尚人

(56)【参考文献】

【文献】 特開平１１−０８８１７１（ＪＰ，Ａ）

【文献】 特開２０１０−０４５７２３（ＪＰ，Ａ）

【文献】 特開２０１４−１４３６３９（ＪＰ，Ａ）

【文献】 特開２０１２−２２７７７５（ＪＰ，Ａ）

【文献】 特開２００８−２６３３１８（ＪＰ，Ａ）

【文献】 特開２００９−１０５５７８（ＪＰ，Ａ）

【文献】 特開２０１７−０５５２７６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００−１／８８

(57)【特許請求の範囲】

【請求項1】

Ａ／Ｄ変換のビットを少なくとも上位ビットと下位ビットに分けて結果を得る逐次型Ａ／Ｄ変換回路において、
Ａ／Ｄ変換対象のアナログ入力信号をサンプリングして蓄積するための第１のコンデンサであって、上位ビットのＡ／Ｄ変換に用いる第１のコンデンサと、
Ａ／Ｄ変換対象のアナログ入力信号をサンプリングして蓄積するための第２のコンデンサであって、下位ビットのＡ／Ｄ変換に用いる第２のコンデンサと、
前記第１のコンデンサに蓄積された電位を用いてＡ／Ｄ変換を行う第１のＡ／Ｄ変換部と、
前記第２のコンデンサに蓄積された電位を用いてＡ／Ｄ変換を行う第２のＡ／Ｄ変換部と、
前記第１のコンデンサと前記第２のコンデンサとで、同時にサンプリングを開始させた後、前記第１のコンデンサのサンプリングを前記第２のコンデンサのサンプリングに先行して停止し、前記下位ビットのＡ／Ｄ変換に先行して前記上位ビットのＡ／Ｄ変換を行い、前記上位ビットのＡ／Ｄ変換が終了すると前記下位ビットのＡ／Ｄ変換を行う制御を行う指定制御部とを具備し、
前記指定制御部によって前記上位ビットのＡ／Ｄ変換に用いる前記第１のコンデンサが指定されると、前記第１のＡ／Ｄ変換部がＡ／Ｄ変換を行い、通常はＡ／Ｄ変換の結果であるディジタル値を、あるいは最上位ビットの変換における中央値近傍に前記アナログ入力信号の値がある場合には、比較の結果をＡ／Ｄ変換の情報として、次にＡ／Ｄ変換を行う前記第２のＡ／Ｄ変換部へ送ると共に、
最上位ビットから所定の範囲の上位ビットを得る場合のみに、前記第１のＡ／Ｄ変換部の比較器において閾値に誤判定許容範囲を持たせて比較を行う冗長型の処理方式により比較を行うことを特徴とする
逐次型Ａ／Ｄ変換回路。

【請求項2】

前記第１のＡ／Ｄ変換部は、前記第１のコンデンサの電位と閾値を比較する第１の比較器と、前記第１の比較器の比較結果に基づきＡ／Ｄ変換のビット値を得る第１の演算回路と、を具備し、
前記第２のＡ／Ｄ変換部は、前記第２のコンデンサの電位と閾値を比較する第２の比較器と、前記第２の比較器の比較結果に基づきＡ／Ｄ変換のビット値を得る第２の演算回路と、を具備する
ことを特徴とする請求項１に記載の逐次型Ａ／Ｄ変換回路。

【請求項3】

Ａ／Ｄ変換のビットを少なくとも上位ビットと下位ビットに分け、Ａ／Ｄ変換対象のアナログ入力信号をサンプリングして蓄積するための第１のコンデンサであって、上位ビットのＡ／Ｄ変換に用いる第１のコンデンサと、Ａ／Ｄ変換対象のアナログ入力信号をサンプリングして蓄積するための第２のコンデンサであって、下位ビットのＡ／Ｄ変換に用いる第２のコンデンサと、前記第１のコンデンサに蓄積された電位を用いてＡ／Ｄ変換を行う第１のＡ／Ｄ変換部と、前記第２のコンデンサに蓄積された電位を用いてＡ／Ｄ変換を行う第２のＡ／Ｄ変換部と、を用いて結果を得る逐次型Ａ／Ｄ変換方法において、
前記第１のコンデンサと前記第２のコンデンサとで、同時にサンプリングを開始させた後、前記第１のコンデンサのサンプリングを前記第２のコンデンサのサンプリングに先行して停止し、前記下位ビットのＡ／Ｄ変換に先行して前記第１のＡ／Ｄ変換部において上位ビットのＡ／Ｄ変換を行い、前記上位ビットのＡ／Ｄ変換が終了すると前記下位ビットのＡ／Ｄ変換を行う制御を行い、
前記制御によって前記上位ビットのＡ／Ｄ変換に用いる前記第１のコンデンサが指定されると、前記第１のＡ／Ｄ変換部がＡ／Ｄ変換を行い、通常はＡ／Ｄ変換の結果であるディジタル値を、あるいは最上位ビットの変換における中央値近傍に前記アナログ入力信号の値がある場合には、比較の結果をＡ／Ｄ変換の情報として、次にＡ／Ｄ変換を行う前記第２のＡ／Ｄ変換部へ送ると共に、
最上位ビットから所定の範囲の上位ビットを得る場合のみに、前記第１のＡ／Ｄ変換部の比較器において閾値に誤判定許容範囲を持たせて比較を行う冗長型の処理方式により比較を行うことを特徴とする逐次型Ａ／Ｄ変換方法。

【請求項4】

前記第１のＡ／Ｄ変換部では、第１の比較器により、前記第１のコンデンサの電位と閾値を比較し、第１の演算回路により、前記第１の比較器の比較結果に基づきＡ／Ｄ変換のビット値を得るようにし、
前記第２のＡ／Ｄ変換部では、第２の比較器により、前記第２のコンデンサの電位と閾値を比較し、第２の演算回路により、前記第２の比較器の比較結果に基づきＡ／Ｄ変換のビット値を得る
ことを特徴とする請求項３に記載の逐次型Ａ／Ｄ変換方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、逐次型Ａ／Ｄ変換回路及び逐次型Ａ／Ｄ変換方法に関するものである。

【背景技術】

【0002】

従来の逐次型Ａ／Ｄ変換回路としては、ディジタル化したビット桁の最大値と最小値の中央値を閾値とする２分法により、閾値と入力アナログ信号との比較を行い、上位ビット側からディジタル変換を行うものが知られている。しかしながら、閾値を１つの値とすると、例えば閾値に近い入力信号に対しては誤差による変換エラーが生じる。特に、上位ビットにおいて変換エラーが生じるとＡ／Ｄ変換結果が実際の値から大きく外れた値となり、使い物にならないことになる。

【0003】

そこで、従来においては、非２進検索アルゴリズムによるＳＤＲ ＡＤＣとして紹介されている手法が知られている（非特許文献１）。この手法では、Ａ／Ｄ変換の各ビットの比較の閾値に誤判定許容範囲を持たせてあり、例えば２⁴（１６）のＡ／Ｄ変換に通常は４ステップであるが、これに補正の１ステップを加えた５ステップでＡ／Ｄ変換を行うものである。しかしながら、この手法では補正の処理が必要であり、時間を要するという問題がある。

【0004】

特許文献１には、上位ビットと下位ビットを分けてＡ／Ｄ変換を行うものが開示されている。即ち、この特許文献１の発明では、所定ビットを上位ビットと下位ビットとに分け、上位ビットは逐次比較によりＡ／Ｄ変換を行い、下位ビットは上位ビットの変換で得られた残差電圧を一定量で変化させて所定値になるまでの時間を計測することにより変換を行う。この発明では、探索範囲が狭く精度が必要な下位ビットを異なる制御方法で処理を行うため、一般的な手法に比べて回路構成の簡素化、高速化、消費電力の低減を期待できるというものである。

【0005】

また、特許文献２には、Ｎビットの分解能をもつ第一のＤ／Ａ変換部と、２の冪乗でほぼＮ／２の分解能を有する第二のＤ／Ａ変換部と、複数個のサンプリングホールドアンプ回路を有するＡ／Ｄ変換器が開示されている。この発明によれば、２種類のＤ／Ａ変換部を有しパイプライン動作させることで、高速変換が可能であり、且つ回路規模を縮小することができるというものである。

【0006】

また、特許文献３には、アナログ入力信号をディジタル化したディジタル出力信号を出力するＡＤ変換器であって、上記ディジタル出力信号の上位ビットから下位ビットへと順番に変換対象ビットを選択するビット選択部と、変換対象ビットの０および１の境界値を表す閾値データを、変換対象ビットより上位のビットの決定済みの値に基づいて決定する閾値制御部と、閾値データをＤＡ変換してアナログ閾値を生成するＤＡ変換部と、変換対象ビットの値を決定する変換期間中における異なる複数のタイミングで、アナログ入力信号とアナログ閾値とを比較し、それぞれのタイミングにおいて比較された複数の比較結果を出力する比較部と、複数の比較結果に基づき変換対象ビットの値を決定するビット決定部とを備えるＡＤ変換器が開示されている。

【0007】

上記の特許文献３の発明において、複数の比較結果に基づき変換対象ビットの値を決定する場合には、複数の変換結果の多数決をとる処理が開示されている。

【0008】

更に、特許文献４には、消費電力及び回路面積を抑制し、高速化を図るＡ／Ｄ変換器が開示されている。このＡ／Ｄ変換器は、３つのコンデンサを比較器に接続し、３つの異なる参照電圧を上記３つのコンデンサにそれぞれ入力する３つの切り替え回路を設け、各コンデンサの浮遊容量のチャージ期間においては３つの切り替え回路のうち少なくとも２つの切り替え回路を選択し、その選択した切り替え回路のスイッチング素子のいずれか１つを同時にオンさせ、比較器による比較期間においては、３つのコンデンサのうちいずれか１つを一回の比較動作時に選択させ、次回の比較動作では異なるコンデンサを選択するものである。

【0009】

この特許文献４の発明によれば、コンデンサの２つに参照電圧をチャージし、残りの１つに入力アナログ信号をチャージして、これらを比較してＡ／Ｄ変換を行うので、上記のように消費電力及び回路面積を抑制し、高速化を図ることができるというものである。

【先行技術文献】

【非特許文献】

【0010】

【非特許文献1】小川 智彦、外５名、“冗長アルゴリズム逐次比較近似ＡＤＣでのコンパレータ・オフセットのデジタル補正技術”、［ｏｎｌｉｎｅ］、２００９年１２月１５日（火）、電子情報通信学会 集積回路研究会、静岡大学、［平成３０年１０月１５日検索］、インターネット＜ＵＲＬ：http://kobaweb.ei.st.gunma-u.ac.jp/news/pdf/2009/2009sizuoka.pdf＞

【特許文献】

【0011】

【特許文献1】特開２０１３−２５１７００号公報

【特許文献2】特開平４−７７１１８号公報

【特許文献3】国際公開第２００８／０３２６９４号

【特許文献4】特開２０１０−１６４６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

しかしながら、上記の特許文献に記載の技術は、コンデンサのチャージにより入力信号の電位が確定するまでのサンプリング期間（時間）を待つことは当然であり、時間短縮には限界があるものであった。

【0013】

本発明は、上記のような従来のＡ／Ｄ変換回路の現状に鑑みなされたもので、その目的は、高精度でありながら、現状よりも更に高速な処理を実現することのできる逐次型Ａ／Ｄ変換回路及び逐次型Ａ／Ｄ変換方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明の実施形態に係る逐次型Ａ／Ｄ変換回路は、Ａ／Ｄ変換のビットを少なくとも上位ビットと下位ビットに分けて結果を得る逐次型Ａ／Ｄ変換回路において、Ａ／Ｄ変換対象のアナログ入力信号をサンプリングして蓄積するための第１のコンデンサであって、上位ビットのＡ／Ｄ変換に用いる第１のコンデンサと、Ａ／Ｄ変換対象のアナログ入力信号をサンプリングして蓄積するための第２のコンデンサであって、下位ビットのＡ／Ｄ変換に用いる第２のコンデンサと、前記第１のコンデンサに蓄積された電位を用いてＡ／Ｄ変換を行う第１のＡ／Ｄ変換部と、前記第２のコンデンサに蓄積された電位を用いてＡ／Ｄ変換を行う第２のＡ／Ｄ変換部と、前記第１のコンデンサと前記第２のコンデンサとで、同時にサンプリングを開始させた後、前記第１のコンデンサのサンプリングを前記第２のコンデンサのサンプリングに先行して停止し、前記下位ビットのＡ／Ｄ変換に先行して前記上位ビットのＡ／Ｄ変換を行い、前記上位ビットのＡ／Ｄ変換が終了すると前記下位ビットのＡ／Ｄ変換を行う制御を行う指定制御部とを具備し、前記指定制御部によって前記上位ビットのＡ／Ｄ変換に用いる前記第１のコンデンサが指定されると、前記第１のＡ／Ｄ変換部がＡ／Ｄ変換を行い、通常はＡ／Ｄ変換の結果であるディジタル値あるいは最上位ビットの変換における中央値近傍に前記アナログ入力信号の値がある場合には、比較の結果をＡ／Ｄ変換の情報として、次にＡ／Ｄ変換を行う前記第２のＡ／Ｄ変換部へ送ると共に、最上位ビットから所定の範囲の上位ビットを得る場合のみに、前記第１のＡ／Ｄ変換部の比較器において閾値に誤判定許容範囲を持たせて比較を行う冗長型の処理方式により比較を行うことを特徴とする。

【図面の簡単な説明】

【0015】

【図1】第１の実施形態に係る逐次型Ａ／Ｄ変換回路の構成図。

【図2】本実施形態に係る逐次型Ａ／Ｄ変換回路によるサンプリング時間の説明図。

【図3】第１の実施形態に係る逐次型Ａ／Ｄ変換回路の処理手順を示すフローチャート。

【図4】第２の実施形態に係る逐次型Ａ／Ｄ変換回路の構成図。

【図5】第２の実施形態に係る逐次型Ａ／Ｄ変換回路の処理手順を示すフローチャート。

【図6】本実施形態と従来例の処理時間の対比を示す図。

【発明を実施するための形態】

【0016】

以下添付図面を参照して、本発明に係る逐次型Ａ／Ｄ変換回路の実施形態を説明する。各図において、同一の構成要素には同一の符号を付して重複する説明を省略する。図１に、第１の実施形態に係る逐次型Ａ／Ｄ変換回路のブロック図を示す。本実施形態に係る逐次型Ａ／Ｄ変換回路１０の前段には、フィルタ２０が接続され、更に、フィルタ２０の前段にはバッファ回路３０が接続される。バッファ回路３０の入力側に接続された入力端子４０からＡ／Ｄ変換対象のアナログ入力信号ＶＩＮが入力される。

【0017】

バッファ回路３０は、アナログ入力信号ＶＩＮをそのまま逐次型Ａ／Ｄ変換回路１０へ入力すると、サンプリングホールド時に入力インピーダンスが瞬時的に低下する場合などへの対策として設けられる。また、フィルタ２０は、折り返し雑音を除去するためのフィルタであり、アナログ信号の段階でナイキスト周波数を超える周波数成分を除去するために設けられる。

【0018】

逐次型Ａ／Ｄ変換回路１０には、２つのコンデンサＣ１、Ｃ２と、Ａ／Ｄ変換部５０と、指定制御部６０とが備えられている。本実施形態において指定制御部６０は、Ａ／Ｄ変換部５０内に設けているが、Ａ／Ｄ変換部５０の外であっても良い。Ａ／Ｄ変換部５０には、コンデンサＣ１、Ｃ２の電位と閾値を比較する比較器５１と、上記比較器５１の比較結果に基づきＡ／Ｄ変換のビット値を得る演算回路５２とが備えられている。

【0019】

上記の指定制御部６０は、各コンデンサ毎に異なって定められた終了値ビットの値に応じてそれぞれのコンデンサでサンプリングを行わせると共に、終了値が最も少ないコンデンサから指定をして上記Ａ／Ｄ変換部５０にＡ／Ｄ変換を行わせ、指定したコンデンサについて終了値となる毎に、次に終了値が少ないコンデンサを指定して上記Ａ／Ｄ変換部５０にＡ／Ｄ変換を行わせる処理を行うものである。

【0020】

本実施形態では、コンデンサはＣ１とＣ２の２つであるから、例えば最上位ビットが８ビットであるとすると、コンデンサＣ１は最上位ビットから３ビット目（終了値ビット）までのＡ／Ｄ変換に用い、コンデンサＣ２は４ビット目から８ビット目（終了値ビット）までのＡ／Ｄ変換に用いるというように終了値ビットが定められている場合を考える。この場合には、図２に示されるように、コンデンサＣ２に高精度でＡ／Ｄ変換を行うことが可能な量（電位）のチャージは所定時間ＴＦまで行われる必要があるものとする。一方、最上位ビットから３ビット目までのＡ／Ｄ変換に用いるコンデンサＣ１には、最上位ビットから３ビット目までのＡ／Ｄ変換を行うために必要十分な電荷がコンデンサＣ１に蓄積されていれば良いので、この時間としてＴ１までコンデンサＣ１にサンプリングを行わせる。従って、コンデンサを３つ以上用いる場合には、各コンデンサに定められた終了値ビットの値に応じてそれぞれのコンデンサでサンプリングを行わせることになる。

【0021】

更に、指定制御部６０は、終了値が最も少ないコンデンサから指定をして上記Ａ／Ｄ変換部５０にＡ／Ｄ変換を行わせ、指定したコンデンサについて終了値となる毎に、次に終了値が少ないコンデンサを指定して上記Ａ／Ｄ変換部５０にＡ／Ｄ変換を行わせる。

【0022】

本実施形態では、コンデンサはＣ１、Ｃ２の２つであるから、例えば、まず、コンデンサＣ１の電位に対して終了値（３ビット目）までのＡ／Ｄ変換を行い、終了値が次に少ないコンデンサＣ２を指定して上記Ａ／Ｄ変換部５０にＡ／Ｄ変換を行わせる。コンデンサが３つ以上である場合も同様である。

【0023】

上記Ａ／Ｄ変換部５０は、最上位ビットから所定の範囲の上位ビットを得る場合に、先に非特許文献１に紹介されている、非２進検索アルゴリズムによるＳＤＲ ＡＤＣの手法（冗長型の処理方式という）を用いるものとする。

【0024】

所定範囲の上位ビットのＡ／Ｄ変換が終了すると（比較器５１による比較結果が得られると）、次に、コンデンサＣ２に高精度でサンプリングを行うことが可能な量のチャージが行われているので（所定時間ＴＦとなっているので）、コンデンサＣ２の電位に対するＡ／Ｄ変換に移行する。このコンデンサＣ２の電位に対するＡ／Ｄ変換においては、比較器において閾値に誤判定許容範囲を持たせて比較を行う冗長型の処理方式を採用しないで処理を行うが、必要であれば冗長型の処理方式を採用して比較を行っても良い。

【0025】

本実施形態では、サンプリングホールドのために図１に示すようにスイッチＳ１、Ｓ２、Ｓ３、Ｓ４が設けられており、このスイッチＳ１、Ｓ２、Ｓ３、Ｓ４をオンオフすることにより、サンプリングホールド及びＡ／Ｄ変換の処理の指示制御を指定制御部６０が行う。

【0026】

即ち、スイッチＳ１はコンデンサＣ１の入力側とアナログ入力信号ＶＩＮが入力する側（フィルタ２０の出力側）との間に配置されている。スイッチＳ２はコンデンサＣ２の入力側とアナログ入力信号ＶＩＮが入力する側（フィルタ２０の出力側）との間に配置されている。

【0027】

スイッチＳ３はコンデンサＣ１の出力側とＡ／Ｄ変換部５０の入力側との間に配置されている。スイッチＳ４はコンデンサＣ２の出力側とＡ／Ｄ変換部５０の入力側との間に配置されている。なお、Ａ／Ｄ変換部５０に接続されている閾値ＲＥＦ１は、上記の上限閾値や各下限閾値をまとめて示したものである。

【0028】

このように構成された第１の実施形態においては、図３に示されるフローチャートに示すように動作が行われる。つまり、図１の状態からスイッチＳ１、Ｓ２をオン（閉成）として、コンデンサＣ１、Ｃ２にてアナログ入力信号ＶＩＮをサンプリングホールドする（Ｓ１１）。コンデンサＣ１の電位をＡ／Ｄ変換するタイミングか（ＴＦ時間か）を検出し（Ｓ１２）、ＹＥＳとなると、スイッチＳ１をオフ（開放）すると共にスイッチＳ３をオンとして、コンデンサＣ１の電位をＡ／Ｄ変換する（Ｓ１３）。

【0029】

次のコンデンサＣ２によるビットへの変換のタイミングであるかを検出し（Ｓ１４）、ＹＥＳとなると、スイッチＳ２をオフ（開放）すると共にスイッチＳ４をオンとして、コンデンサＣ２の電位をＡ／Ｄ変換する（Ｓ１５）。

【0030】

以上のように、１つのコンデンサに対して行われていた従来のサンプリング時間が到来する前に、アナログ入力信号ＶＩＮをＡ／Ｄ変換して上位ビットを得るために概ね十分なサンプリング時間の間チャージされたコンデンサの電位を用いたＡ／Ｄ変換を先行させて行う。その後に、従来と同じレベルでサンプリング時間が経過したコンデンサＣ２の電位を用いたＡ／Ｄ変換へ移行するので、高精度でありながら、現状よりも更に高速な処理を実現することのできる逐次型Ａ／Ｄ変換が可能である。

【0031】

次に、図４に示す第２の実施形態に係る逐次型Ａ／Ｄ変換回路を説明する。この第２の実施形態に係る逐次型Ａ／Ｄ変換回路８０では、Ａ／Ｄ変換部がコンデンサとペアで複数設けられる。本実施形態ではペアが２ペア設けられるが、３ペア以上であっても良い。即ち、逐次型Ａ／Ｄ変換回路８０は、コンデンサＣ１と第１のＡ／Ｄ変換部７０Ａとにより構成される第１のペアと、コンデンサＣ２と第２のＡ／Ｄ変換部７０Ｂとにより構成される第２のペアが備えられる。

【0032】

第１のＡ／Ｄ変換部７０Ａには、コンデンサＣ１の電位と閾値を比較する比較器５１Ａと、上記比較器５１Ａの比較結果に基づきＡ／Ｄ変換のビット値を得る演算回路５２Ａ、Ａ／Ｄ変換のコンデンサを指定する指定制御部６０Ａとが備えられている。第２のＡ／Ｄ変換部７０Ｂには、コンデンサＣ２の電位と閾値を比較する比較器５１Ｂと、上記比較器５１Ｂの比較結果に基づきＡ／Ｄ変換のビット値を得る演算回路５２Ｂ、Ａ／Ｄ変換のコンデンサを指定する指定制御部６０Ｂとが備えられている。この第２の実施形態においても第１の実施形態と同様に、最上位ビットから所定の範囲の上位ビットを得る場合に、比較器において閾値に誤判定許容範囲を持たせて比較を行う冗長型の処理方式により比較を行うものである。なお、第１のＡ／Ｄ変換部７０Ａのみが冗長型の処理方式により比較を行うようにしても良い。

【0033】

指定制御部６０Ａは、自らが属するペアのコンデンサＣ１を指定し、指定制御部６０Ｂは、自らが属するペアのコンデンサＣ２を指定する。指定制御部６０Ａは、第１のＡ／Ｄ変換部７０Ａの外に設けられていても良い。指定制御部６０Ｂは、第２のＡ／Ｄ変換部７０Ｂの外に設けられていても良いし、この場合には指定制御部６０Ａと指定制御部６０Ｂを１つとしても良い。

【0034】

本実施形態では、指定制御部６０Ａによってコンデンサが指定されると、このコンデンサとペアのＡ／Ｄ変換部がＡ／Ｄ変換を行い、Ａ／Ｄ変換の情報を次に指定されたコンデンサとペアのＡ／Ｄ変換部へ送る。つまり、ここでは、最初にコンデンサＣ１の電位のＡ／Ｄ変換が行われるので、第１のＡ／Ｄ変換部７０Ａから第２のＡ／Ｄ変換部７０ＢへＡ／Ｄ変換の情報が送られる。ここに、Ａ／Ｄ変換の情報とは通常はＡ／Ｄ変換の結果であるディジタル値とすることができるが、最上位ビットの変換における中央値近傍にアナログ入力信号ＶＩＮの値があるような場合には、比較の結果をＡ／Ｄ変換の情報とすることができる。

【0035】

この第２の実施形態においても、コンデンサＣ１、Ｃ２に対するサンプリングホールド制御のためにスイッチＳ１、Ｓ２が設けられる。即ち、スイッチＳ１はコンデンサＣ１の入力側とアナログ入力信号ＶＩＮが入力する側（フィルタ２０の出力側）との間に配置されている。スイッチＳ２はコンデンサＣ２の入力側とアナログ入力信号ＶＩＮが入力する側（フィルタ２０の出力側）との間に配置されている。

【0036】

なお、第１のＡ／Ｄ変換部７０Ａに接続されている閾値ＲＥＦ１と第２のＡ／Ｄ変換部７０Ｂに接続されている閾値ＲＥＦ２とは、上記の冗長型の処理方式により比較を行う場合やその他の比較に用いる上限閾値や各下限閾値をまとめて示したものである。

【0037】

このように構成された第２の実施形態においては、図５に示されるフローチャートに示すように動作が行われる。つまり、図４の状態からスイッチＳ１、Ｓ２をオン（閉成）として、コンデンサＣ１、Ｃ２にてアナログ入力信号ＶＩＮをサンプリングホールドする（Ｓ２１）。次に、コンデンサＣ１の電位をＡ／Ｄ変換するタイミングか（ＴＦ時間か）を検出し（Ｓ２２）、ＹＥＳとなると、スイッチＳ１をオフ（開放）し、コンデンサＣ１の電位をＡ／Ｄ変換する（Ｓ２３）。

【0038】

次のコンデンサＣ２の電位によるビットへの変換のタイミングであるかを検出し（Ｓ２４）、ＹＥＳとなると、第１のＡ／Ｄ変換部７０Ａから第１のＡ／Ｄ変換部７０ＢへＡ／Ｄ変換の情報を送る（Ｓ２５）。次に、スイッチＳ２をオフ（開放）し、コンデンサＣ２の電位をＡ／Ｄ変換して、送られたＡ／Ｄ変換の情報を合わせてアナログ入力信号ＶＩＮの全体のＡ／Ｄ変換結果を得る（Ｓ２６）。

【0039】

この第２の実施形態によって、１つのＡ／Ｄ変換部に対しコンデンサＣ１、Ｃ２の接続切換を行うことなく、高精度でありながら、現状よりも更に高速な処理を実現することのできる逐次型Ａ／Ｄ変換が可能である。

【0040】

以上の２つの実施形態と従来例との比較を図６を用いて説明する。図６（ａ）に示すように従来は、１つのコンデンサに対しＡ／Ｄ変換のときに誤差が生じないための最小限のサンプリング時間ＴＳ１をかけてサンプリングを行う。このサンプリング時間ＴＳ１の後に、逐次比較によるＡ／Ｄ変換を行う逐次比較期間ＴＣ１が設けられる。

【0041】

本実施形態では、図６（ｂ）に示すように１つのコンデンサＣ１に対し所定範囲の上位ビットのＡ／Ｄ変換に誤差が生じないための必要十分なサンプリング時間ＴＳ２をかけてサンプリングを行う。このサンプリング時間ＴＳ２の後に、コンデンサＣ１の電位に対し逐次比較によるＡ／Ｄ変換を行う逐次比較期間ＴＣ２が設けられる。

【0042】

上記サンプリング時間ＴＳ２と逐次比較期間ＴＣ２を加えた間に、コンデンサＣ２に対しＡ／Ｄ変換のときに誤差が生じないための必要十分なサンプリング時間ＴＳ３をかけてサンプリングが行われる。上記サンプリング時間ＴＳ２と逐次比較期間ＴＣ２を加えた時間が終了すると、サンプリング時間ＴＳ３も終了となり、比較対象であるコンデンサの電位の切り換え期間、或いはコンデンサの電位を含むＡ／Ｄ変換部の切り換え期間である期間ＴＩＮＴを経て、コンデンサＣ２の電位に対し逐次比較によるＡ／Ｄ変換を行う逐次比較期間ＴＣ３が設けられる。

【0043】

上記図６から明らかな通り、従来は、Ａ／Ｄ変換のときに誤差が生じないための最小限のサンプリング時間ＴＳ１であったのに対し、本実施形態では、Ａ／Ｄ変換のときに誤差が生じないための必要十分なサンプリング時間ＴＳ３をかけてサンプリングが行われるので、高精度な変換結果が得られるものである。また、Ａ／Ｄ変換のときに誤差が生じないための必要十分なサンプリング時間ＴＳ３が経過したときには、所定範囲の上位ビットのＡ／Ｄ変換が逐次比較期間ＴＣ２において行われている。従って、この後の処理に必要な時間はコンデンサＣ２の電位に対し逐次比較によるＡ／Ｄ変換を行う逐次比較期間ＴＣ３だけであり、全体の処理時間を従来よりも大幅に短縮できる効果がある。

【0044】

また、第２の実施形態によれば、２つ以上のＡ／Ｄ変換部に用いられる比較器を同程度の性能を有するものとせずに、第１のＡ／Ｄ変換部７０Ａに備えられている比較器５１Ａを精度の低いものとして回路構成を簡素に小型にすることも可能である。

【0045】

上記実施形態では、コンデンサを２つ設けるものと、コンデンサを含むＡ／Ｄ変換部を２つ設けるものを示したが、既に述べた通り、コンデンサを３つ以上設けるようにしても良く、またはコンデンサを含むＡ／Ｄ変換部を３つ以上設けるようにしても良い。このような構成によっても、本実施形態である第１の実施形態や第２の実施形態と同様の効果を得られるものである。

【符号の説明】

【0046】

１０ 逐次型Ａ／Ｄ変換回路
２０ フィルタ
３０ バッファ回路
４０ 入力端子
５０、７０Ａ、７０Ｂ Ａ／Ｄ変換部
５１、５１Ａ、５１Ｂ 比較器
５２、５２Ａ、５２Ｂ 演算回路
６０、６０Ａ、６０Ｂ 指定制御部
８０ 逐次型Ａ／Ｄ変換回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】