特許 6849903 受信回路及び半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6849903

(24)【登録日】2021年3月9日

(45)【発行日】2021年3月31日

(54)【発明の名称】受信回路及び半導体集積回路

(51)【国際特許分類】

   H03K 9/02 20060101AFI20210322BHJP

【ＦＩ】

   H03K9/02

【請求項の数】10

【全頁数】15

(21)【出願番号】特願2016-198308(P2016-198308)

(22)【出願日】2016年10月6日

(65)【公開番号】特開2018-61164(P2018-61164A)

(43)【公開日】2018年4月12日

【審査請求日】2019年9月6日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】工藤 真大

【審査官】 及川 尚人

(56)【参考文献】

【文献】 米国特許出願公開第２００５／０２０１４９１（ＵＳ，Ａ１）

【文献】 特開２０１０−２８８２３７（ＪＰ，Ａ）

【文献】 特表２０１１−５１１５６４（ＪＰ，Ａ）

【文献】 特開２０１２−２５３６６１（ＪＰ，Ａ）

【文献】 特開２０１３−２２９７７６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０３１１００８（ＵＳ，Ａ１）

【文献】 米国特許第０９６９９００９（ＵＳ，Ｂ１）

【文献】 米国特許出願公開第２００４／０１４１５６７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ７／００−１１／００

(57)【特許請求の範囲】

【請求項1】

異なる位相を有する複数のクロック信号の内の第１クロック信号に基づいて、受信信号の第１データ部のレベルの判定を行い、判定結果を第１判定信号として出力する第１の数の第１比較回路、及び前記複数のクロック信号の内の前記第１クロック信号とは異なる第２クロック信号に基づいて、前記第１データ部に続く前記受信信号の第２データ部のレベルの判定を行い、判定結果を第２判定信号として出力する前記第１の数の第２比較回路を含む判定回路と、
前記第１比較回路から出力される前記第１判定信号及び前記第２比較回路から出力される前記第２判定信号のタイミングを、前記複数のクロック信号の内の１つのクロック信号に合わせて出力するタイミングアライナ回路と、
前記タイミングアライナ回路から出力される、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号に基づいて、デジタル信号を生成する論理回路とを有し、
前記判定回路は、前記受信信号が多値の第１信号であるときには前記第１の数の前記第１比較回路と前記第１の数の前記第２比較回路とを使用して前記第１データ部のレベル及び前記第２データ部のレベルの判定をそれぞれ行い、前記受信信号が前記第１信号より取り得る値の数が少ない第２信号であるときには前記第１の数より少ない第２の数（２以上）の前記第１比較回路と前記第２の数の前記第２比較回路とを使用して前記第１データ部のレベル及び前記第２データ部のレベルの判定をそれぞれ行い、
前記論理回路は、前記受信信号が前記第１信号である場合、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号をデコードして前記デジタル信号を生成するデコーダとして動作し、前記受信信号が前記第２信号である場合、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号のそれぞれ１つを選択して前記デジタル信号を生成するセレクタとして動作することを特徴とする受信回路。

【請求項2】

前記第２信号は２値の信号であり、
前記判定回路は、前記受信信号が前記第２信号であるときには閾値が異なる２つの前記第１比較回路と閾値が異なる２つの前記第２比較回路とを使用して前記第１データ部のレベル及び前記第２データ部のレベルの判定をそれぞれ行い、
前記論理回路は、前記受信信号が前記第２信号である場合、第１期間前のデータが前記２値の内の第１値であれば前記タイミングを合わせた、一方の前記第１比較回路に対応する前記第１判定信号及び一方の前記第２比較回路に対応する前記第２判定信号を選択して前記デジタル信号を生成し、前記第１期間前のデータが前記２値の内の第２値であれば前記タイミングを合わせた、他方の前記第１比較回路に対応する前記第１判定信号及び他方前記第２比較回路に対応する前記第２判定信号を選択して前記デジタル信号を生成することを特徴とする請求項１記載の受信回路。

【請求項3】

前記第１の数は、前記第１信号が取り得る値の数より１少ない数と等しく、
前記受信信号が前記第１信号であるときには前記第１の数の前記第１比較回路の閾値が互いに異なり、
前記受信信号が前記第１信号であるときには前記第１の数の前記第２比較回路の閾値が互いに異なることを特徴とする請求項１又は２記載の受信回路。

【請求項4】

前記受信信号が前記第２信号である場合、判定に使用しない前記第１比較回路及び前記第２比較回路の動作を停止させることを特徴とする請求項１〜３の何れか１項に記載の受信回路。

【請求項5】

判定に使用しない前記第１比較回路及び前記第２比較回路への前記第１比較回路及び前記第２比較回路の動作タイミングを制御するクロック信号の供給を停止することで動作を停止させることを特徴とする請求項４記載の受信回路。

【請求項6】

前記論理回路は、前記受信信号が前記第１信号であるか前記第２信号であるかを示す制御信号が入力され、前記制御信号に基づいて前記デコーダとして動作するか前記セレクタとして動作するかを切り替えることを特徴とする請求項１〜５の何れか１項に記載の受信回路。

【請求項7】

前記論理回路は、前記受信信号が前記第１信号である場合、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号の論理演算の結果を前記デジタル信号として出力し、前記受信信号が前記第２信号である場合、第１期間前のデータに基づいて選択した前記タイミングを合わせた前記第１判定信号及び前記第２判定信号のそれぞれ１つを前記デジタル信号として出力することを特徴とする請求項１〜６の何れか１項に記載の受信回路。

【請求項8】

前記第１信号は４値のパルス振幅変調信号であり、前記第２信号は２値のパルス振幅変調信号であることを特徴とする請求項１〜７の何れか１項に記載の受信回路。

【請求項9】

異なる位相を有する複数のクロック信号の内の第１クロック信号を用いて受信シリアル信号をサンプリングし、前記受信シリアル信号の第１データ部のレベルの判定を行い、判定結果を第１判定信号として出力する第１の数の第１比較回路、及び前記複数のクロック信号の内の前記第１クロック信号とは異なる第２クロック信号を用いて前記受信シリアル信号をサンプリングし、前記第１データ部に続く前記受信シリアル信号の第２データ部のレベルの判定を行い、判定結果を第２判定信号として出力する前記第１の数の第２比較回路を含む判定回路と、
前記第１比較回路から出力される前記第１判定信号及び前記第２比較回路から出力される前記第２判定信号のタイミングを、前記複数のクロック信号の内の１つのクロック信号に合わせて出力するタイミングアライナ回路と、
前記タイミングアライナ回路から出力される、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号に基づいて、デジタル信号を生成する論理回路と、
前記論理回路により生成された前記デジタル信号に対してシリアル−パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
前記デマルチプレクサの出力信号に基づいて前記複数のクロック信号の内の少なくとも１つのクロック信号の位相を制御するクロックデータリカバリ回路とを有し、
前記判定回路は、前記受信シリアル信号が多値の第１信号であるときには前記第１の数の前記第１比較回路と前記第１の数の前記第２比較回路とを使用して前記第１データ部のレベル及び前記第２データ部のレベルの判定をそれぞれ行い、前記受信シリアル信号が前記第１信号より取り得る値の数が少ない第２信号であるときには前記第１の数より少ない第２の数（２以上）の前記第１比較回路と前記第２の数の前記第２比較回路とを使用して前記第１データ部のレベル及び前記第２データ部のレベルの判定をそれぞれ行い、
前記論理回路は、前記受信シリアル信号が前記第１信号である場合、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号をデコードして前記デジタル信号を生成するデコーダとして動作し、前記受信シリアル信号が前記第２信号である場合、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号のそれぞれ１つを選択して前記デジタル信号を生成するセレクタとして動作することを特徴とする受信回路。

【請求項10】

異なる位相を有する複数のクロック信号の内の第１クロック信号を用いて受信シリアル信号をサンプリングし、前記受信シリアル信号の第１データ部のレベルの判定を行い、判定結果を第１判定信号として出力する第１の数の第１比較回路、及び前記複数のクロック信号の内の前記第１クロック信号とは異なる第２クロック信号を用いて前記受信シリアル信号をサンプリングし、前記第１データ部に続く前記受信シリアル信号の第２データ部のレベルの判定を行い、判定結果を第２判定信号として出力する前記第１の数の第２比較回路を含む判定回路と、
前記第１比較回路から出力される前記第１判定信号及び前記第２比較回路から出力される前記第２判定信号のタイミングを、前記複数のクロック信号の内の１つのクロック信号に合わせて出力するタイミングアライナ回路と、
前記タイミングアライナ回路から出力される、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号に基づいて、デジタル信号を生成する論理回路と、
前記論理回路により生成された前記デジタル信号に対してシリアル−パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
前記デマルチプレクサの出力信号に基づいて前記複数のクロック信号の内の少なくとも１つのクロック信号の位相を制御するクロックデータリカバリ回路と、
前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路とを有し、
前記判定回路は、前記受信シリアル信号が多値の第１信号であるときには前記第１の数の前記第１比較回路と前記第１の数の前記第２比較回路とを使用して前記第１データ部のレベル及び前記第２データ部のレベルの判定をそれぞれ行い、前記受信シリアル信号が前記第１信号より取り得る値の数が少ない第２信号であるときには前記第１の数より少ない第２の数（２以上）の前記第１比較回路と前記第２の数の前記第２比較回路とを使用して前記第１データ部のレベル及び前記第２データ部のレベルの判定をそれぞれ行い、
前記論理回路は、前記受信シリアル信号が前記第１信号である場合、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号をデコードして前記デジタル信号を生成するデコーダとして動作し、前記受信シリアル信号が前記第２信号である場合、前記タイミングを合わせた前記第１判定信号及び前記第２判定信号のそれぞれ１つを選択して前記デジタル信号を生成するセレクタとして動作することを特徴とする半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、受信回路及び半導体集積回路に関する。

【背景技術】

【0002】

シリアライザ／デシリアライザ（ＳｅｒＤｅｓ：Serializer／De-serializer）の受信回路のフロントエンド部の構成例を図６に示す。図６には、“０”又は“１”の２値のＮＲＺ（Non Return to Zero）信号を受信する受信回路（ＮＲＺ受信回路）の例を示している。図６に示す受信回路は、シリアル信号入力端子に入力された２値のＮＲＺ信号を増幅器６０１で増幅し、比較回路６０２Ｌが有する比較器６０２−Ｌ０、６０２−Ｌ１、及び比較回路６０２Ｈが有する比較器６０２−Ｈ０、６０２−Ｈ１が、それぞれ“０”及び“１”の判定を行って判定結果を出力する。

【0003】

ここでは、比較器６０２−Ｌ０、６０２−Ｌ１、６０２−Ｈ０、６０２−Ｈ１によりデータレートの半分の周期でデータをサンプリングするハーフレート構成の例を示している。また、比較回路６０２Ｃが有する比較器６０２−Ｃ０、６０２−Ｃ１により２値のＮＲＺ信号に係るバウンダリ検出を行い、クロックデータリカバリ回路が２ｘサンプリングによる位相比較器で動作する構成の例を示している。そのため、図６に示すように、それぞれ０度、９０度、１８０度、２７０度の位相に対応する４相のクロックＩ、Ｑ、ＩＸ、ＱＸを供給している。２値のＮＲＺ信号のデータを判定する比較器６０２−Ｌ０、６０２−Ｌ１、６０２−Ｈ０、６０２−Ｈ１の動作タイミングがクロックＩ、ＩＸに基づいて制御され、クロックデータリカバリの位相検出のためのデータのエッジ判定を行う比較器６０２−Ｃ０、６０２−Ｃ１の動作タイミングがクロックＱ、ＱＸに基づいて制御される。

【0004】

また、図６に示す例では、伝送路で生じるデータの符号間干渉（ＩＳＩ：Inter Symbol Interference）による影響を除去して受信精度を高めるために、過去のデータの判定結果を基に符号間干渉による信号損失を補償する判定帰還型等化回路（ＤＦＥ：Decision Feedback Equalizer）を適用している。特に、図６においては、１ＵＩ（ユニットインターバル）後の符号間干渉による影響を補償するために、１ＵＩ前のデータを基に符号間干渉による信号損失を補償する１タップＤＦＥを適用している。

【0005】

図６においては、比較回路６０２Ｌが有する比較器６０２−Ｌ０、６０２−Ｌ１の判定レベルと、比較回路６０２Ｈが有する比較器６０２−Ｈ０、６０２−Ｈ１の判定レベルとをずらし、１ＵＩ前である前回の判定結果を基に、選択するべき比較器の判定結果を比較器の後段に設けたセレクタ６０３、６０４で選択する。選択されたデータは、次の１ＵＩ後のデータの選択判定に用いられる。

【0006】

例えば、比較器６０２−Ｌ０及び比較器６０２−Ｈ０の判定結果がセレクタ６０３に入力され、セレクタ６０３は、１ＵＩ前の判定結果であるセレクタ６０４の出力データが“０”であれば比較器６０２−Ｌ０の判定結果を選択し、セレクタ６０４の出力データが“１”であれば比較器６０２−Ｈ０の判定結果を選択して、出力データとして出力する。また、例えば比較器６０２−Ｌ１及び比較器６０２−Ｈ１の判定結果がセレクタ６０４に入力され、セレクタ６０４は、１ＵＩ前の判定結果であるセレクタ６０３の出力データが“０”であれば比較器６０２−Ｌ１の判定結果を選択し、セレクタ６０３の出力データが“１”であれば比較器６０２−Ｈ１の判定結果を選択して、出力データとして出力する。

【0007】

このようにハーフレート構成の受信回路では交互にデータのサンプリングを行うため、１ＵＩ前のデータが対象の比較器と逆の位相で動作する比較器の判定結果となり、図６に示すような簡単な構成で１タップＤＦＥの受信回路を構成することが可能である。タイミングアライナ回路６０５は、４相のクロックＩ、Ｑ、ＩＸ、ＱＸにそれぞれ対応した互いに異なるタイミングで入力されるデータを、単一のクロックに同期させて出力する。これにより、後段の図示しないデマルチプレクサは、単一のクロックでデータ処理を行うことが可能となる。

【0008】

ＳｅｒＤｅｓの受信回路のフロントエンド部の他の構成例を図７に示す。図７には、２値のＮＲＺ信号ではなく、ＰＡＭ４（Pulse Amplitude Modulation 4）と呼ばれる４値のパルス振幅変調信号を受信する受信回路（ＰＡＭ４受信回路）の例を示している。図７に示す受信回路は、シリアル信号入力端子に入力された４値のＰＡＭ４信号を増幅器７０１で増幅し、比較回路７０２Ｌが有する比較器７０２−Ｌ０、７０２−Ｌ１、比較回路７０２Ｚが有する比較器７０２−Ｚ０、７０２−Ｚ１、及び比較回路７０２Ｈが有する比較器７０２−Ｈ０、７０２−Ｈ１により３つの判定レベルでデータを判定することで、入力信号を３ビットのサーモメータコードとして判定する。得られる“０００”、“００１”、“０１１”、“１１１”のサーモメータコードは、それぞれ０、１、２、３の４値に対応し、この変換は、タイミングアライナ回路７０３を介してサーモメータコードが入力される論理回路（ＰＡＭ４デコーダ）が行う。

【0009】

図７においても、データレートの半分の周期でデータをサンプリングする構成の例を示している。また、比較回路７０２Ｃが有する比較器７０２−Ｃ０、７０２−Ｃ１により４値のＰＡＭ４信号に係るバウンダリ検出を行い、クロックデータリカバリ回路が２ｘサンプリングによる位相比較器で動作する構成の例を示している。４値のＰＡＭ４信号のデータを判定する比較器７０２−Ｌ０、７０２−Ｌ１、７０２−Ｚ０、７０２−Ｚ１、７０２−Ｈ０、７０２−Ｈ１の動作タイミングがクロックＩ、ＩＸに基づいて制御され、クロックデータリカバリの位相検出のためのバウンダリ検出を行う比較器７０２−Ｃ０、７０２−Ｃ１の動作タイミングがクロックＱ、ＱＸに基づいて制御される。

【0010】

ＰＬＬ（Phase Locked Loop）方式のＣＤＲ（Clock Data Recovery）回路と、オーバーサンプリング方式のＣＤＲ回路の機能を併せ持ち、両方式間で切り替えることができるＣＤＲ回路が提案されている（特許文献１参照）。また、通信方式に応じて量子化器を構成する比較器のうち動作する比較器の数を変更し、２つの通信方式に対応して所望のノイズシェープ特性を得ることができるΔΣ（シグマ・デルタ）型Ａ／Ｄ（アナログ−デジタル）変換回路を内蔵した通信用半導体集積回路が提案されている（特許文献２参照）。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開２０１４−６０５８３号公報

【特許文献2】特開２００６−２５４２６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

ここで、ＰＡＭ４信号は１シンボルで２ビット分のデータを通信できるため、ＮＲＺ信号に比べてＰＡＭ４信号では２倍のデータレートを実現することが可能であるが、一方でＮＲＺ信号はＰＡＭ４信号に比べてアイ開口部が大きいので受信精度が良い。それぞれの信号の特長を生かすために伝送線路やクロストークの大きさ等の通信状況に合わせて適切な変調方式を選択して通信できれば良いが、各変調方式に対応した回路をそれぞれ設けると回路規模が大きくなってしまう。本発明の目的は、回路規模が増大することを抑制し、複数の変調方式に対応することができる受信回路を提供することにある。

【課題を解決するための手段】

【0013】

受信回路の一態様は、異なる位相を有する複数のクロック信号の内の第１クロック信号に基づいて、受信信号の第１データ部のレベルの判定を行い、判定結果を第１判定信号として出力する第１の数の第１比較回路、及び複数のクロック信号の内の第１クロック信号とは異なる第２クロック信号に基づいて、第１データ部に続く受信信号の第２データ部のレベルの判定を行い、判定結果を第２判定信号として出力する第１の数の第２比較回路を含む判定回路と、第１比較回路から出力される第１判定信号及び第２比較回路から出力される第２判定信号のタイミングを、複数のクロック信号の内の１つのクロック信号に合わせて出力するタイミングアライナ回路と、タイミングアライナ回路から出力される、タイミングを合わせた第１判定信号及び第２判定信号に基づいて、デジタル信号を生成する論理回路とを有する。判定回路は、受信信号が多値の第１信号であるときには第１の数の第１比較回路と第１の数の第２比較回路とを使用して第１データ部のレベル及び第２データ部のレベルの判定をそれぞれ行い、受信信号が第１信号より取り得る値の数が少ない第２信号であるときには第１の数より少ない第２の数（２以上）の第１比較回路と第２の数の第２比較回路とを使用して第１データ部のレベル及び第２データ部のレベルの判定をそれぞれ行い、論理回路は、受信信号が第１信号である場合、タイミングを合わせた第１判定信号及び第２判定信号をデコードしてデジタル信号を生成するデコーダとして動作し、受信信号が第２信号である場合、タイミングを合わせた第１判定信号及び第２判定信号のそれぞれ１つを選択してデジタル信号を生成するセレクタとして動作する。

【発明の効果】

【0014】

開示の受信回路は、第１信号及び第２信号に対して比較回路を共用し論理回路の動作を受信する信号に応じて切り替えることで、受信回路の回路規模が増大することを抑制しつつ、複数の変調方式に対応することが可能となる。

【図面の簡単な説明】

【0015】

【図1】本発明の実施形態における受信回路のフロントエンド部の構成例を示す図である。

【図2】本実施形態におけるＮＲＺ信号受信時の動作を説明する図である。

【図3】本実施形態における比較器の動作制御に係る回路の構成例を示す図である。

【図4】本実施形態における受信回路の論理回路の例を説明する図である。

【図5】本実施形態における半導体集積回路の構成例を示す図である。

【図6】ＮＲＺ受信回路のフロントエンド部の構成例を示す図である。

【図7】ＰＡＭ４受信回路のフロントエンド部の構成例を示す図である。

【発明を実施するための形態】

【0016】

以下、本発明の実施形態を図面に基づいて説明する。

【0017】

図１は、本発明の一実施形態における受信回路のフロントエンド部の構成例を示す図である。図１には、“０”又は“１”の２値のＮＲＺ（Non Return to Zero）信号、及び“００”、“０１”、“１０”、及び“１１”の４値のＰＡＭ４（Pulse Amplitude Modulation 4）信号を取り扱うことが可能な受信回路の例を示している。

【0018】

増幅回路１１は、シリアル信号入力端子より入力される受信シリアル信号ＳＩＮを増幅する。増幅回路１１で増幅した信号は、判定回路１５に入力される。判定回路１５はデータ判定用の比較回路１２Ｌ、１２Ｚ、１２Ｈ、及びクロックデータリカバリの位相検出のためのバウンダリ検出用の比較回路１２Ｃを含み、増幅回路１１で増幅した信号は、データ判定用の比較回路１２Ｌ、１２Ｚ、１２Ｈ、及びクロックデータリカバリの位相検出のためのバウンダリ検出用の比較回路１２Ｃに入力される。本実施形態では、３つのデータ判定用の比較回路１２Ｌ、１２Ｚ、１２Ｈを有しているが、これは２値のＮＲＺ信号及び４値のＰＡＭ４信号を取り扱うためである。受信するパルス振幅変調信号の内で信号レベルの数が最大のものがＮ値のＰＡＭ信号である場合には、（Ｎ−１）個以上のデータ判定用の比較回路を有していればよい。

【0019】

比較回路１２Ｌ、１２Ｚ、１２Ｈの各々は、データのシンボルレートに対する比較器の比較サイクルの周波数の比の数の比較器を有する。例えば、シンボルレートの半分のレートで比較器が動作するハーフレート動作である場合、それぞれの比較回路１２Ｌ、１２Ｚ、１２Ｈは、２つの比較器を有する。本実施形態では、ハーフレート構成の例を示しており、比較回路１２Ｌは２つの比較器１２−Ｌ０、１２−Ｌ１を有し、比較回路１２Ｚは２つの比較器１２−Ｚ０、１２−Ｚ１を有し、比較回路１２Ｈは２つの比較器１２−Ｈ０、１２−Ｈ１を有する。

【0020】

比較器１２−Ｌ０、１２−Ｚ０、１２−Ｈ０は、４相クロックの内の０度の位相に対応するクロックＩに基づいて動作タイミングが制御され、増幅回路１１で増幅した信号を閾値（判定レベル、比較参照電圧）を基に判定して判定結果を信号ＤＬＩ、ＤＺＩ、ＤＨＩとしてそれぞれ出力する。また、比較器１２−Ｌ１、１２−Ｚ１、１２−Ｈ１は、４相クロックの内の１８０度の位相に対応するクロックＩＸに基づいて動作タイミングが制御され、増幅回路１１で増幅した信号を閾値（判定レベル、比較参照電圧）を基に判定して判定結果を信号ＤＬＩＸ、ＤＺＩＸ、ＤＨＩＸとしてそれぞれ出力する。比較器１２−Ｌ０、１２−Ｚ０、１２−Ｈ０及び比較器１２−Ｌ１、１２−Ｚ１、１２−Ｈ１における閾値は、図５に示すイコライザロジック回路等によって制御される。

【0021】

比較回路１２Ｃは、クロックデータリカバリ回路での位相調整のためのバウンダリ検出のサンプリング数に応じた数の比較器を有する。本実施形態では、クロックデータリカバリ回路が２ｘサンプリングによる位相比較器で動作する構成の例を示しており、比較回路１２Ｃは２つの比較器１２−Ｃ０、１２−Ｃ１を有する。比較器１２−Ｃ０は、４相クロックの内の９０度の位相に対応するクロックＱに基づいて動作タイミングが制御され、判定結果を信号ＣＬＱとして出力する。また、比較器１２−Ｃ１は、４相クロックの内の２７０度の位相に対応するクロックＱＸに基づいて動作タイミングが制御され、判定結果を信号ＣＬＱＸとして出力する。

【0022】

タイミングアライナ回路１３は、４相のクロックＩ、Ｑ、ＩＸ、ＱＸにそれぞれ対応した互いに異なるタイミングで比較回路１２Ｌ、１２Ｚ、１２Ｈから入力される信号を、単一のクロック（例えば、４相のクロックＩ、Ｑ、ＩＸ、ＱＸの内の何れかのクロック）に同期させて出力する。これにより、後段の回路は、単一のクロックでデータ処理を行うことが可能となる。論理回路１４は、制御信号ＣＴＬによって動作モードが切り替えられ、制御信号ＣＴＬに応じて４値のＰＡＭ４信号のデコーダの機能又は１タップＤＦＥ（Decision Feedback Equalizer、判定帰還型等化回路）のセレクタの機能を実現する。本実施形態では、制御信号ＣＴＬが“０”のとき、論理回路１４が４値のＰＡＭ４信号のデコーダとして動作し、制御信号ＣＴＬが“０”のとき、論理回路１４が１タップＤＦＥのセレクタとして動作するものとする。

【0023】

図１に示した受信回路のフロントエンド部が、４値のＰＡＭ４信号を受信するＰＡＭ４受信回路として動作する場合、比較回路１２Ｌ、１２Ｚ、１２Ｈの同相のクロックで動作する比較器が互いに異なる閾値で受信信号のレベルを判定し、判定結果を４値のサーモメータコードとして出力する。具体的には、比較回路１２Ｌが有する比較回路１２−Ｌ０、１２−Ｌ１の閾値がＰＡＭ４信号における“００”と“０１”とを区別する判定レベルに設定され、比較回路１２Ｚが有する比較回路１２−Ｚ０、１２−Ｚ１の閾値がＰＡＭ４信号における“０１”と“１０”とを区別する判定レベルに設定される。また、比較回路１２Ｈが有する比較回路１２−Ｈ０、１２−Ｈ１の閾値がＰＡＭ４信号における“１０”と“１１”とを区別する判定レベルに設定される。

【0024】

したがって、値“００”に対応するＰＡＭ４信号を受信した場合、比較回路１２−Ｌ０、１２−Ｚ０、１２−Ｈ０（１２−Ｌ１、１２−Ｚ１、１２−Ｈ１）の出力信号ＤＬＩ、ＤＺＩ、ＤＨＩ（ＤＬＩＸ、ＤＺＩＸ、ＤＨＩＸ）がすべて“０”となり、“０００”のサーモメータコードが出力される。また、値“０１”に対応するＰＡＭ４信号を受信した場合、比較回路１２−Ｌ０（１２−Ｌ１）の出力信号ＤＬＩ（ＤＬＩＸ）が“１”となり、比較回路１２−Ｚ０、１２−Ｈ０（１２−Ｚ１、１２−Ｈ１）の出力信号ＤＺＩ、ＤＨＩ（ＤＺＩＸ、ＤＨＩＸ）が“０”となり、“００１”のサーモメータコードが出力される。

【0025】

また、値“１０”に対応するＰＡＭ４信号を受信した場合、比較回路１２−Ｌ０、１２−Ｚ０（１２−Ｌ１、１２−Ｚ１）の出力信号ＤＬＩ、ＤＺＩ（ＤＬＩＸ、ＤＺＩＸ）が“１”となり、比較回路１２−Ｈ０（１２−Ｈ１）の出力信号ＤＨＩ（ＤＨＩＸ）が“０”となり、“０１１”のサーモメータコードが出力される。また、値“１１”に対応するＰＡＭ４信号を受信した場合、比較回路１２−Ｌ０、１２−Ｚ０、１２−Ｈ０（１２−Ｌ１、１２−Ｚ１、１２−Ｈ１）の出力信号ＤＬＩ、ＤＺＩ、ＤＨＩ（ＤＬＩＸ、ＤＺＩＸ、ＤＨＩＸ）がすべて“１”となり、“１１１”のサーモメータコードが出力される。

【0026】

図１に示した受信回路のフロントエンド部が、２値のＮＲＺ信号を受信するＮＲＺ受信回路として動作する場合、例えば図２に示すように３つの比較回路１２Ｌ、１２Ｚ、１２Ｈの内の２つの比較回路を動作させる。図２においては、比較回路１２Ｌ、１２Ｈを動作させる場合を一例として示している。そして、比較回路１２Ｌ、１２Ｈの同相のクロックで動作する比較器が互いに異なる閾値で受信信号のレベルを判定し、判定結果を出力する。ここで、比較回路１２Ｌが有する比較回路１２−Ｌ０、１２−Ｌ１の閾値は、例えば、１ＵＩ（ユニットインターバル）前の判定結果が“０”に対応する閾値に設定され、比較回路１２Ｈが有する比較回路１２−Ｈ０、１２−Ｈ１の閾値は、例えば、１ＵＩ前の判定結果が“１”に対応する閾値に設定される。なお、比較回路１２−Ｌ０、１２−Ｌ１、１２−Ｈ０、１２−Ｈ１の閾値は、２ＵＩ以上前の判定結果に対応する閾値に設定することも可能である。

【0027】

また、２値のＮＲＺ信号を受信するＮＲＺ受信回路として動作する場合、使用しない比較回路（図２に示す例では比較回路１２Ｚ）は、回路動作を停止させる（パワーダウンさせる）ようにしてもよい。例えば、図３に示すように、比較器１２−Ｈ０、１２−Ｚ０、１２−Ｌ０に対して、イネーブル信号ＥＮ１、ＥＮ２、ＥＮ３がそれぞれ入力されるＡＮＤ（論理積演算）ゲート３０１、３０２、３０３を介してクロック信号ＣＬＫを供給するようにする。なお、イネーブル信号ＥＮ１、ＥＮ２、ＥＮ３は、例えば図５に示すイコライザロジック回路等から出力され、“１”がイネーブル状態を示すものとする。

【0028】

そして、比較器１２−Ｈ０、１２−Ｚ０、１２−Ｌ０の回路動作を停止させる（パワーダウンさせる）場合には、対応するイネーブル信号ＥＮ１、ＥＮ２、ＥＮ３を“０”にすることで比較器へのクロック信号ＣＬＫの供給を停止させる。例えば、図２に示した例のように比較器１２Ｚの回路動作を停止させる（パワーダウンさせる）場合には、イネーブル信号ＥＮ２を“０”にする。なお、図３に示した比較器の動作制御に係る回路の構成は一例であり、これに限定されるものではない。図３に示した構成とは異なる他の回路によって、使用しない比較回路の回路動作を停止させる（パワーダウンさせる）ようにしてもよい。

【0029】

図４は、図１に示した論理回路１４の一例を示す図である。図４（Ａ）に示すように論理回路１４は、インバータ４０１、４０５、ＡＮＤゲート４０２、４０６、セレクタ４０３、４０７、４０９、４１０、バッファ４０４、４０８、及びフリップフロップ４１１〜４１４を有する。フリップフロップ４１１〜４１４は、タイミングアライナ回路１３が比較回路１２Ｌ、１２Ｚ、１２Ｈからの信号を同期させて出力するときに使用したクロックと同じクロックで動作する。

【0030】

なお、図４（Ａ）においては、２値のＮＲＺ信号を受信するＮＲＺ受信回路として動作するとき、比較回路１２Ｌ、１２Ｈを動作させる場合の例を示している。また、信号ＤＨＩ、ＤＺＩ、ＤＬＩ、ＤＨＩＸ、ＤＺＩＸ、ＤＬＩＸは、タイミングアライナ回路１３から出力された信号である。

【0031】

信号ＤＨＩが、インバータ４０１を介してＡＮＤゲート４０２に入力されるとともにセレクタ４０３に入力される。また、信号ＤＺＩが、バッファ４０４を介してフリップフロップ４１３に入力される。また、信号ＤＬＩが、ＡＮＤゲート４０２及びセレクタ４０３に入力される。同様に、信号ＤＨＩＸが、インバータ４０５を介してＡＮＤゲート４０６に入力されるとともにセレクタ４０７に入力される。また、信号ＤＺＩＸが、バッファ４０８を介してフリップフロップ４１４に入力される。また、信号ＤＬＩＸが、ＡＮＤゲート４０６及びセレクタ４０７に入力される。

【0032】

ＡＮＤゲート４０２は、入力される信号の論理積演算を行い、演算結果をセレクタ４０９に出力する。また、ＡＮＤゲート４０６は、入力される信号の論理積演算を行い、演算結果をセレクタ４１０に出力する。セレクタ４０３は、フリップフロップ４１２の出力に応じて、信号ＤＨＩ及び信号ＤＬＩの一方を選択してセレクタ４０９に出力する。また、セレクタ４０７は、セレクタ４０３の出力に応じて、信号ＤＨＩＸ及び信号ＤＬＩＸの一方を選択してセレクタ４１０に出力する。なお、セレクタ４０３の選択信号としてフリップフロップ４１２の出力を用いるのは、フリップフロップ４１２から出力されている１つ前のデータが１ＵＩ前のデータに相当するからである。

【0033】

セレクタ４０９は、制御信号ＣＴＬに応じて、ＡＮＤゲート４０２の出力及びセレクタ４０３の出力の一方を選択してフリップフロップ４１１に出力する。また、セレクタ４１０は、制御信号ＣＴＬに応じて、ＡＮＤゲート４０６の出力及びセレクタ４０７の出力の一方を選択してフリップフロップ４１２に出力する。フリップフロップ４１１の出力が出力信号ＤＯＩ［０］（出力信号ＤＯＩの０ビット目）として出力され、フリップフロップ４１２の出力が出力信号ＤＯＩＸ［０］（出力信号ＤＯＩＸの０ビット目）として出力される。また、フリップフロップ４１３の出力が出力信号ＤＯＩ［１］（出力信号ＤＯＩの１ビット目）として出力され、フリップフロップ４１４の出力が出力信号ＤＯＩＸ［１］（出力信号ＤＯＩＸの１ビット目）として出力される。フリップフロップ４１１、４１３からの出力信号ＤＯＩ、及びフリップフロップ４１２、４１４からの出力信号ＤＯＩＸは、図示しない後段のマルチプレクサに供給される。

【0034】

ここで本実施形態において、セレクタ４０３は、フリップフロップ４１２の出力が“１”のとき、信号ＤＨＩを選択して出力し、フリップフロップ４１２の出力が“０”のとき、信号ＤＬＩを選択して出力する。同様に、セレクタ４０７は、セレクタ４０３の出力が“１”のとき、信号ＤＨＩＸを選択して出力し、セレクタ４０３の出力が“０”のとき、信号ＤＬＩＸを選択して出力する。

【0035】

また、セレクタ４０９は、制御信号ＣＴＬが“０”のとき、すなわちＰＡＭ４受信回路として動作しているとき、ＡＮＤゲート４０２の出力を選択して出力し、制御信号ＣＴＬが“１”のとき、すなわちＮＲＺ受信回路として動作しているとき、セレクタ４０３の出力を選択して出力する。同様に、セレクタ４１０は、制御信号ＣＴＬが“０”のとき、すなわちＰＡＭ４受信回路として動作しているとき、ＡＮＤゲート４０６の出力を選択して出力し、制御信号ＣＴＬが“１”のとき、すなわちＮＲＺ受信回路として動作しているとき、セレクタ４０７の出力を選択して出力する。

【0036】

このように構成した論理回路１４は、制御信号ＣＴＬが“０”のとき、すなわちＰＡＭ４受信回路として動作しているときには、以下のように４値のＰＡＭ４信号のデコーダとして動作する。論理回路１４は、クロックＩに基づいたサンプリングにより得られたサーモメータコードの２ビット目である信号ＤＨＩの反転信号と０ビットである信号ＤＬＩとをＡＮＤゲート４０２により論理積演算した演算結果を、セレクタ４０９及びフリップフロップ４１１を介して、出力信号ＤＯＩ［０］（出力信号ＤＯＩの０ビット目）として出力する。また、論理回路１４は、クロックＩに基づいたサンプリングにより得られたサーモメータコードの１ビット目である信号ＤＺＩを、バッファ４０４及びフリップフロップ４１３を介して、出力信号ＤＯＩ［１］（出力信号ＤＯＩの１ビット目）として出力する。

【0037】

同様に、論理回路１４は、クロックＩＸに基づいたサンプリングにより得られたサーモメータコードの２ビット目である信号ＤＨＩＸの反転信号と０ビットである信号ＤＬＩＸとをＡＮＤゲート４０６により論理積演算した演算結果を、セレクタ４１０及びフリップフロップ４１２を介して、出力信号ＤＯＩＸ［０］（出力信号ＤＯＩＸの０ビット目）として出力する。また、論理回路１４は、クロックＩＸに基づいたサンプリングにより得られたサーモメータコードの１ビット目である信号ＤＺＩＸを、バッファ４０８及びフリップフロップ４１４を介して、出力信号ＤＯＩＸ［１］（出力信号ＤＯＩＸの１ビット目）として出力する。

【0038】

このように、制御信号ＣＴＬが“０”のとき、すなわちＰＡＭ４受信回路として動作しているとき、論理回路１４は、４値のＰＡＭ４信号のデコーダとして動作し、入力される３ビットのサーモメータコードをグレイエンコードして、図４（Ｂ）に示すように２ビットのグレイコードに変換して出力する。すなわち、論理回路１４は、入力される“０００”、“００１”、“０１１”、“１１１”のサーモメータコードをそれぞれ“００”、“０１”、“１１”、“１０”の２ビットのデータに変換して出力する。

【0039】

なお、本実施形態では、３ビットのサーモメータコードを２ビットのグレイコードに変換して出力する例を示したが、これに限定されるものではなく、２ビットのバイナリコードに変換して出力する構成としてもよい。しかし、２ビットのグレイコードに変換して出力する場合には、“００１”のサーモメータコードと“０１１”のサーモメータコードとの間で１ビットしか変化しないため、信号ＤＺＩ、ＤＺＩＸを出力する比較器１２−Ｚ０、１２−Ｚ１による判定間違いによるビット誤りを低減することができる。

【0040】

また、図４（Ａ）に示すように構成した論理回路１４は、制御信号ＣＴＬが“１”のとき、すなわちＮＲＺ受信回路として動作しているときには、以下のようにＮＲＺ受信回路における１タップＤＦＥのセレクタとして動作する。例えば、論理回路１４は、セレクタ４０３が、１ＵＩ前の出力である、フリップフロップ４１２から出力された１つ前の出力信号ＤＯＩ［０］が“１”であれば信号ＤＨＩを選択し、セレクタ４０３で選択した信号ＤＨＩを、セレクタ４０９及びフリップフロップ４１１を介して出力信号ＤＯＩ［０］として出力する。また、論理回路１４は、セレクタ４０３が、１ＵＩ前の出力である、フリップフロップ４１２から出力されている１つ前の出力信号ＤＯＩ［０］が“０”であれば信号ＤＬＩを選択し、セレクタ４０３で選択した信号ＤＬＩを、セレクタ４０９及びフリップフロップ４１１を介して出力信号ＤＯＩ［０］として出力する。

【0041】

同様に、論理回路１４は、セレクタ４０７が、１ＵＩ前の出力であるセレクタ４０３の出力が“１”であれば信号ＤＨＩＸを選択し、セレクタ４０７で選択した信号ＤＨＩＸを、セレクタ４１０及びフリップフロップ４１２を介して出力信号ＤＯＩＸ［０］として出力する。また、論理回路１４は、セレクタ４０７が、１ＵＩ前の出力であるセレクタ４０３の出力が“０”であれば信号ＤＬＩＸを選択し、セレクタ４０７で選択した信号ＤＬＩＸを、セレクタ４１０及びフリップフロップ４１２を介して出力信号ＤＯＩＸ［０］として出力する。

【0042】

このように、制御信号ＣＴＬが“１”のとき、すなわちＮＲＺ受信回路として動作しているときには、論理回路１４は、ＮＲＺ受信回路において１ＵＩ前の判定結果に基づいて２つの比較回路（比較器）の出力の一方を選択する１タップＤＦＥのセレクタとして動作し、１ＵＩ前のデータに応じて出力する信号を切り替える。なお、制御信号ＣＴＬが“１”のとき、すなわちＮＲＺ受信回路として動作しているときには、出力信号ＤＯＩ［１］、ＤＯＩＸ［１］は有意な情報を持たないので、例えば後段の回路等において無効ビットとして処理すればよい。

【0043】

本実施形態によれば、４値のＰＡＭ４信号の受信で用いる比較回路１２を２値のＮＲＺ信号の受信で用いるとともに、論理回路１４の動作を４値のＰＡＭ４信号を受信するか、２値のＮＲＺ信号を受信するかに応じて切り替え、４値のＰＡＭ４信号を受信する場合にはＰＡＭ４デコーダの機能を論理回路１４により実現し、２値のＮＲＺ信号を受信する場合には１タップＤＦＥのセレクタの機能を論理回路１４により実現する。これにより、４値のＰＡＭ４信号を受信するＰＡＭ４受信回路を基本構成として、回路規模をほぼ増大させることなく、１タップＤＦＥのＮＲＺ受信回路としての動作を行うことが可能となる。

【0044】

例えば、ＰＡＭ４受信回路として動作させた場合の受信状況が良くない場合に、データレートが半分になるもののＮＲＺ信号に切り替えて受信特性を向上させるような制御が可能となる。また、ＮＲＺ受信回路として動作させた場合、１タップＤＦＥが搭載されることで伝送路の信号損失に係る補償能力が向上し、例えば損失の大きさの限界（ナイキスト周波数において）を１０ｄＢ程度から２０ｄＢ程度まで大きく向上させることができる。

【0045】

なお、２値のＮＲＺ信号及び４値のＰＡＭ４信号を取り扱うことが可能な受信回路の例を示したが、本発明はこれに限定されるものではない。受信するパルス振幅変調信号に応じて比較回路の数等を変更することで、取り得る値の数が異なる他のパルス振幅変調信号の組み合わせに対しても適用可能である。また、受信する信号のシンボルレートについては特に規定されるものではなく、変調方式に応じてシンボルレートが処理可能な範囲で異なっていてもよいし、同じであってもよい。

【0046】

図５は、本実施形態における半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路５０１は、２値のＮＲＺ信号や４値のＰＡＭ４信号等の入力シリアル信号をパラレル信号に変換するデシリアライザ回路の機能を有する受信回路５０２、及び受信回路５０２からのパラレル信号（データ）を受けて処理動作を行うロジック回路等の内部回路５１１を有する。

【0047】

受信回路５０２は、フロントエンド部５０３、ロジック部５０７、及びクロック生成部５１０を有する。フロントエンド部５０３は、差動増幅回路５０４、比較回路５０５、及びデマルチプレクサ５０６を有する。差動増幅回路５０４は、伝送路等を介して伝送された差動の入力シリアル信号ＲＸＩＮ、ＲＸＩＮＸを受ける。比較回路５０５は、例えば図１に示した比較回路１２、タイミングアライナ回路１３、及び論理回路（ＰＡＭ４デコーダ／ＤＦＥセレクタ）１４を有し、入力シリアル信号の値（データ）を判定する。デマルチプレクサ５０６は、比較回路５０５の出力に対してシリアル−パラレル変換を行い、パラレル信号ＲＸＯＵＴとして出力するとともに受信データクロックＲＸＣＬＫＯを出力する。

【0048】

ロジック部５０７は、クロックデータリカバリロジック回路５０８及びイコライザロジック回路５０９を有する。クロックデータリカバリロジック回路５０８は、受信した信号を基にクロック生成部５１０が出力するクロック信号の位相を適切に制御する。イコライザロジック回路５０９は、例えば比較回路５０５に係る制御を行い、比較回路５０５の各比較器１２における閾値（判定レベル、比較参照電圧）を制御したり、イネーブル信号を出力し比較器１２の動作又は停止を制御したりする。なお、比較回路５０５の各比較器１２における閾値（判定レベル、比較参照電圧）を制御する機能、及びイネーブル信号を出力し比較器１２の動作又は停止を制御する機能は、その一部又はすべてを受信回路５０２の外部に設けるようにしてもよい。

【0049】

クロック生成部５１０が出力するクロック信号を用いて、比較回路５０５が適切なタイミングで入力シリアル信号のサンプリングを行う。また、受信回路５０２の比較回路５０５及びイコライザロジック回路５０９が、制御信号ＣＴＬにより制御され、例えば比較回路５０５が有する論理回路１４に対する動作モードの制御が行われる。なお、制御信号ＣＴＬは、外部から与えられる固定信号であってもよいし、オートネゴシエーション機能等のようにデータの受信状況を判定して動作モード（変調方式）を切り替える適応制御ロジック回路等が出力する信号であってもよい。受信回路５０２から出力されるパラレル信号ＲＸＯＵＴは、受信データクロックＲＸＣＬＫＯで動作するフリップフロップ５１２によって内部回路５１１に取り込まれ処理等が行われる。

【0050】

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0051】

１１ 差動増幅回路
１２ 比較回路
１３ タイミングアライナ回路
１４ 論理回路（ＰＡＭ４デコーダ／ＤＦＥセレクタ）
１５ 判定回路
３０１〜３０３、４０２、４０６ ＡＮＤ（論理積演算）ゲート
４０１、４０５ インバータ
４０３、４０７、４０９、４１０ セレクタ
４０４、４０８ バッファ
４１１〜４１４ フリップフロップ
５０１ 半導体集積回路
５０２ 受信回路
５０３ フロントエンド部
５０４ 増幅回路
５０５ 比較回路
５０６ デマルチプレクサ回路
５０７ ロジック部
５０８ クロックデータリカバリロジック回路
５０９ イコライザロジック回路
５１０ クロック生成部
５１１ 内部回路
５１２ フリップフロップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】