特許 6853662 表示パネルおよび表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6853662

(24)【登録日】2021年3月16日

(45)【発行日】2021年3月31日

(54)【発明の名称】表示パネルおよび表示装置

(51)【国際特許分類】

   G09G 3/30 20060101AFI20210322BHJP

   G09G 3/3233 20160101ALI20210322BHJP

   G09G 3/20 20060101ALI20210322BHJP

   H01L 51/50 20060101ALI20210322BHJP

【ＦＩ】

   G09G3/30 J

   G09G3/3233

   G09G3/20 612T

   G09G3/20 611H

   G09G3/20 642A

   G09G3/20 624B

   H05B33/14 A

【請求項の数】7

【全頁数】18

(21)【出願番号】特願2016-249338(P2016-249338)

(22)【出願日】2016年12月22日

(65)【公開番号】特開2018-105917(P2018-105917A)

(43)【公開日】2018年7月5日

【審査請求日】2019年7月9日

【前置審査】

(73)【特許権者】

【識別番号】514188173

【氏名又は名称】株式会社ＪＯＬＥＤ

(74)【代理人】

【識別番号】110001357

【氏名又は名称】特許業務法人つばさ国際特許事務所

(72)【発明者】

【氏名】山本 哲郎

【審査官】 橋本 直明

(56)【参考文献】

【文献】 特開２０１６−００９１５６（ＪＰ，Ａ）

【文献】 国際公開第２０１５／１１１１１８（ＷＯ，Ａ１）

【文献】 韓国公開特許第１０−２０１５−００６８１５４（ＫＲ，Ａ）

【文献】 特開２０１１−１７５１０３（ＪＰ，Ａ）

【文献】 特開２００３−２２２９０２（ＪＰ，Ａ）

【文献】 特開２００３−２０８１２６（ＪＰ，Ａ）

【文献】 特開２０１６−０８５２９７（ＪＰ，Ａ）

【文献】 特開２０１２−１６３７８７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／３０

Ｇ０９Ｇ ３／２０

Ｇ０９Ｇ ３／３２３３

Ｈ０１Ｌ ５１／５０

(57)【特許請求の範囲】

【請求項1】

各々が発光素子と画素回路とを含む複数の画素を備え、
各前記画素回路は、
前記発光素子に流れる電流を制御する駆動トランジスタと、
映像信号に対応した信号電圧の保持と、保持した前記信号電圧の前記駆動トランジスタのゲートへの印加とを行うメモリ回路と、
前記信号電圧を前記メモリ回路に書き込む書き込みトランジスタと、
前記駆動トランジスタのゲートと、前記発光素子のアノードとの間に設けられた第１保持容量と
を有し、
前記メモリ回路は、
第１の端子および第２の端子を有し、前記第１の端子および前記第２の端子の間に前記信号電圧を保持する第２保持容量と、
前記駆動トランジスタのゲートと前記第１の端子とに接続された第１スイッチングトランジスタと、
前記第２の端子と、前記駆動トランジスタのソースまたはドレインに電気的に接続された、前記発光素子の発光・消光を制御する電圧が印可される電源線とに接続された第２スイッチングトランジスタと
を有する
表示パネル。

【請求項2】

各々が発光素子と画素回路とを含む複数の画素を有する表示パネルと、
複数の前記画素を駆動する駆動回路と
を備え、
各前記画素回路は、
前記発光素子に流れる電流を制御する駆動トランジスタと、
映像信号に対応した信号電圧の保持と、保持した前記信号電圧の前記駆動トランジスタのゲートへの印加とを行うメモリ回路と、
前記信号電圧を前記メモリ回路に書き込む書き込みトランジスタと、
前記駆動トランジスタのゲートと、前記発光素子のアノードとの間に設けられた第１保持容量と
を有し、
前記メモリ回路は、
第１の端子および第２の端子を有し、前記第１の端子および前記第２の端子の間に前記信号電圧を保持する第２保持容量と、
前記駆動トランジスタのゲートと前記第１の端子とに接続された第１スイッチングトランジスタと、
前記第２の端子と、前記駆動トランジスタのソースまたはドレインに電気的に接続された、前記発光素子の発光・消光を制御する電圧が印可される電源線に接続された第２スイッチングトランジスタと
を有する
表示装置。

【請求項3】

前記駆動回路は、画素行ごとに、前記第２保持容量に、前記信号電圧を書き込み、
前記駆動回路は、各前記画素において、前記第２保持容量に書き込まれた前記信号電圧を一括して前記駆動トランジスタのゲートに転送する
請求項２に記載の表示装置。

【請求項4】

前記駆動回路は、各前記書き込みトランジスタをオンした状態で、画素行ごとに各第２スイッチングトランジスタをオンさせることにより、前記第２保持容量に、前記信号電圧を書き込み、
前記駆動回路は、各前記画素において、各前記書き込みトランジスタをオフした状態で、各前記第１スイッチングトランジスタおよび各第２スイッチングトランジスタをオンすることにより、前記第２保持容量に書き込まれた前記信号電圧を一括して前記駆動トランジスタのゲートに転送する
請求項３に記載の表示装置。

【請求項5】

前記駆動回路は、各前記発光素子が発光している時に、前記第２保持容量に、前記信号電圧を書き込む
請求項３に記載の表示装置。

【請求項6】

前記駆動回路は、各前記画素において、各前記発光素子が消光している時に、前記第２保持容量に、前記第２保持容量に書き込まれた前記信号電圧を一括して前記駆動トランジスタのゲートに転送する
請求項３に記載の表示装置。

【請求項7】

各々が発光素子と画素回路とを含む複数の画素を有する表示パネルと、
複数の前記画素を駆動する駆動回路と
を備え、
各前記画素回路は、
前記発光素子に流れる電流を制御する駆動トランジスタと、
映像信号に対応した信号電圧の保持と、保持した前記信号電圧の前記駆動トランジスタのゲートへの印加とを行うメモリ回路と、
前記信号電圧を前記メモリ回路に書き込む書き込みトランジスタと、
前記駆動トランジスタのゲートと、前記発光素子のアノードとの間に設けられた第１保持容量と
を有し、
前記メモリ回路は、
前記駆動トランジスタのゲートと前記書き込みトランジスタのソースまたはドレインとに接続された第１スイッチングトランジスタと、
前記第１スイッチングトランジスタと前記書き込みトランジスタとの接続点と、第１の電源線との間の電流経路に直列に設けられた、前記信号電圧を保持する第２保持容量、および第２スイッチングトランジスタと
を有し、
各前記画素において、前記駆動トランジスタのソースまたはドレインは、第２の電源線に電気的に接続されており、
前記駆動回路は、画素行ごとに、前記第２保持容量に、前記信号電圧を書き込み、
前記駆動回路は、各前記画素において、前記第２保持容量に書き込まれた前記信号電圧を一括して前記駆動トランジスタのゲートに転送し、
前記駆動回路は、各前記書き込みトランジスタをオンした状態で、画素行ごとに各第２スイッチングトランジスタをオンさせることにより、前記第２保持容量に、前記信号電圧を書き込み、
前記駆動回路は、各前記画素において、各前記書き込みトランジスタをオフした状態で、各前記第１スイッチングトランジスタおよび各第２スイッチングトランジスタをオンさせることにより、前記第２保持容量に書き込まれた前記信号電圧を一括して前記駆動トランジスタのゲートに転送する
表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、表示パネルおよび表示装置に関する。

【背景技術】

【0002】

近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化することができる。さらに、有機ＥＬ素子の応答速度は、数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。

【0003】

アクティブマトリックス型の有機ＥＬ表示装置においては、１水平期間（１Ｈ）ごとに各走査線が順次走査されると共に、映像信号に対応する信号電圧がサンプリングされ、保持容量に書き込まれる。即ち、１Ｈ周期の線順次走査によって、信号電圧の書込動作が行われる。また、有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度が画素ごとに異なる場合には、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれてしまう。そこで、アクティブマトリックス型の有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度のばらつきに起因する発光輝度のばらつきを低減する補正動作が、１Ｈ周期の線順次走査に併せて行われる（特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３−２００５４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、上記の特許文献１に記載の発明では、上述の補正動作による補正能力があまり高くないという問題があった。

【0006】

本技術はかかる問題点に鑑みてなされたものであり、その目的は、上述の補正動作による補正能力を改善することの可能な表示パネルおよび表示装置を提供することにある。

【課題を解決するための手段】

【0007】

本技術の一実施の形態に係る表示パネルは、各々が発光素子と画素回路とを含む複数の画素を備えている。各画素回路は、発光素子に流れる電流を制御する駆動トランジスタと、映像信号に対応した信号電圧の保持と、保持した信号電圧の駆動トランジスタのゲートへの印加とを行うメモリ回路とを有している。各画素回路は、さらに、信号電圧をメモリ回路に書き込む書き込みトランジスタと、駆動トランジスタのゲートと、発光素子のアノードとの間に設けられた第１保持容量とを有している。メモリ回路は、第１の端子および第２の端子を有し、第１の端子および第２の端子の間に信号電圧を保持する第２保持容量と、駆動トランジスタのゲートと第２保持容量の第１の端子とに接続された第１スイッチングトランジスタとを有している。メモリ回路は、さらに、第２保持容量の第２の端子と、駆動トランジスタのソースまたはドレインに電気的に接続された、発光素子の発光・消光を制御する電圧が印可される電源線とに接続された第２スイッチングトランジスタとを有している。

【0008】

本技術の一実施の形態に係る表示装置は、各々が発光素子と画素回路とを含む複数の画素を有する表示パネルと、複数の画素を駆動する駆動回路とを備えている。この表示装置において、表示パネルは、上記の表示パネルと同じ構成要素を有している。

【0009】

本技術の一実施の形態に係る表示パネルおよび表示装置では、各画素回路にメモリ回路が設けられている。このメモリ回路には、信号電圧を保持する第２保持容量と、駆動トランジスタのゲートと第２保持容量の第１の端子とに接続された第１スイッチングトランジスタが設けられている。このメモリ回路には、さらに、第２保持容量の第２の端子と、駆動トランジスタのソースまたはドレインに電気的に接続された、発光素子の発光・消光を制御する電圧が印可される電源線とに接続された第２スイッチングトランジスタが設けられている。これにより、駆動トランジスタのゲートに、メモリ回路の寄生容量が付加されるのを避けることができるので、ブートストラップゲインの、メモリ回路の寄生容量によるロスを抑制することができる。

【発明の効果】

【0010】

本技術の一実施の形態に係る表示パネルおよび表示装置によれば、ブートストラップゲインの、メモリ回路の寄生容量によるロスを抑制することができるようにしたので、上述の補正動作による補正能力を改善することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。

【図面の簡単な説明】

【0011】

【図1】本技術による一実施の形態に係る表示装置の概略構成図である。

【図2】各画素の回路構成の一例を表す図である。

【図3】１つの画素に着目したときの電源線、信号線および制御線に印加される電圧、駆動トランジスタのゲート電圧およびソース電圧、ならびに接続点Ａの電圧の経時変化の一例を表す図である。

【図4】画素の動作の一例を表す図である。

【図5】画素の動作の一例を表す図である。

【図6】画素の動作の一例を表す図である。

【図7】画素の動作の一例を表す図である。

【図8】駆動トランジスタのソース電圧の経時変化の一例を表す図である。

【図9】画素の動作の一例を表す図である。

【図10】画素の動作の一例を表す図である。

【図11】画素の動作の一例を表す図である。

【図12】画素の動作の一例を表す図である。

【図13】各画素の回路構成の一変形例を表す図である。

【図14】上記実施の形態およびその変形例に係る表示装置の一適用例の外観を表す斜視図である。

【発明を実施するための形態】

【0012】

以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（表示装置）
２．変形例（表示装置）
３．適用例（電子機器）

【0013】

＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。表示装置１は、例えば、表示パネル１０、コントローラ２０およびドライバ３０を備えている。コントローラ２０およびドライバ３０が、本技術の「駆動回路」の一具体例に対応する。表示パネル１０は、複数の画素１１が行列状に配置されてなる。コントローラ２０およびドライバ３０は、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づいて、複数の画素１１を駆動する。

【0014】

（表示パネル１０）
図２は、表示パネル１０に含まれる各画素１１の回路構成の一例を表したものである。表示パネル１０は、コントローラ２０およびドライバ３０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づく画像を表示する。表示パネル１０は、例えば、行方向に延在する複数の制御線ＷＳＬ、複数の制御線ＣＴＬ１および複数の制御線ＣＴＬ２と、列方向に延在する複数の信号線ＤＴＬおよび複数の電源線ＤＳＬを有している。なお、複数の電源線ＤＳＬは、行方向に延在していてもよい。表示パネル１０は、さらに、制御線ＷＳＬと信号線ＤＴＬとが互いに交差する箇所ごとに１つずつ設けられた複数の画素１１を有している。

【0015】

制御線ＷＳＬは、各画素１１の選択に用いられるものである。信号線ＤＴＬは、映像信号Ｄｉｎに応じた信号電圧Ｖｓｉｇの、各画素１１への供給に用いられるものであり、信号電圧Ｖｓｉｇを含むデータパルスを各画素１１に供給するものである。電源線ＤＳＬは、各画素１１に電力を供給するものである。制御線ＣＴＬ１は、後述のスイッチングトランジスタＴｒ３のオンオフを制御する制御パルスを各画素１１に供給するものである。制御線ＣＴＬ２は、後述のスイッチングトランジスタＴｒ４のオンオフを制御する制御パルスを各画素１１に供給するものである。スイッチングトランジスタＴｒ３が、本技術の「第１スイッチングトランジスタ」の一具体例に対応する。スイッチングトランジスタＴｒ４が、本技術の「第２スイッチングトランジスタ」の一具体例に対応する。

【0016】

各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３が、本技術の「発光素子」の一具体例に対応する。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。有機ＥＬ素子１３は、素子容量（後述の素子容量Ｃｅｌ）を有している。画素回路１２は、有機ＥＬ素子１３の発光・消光を制御する。画素回路１２は、後述の書込走査によって各画素１１に書き込んだ電圧を保持する機能を有している。画素回路１２は、例えば、駆動トランジスタＴｒ１、書き込みトランジスタＴｒ２、保持容量Ｃｓ１およびメモリ回路１２Ａを含んで構成されている。メモリ回路１２Ａは、例えば、スイッチングトランジスタＴｒ３，Ｔｒ４および保持容量Ｃｓ２を含んで構成されている。保持容量Ｃｓ１が、本技術の「第１保持容量」の一具体例に対応する。保持容量Ｃｓ２が、本技術の「第２保持容量」の一具体例に対応する。

【0017】

書き込みトランジスタＴｒ２は、メモリ回路１２Ａに対する、映像信号Ｄｉｎに対応した信号電圧Ｖｓｉｇの書き込みを制御する。具体的には、書き込みトランジスタＴｒ２は、信号線ＤＴＬの電圧をサンプリングするとともに、サンプリングにより得られた電圧をメモリ回路１２Ａに書き込む。駆動トランジスタＴｒ１は、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動する。駆動トランジスタＴｒ１は、書き込みトランジスタＴｒ２によってサンプリングされた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御する。

【0018】

保持容量Ｃｓ１は、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。保持容量Ｃｓ１は、駆動トランジスタＴｒ１のゲートと、有機ＥＬ素子１３のアノードとの間に設けられている。

【0019】

メモリ回路１２Ａは、信号電圧Ｖｓｉｇの保持と、保持した信号電圧Ｖｓｉｇの駆動トランジスタＴｒ１のゲートへの印加とを行う。保持容量Ｃｓ２は、信号電圧Ｖｓｉｇを保持するものである。スイッチングトランジスタＴｒ３は、駆動トランジスタＴｒ１のゲートと保持容量Ｃｓ２との間に設けられている。スイッチングトランジスタＴｒ３は、さらに、駆動トランジスタＴｒ１のゲートと書き込みトランジスタＴｒ２のソースまたはドレインとの間に設けられている。スイッチングトランジスタＴｒ４は、保持容量Ｃｓ２の、スイッチングトランジスタＴｒ３側とは反対側に設けられている。具体的には、スイッチングトランジスタＴｒ４は、保持容量Ｃｓ２と、電源線ＤＳＬとの間に設けられている。なお、画素回路１２は、上述の４Ｔｒ２Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の４Ｔｒ２Ｃの回路構成とは異なる回路構成となっていてもよい。

【0020】

駆動トランジスタＴｒ１、書き込みトランジスタＴｒ２およびスイッチングトランジスタＴｒ３，Ｔｒ４は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、これらのトランジスタは、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。これらのトランジスタがエンハンスメント型であるものとして、以下の説明がなされているが、これらのトランジスタが、デプレッション型であってもよい。

【0021】

各信号線ＤＴＬは、後述の水平セレクタ３１の出力端と、書き込みトランジスタＴｒ２のソースまたはドレインとに接続されている。各制御線ＷＳＬは、後述のタイミング生成回路２２の一の出力端と、書き込みトランジスタＴｒ２のゲートとに接続されている。各電源線ＤＳＬは、後述の電源回路２３の出力端と、駆動トランジスタＴｒ１のソースまたはドレインとに接続されている。各電源線ＤＳＬは、さらに、電源回路２３の出力端と、スイッチングトランジスタＴｒ４ソースまたはドレインとに接続されている。各電源線ＤＳＬは、互いに電気的に接続されており、共通の電位となっている。各画素１１において、駆動トランジスタＴｒ１のソースまたはドレインは、電位が互いに共通の複数の電源線ＤＳＬのいずれか１つの電源線ＤＳＬに電気的に接続されている。各制御線ＣＴＬ１は、後述のタイミング生成回路２２の他の出力端と、スイッチングトランジスタＴｒ３のゲートとに接続されている。各制御線ＣＴＬ２は、後述の制御スキャナ３２の出力端と、スイッチングトランジスタＴｒ４のゲートとに接続されている。

【0022】

書き込みトランジスタＴｒ２のゲートは、制御線ＷＳＬに接続されている。書き込みトランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書き込みトランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子がスイッチングトランジスタＴｒ３のソースまたはドレインに接続されている。書き込みトランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子は、さらに、保持容量Ｃｓ２の一端に接続されている。スイッチングトランジスタＴｒ３のゲートが制御線ＣＴＬ１に接続されている。スイッチングトランジスタＴｒ３のソースまたはドレインが、書き込みトランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子と、保持容量Ｃｓ２の一端とに接続されている。スイッチングトランジスタＴｒ３のソースおよびドレインのうち書き込みトランジスタＴｒ２および保持容量Ｃｓ２に未接続の端子は、駆動トランジスタＴｒ１のゲートと、保持容量Ｃｓ１の一端とに接続されている。駆動トランジスタＴｒ１のゲートが、スイッチングトランジスタＴｒ３のソースおよびドレインのうち保持容量Ｃｓ２および書き込みトランジスタＴｒ２に未接続の端子と、保持容量Ｃｓ１の一端とに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続されている。駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードと、保持容量Ｃｓ１の他端とに接続されている。保持容量Ｃｓ１の一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓ１の他端が駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子に接続されている。保持容量Ｃｓ２の一端が書き込みトランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子に接続されている。保持容量Ｃｓ２の一端は、さらに、スイッチングトランジスタＴｒ３のソースおよびドレインのうち駆動トランジスタＴｒ１のゲートに未接続の端子に接続されている。保持容量Ｃｓ２の他端は、スイッチングトランジスタＴｒ４のソースまたはドレインに接続されている。スイッチングトランジスタＴｒ４のゲートは、制御線ＣＴＬ２に接続されている。スイッチングトランジスタＴｒ４のソースまたはドレインは、保持容量Ｃｓ２に接続されている。スイッチングトランジスタＴｒ４のソースおよびドレインのうち保持容量Ｃｓ２とは反対側の端子が電源線ＤＳＬに接続されている。

【0023】

ドライバ３０は、例えば、水平セレクタ３１および制御スキャナ３２を有している。

【0024】

水平セレクタ３１は、例えば、制御信号の入力に応じて（同期して）、映像信号処理回路２１から入力されたアナログの信号電圧Ｖｓｉｇを、各信号線ＤＴＬに印加する。水平セレクタ３１は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、水平セレクタ３１は、タイミング生成回路２２により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給する。信号電圧Ｖｓｉｇは、映像信号Ｄｉｎに対応する電圧値となっている。固定電圧Ｖｏｆｓは、映像信号Ｄｉｎとは無関係の一定電圧である。信号電圧Ｖｓｉｇの最小電圧は固定電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧は固定電圧Ｖｏｆｓよりも高い電圧値となっている。水平セレクタ３１は、１水平期間ごとに、信号電圧Ｖｓｉｇを含むデータパルスを各信号線ＤＴＬに出力する。水平セレクタ３１は、データパルスとして、信号電圧Ｖｓｉｇおよび固定電圧Ｖｏｆｓの２値からなるパルスを各信号線ＤＴＬに出力する。

【0025】

制御スキャナ３２は、例えば、制御信号の入力に応じて（同期して）、各画素１１のスイッチングトランジスタＴｒ４のオンオフ動作を制御する。制御スキャナ３２は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、制御スキャナ３２は、駆動対象の画素１１へ、制御線ＣＴＬ２を介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、スイッチングトランジスタＴｒ４のオンオフ制御を行う。オン電圧Ｖｏｎは、スイッチングトランジスタＴｒ４のオン電圧以上の値となっている。オフ電圧Ｖｏｆｆは、スイッチングトランジスタＴｒ４のオン電圧よりも低い値となっており、かつ、オン電圧Ｖｏｎよりも低い値となっている。

【0026】

制御スキャナ３２は、後述のメモリ書き込み時において、複数の画素１１を所定の単位ごとに走査する。具体的には、制御スキャナ３２は、1フレーム期間において、各制御線ＣＴＬ２に制御パルスを順次、出力する。制御スキャナ３２は、例えば、制御パルスの入力に応じて(同期して)、複数の制御線ＣＴＬ２を所定のシーケンスで選択することにより、メモリ書き込みを所望の順番で実行させる。ここで、メモリ書き込みとは、メモリ回路１２Ａ（保持容量Ｃｓ２）に信号電圧Ｖｓｉｇを書き込むことを指している。

【0027】

（コントローラ２０）
次に、コントローラ２０について説明する。コントローラ２０は、例えば、映像信号処理回路２１、タイミング生成回路２２および電源回路２３を有している。

【0028】

映像信号処理回路２１は、例えば、外部から入力されたデジタルの映像信号Ｄｉｎに対して所定の補正を行い、それにより得られた映像信号に基づいて、信号電圧Ｖｓｉｇを生成する。映像信号処理回路２１は、例えば、生成した信号電圧Ｖｓｉｇを水平セレクタ３１に出力する。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。

【0029】

タイミング生成回路２２は、ドライバ３０内の各回路が連動して動作するように制御するものである。タイミング生成回路２２は、例えば、外部から入力された同期信号Ｔｉｎに応じて（同期して）、ドライバ３０内の各回路に対して制御信号を出力する。タイミング生成回路２２は、さらに、表示パネル１０内の各制御線ＣＴＬ１および各制御線ＷＳＬに対して所定の制御信号を出力する。タイミング生成回路２２は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、タイミング生成回路２２は、駆動対象の画素１１へ、制御線ＣＴＬ１および制御線ＷＳＬを介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、書き込みトランジスタＴｒ２およびスイッチングトランジスタＴｒ３のオンオフ制御を行う。オン電圧Ｖｏｎは、書き込みトランジスタＴｒ２およびスイッチングトランジスタＴｒ３のオン電圧以上の値となっている。オフ電圧Ｖｏｆｆは、書き込みトランジスタＴｒ２およびスイッチングトランジスタＴｒ３のオン電圧よりも低い値となっており、かつ、オン電圧Ｖｏｎよりも低い値となっている。

【0030】

電源回路２３は、水平セレクタ３１、制御スキャナ３２、映像信号処理回路２１およびタイミング生成回路２２等の種々の回路で必要となる種々の固定電圧を生成し、供給する。電源回路２３は、さらに、表示パネル１０内の各電源線ＤＳＬで必要となる種々の固定電圧を生成し、供給する。

【0031】

[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１３のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、有機ＥＬ素子１３のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。

【0032】

図３において、閾値補正準備とは、駆動トランジスタＴｒ１のゲート電圧を初期化する（具体的にはＶｏｆｓにする）とともに、駆動トランジスタＴｒ１のソース電圧を初期化する（具体的にはＶｓｓにする）ことを指している。閾値補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧Ｖｔｈに近づける補正動作を指している。移動度補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度の大きさに応じて補正する動作を指している。信号電圧転送と、移動度補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、信号書き込みと、移動度補正とが同時に（もしくは間髪空けずに連続して）行われる。信号電圧転送とは、メモリ回路１２Ａ（保持容量Ｃｓ２）に書き込まれた信号電圧Ｖｓｉｇを、駆動トランジスタＴｒ１のゲートに対して転送する動作を指している。

【0033】

図３は、１つの画素１１に着目したときの制御線ＷＳＬ、電源線ＤＳＬ、信号線ＤＴＬおよび制御線ＣＴＬ１，ＣＴＬ２に印加される電圧，駆動トランジスタＴｒ１のゲート電圧Ｖｇおよびソース電圧Ｖｓおよび接続点Ａの電圧Ｖａの経時変化の一例を表したものである。図４〜図７、図９〜図１１は、画素１１の動作の一例を表したものである。図８は、駆動トランジスタＴｒ１のソース電圧Ｖｓの経時変化の一例を表したものである。

【0034】

なお、電源線ＤＳＬの電圧は、表示パネル１０内の全ての電源線ＤＳＬに対して同時に印加される電圧となっている。制御線ＣＴＬ１の電圧についても、表示パネル１０内の全ての制御線ＣＴＬ１に対して同時に印加される電圧となっている。制御線ＣＴＬ２における消光時のオン電圧については、表示パネル１０内の全ての制御線ＣＴＬ２に対して同時に印加される電圧となっている。制御線ＣＴＬ２における発光時のオン電圧については、表示パネル１０内の各制御線ＣＴＬ２に対して線順次に印加される電圧となっている。

【0035】

（メモリ書き込み）
まず、コントローラ２０およびドライバ３０は、メモリ回路１２Ａ（保持容量Ｃｓ２）に、信号電圧Ｖｓｉｇを書き込む。具体的には、コントローラ２０およびドライバ３０は、各有機ＥＬ素子１３が発光している時に、画素行ごとに、メモリ回路１２Ａ（保持容量Ｃｓ２）に、信号電圧Ｖｓｉｇを書き込む。つまり、コントローラ２０およびドライバ３０は、各書き込みトランジスタＴｒ２をオンした状態で、画素行ごとに各スイッチングトランジスタＴｒ４をオンさせることにより、メモリ回路１２Ａ（保持容量Ｃｓ２）に、信号電圧Ｖｓｉｇを書き込む。

【0036】

具体的には、各有機ＥＬ素子１３が発光している時に、信号線ＤＴＬの電圧がＶｓｉｇとなっており、書き込みトランジスタＴｒ２がオンしており、さらにスイッチングトランジスタＴｒ３がオフしているとする。この時に、タイミング生成回路２２は、画素行ごとに、制御線ＣＴＬ２の電圧をＶｏｆｆからＶｏｎに変化させて、スイッチングトランジスタＴｒ４をオンさせる。これにより、各有機ＥＬ素子１３が発光している時に、画素行ごとに、メモリ回路１２Ａ（保持容量Ｃｓ２）に信号電圧Ｖｓｉｇが書き込まれ、保持容量Ｃｓ２間に電圧（Ｖｃｃ−Ｖｓｉｇ）が印加される。（Ｔ１３、図４）。

【0037】

タイミング生成回路２２は、一定時間経過後（例えば１水平期間経過後）、画素行ごとに、制御線ＣＴＬ２の電圧をＶｏｎからＶｏｆｆに変化させて、スイッチングトランジスタＴｒ４をオフさせる（Ｔ１４）。このとき、書き込みトランジスタＴｒ２はオンしたままであり、信号線ＤＴＬの電圧がそのまま、スイッチングトランジスタＴｒ３と書き込みトランジスタＴｒ２との接続点Ａに入力されている。その一方で、スイッチングトランジスタＴｒ４がオフしているので、保持容量Ｃｓ２に保持されている電圧は、電圧（Ｖｃｃ−Ｖｓｉｇ）のまま変化しない。また、このとき、スイッチングトランジスタＴｒ３はオフしているので、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓは変化せず、有機ＥＬ素子１３には、電流Ｉｄｓが流れる。

【0038】

（消光）
次に、コントローラ２０およびドライバ３０は、有機ＥＬ素子１３を消光させる。具体的には、コントローラ２０およびドライバ３０は、各有機ＥＬ素子１３が発光している時に、全画素１１一括で、有機ＥＬ素子１３を消光させる。

【0039】

具体的には、各有機ＥＬ素子１３が発光している時に、電源回路２３が、全画素１１一括で、電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（Ｔ１）。このとき、固定電圧Ｖｓｓが有機ＥＬ素子１３の閾値電圧Ｖｔｈｅｌおよびカソード電圧Ｖｃａｔの和（Ｖｔｈｅｌ＋Ｖｃａｔ）よりも小さくなっている。そのため、ソース電圧ＶｓがＶｓｓまで下がると、有機ＥＬ素子１３が消光し、駆動トランジスタＴｒ１における電源線ＤＳＬ側の端子がソースとなる。このとき、保持容量Ｃｓ１を介したカップリングによりゲート電圧Ｖｇも下がり、有機ＥＬ素子１３のアノードがＶｓｓに充電される。

【0040】

（閾値補正準備）
次に、コントローラ２０およびドライバ３０は、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧Ｖｔｈに近づける閾値補正の準備を行う。具体的には、コントローラ２０およびドライバ３０は、各有機ＥＬ素子１３が消光している時（Ｖブランキング期間）に、全画素１１一括で、閾値補正の準備を行う。

【0041】

具体的には、まず、水平セレクタ３１は、全画素１１一括で、信号線ＤＴＬの電圧をＶｓｉｇからＶｏｆｓに変える（Ｔ２、図５）。すると、接続点Ａの電圧ＶａがＶｓｉｇからＶｏｆｓに変化する。その後、タイミング生成回路２２は、全画素１１一括で、制御線ＣＴＬ１の電圧をＶｏｆｆからＶｏｎに変化させて、スイッチングトランジスタＴｒ３をオンさせる（Ｔ３、図６）。これにより、駆動トランジスタＴｒ１のゲート電圧ＶｇがＶｏｆｓとなる。このとき、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓは、電圧（Ｖｏｆｓ−Ｖｓｓ）となっている。電圧（Ｖｏｆｓ−Ｖｓｓ）は駆動トランジスタＴｒ１の閾値電圧Ｖｔｈよりも大きくなっている。つまり、電圧（Ｖｏｆｓ−Ｖｓｓ）が駆動トランジスタＴｒ１の閾値電圧Ｖｔｈよりも大きな値となるよう、固定電圧Ｖｏｆｓ，Ｖｓｓが設定されている。

【0042】

（閾値補正）
次に、コントローラ２０およびドライバ３０は、閾値補正を行う。具体的には、コントローラ２０およびドライバ３０は、各有機ＥＬ素子１３が消光している時（Ｖブランキング期間）に、全画素１１一括で、閾値補正を行う。

【0043】

具体的には、電源回路２３は、全画素１１一括で、電源線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（Ｔ４、図７）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。ここで、有機ＥＬ素子１３の等価回路は図７に示されるようにダイオードと素子容量Ｃｅｌで表される。そのため、ソース電圧Ｖｓ（有機ＥＬ素子１３のアノード電圧Ｖｅｌ）が有機ＥＬ素子１３の閾値電圧Ｖｔｈｅｌおよびカソード電圧Ｖｃａｔの和（Ｖｔｈｅｌ＋Ｖｃａｔ）よりも小さい限り、駆動トランジスタＴｒ１のドレイン−ソース間に流れる電流は保持容量Ｃｓ１および素子容量Ｃｅｌを充電するために使われる。ソース電圧Ｖｓ（アノード電圧Ｖｅｌ）は、例えば、図８に示したように、時間の経過とともに上昇していく。その結果、保持容量Ｃｓ１が充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈに近づいていく。

【0044】

その後、制御スキャナ３２が、全画素１１一括で、制御線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げ、タイミング生成回路２２が、全画素１１一括で、制御線ＣＴＬ１の電圧をＶｏｎからＶｏｆｆに下げることにより、書き込みトランジスタＴｒ２およびスイッチングトランジスタＴｒ３をオフさせる（Ｔ５、Ｔ６、図９）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなる。

【0045】

次に、制御スキャナ３２が、全画素１１一括で、制御線ＣＴＬ２の電圧をＶｏｆｆからＶｏｎに上げることにより、スイッチングトランジスタＴｒ４をオンさせる（Ｔ７、図１０）。これにより、全画素１１のスイッチングトランジスタＴｒ４が一斉にオンする。その結果、接続点Ａは、信号電圧Ｖｓｉｇとなる。

【0046】

（信号電圧転送・移動度補正）
次に、コントローラ２０およびドライバ３０は、信号電圧転送と、移動度補正とを行う。具体的には、コントローラ２０およびドライバ３０は、各有機ＥＬ素子１３が消光している時（Ｖブランキング期間）に、各画素１１において、信号電圧転送と、移動度補正とを一括して行う。コントローラ２０およびドライバ３０は、各画素１１において、保持容量Ｃｓ２に書き込まれた信号電圧Ｖｓｉｇを一括して駆動トランジスタＴｒ１のゲートに転送する。コントローラ２０およびドライバ３０は、各画素１１において、各書き込みトランジスタＴｒ２をオフした状態で、各スイッチングトランジスタＴｒ３，Ｔｒ４をオンすることにより、保持容量Ｃｓ２に書き込まれた信号電圧Ｖｓｉｇを一括して駆動トランジスタＴｒ１のゲートに転送する。

【0047】

具体的には、タイミング生成回路２２が、全画素１１一括で、制御線ＣＴＬ１の電圧をＶｏｆｆからＶｏｎに上げることにより、スイッチングトランジスタＴｒ３をオンさせる（Ｔ８、図１１）。これにより、スイッチングトランジスタＴｒ３介して電荷分配が発生し、駆動トランジスタＴｒ１のゲート電圧Ｖｇは階調に応じた電圧値Ｖｓｉｇ１となる。その結果、駆動トランジスタＴｒ１は電源線ＤＳＬから、駆動トランジスタＴｒ１のゲート電圧Ｖｇに応じた電流を流し、駆動トランジスタＴｒ１のソース電圧Ｖｓは時間とともに上昇してゆく。このとき、駆動トランジスタＴｒ１のソース電圧Ｖｓが有機ＥＬ素子１３の閾値電圧Ｖｔｈｅｌおよびカソード電圧Ｖｃａｔの和（Ｖｔｈｅｌ＋Ｖｃａｔ）を越えない場合には、駆動トランジスタＴｒ１の電流は、保持容量Ｃｓ１および素子容量Ｃｅｌを充電するのに使用される。このとき、駆動トランジスタＴｒ１の閾値補正は完了しているので、駆動トランジスタＴｒ１のドレイン−ソース間に流れる電流は駆動トランジスタＴｒ１の移動度を反映したものとなる。

【0048】

（発光）
次に、コントローラ２０およびドライバ３０は、有機ＥＬ素子１３を発光させる。具体的には、コントローラ２０およびドライバ３０は、各有機ＥＬ素子１３が消光している時に、全画素１１一括で、有機ＥＬ素子１３を発光させる。

【0049】

具体的には、タイミング生成回路２２が、全画素１１一括で、制御線ＣＴＬ１の電圧をＶｏｎからＶｏｆｆに下げることにより、スイッチングトランジスタＴｒ３をオフさせる（Ｔ９、図１２）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇し、それにともなってゲート電圧Ｖｇも上昇する。ソース電圧Ｖｓは、有機ＥＬ素子１３に電流Ｉｄｓ'が流れる電圧Ｖｘまで上昇し、有機ＥＬ素子１３が所望の輝度で発光する。

【0050】

[効果]
次に、本実施の形態の表示装置１における効果について説明する。

【0051】

有機ＥＬ表示装置では、通常、駆動トランジスタの閾値電圧や移動度のばらつきに起因する発光輝度のばらつきを低減する補正動作が行われる。従来では、この補正動作を行う際に、画素行ごとに１本ずつ設けられた複数の電源線に対して、ＶｃｃおよびＶｓｓが線順次で印加されていた。Ｖｃｃは有機ＥＬ素子を発光させるための電圧であるので、電源線を線順次駆動する回路の電流能力を大きく設計する必要がある。そのため、従来では、電流能力の大きさに応じて回路幅も大きくなり、狭額縁にすることが難しかった。

【0052】

そこで、例えば、各電源線を線順次で駆動せずに、一括で駆動することが考えられる。例えば、ブランキング期間に、全画素に対して閾値補正を一括して行い、その後、画素行ごとに移動度補正および信号書き込みを行うことが考えられる。このようにした場合には、電源線を線順次駆動する回路を削減することができるので、電源線を線順次駆動する回路の分だけ、狭額縁にすることができる。しかし、この方法では、閾値補正から信号書き込みまでの時間（待機時間）が、画素行ごとに異なっているので、待機時間の間に生じる電流リーク量も、画素行ごとに異なってしまう。その結果、シェーディングが発生してしまう。また、この方法では、発光時間を長く取ることができないので、フリッカが生じてしまう。

【0053】

各電源線を一括で駆動しつつ、発光時間を長くするには、例えば、特許文献１に記載の方法が考えられる。特許文献１に記載の方法では、発光期間中に、信号電圧を画素回路内のメモリ回路に書き込んでおき、メモリ回路に書き込んでおいた信号電圧を、ブランキング期間に全画素の駆動トランジスタに一斉に書き込むことにより、全画素を一斉に発光させる。しかし、特許文献１に記載の画素回路では、メモリ回路内の２つのトランジスタの寄生容量が駆動トランジスタのゲートに付加されるので、ブートストラップゲインが小さくなる。その結果、閾値補正や移動度補正の能力が低下してしまう。それを避けるためには、例えば、駆動トランジスタのゲート−ソース間の保持容量の面積を大きくすることが考えられる。しかし、そのようにした場合には、保持容量の面積を大きくした分だけ、画素回路内の配線間距離が近くなり、高歩留まりを得ることが難しくなる。また、駆動トランジスタのゲート−ソース間の保持容量に保持されている電荷量が変化しやすくなり、画面表示にムラやざらつきが発生しやすくなる。

【0054】

一方、本実施の形態では、各画素回路１２に設けたメモリ回路１２Ａでは、１つのトランジスタ（スイッチングトランジスタＴｒ３）の寄生容量だけが、駆動トランジスタのゲートに付加される。そのため、特許文献１に記載の方法と比べて、ブートストラップゲインを大きくすることができるので、ブートストラップゲインの、メモリ回路１２Ａの寄生容量によるロスを抑制することができる。その結果、特許文献１に記載の方法と比べて、閾値補正や移動度補正の能力を改善することができるので、高い表示品質の画像を得ることができる。また、本実施の形態では、画素回路１２内の配線間距離を、歩留まりが下がるほど近づける必要もなく、画面表示にムラやざらつきが発生しやすくなることもない。

【0055】

また、本実施の形態では、各画素１１において、駆動トランジスタＴｒ１のソースまたはドレインが、電位が互いに共通の複数の電源線ＤＳＬのいずれか１つに電気的に接続されている。これにより、複数の電源線ＤＳＬを線順次で駆動する回路を省略することができるので、表示パネル１０を狭額縁化することができる。

【0056】

また、本実施の形態では、スイッチングトランジスタＴｒ４のソースおよびドレインのうち、保持容量Ｃｓ２側とは反対側の端子が、電源線ＤＳＬに電気的に接続されている。これにより、スイッチングトランジスタＴｒ４に接続する配線と、駆動トランジスタＴｒ１に接続する配線とを共通化することができるので、表示パネル１０を狭額縁化することができる。

【0057】

また、本実施の形態では、画素行ごとに、メモリ回路１２Ａ（保持容量Ｃｓ２)に、信号電圧Ｖｓｉｇが書き込まれる。さらに、各画素１１において、メモリ回路１２Ａ（保持容量Ｃｓ２)に書き込まれた信号電圧Ｖｓｉｇが一括して駆動トランジスタＴｒ１のゲートに転送される。これにより、各有機ＥＬ素子１３が発光している時に、メモリ回路１２Ａ（保持容量Ｃｓ２)に、信号電圧Ｖｓｉｇを書き込むことが可能となり、各有機ＥＬ素子１３が消光している時に、メモリ回路１２Ａ（保持容量Ｃｓ２)に書き込まれた信号電圧Ｖｓｉｇを一括して駆動トランジスタＴｒ１のゲートに転送することができる。その結果、各有機ＥＬ素子１３が消光している時に、信号電圧Ｖｓｉｇの書き込みをしていた場合と比べて、各画素１１の発光期間を長くすることができる。

【0058】

＜２．変形例＞
以下に、上記実施の形態の表示装置１の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。

【0059】

上記実施の形態において、保持容量Ｃｓ２と、スイッチングトランジスタＴｒ４との位置関係が反対になっていてもよい。例えば、図１３に示したように、スイッチングトランジスタＴｒ４が保持容量Ｃｓ２とスイッチングトランジスタＴｒ３との間に設けられていてもよい。このとき、例えば、スイッチングトランジスタＴｒ４のソースまたはドレインが保持容量Ｃｓ２の一端に接続されており、スイッチングトランジスタＴｒ４のソースおよびドレインのうち保持容量Ｃｓ２に未接続の端子が接続点Ａに接続されていてもよい。さらに、このとき、保持容量Ｃｓ２の他端が固定電圧を与える配線（ここでは、カソード電圧Ｖｃａｔの印加される配線）に電気的に接続されていてもよい。

【0060】

メモリ回路１２Ａがこのような構成となっている場合であっても、例えば、図３（Ａ）〜図３（Ｅ）に示した電圧信号によって各画素１１を駆動することができる。従って、本変形例においても、上記実施の形態と同様の効果を有している。

【0061】

＜３．適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

【0062】

図１４は、本適用例に係る電子機器２の概略構成例を表したものである。電子機器２は、例えば、折りたたみ可能な２枚の板状の筐体のうちの一方の筐体の主面に表示面２Ａを備えたノート型のパーソナルコンピュータである。電子機器２は、上記実施の形態等の表示装置１を備えており、例えば、表示面２Ａの位置に表示パネル１０を備えている。本適用例では、表示装置１が設けられているので、高い表示品質の画像を得ることができる。

【0063】

以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。

【0064】

また、例えば、本技術は以下のような構成を取ることができる。
（１）
各々が発光素子と画素回路とを含む複数の画素を備え、
各前記画素回路は、
前記発光素子に流れる電流を制御する駆動トランジスタと、
映像信号に対応した信号電圧の保持と、保持した前記信号電圧の前記駆動トランジスタのゲートへの印加とを行うメモリ回路と、
前記信号電圧を前記メモリ回路に書き込む書き込みトランジスタと、
前記駆動トランジスタのゲートと、前記発光素子のアノードとの間に設けられた第１保持容量と
を有し、
前記メモリ回路は、
前記信号電圧を保持する第２保持容量と、
前記駆動トランジスタのゲートと前記第２保持容量との間に設けられた第１スイッチングトランジスタと、
前記第２保持容量と前記第１スイッチングトランジスタとの間、または、前記第２保持容量の、前記第１スイッチングトランジスタ側とは反対側に設けられた第２スイッチングトランジスタと
を有する
表示パネル。
（２）
各前記画素において、前記駆動トランジスタのソースまたはドレインは、電位が互いに共通の複数の電源線のいずれか１つに電気的に接続されている
（１）に記載の表示パネル。
（３）
前記第２スイッチングトランジスタのソースおよびドレインのうち、前記第２保持容量側とは反対側の端子が、前記電源線に電気的に接続されている
（１）または（２）に記載の表示パネル。
（４）
前記第２スイッチングトランジスタのソースおよびドレインのうち、前記第２保持容量側とは反対側の端子が、前記第１スイッチングトランジスタと、前記書き込みトランジスタとの接続点に電気的に接続されている
（１）または（２）に記載の表示パネル。
（５）
各々が発光素子と画素回路とを含む複数の画素を有する表示パネルと、
複数の前記画素を駆動する駆動回路と
を備え、
各前記画素回路は、
前記発光素子に流れる電流を制御する駆動トランジスタと、
映像信号に対応した信号電圧の保持と、保持した前記信号電圧の前記駆動トランジスタのゲートへの印加とを行うメモリ回路と、
前記信号電圧を前記メモリ回路に書き込む書き込みトランジスタと、
前記駆動トランジスタのゲートと、前記発光素子のアノードとの間に設けられた第１保持容量と
を有し、
前記メモリ回路は、
前記信号電圧を保持する第２保持容量と、
前記駆動トランジスタのゲートと前記第２保持容量との間に設けられた第１スイッチングトランジスタと、
前記第２保持容量と前記第１スイッチングトランジスタとの間、または、前記第２保持容量の、前記第１スイッチングトランジスタ側とは反対側に設けられた第２スイッチングトランジスタと
を有する
表示装置。
（６）
各前記画素において、前記駆動トランジスタのソースまたはドレインは、電位が互いに共通の複数の電源線のいずれか１つに電気的に接続されており、
前記駆動回路は、画素行ごとに、前記第２保持容量に、前記信号電圧を書き込み、
前記駆動回路は、各前記画素において、前記第２保持容量に書き込まれた前記信号電圧を一括して前記駆動トランジスタのゲートに転送する
（５）に記載の表示装置。
（７）
前記駆動回路は、各前記書き込みトランジスタをオンした状態で、画素行ごとに各第２スイッチングトランジスタをオンさせることにより、前記第２保持容量に、前記信号電圧を書き込み、
前記駆動回路は、各前記画素において、各前記書き込みトランジスタをオフした状態で、各前記第１スイッチングトランジスタおよび各第２スイッチングトランジスタをオンすることにより、前記第２保持容量に書き込まれた前記信号電圧を一括して前記駆動トランジスタのゲートに転送する
（６）に記載の表示装置。
（８）
前記駆動回路は、各前記発光素子が発光している時に、前記第２保持容量に、前記信号電圧を書き込む
（６）に記載の表示装置。
（９）
前記駆動回路は、各前記画素において、各前記発光素子が消光している時に、前記第２保持容量に、前記第２保持容量に書き込まれた前記信号電圧を一括して前記駆動トランジスタのゲートに転送する
（６）に記載の表示装置。

【符号の説明】

【0065】

１…表示装置、２…電子機器、２Ａ…表示面、１０…表示パネル、１１…画素、１２…画素回路、１２Ａ…メモリ回路、１３…有機ＥＬ素子、２０…コントローラ、２１…映像信号処理回路、２２…タイミング生成回路、２３…電源回路、３０…ドライバ、３１…水平セレクタ、３２…制御スキャナ、Ａ…接続点、Ｃｅｌ…素子容量、Ｃｓ１，Ｃｓ２…保持容量、Ｃｇｓ…ゲート−ソース間容量、ＣＴＬ１，ＣＴＬ２…制御線、Ｄｉｎ…映像信号、ＤＳＬ…電源線、ＤＴＬ…信号線、Ｉｄｓ…電流、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４…時刻、Ｔｉｎ…同期信号、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書き込みトランジスタ、Ｔｒ３，Ｔｒ４…スイッチングトランジスタ、Ｖａ…電圧、Ｖｃａｔ…カソード電圧、Ｖｃｃ，Ｖｏｆｓ，Ｖｓｓ…固定電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｎ…オン電圧、Ｖｏｆｆ…オフ電圧、Ｖｓ…ソース電圧、Ｖｓｉｇ…信号電圧、Ｖｔｈ，Ｖｔｈｅｌ…閾値電圧、ＷＳＬ…制御線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】