知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6857779
(24)【登録日】2021年3月24日
(45)【発行日】2021年4月14日
(54)【発明の名称】ＯＬＥＤピクセル回路及びＯＬＥＤ素子の劣化遅延方法
(51)【国際特許分類】
G09G 3/3233 20160101AFI20210405BHJP
G09G 3/20 20060101ALI20210405BHJP
H01L 51/50 20060101ALI20210405BHJP
【ＦＩ】
G09G3/3233
G09G3/20 670K
H05B33/14 A
【請求項の数】8
【全頁数】21
(21)【出願番号】特願2020-510553(P2020-510553)
(86)(22)【出願日】2017年10月26日
(65)【公表番号】特表2020-531906(P2020-531906A)
(43)【公表日】2020年11月5日
(86)【国際出願番号】CN2017107820
(87)【国際公開番号】WO2019037232
(87)【国際公開日】20190228
【審査請求日】2020年2月21日
(31)【優先権主張番号】201710734275.1
(32)【優先日】2017年8月24日
(33)【優先権主張国】CN
(73)【特許権者】
【識別番号】519293715
【氏名又は名称】深▲せん▼市華星光電半導体顕示技術有限公司
【氏名又は名称原語表記】ＳＨＥＮＺＨＥＮ ＣＨＩＮＡ ＳＴＡＲ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＩＳＰＬＡＹ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
(74)【代理人】
【識別番号】110003063
【氏名又は名称】特許業務法人牛木国際特許事務所
(72)【発明者】
【氏名】常 勃彪
(72)【発明者】
【氏名】陳 小龍
(72)【発明者】
【氏名】温 亦謙
【審査官】
塚本 丈二
(56)【参考文献】
【文献】
中国特許出願公開第１０５８９５０２８（ＣＮ，Ａ）
【文献】
米国特許出願公開第２０１５／０２８７３５９（ＵＳ，Ａ１）
【文献】
中国特許出願公開第１０５１８５３２１（ＣＮ，Ａ）
【文献】
韓国公開特許第１０−２００８−０１０２６３０（ＫＲ，Ａ）
【文献】
米国特許出願公開第２０１６／００１２７７９（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１６／０１２５８０３（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０９Ｇ ３／３２３３
Ｇ０９Ｇ ３／２０
Ｈ０１Ｌ ５１／５０
Ｈ０５Ｂ ３３／１４
(57)【特許請求の範囲】
【請求項1】
第１薄膜トランジスタ、第５薄膜トランジスタ、第１キャパシタ及び第１発光ダイオードを含む第１サブピクセル駆動ユニットと、
第２薄膜トランジスタ、第６薄膜トランジスタ、第２キャパシタ及び第２発光ダイオードを含む第２サブピクセル駆動ユニットと、
第３薄膜トランジスタ、第７薄膜トランジスタ及び第９薄膜トランジスタを含む第１逆バイアスユニットと、
第４薄膜トランジスタ、第８薄膜トランジスタ及び第１０薄膜トランジスタを含む第２逆バイアスユニットと、を包含するＯＬＥＤピクセル回路であって、
前記第１薄膜トランジスタのソース電極及び前記第２薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第１薄膜トランジスタのゲート電極は第１ノードに電気的に接続されており、前記第２薄膜トランジスタのゲート電極は第２ノードに電気的に接続されており、前記第１薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノードに電気的に接続されており、前記第２薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノードに電気的に接続されており、
前記第５薄膜トランジスタのソース電極及び前記第６薄膜トランジスタのソース電極はデータ信号を受信し、前記第５薄膜トランジスタのドレイン電極は前記第１ノードに電気的に接続されており、前記第６薄膜トランジスタのドレイン電極は前記第２ノードに電気的に接続されており、前記第５薄膜トランジスタのゲート電極は第２制御信号を受信し、前記第６薄膜トランジスタのゲート電極は第３制御信号を受信し、
前記第１キャパシタの一端は前記第１ノードに電気的に接続されており、前記第１キャパシタの他端は前記電源の正電圧を受け取り、前記第２キャパシタの一端は前記第２ノードに電気的に接続されており、前記第２キャパシタの他端は前記電源の正電圧を受け取り、
前記第３薄膜トランジスタのゲート電極及び前記第４薄膜トランジスタのゲート電極は第１制御信号を受信し、前記第３薄膜トランジスタのソース電極及び前記第４薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第３薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第４薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第７薄膜トランジスタのゲート電極及び前記第８薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第７薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノード端子に電気的に接続されており、前記第８薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノード端子に電気的に接続されており、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのソース電極は電源の負電圧を受け取り、
前記第９薄膜トランジスタのゲート電極及び前記第１０薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第９薄膜トランジスタのソース電極及び前記第１０薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第９薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第１０薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第１制御信号、前記第２制御信号及び前記第３制御信号はいずれも、外部のタイミングコントローラによって供給され、
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタであり、
前記第１制御信号、前記第２制御信号及び前記第３制御信号は互いに組み合わさり、順に第１発光ダイオードの電位記憶段階、第１発光ダイオードの発光表示段階、第２発光ダイオードの電位記憶段階、及び第２発光ダイオードの発光表示段階に対応し、
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、Ｎ型薄膜トランジスタであり、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはいずれも、Ｐ型薄膜トランジスタであり、
前記第１発光ダイオードの電位記憶段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は高電位を提供し、前記第３制御信号は低電位を提供し、
前記第１発光ダイオードの発光表示段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供し、
前記第２発光ダイオードの電位記憶段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は高電位を提供し、
前記第２発光ダイオードの発光表示段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供することを特徴とするＯＬＥＤピクセル回路。
第２薄膜トランジスタ、第６薄膜トランジスタ、第２キャパシタ及び第２発光ダイオードを含む第２サブピクセル駆動ユニットと、
第３薄膜トランジスタ、第７薄膜トランジスタ及び第９薄膜トランジスタを含む第１逆バイアスユニットと、
第４薄膜トランジスタ、第８薄膜トランジスタ及び第１０薄膜トランジスタを含む第２逆バイアスユニットと、を包含するＯＬＥＤピクセル回路であって、
前記第１薄膜トランジスタのソース電極及び前記第２薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第１薄膜トランジスタのゲート電極は第１ノードに電気的に接続されており、前記第２薄膜トランジスタのゲート電極は第２ノードに電気的に接続されており、前記第１薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノードに電気的に接続されており、前記第２薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノードに電気的に接続されており、
前記第５薄膜トランジスタのソース電極及び前記第６薄膜トランジスタのソース電極はデータ信号を受信し、前記第５薄膜トランジスタのドレイン電極は前記第１ノードに電気的に接続されており、前記第６薄膜トランジスタのドレイン電極は前記第２ノードに電気的に接続されており、前記第５薄膜トランジスタのゲート電極は第２制御信号を受信し、前記第６薄膜トランジスタのゲート電極は第３制御信号を受信し、
前記第１キャパシタの一端は前記第１ノードに電気的に接続されており、前記第１キャパシタの他端は前記電源の正電圧を受け取り、前記第２キャパシタの一端は前記第２ノードに電気的に接続されており、前記第２キャパシタの他端は前記電源の正電圧を受け取り、
前記第３薄膜トランジスタのゲート電極及び前記第４薄膜トランジスタのゲート電極は第１制御信号を受信し、前記第３薄膜トランジスタのソース電極及び前記第４薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第３薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第４薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第７薄膜トランジスタのゲート電極及び前記第８薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第７薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノード端子に電気的に接続されており、前記第８薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノード端子に電気的に接続されており、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのソース電極は電源の負電圧を受け取り、
前記第９薄膜トランジスタのゲート電極及び前記第１０薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第９薄膜トランジスタのソース電極及び前記第１０薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第９薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第１０薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第１制御信号、前記第２制御信号及び前記第３制御信号はいずれも、外部のタイミングコントローラによって供給され、
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタであり、
前記第１制御信号、前記第２制御信号及び前記第３制御信号は互いに組み合わさり、順に第１発光ダイオードの電位記憶段階、第１発光ダイオードの発光表示段階、第２発光ダイオードの電位記憶段階、及び第２発光ダイオードの発光表示段階に対応し、
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、Ｎ型薄膜トランジスタであり、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはいずれも、Ｐ型薄膜トランジスタであり、
前記第１発光ダイオードの電位記憶段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は高電位を提供し、前記第３制御信号は低電位を提供し、
前記第１発光ダイオードの発光表示段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供し、
前記第２発光ダイオードの電位記憶段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は高電位を提供し、
前記第２発光ダイオードの発光表示段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供することを特徴とするＯＬＥＤピクセル回路。
【請求項2】
第１薄膜トランジスタ、第５薄膜トランジスタ、第１キャパシタ及び第１発光ダイオードを含む第１サブピクセル駆動ユニットと、
第２薄膜トランジスタ、第６薄膜トランジスタ、第２キャパシタ及び第２発光ダイオードを含む第２サブピクセル駆動ユニットと、
第３薄膜トランジスタ、第７薄膜トランジスタ及び第９薄膜トランジスタを含む第１逆バイアスユニットと、
第４薄膜トランジスタ、第８薄膜トランジスタ及び第１０薄膜トランジスタを含む第２逆バイアスユニットと、を包含するＯＬＥＤピクセル回路であって、
前記第１薄膜トランジスタのソース電極及び前記第２薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第１薄膜トランジスタのゲート電極は第１ノードに電気的に接続されており、前記第２薄膜トランジスタのゲート電極は第２ノードに電気的に接続されており、前記第１薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノードに電気的に接続されており、前記第２薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノードに電気的に接続されており、
前記第５薄膜トランジスタのソース電極及び前記第６薄膜トランジスタのソース電極はデータ信号を受信し、前記第５薄膜トランジスタのドレイン電極は前記第１ノードに電気的に接続されており、前記第６薄膜トランジスタのドレイン電極は前記第２ノードに電気的に接続されており、前記第５薄膜トランジスタのゲート電極は第２制御信号を受信し、前記第６薄膜トランジスタのゲート電極は第３制御信号を受信し、
前記第１キャパシタの一端は前記第１ノードに電気的に接続されており、前記第１キャパシタの他端は前記電源の正電圧を受け取り、前記第２キャパシタの一端は前記第２ノードに電気的に接続されており、前記第２キャパシタの他端は前記電源の正電圧を受け取り、
前記第３薄膜トランジスタのゲート電極及び前記第４薄膜トランジスタのゲート電極は第１制御信号を受信し、前記第３薄膜トランジスタのソース電極及び前記第４薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第３薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第４薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第７薄膜トランジスタのゲート電極及び前記第８薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第７薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノード端子に電気的に接続されており、前記第８薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノード端子に電気的に接続されており、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのソース電極は電源の負電圧を受け取り、
前記第９薄膜トランジスタのゲート電極及び前記第１０薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第９薄膜トランジスタのソース電極及び前記第１０薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第９薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第１０薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第１制御信号、前記第２制御信号及び前記第３制御信号は互いに組み合わさり、順に第１発光ダイオードの電位記憶段階、第１発光ダイオードの発光表示段階、第２発光ダイオードの電位記憶段階、及び第２発光ダイオードの発光表示段階に対応し、
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれもＮ型薄膜トランジスタであり、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはいずれもＰ型薄膜トランジスタであり、
前記第１発光ダイオードの電位記憶段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は高電位を提供し、前記第３制御信号は低電位を提供し、
前記第１発光ダイオードの発光表示段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供し、
前記第２発光ダイオードの電位記憶段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は高電位を提供し、
前記第２発光ダイオードの発光表示段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供することを特徴とするＯＬＥＤピクセル回路。
第２薄膜トランジスタ、第６薄膜トランジスタ、第２キャパシタ及び第２発光ダイオードを含む第２サブピクセル駆動ユニットと、
第３薄膜トランジスタ、第７薄膜トランジスタ及び第９薄膜トランジスタを含む第１逆バイアスユニットと、
第４薄膜トランジスタ、第８薄膜トランジスタ及び第１０薄膜トランジスタを含む第２逆バイアスユニットと、を包含するＯＬＥＤピクセル回路であって、
前記第１薄膜トランジスタのソース電極及び前記第２薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第１薄膜トランジスタのゲート電極は第１ノードに電気的に接続されており、前記第２薄膜トランジスタのゲート電極は第２ノードに電気的に接続されており、前記第１薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノードに電気的に接続されており、前記第２薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノードに電気的に接続されており、
前記第５薄膜トランジスタのソース電極及び前記第６薄膜トランジスタのソース電極はデータ信号を受信し、前記第５薄膜トランジスタのドレイン電極は前記第１ノードに電気的に接続されており、前記第６薄膜トランジスタのドレイン電極は前記第２ノードに電気的に接続されており、前記第５薄膜トランジスタのゲート電極は第２制御信号を受信し、前記第６薄膜トランジスタのゲート電極は第３制御信号を受信し、
前記第１キャパシタの一端は前記第１ノードに電気的に接続されており、前記第１キャパシタの他端は前記電源の正電圧を受け取り、前記第２キャパシタの一端は前記第２ノードに電気的に接続されており、前記第２キャパシタの他端は前記電源の正電圧を受け取り、
前記第３薄膜トランジスタのゲート電極及び前記第４薄膜トランジスタのゲート電極は第１制御信号を受信し、前記第３薄膜トランジスタのソース電極及び前記第４薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第３薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第４薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第７薄膜トランジスタのゲート電極及び前記第８薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第７薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノード端子に電気的に接続されており、前記第８薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノード端子に電気的に接続されており、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのソース電極は電源の負電圧を受け取り、
前記第９薄膜トランジスタのゲート電極及び前記第１０薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第９薄膜トランジスタのソース電極及び前記第１０薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第９薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第１０薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第１制御信号、前記第２制御信号及び前記第３制御信号は互いに組み合わさり、順に第１発光ダイオードの電位記憶段階、第１発光ダイオードの発光表示段階、第２発光ダイオードの電位記憶段階、及び第２発光ダイオードの発光表示段階に対応し、
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれもＮ型薄膜トランジスタであり、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはいずれもＰ型薄膜トランジスタであり、
前記第１発光ダイオードの電位記憶段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は高電位を提供し、前記第３制御信号は低電位を提供し、
前記第１発光ダイオードの発光表示段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供し、
前記第２発光ダイオードの電位記憶段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は高電位を提供し、
前記第２発光ダイオードの発光表示段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供することを特徴とするＯＬＥＤピクセル回路。
【請求項3】
前記第１制御信号、前記第２制御信号及び前記第３制御信号はいずれも、外部のタイミングコントローラによって供給されることを特徴とする請求項２に記載のＯＬＥＤピクセル回路。
【請求項4】
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタであることを特徴とする請求項２に記載のＯＬＥＤピクセル回路。
【請求項5】
ＯＬＥＤピクセル回路を提供するステップ１と、
第１発光ダイオードの電位記憶段階に入るステップ２と、
第１発光ダイオードの発光表示段階に入るステップ３と、
第２発光ダイオードの電位記憶段階に入るステップ４と、
第２発光ダイオードの発光表示段階に入るステップ５と、を含むＯＬＥＤ素子の劣化遅延方法であって、
前記ステップ１において、前記ＯＬＥＤピクセル回路は、
第１薄膜トランジスタ、第５薄膜トランジスタ、第１キャパシタ及び第１発光ダイオードを含む第１サブピクセル駆動ユニットと、
第２薄膜トランジスタ、第６薄膜トランジスタ、第２キャパシタ及び第２発光ダイオードを含む第２サブピクセル駆動ユニットと、
第３薄膜トランジスタ、第７薄膜トランジスタ及び第９薄膜トランジスタを含む第１逆バイアスユニットと、
第４薄膜トランジスタ、第８薄膜トランジスタ及び第１０薄膜トランジスタを含む第２逆バイアスユニットと、を包含し、
前記第１薄膜トランジスタのソース電極及び前記第２薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第１薄膜トランジスタのゲート電極は第１ノードに電気的に接続されており、前記第２薄膜トランジスタのゲート電極は第２ノードに電気的に接続されており、前記第１薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノードに電気的に接続されており、前記第２薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノードに電気的に接続されており、
前記第５薄膜トランジスタのソース電極及び前記第６薄膜トランジスタのソース電極はデータ信号を受信し、前記第５薄膜トランジスタのドレイン電極は前記第１ノードに電気的に接続されており、前記第６薄膜トランジスタのドレイン電極は前記第２ノードに電気的に接続されており、前記第５薄膜トランジスタのゲート電極は第２制御信号を受信し、前記第６薄膜トランジスタのゲート電極は第３制御信号を受信し、
前記第１キャパシタの一端は前記第１ノードに電気的に接続されており、前記第１キャパシタの他端は前記電源の正電圧を受け取り、前記第２キャパシタの一端は前記第２ノードに電気的に接続されており、前記第２キャパシタの他端は前記電源の正電圧を受け取り、
前記第３薄膜トランジスタのゲート電極及び前記第４薄膜トランジスタのゲート電極は第１制御信号を受信し、前記第３薄膜トランジスタのソース電極及び前記第４薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第３薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第４薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第７薄膜トランジスタのゲート電極及び前記第８薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第７薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノード端子に電気的に接続されており、前記第８薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノード端子に電気的に接続されており、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのソース電極は電源の負電圧を受け取り、
前記第９薄膜トランジスタのゲート電極及び前記第１０薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第９薄膜トランジスタのソース電極及び前記第１０薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第９薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第１０薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記ステップ２において、前記第１発光ダイオードの電位記憶段階は第Ｎフレームの画像期間にあり、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオンとなるように制御され、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオフとなるように制御され、前記第１キャパシタは前記データ信号の電位を記憶し、且つ前記第２発光ダイオードは逆バイアス状態となり、
前記ステップ３において、前記第１発光ダイオードの発光表示段階は第Ｎフレームの画像期間にあり、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第１薄膜トランジスタ、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオンとなるように制御され、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオフとなるように制御され、前記第１発光ダイオードは発光し、且つ前記第２発光ダイオードは引き続き、逆バイアス状態となり、
前記ステップ４において、前記第２発光ダイオードの電位記憶段階は第Ｎ＋１フレームの画像期間にあり、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオンとなるように制御され、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオフとなるように制御され、前記第２キャパシタは前記データ信号の電位を記憶し、且つ前記第１発光ダイオードは逆バイアス状態となり、
前記ステップ５において、前記第２発光ダイオードの発光表示段階は第Ｎ＋１フレームの画像期間にあり、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオンとなるように制御され、前記第１薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオフとなるように制御され、前記第２発光ダイオードは発光し、且つ前記第１発光ダイオードは引き続き、逆バイアス状態となることを特徴とするＯＬＥＤ素子の劣化遅延方法。
第１発光ダイオードの電位記憶段階に入るステップ２と、
第１発光ダイオードの発光表示段階に入るステップ３と、
第２発光ダイオードの電位記憶段階に入るステップ４と、
第２発光ダイオードの発光表示段階に入るステップ５と、を含むＯＬＥＤ素子の劣化遅延方法であって、
前記ステップ１において、前記ＯＬＥＤピクセル回路は、
第１薄膜トランジスタ、第５薄膜トランジスタ、第１キャパシタ及び第１発光ダイオードを含む第１サブピクセル駆動ユニットと、
第２薄膜トランジスタ、第６薄膜トランジスタ、第２キャパシタ及び第２発光ダイオードを含む第２サブピクセル駆動ユニットと、
第３薄膜トランジスタ、第７薄膜トランジスタ及び第９薄膜トランジスタを含む第１逆バイアスユニットと、
第４薄膜トランジスタ、第８薄膜トランジスタ及び第１０薄膜トランジスタを含む第２逆バイアスユニットと、を包含し、
前記第１薄膜トランジスタのソース電極及び前記第２薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第１薄膜トランジスタのゲート電極は第１ノードに電気的に接続されており、前記第２薄膜トランジスタのゲート電極は第２ノードに電気的に接続されており、前記第１薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノードに電気的に接続されており、前記第２薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノードに電気的に接続されており、
前記第５薄膜トランジスタのソース電極及び前記第６薄膜トランジスタのソース電極はデータ信号を受信し、前記第５薄膜トランジスタのドレイン電極は前記第１ノードに電気的に接続されており、前記第６薄膜トランジスタのドレイン電極は前記第２ノードに電気的に接続されており、前記第５薄膜トランジスタのゲート電極は第２制御信号を受信し、前記第６薄膜トランジスタのゲート電極は第３制御信号を受信し、
前記第１キャパシタの一端は前記第１ノードに電気的に接続されており、前記第１キャパシタの他端は前記電源の正電圧を受け取り、前記第２キャパシタの一端は前記第２ノードに電気的に接続されており、前記第２キャパシタの他端は前記電源の正電圧を受け取り、
前記第３薄膜トランジスタのゲート電極及び前記第４薄膜トランジスタのゲート電極は第１制御信号を受信し、前記第３薄膜トランジスタのソース電極及び前記第４薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第３薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第４薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記第７薄膜トランジスタのゲート電極及び前記第８薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第７薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノード端子に電気的に接続されており、前記第８薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノード端子に電気的に接続されており、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのソース電極は電源の負電圧を受け取り、
前記第９薄膜トランジスタのゲート電極及び前記第１０薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第９薄膜トランジスタのソース電極及び前記第１０薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第９薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第１０薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されており、
前記ステップ２において、前記第１発光ダイオードの電位記憶段階は第Ｎフレームの画像期間にあり、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオンとなるように制御され、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオフとなるように制御され、前記第１キャパシタは前記データ信号の電位を記憶し、且つ前記第２発光ダイオードは逆バイアス状態となり、
前記ステップ３において、前記第１発光ダイオードの発光表示段階は第Ｎフレームの画像期間にあり、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第１薄膜トランジスタ、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオンとなるように制御され、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオフとなるように制御され、前記第１発光ダイオードは発光し、且つ前記第２発光ダイオードは引き続き、逆バイアス状態となり、
前記ステップ４において、前記第２発光ダイオードの電位記憶段階は第Ｎ＋１フレームの画像期間にあり、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオンとなるように制御され、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオフとなるように制御され、前記第２キャパシタは前記データ信号の電位を記憶し、且つ前記第１発光ダイオードは逆バイアス状態となり、
前記ステップ５において、前記第２発光ダイオードの発光表示段階は第Ｎ＋１フレームの画像期間にあり、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオンとなるように制御され、前記第１薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオフとなるように制御され、前記第２発光ダイオードは発光し、且つ前記第１発光ダイオードは引き続き、逆バイアス状態となることを特徴とするＯＬＥＤ素子の劣化遅延方法。
【請求項6】
前記第１制御信号、前記第２制御信号及び前記第３制御信号はいずれも、外部のタイミングコントローラによって供給されることを特徴とする請求項５に記載のＯＬＥＤ素子の劣化遅延方法。
【請求項7】
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタであることを特徴とする請求項５に記載のＯＬＥＤ素子の劣化遅延方法。
【請求項8】
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれもＮ型薄膜トランジスタであり、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはいずれもＰ型薄膜トランジスタであり、
前記第１発光ダイオードの電位記憶段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は高電位を提供し、前記第３制御信号は低電位を提供し、
前記第１発光ダイオードの発光表示段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供し、
前記第２発光ダイオードの電位記憶段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は高電位を提供し、
前記第２発光ダイオードの発光表示段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供することを特徴とする請求項５に記載のＯＬＥＤ素子の劣化遅延方法。
前記第１発光ダイオードの電位記憶段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は高電位を提供し、前記第３制御信号は低電位を提供し、
前記第１発光ダイオードの発光表示段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供し、
前記第２発光ダイオードの電位記憶段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は高電位を提供し、
前記第２発光ダイオードの発光表示段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供することを特徴とする請求項５に記載のＯＬＥＤ素子の劣化遅延方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ディスプレイ技術の分野に関するものであり、特にＯＬＥＤピクセル回路及びＯＬＥＤ素子の劣化遅延方法に関するものである。
【背景技術】
【0002】
アクティブマトリックス発光ダイオード（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＡＭＯＬＥＤ）は、駆動薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）が飽和状態にあるときに生成される電流によって駆動されることで発光し、従来のＡＭＯＬＥＤピクセル回路は通常、２Ｔ１Ｃの駆動回路である。図１を参照されたい。このような２Ｔ１Ｃの回路は、２つのＴＦＴと１つのキャパシタ（Ｃａｐａｃｉｔｏｒ）を含む。ここで、Ｔ１はピクセル回路の駆動トランジスタであり、Ｔ２はスイッチングトランジスタである。走査線ＧａｔｅはスイッチングトランジスタＴ２を起動させ、データ電圧ＶｄａｔａはストレージキャパシタＣｓｔに対して充電を行ない、スイッチングトランジスタＴ２は発光期間中にオフとなり、キャパシタに蓄積された電圧が駆動トランジスタＴ１をオンの状態に保つことで、オン電流が発光ダイオードＯＬＥＤを発光させる。発光ダイオードＯＬＥＤが長期間直流バイアス状態にあるため、内部のイオンが分極化して内蔵電界を形成し、発光ダイオードＯＬＥＤの閾値電圧は絶え間なく増加し、発光ダイオードＯＬＥＤの発光輝度は絶え間なく下降するようになり、発光ダイオードＯＬＥＤの寿命が短くなる。また、異なるグレースケールでの発光ダイオードＯＬＥＤの直流バイアス電圧が異なるため、各サブピクセルの発光ダイオードＯＬＥＤの劣化の程度も異なり、ディスプレイ画面に表示される画像が不均一となり、表示効果に影響を与えることとなる。
【0003】
２Ｔ１Ｃの駆動回路にみられる上記問題に鑑みて、有機発光ダイオードＯＬＥＤが長期間直流バイアスの状態にあるという問題を解決するために、従来技術に対するさらなる改善がなされている。しかしながら、改善後の回路は通常、非常に多数の電圧制御線を必要とし、制御タイミングも自ずと比較的複雑なものとなり、大幅なコストの増加を招いていた。
【0004】
従って、従来技術に存在する問題を解決することのできる、ＯＬＥＤピクセル回路及びＯＬＥＤ素子の劣化遅延方法を提供する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、既存のＯＬＥＤピクセル回路中の発光ダイオードが長期間直流バイアス状態にあるために劣化しやすいという問題を解決できる、ＯＬＥＤピクセル回路及びＯＬＥＤ素子の劣化遅延方法を提供することである。
【課題を解決するための手段】
【0006】
上述の目的を達成するために、本発明の提供するＯＬＥＤピクセル回路はさらに、以下のような技術案を採用している。
【0007】
本発明のＯＬＥＤピクセル回路は、
【0008】
第１薄膜トランジスタ、第５薄膜トランジスタ、第１キャパシタ及び第１発光ダイオードを含む第１サブピクセル駆動ユニットと、
【0009】
第２薄膜トランジスタ、第６薄膜トランジスタ、第２キャパシタ及び第２発光ダイオードを含む第２サブピクセル駆動ユニットと、を包含する。
【0010】
ここで、前記第１薄膜トランジスタのソース電極及び前記第２薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第１薄膜トランジスタのゲート電極は第１ノードに電気的に接続されており、前記第２薄膜トランジスタのゲート電極は第２ノードに電気的に接続されており、前記第１薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノードに電気的に接続されており、前記第２薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノードに電気的に接続されている。
【0011】
前記第５薄膜トランジスタのソース電極及び前記第６薄膜トランジスタのソース電極はデータ信号を受信し、前記第５薄膜トランジスタのドレイン電極は前記第１ノードに電気的に接続されており、前記第６薄膜トランジスタのドレイン電極は前記第２ノードに電気的に接続されており、前記第５薄膜トランジスタのゲート電極は第２制御信号を受信し、前記第６薄膜トランジスタのゲート電極は第３制御信号を受信する。
【0012】
前記第１キャパシタの一端は前記第１ノードに電気的に接続されており、前記第１キャパシタの他端は前記電源の正電圧を受け取り、前記第２キャパシタの一端は前記第２ノードに電気的に接続されており、前記第２キャパシタの他端は前記電源の正電圧を受け取る。
【0013】
本発明のＯＬＥＤピクセル回路はさらに、第３薄膜トランジスタ、第７薄膜トランジスタ及び第９薄膜トランジスタを含む第１逆バイアスユニットと、
【0014】
第４薄膜トランジスタ、第８薄膜トランジスタ及び第１０薄膜トランジスタを含む第２逆バイアスユニットと、を包含する。
【0015】
ここで、前記第３薄膜トランジスタのゲート電極及び前記第４薄膜トランジスタのゲート電極は第１制御信号を受信し、前記第３薄膜トランジスタのソース電極及び前記第４薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第３薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第４薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されている。
【0016】
前記第７薄膜トランジスタのゲート電極及び前記第８薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第７薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノード端子に電気的に接続されており、前記第８薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノード端子に電気的に接続されており、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのソース電極は電源の負電圧を受け取る。
【0017】
前記第９薄膜トランジスタのゲート電極及び前記第１０薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第９薄膜トランジスタのソース電極及び前記第１０薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第９薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第１０薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されている。
【0018】
前記第１制御信号、前記第２制御信号及び前記第３制御信号はいずれも、外部のタイミングコントローラによって供給される。
【0019】
前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタである。
【0020】
本発明のＯＬＥＤピクセル回路において、前記第１制御信号、前記第２制御信号及び前記第３制御信号は互いに組み合わさり、順に第１発光ダイオードの電位記憶段階、第１発光ダイオードの発光表示段階、第２発光ダイオードの電位記憶段階、及び第２発光ダイオードの発光表示段階に対応する。
【0021】
本発明のＯＬＥＤピクセル回路において、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、Ｎ型薄膜トランジスタであり、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはいずれも、Ｐ型薄膜トランジスタであり、
【0022】
前記第１発光ダイオードの電位記憶段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は高電位を提供し、前記第３制御信号は低電位を提供し、
【0023】
前記第１発光ダイオードの発光表示段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供し、
【0024】
前記第２発光ダイオードの電位記憶段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は高電位を提供し、
【0025】
前記第２発光ダイオードの発光表示段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供する。
【0026】
本発明の提供するＯＬＥＤピクセル回路はさらに、以下のような技術案を採用している。
【0027】
本発明のＯＬＥＤピクセル回路は、
【0028】
第１薄膜トランジスタ、第５薄膜トランジスタ、第１キャパシタ及び第１発光ダイオードを含む第１サブピクセル駆動ユニットと、
【0029】
第２薄膜トランジスタ、第６薄膜トランジスタ、第２キャパシタ及び第２発光ダイオードを含む第２サブピクセル駆動ユニットと、を包含する。
【0030】
ここで、前記第１薄膜トランジスタのソース電極及び前記第２薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第１薄膜トランジスタのゲート電極は第１ノードに電気的に接続されており、前記第２薄膜トランジスタのゲート電極は第２ノードに電気的に接続されており、前記第１薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノードに電気的に接続されており、前記第２薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノードに電気的に接続されている。
【0031】
前記第５薄膜トランジスタのソース電極及び前記第６薄膜トランジスタのソース電極はデータ信号を受信し、前記第５薄膜トランジスタのドレイン電極は前記第１ノードに電気的に接続されており、前記第６薄膜トランジスタのドレイン電極は前記第２ノードに電気的に接続されており、前記第５薄膜トランジスタのゲート電極は第２制御信号を受信し、前記第６薄膜トランジスタのゲート電極は第３制御信号を受信する。
【0032】
前記第１キャパシタの一端は前記第１ノードに電気的に接続されており、前記第１キャパシタの他端は前記電源の正電圧を受け取り、前記第２キャパシタの一端は前記第２ノードに電気的に接続されており、前記第２キャパシタの他端は前記電源の正電圧を受け取る。
【0033】
本発明のＯＬＥＤピクセル回路はさらに、第３薄膜トランジスタ、第７薄膜トランジスタ及び第９薄膜トランジスタを含む第１逆バイアスユニットと、
【0034】
第４薄膜トランジスタ、第８薄膜トランジスタ及び第１０薄膜トランジスタを含む第２逆バイアスユニットと、を包含する。
【0035】
ここで、前記第３薄膜トランジスタのゲート電極及び前記第４薄膜トランジスタのゲート電極は第１制御信号を受信し、前記第３薄膜トランジスタのソース電極及び前記第４薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第３薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第４薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されている。
【0036】
前記第７薄膜トランジスタのゲート電極及び前記第８薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第７薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノード端子に電気的に接続されており、前記第８薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノード端子に電気的に接続されており、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのソース電極は電源の負電圧を受け取る。
【0037】
前記第９薄膜トランジスタのゲート電極及び前記第１０薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第９薄膜トランジスタのソース電極及び前記第１０薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第９薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第１０薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されている。
【0038】
本発明のＯＬＥＤピクセル回路において、前記第１制御信号、前記第２制御信号及び前記第３制御信号はいずれも、外部のタイミングコントローラによって供給される。
【0039】
本発明のＯＬＥＤピクセル回路において、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタである。
【0040】
本発明のＯＬＥＤピクセル回路において、前記第１制御信号、前記第２制御信号及び前記第３制御信号は互いに組み合わさり、順に第１発光ダイオードの電位記憶段階、第１発光ダイオードの発光表示段階、第２発光ダイオードの電位記憶段階、及び第２発光ダイオードの発光表示段階に対応する。
【0041】
本発明のＯＬＥＤピクセル回路において、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれもＮ型薄膜トランジスタであり、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはいずれもＰ型薄膜トランジスタであり、
【0042】
前記第１発光ダイオードの電位記憶段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は高電位を提供し、前記第３制御信号は低電位を提供し、
【0043】
前記第１発光ダイオードの発光表示段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供し、
【0044】
前記第２発光ダイオードの電位記憶段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は高電位を提供し、
【0045】
前記第２発光ダイオードの発光表示段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供する。
【0046】
本発明はさらにＯＬＥＤ素子の劣化遅延方法を提供し、当該方法の技術案は以下の通りである。
【0047】
ステップ１、ＯＬＥＤピクセル回路を提供する。
【0048】
ステップ１における前記ＯＬＥＤピクセル回路は、
【0049】
第１薄膜トランジスタ、第５薄膜トランジスタ、第１キャパシタ及び第１発光ダイオードを含む第１サブピクセル駆動ユニットと、
【0050】
第２薄膜トランジスタ、第６薄膜トランジスタ、第２キャパシタ及び第２発光ダイオードを含む第２サブピクセル駆動ユニットと、を包含する。
【0051】
ここで、前記第１薄膜トランジスタのソース電極及び前記第２薄膜トランジスタのソース電極は電源の正電圧を受け取り、前記第１薄膜トランジスタのゲート電極は第１ノードに電気的に接続されており、前記第２薄膜トランジスタのゲート電極は第２ノードに電気的に接続されており、前記第１薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノードに電気的に接続されており、前記第２薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノードに電気的に接続されている。
【0052】
前記第５薄膜トランジスタのソース電極及び前記第６薄膜トランジスタのソース電極はデータ信号を受信し、前記第５薄膜トランジスタのドレイン電極は前記第１ノードに電気的に接続されており、前記第６薄膜トランジスタのドレイン電極は前記第２ノードに電気的に接続されており、前記第５薄膜トランジスタのゲート電極は第２制御信号を受信し、前記第６薄膜トランジスタのゲート電極は第３制御信号を受信する。
【0053】
前記第１キャパシタの一端は前記第１ノードに電気的に接続されており、前記第１キャパシタの他端は前記電源の正電圧を受け取り、前記第２キャパシタの一端は前記第２ノードに電気的に接続されており、前記第２キャパシタの他端は前記電源の正電圧を受け取る。
【0054】
ステップ１における前記ＯＬＥＤピクセル回路はさらに、第３薄膜トランジスタ、第７薄膜トランジスタ及び第９薄膜トランジスタを含む第１逆バイアスユニットと、
【0055】
第４薄膜トランジスタ、第８薄膜トランジスタ及び第１０薄膜トランジスタを含む第２逆バイアスユニットと、を包含する。
【0056】
ここで、前記第３薄膜トランジスタのゲート電極及び前記第４薄膜トランジスタのゲート電極は第１制御信号を受信し、前記第３薄膜トランジスタのソース電極及び前記第４薄膜トランジスタのソース電極は前記電源の正電圧を受け取り、前記第３薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第４薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されている。
【0057】
前記第７薄膜トランジスタのゲート電極及び前記第８薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第７薄膜トランジスタのドレイン電極は前記第１発光ダイオードのアノード端子に電気的に接続されており、前記第８薄膜トランジスタのドレイン電極は前記第２発光ダイオードのアノード端子に電気的に接続されており、前記第７薄膜トランジスタのソース電極及び前記第８薄膜トランジスタのソース電極は電源の負電圧を受け取る。
【0058】
前記第９薄膜トランジスタのゲート電極及び前記第１０薄膜トランジスタのゲート電極は前記第１制御信号を受信し、前記第９薄膜トランジスタのソース電極及び前記第１０薄膜トランジスタのソース電極は前記電源の負電圧を受け取り、前記第９薄膜トランジスタのドレイン電極は前記第１発光ダイオードのカソードに電気的に接続されており、前記第１０薄膜トランジスタのドレイン電極は前記第２発光ダイオードのカソードに電気的に接続されている。
【0059】
ステップ２、第１発光ダイオードの電位記憶段階に入る。前記第１発光ダイオードの電位記憶段階は、第Ｎフレームの画像期間にある。
【0060】
ステップ２において、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオンとなるように制御され、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオフとなるように制御され、前記第１キャパシタは前記データ信号の電位を記憶し、且つ前記第２発光ダイオードは逆バイアス状態となる。
【0061】
ステップ３、第１発光ダイオードの発光表示段階に入る。前記第１発光ダイオードの発光表示段階は、第Ｎフレームの画像期間にある。
【0062】
ステップ３において、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第１薄膜トランジスタ、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオンとなるように制御され、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオフとなるように制御され、前記第１発光ダイオードは発光し、且つ前記第２発光ダイオードは引き続き、逆バイアス状態となる。
【0063】
ステップ４、第２発光ダイオードの電位記憶段階に入る。前記第２発光ダイオードの電位記憶段階は、第Ｎ＋１フレームの画像期間にある。
【0064】
ステップ４において、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオンとなるように制御され、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオフとなるように制御され、前記第２キャパシタは前記データ信号の電位を記憶し、且つ前記第１発光ダイオードは逆バイアス状態となる。
【0065】
ステップ５、第２発光ダイオードの発光表示段階に入る。前記第２発光ダイオードの発光表示段階は、第Ｎ＋１フレームの画像期間にある。
【0066】
ステップ５において、前記第１制御信号、前記第２制御信号及び前記第３制御信号により、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはオンとなるように制御され、前記第１薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはオフとなるように制御され、前記第２発光ダイオードは発光し、且つ前記第１発光ダイオードは引き続き、逆バイアス状態となる。
【0067】
本発明のＯＬＥＤ素子の劣化遅延方法において、前記第１制御信号、前記第２制御信号及び前記第３制御信号はいずれも、外部のタイミングコントローラによって供給される。
【0068】
本発明のＯＬＥＤ素子の劣化遅延方法において、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第４薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ、前記第８薄膜トランジスタ、前記第９薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタである。
【0069】
本発明のＯＬＥＤ素子の劣化遅延方法において、前記第１薄膜トランジスタ、前記第２薄膜トランジスタ、前記第３薄膜トランジスタ、前記第５薄膜トランジスタ、前記第６薄膜トランジスタ、前記第７薄膜トランジスタ及び前記第１０薄膜トランジスタはいずれもＮ型薄膜トランジスタであり、前記第４薄膜トランジスタ、前記第８薄膜トランジスタ及び前記第９薄膜トランジスタはいずれもＰ型薄膜トランジスタであり、
【0070】
前記第１発光ダイオードの電位記憶段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は高電位を提供し、前記第３制御信号は低電位を提供し、
【0071】
前記第１発光ダイオードの発光表示段階において、前記第１制御信号は低電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供し、
【0072】
前記第２発光ダイオードの電位記憶段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は高電位を提供し、
【0073】
前記第２発光ダイオードの発光表示段階において、前記第１制御信号は高電位を提供し、前記第２制御信号は低電位を提供し、前記第３制御信号は低電位を提供する。
【発明の効果】
【0074】
本発明のＯＬＥＤピクセル回路及びＯＬＥＤ素子の劣化遅延方法において、第１サブピクセル駆動ユニットと、第２サブピクセル駆動ユニットと、第１逆バイアスユニットと、第２逆バイアスユニットが設けられ、加えて、簡単な制御シーケンスにより、第１発光ダイオード及び第２発光ダイオードが常に直流バイアス状態にはならず、且つ第１発光ダイオードと第２発光ダイオードとが異なるフレームの画像期間で交互に発光するようになり、第１発光ダイオード及び第２発光ダイオードの発光時間が減少し、第１発光ダイオード及び第２発光ダイオードの劣化を遅延させることで、パネルの表示品質が改善される。
【0075】
上記の本発明に関する内容をより明確に理解するために、以下において、好ましい実施形態を挙げ、且つ添付の図面を併用して詳細に説明する。
【図面の簡単な説明】
【0076】
以下において、添付の図面を用いて、本発明の具体的な実施形態について詳述することで、本発明の技術案及びその他の有益な効果が明らかとなる。
【0077】
【図1】従来における２Ｔ１Ｃ構造のＯＬＥＤピクセル回路の回路図である。
【図2】本発明におけるＯＬＥＤピクセル回路の回路図である。
【図3】本発明におけるＯＬＥＤピクセル回路のタイミング図である。
【図4】本発明におけるＯＬＥＤ素子の劣化遅延方法のステップ２を示す図である。
【図5】本発明におけるＯＬＥＤ素子の劣化遅延方法のステップ３を示す図である。
【図6】本発明におけるＯＬＥＤ素子の劣化遅延方法のステップ４を示す図である。
【図7】本発明におけるＯＬＥＤ素子の劣化遅延方法のステップ５を示す図である。
【発明を実施するための形態】
【0078】
本発明で用いられている技術的手段及びその効果についてより詳細に説明するために、以下において、本発明の好ましい実施形態及び添付の図面を組み合わせた上で詳述する。明らかに、記載されている実施形態は、本発明における一部の実施形態にすぎず、全ての実施形態ではない。本発明の実施形態に基づいて、本分野の通常の技術者がいかなる創造的労力も費やすことなく得られた他の全ての実施形態はいずれも、本発明の保護範囲に属する。
【0079】
図２を参照されたい。本発明はＯＬＥＤピクセル回路を提供し、当該ＯＬＥＤピクセル回路は、第１サブピクセル駆動ユニット１０１と、第２サブピクセル駆動ユニット１０２と、第１逆バイアスユニット１０３と、第２逆バイアスユニット１０４とを含む。ここで、第１サブピクセル駆動ユニット１０１は、第１薄膜トランジスタＴ１と、第５薄膜トランジスタＴ５と、第１キャパシタＣ１と、第１発光ダイオードＯＬＥＤ１とを含む。第２サブピクセル駆動ユニット１０２は、第２薄膜トランジスタＴ２と、第６薄膜トランジスタＴ６と、第２キャパシタＣ２と、第２発光ダイオードＯＬＥＤ２とを含む。第１逆バイアスユニット１０３は、第３薄膜トランジスタＴ３と、第７薄膜トランジスタＴ７と、第９薄膜トランジスタＴ９とを含む。第２逆バイアスユニット１０４は、第４薄膜トランジスタＴ４と、第８薄膜トランジスタＴ８と、第１０薄膜トランジスタＴ１０とを含む。
【0080】
さらに、第１薄膜トランジスタＴ１のソース電極及び第２薄膜トランジスタＴ２のソース電極は、電源の正電圧ＯＶＤＤを受け取る。第１薄膜トランジスタＴ１のゲート電極は第１ノードＮ１に電気的に接続されており、第２薄膜トランジスタＴ２のゲート電極は第２ノードＮ２に電気的に接続されている。第１薄膜トランジスタＴ１のドレイン電極は第１発光ダイオードＯＬＥＤ１のアノードに電気的に接続されており、第２薄膜トランジスタＴ２のドレイン電極は第２発光ダイオードＯＬＥＤ２のアノードに電気的に接続されている。
【0081】
第５薄膜トランジスタＴ５のソース電極及び第６薄膜トランジスタＴ６のソース電極は、データ信号Ｖｄａｔａを受信する。第５薄膜トランジスタＴ５のドレイン電極は第１ノードＮ１に電気的に接続されており、第６薄膜トランジスタＴ６のドレイン電極は第２ノードＮ２に電気的に接続されている。第５薄膜トランジスタＴ５のゲート電極は第２制御信号Ｓ２を受信し、第６薄膜トランジスタＴ６のゲート電極は第３制御信号Ｓ３を受信する。
【0082】
第１キャパシタＣ１の一端は第１ノードＮ１に電気的に接続されており、他端は電源の正電圧ＯＶＤＤを受け取る。第２キャパシタＣ２の一端は第２ノードＮ２に電気的に接続されており、他端は電源の正電圧ＯＶＤＤを受け取る。
【0083】
第３薄膜トランジスタＴ３のゲート電極及び第４薄膜トランジスタＴ４のゲート電極は、第１制御信号Ｓ１を受信する。第３薄膜トランジスタＴ３のソース電極及び第４薄膜トランジスタＴ４のソース電極は、電源の正電圧ＯＶＤＤを受け取る。第３薄膜トランジスタＴ３のドレイン電極は第１発光ダイオードＯＬＥＤ１のカソードに電気的に接続されており、第４薄膜トランジスタＴ４のドレイン電極は第２発光ダイオードＯＬＥＤ２のカソードに電気的に接続されている。
【0084】
第７薄膜トランジスタＴ７のゲート電極及び第８薄膜トランジスタＴ８のゲート電極は、第１制御信号Ｓ１を受信する。第７薄膜トランジスタＴ７のドレイン電極は第１発光ダイオードＯＬＥＤ１のアノード端子に電気的に接続されており、第８薄膜トランジスタＴ８のドレイン電極は第２発光ダイオードＯＬＥＤ２のアノード端子に電気的に接続されている。第７薄膜トランジスタＴ７のソース電極及び第８薄膜トランジスタＴ８のソース電極は、電源の負電圧ＯＶＳＳを受け取る。
【0085】
第９薄膜トランジスタＴ９のゲート電極及び第１０薄膜トランジスタＴ１０のゲート電極は、第１制御信号Ｓ１を受信する。第９薄膜トランジスタＴ９のソース電極及び第１０薄膜トランジスタＴ１０のソース電極は、電源の負電圧ＯＶＳＳを受け取る。第９薄膜トランジスタＴ９のドレイン電極は第１発光ダイオードＯＬＥＤ１のカソードに電気的に接続されており、第１０薄膜トランジスタＴ１０のドレイン電極は第２発光ダイオードＯＬＥＤ２のカソードに電気的に接続されている。
【0086】
具体的には、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９、及び第１０薄膜トランジスタＴ１０はいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタである。さらに、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、及び第１０薄膜トランジスタＴ１０はいずれも、Ｎ型薄膜トランジスタである。第４薄膜トランジスタＴ４、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はいずれも、Ｐ型薄膜トランジスタである。
【0087】
具体的には、第１制御信号Ｓ１、第２制御信号Ｓ２及び第３制御信号Ｓ３はいずれも、外部のタイミングコントローラによって供給されるものである。
【0088】
図３は、本発明の実施形態におけるＯＬＥＤピクセル回路内の各々の制御信号を示すタイミング図である。図２及び図３を参照されたい。本実施形態における、第１制御信号Ｓ１、第２制御信号Ｓ２及び第３制御信号Ｓ３は互いに組み合わさり、順に第１発光ダイオードの電位記憶段階ｔ１、第１発光ダイオードの発光表示段階ｔ２、第２発光ダイオードの電位記憶段階ｔ３、及び第２発光ダイオードの発光表示段階ｔ４に対応する。ここで、第１発光ダイオードの電位記憶段階ｔ１及び第１発光ダイオードの発光表示段階ｔ２はいずれも、第Ｎフレームの画像期間にある。第２発光ダイオードの電位記憶段階ｔ３及び第２発光ダイオードの発光表示段階ｔ４はいずれも、第Ｎ＋１フレームの画像期間にある。
【0090】
図３及び図４を参照されたい。第１発光ダイオードの電位記憶段階ｔ１において、第１制御信号Ｓ１が低電位を提供し、第２制御信号Ｓ２が高電位を提供し、第３制御信号Ｓ３が低電位を提供するため、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はオンとなるように制御され、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７及び第１０薄膜トランジスタＴ１０はオフとなるように制御され、第１キャパシタＣ１はデータ信号Ｖｄａｔａの電位を記憶し、且つ第２発光ダイオードＯＬＥＤ２は逆バイアス状態となり、即ち、第２発光ダイオードＯＬＥＤ２のアノード端子は電源の負電圧ＯＶＳＳを受け取り、カソード端子は電源の正電圧ＯＶＤＤを受け取る。
【0091】
図３及び図５を参照されたい。第１発光ダイオードの発光表示段階ｔ２において、第１制御信号Ｓ１が低電位を提供し、第２制御信号Ｓ２が低電位を提供し、第３制御信号Ｓ３が低電位を提供するため、第１薄膜トランジスタＴ１、第４薄膜トランジスタＴ４、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はオンとなるように制御され、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７及び第１０薄膜トランジスタＴ１０はオフとなるように制御され、第１発光ダイオードＯＬＥＤ１は発光し、且つ第２発光ダイオードＯＬＥＤ２は引き続き、逆バイアス状態となる。
【0092】
図３及び図６を参照されたい。第２発光ダイオードの電位記憶段階ｔ３において、第１制御信号Ｓ１が高電位を提供し、第２制御信号Ｓ２が低電位を提供し、第３制御信号Ｓ３が高電位を提供するため、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７及び第１０薄膜トランジスタＴ１０はオンとなるように制御され、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はオフとなるように制御され、第２キャパシタＣ２はデータ信号Ｖｄａｔａの電位を記憶し、且つ第１発光ダイオードＯＬＥＤ１は逆バイアス状態となり、即ち、第１発光ダイオードＯＬＥＤ１のアノード端子は電源の負電圧ＯＶＳＳを受け取り、カソード端子は電源の正電圧ＯＶＤＤを受け取る。
【0093】
図３及び図７を参照されたい。第２発光ダイオードの発光表示段階ｔ４において、第１制御信号Ｓ１が高電位を提供し、第２制御信号Ｓ２が低電位を提供し、第３制御信号Ｓ３が低電位を提供するため、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第７薄膜トランジスタＴ７及び第１０薄膜トランジスタＴ１０はオンとなるように制御され、第１薄膜トランジスタＴ１、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はオフとなるように制御され、第２発光ダイオードＯＬＥＤ２は発光し、且つ第１発光ダイオードＯＬＥＤ１は引き続き、逆バイアス状態となる。
【0094】
本発明のＯＬＥＤピクセル回路において、第１サブピクセル駆動ユニットと、第２サブピクセル駆動ユニットと、第１逆バイアスユニットと、第２逆バイアスユニットが設けられ、加えて、簡単な制御シーケンスにより、第１発光ダイオード及び第２発光ダイオードが常に直流バイアス状態にはならず、且つ第１発光ダイオードと第２発光ダイオードが交互に発光するようになり、第１発光ダイオード及び第２発光ダイオードの発光時間が減少し、第１発光ダイオード及び第２発光ダイオードの劣化を遅延させることで、パネルの表示品質が改善される。
【0096】
ステップ１、ＯＬＥＤピクセル回路を提供する。
【0097】
当該ＯＬＥＤピクセル回路は、以下の構成を含む。
【0098】
第１薄膜トランジスタＴ１と、第５薄膜トランジスタＴ５と、第１キャパシタＣ１と、第１発光ダイオードＯＬＥＤ１とを含む第１サブピクセル駆動ユニット１０１。
【0099】
第２薄膜トランジスタＴ２と、第６薄膜トランジスタＴ６と、第２キャパシタＣ２と、第２発光ダイオードＯＬＥＤ２とを含む第２サブピクセル駆動ユニット１０２。
【0100】
ここで、第１薄膜トランジスタＴ１のソース電極及び第２薄膜トランジスタＴ２のソース電極は、電源の正電圧ＯＶＤＤを受け取る。第１薄膜トランジスタＴ１のゲート電極は第１ノードＮ１に電気的に接続されており、第２薄膜トランジスタＴ２のゲート電極は第２ノードＮ２に電気的に接続されている。第１薄膜トランジスタＴ１のドレイン電極は第１発光ダイオードＯＬＥＤ１のアノードに電気的に接続されており、第２薄膜トランジスタＴ２のドレイン電極は第２発光ダイオードＯＬＥＤ２のアノードに電気的に接続されている。
【0101】
第５薄膜トランジスタＴ５のソース電極及び第６薄膜トランジスタＴ６のソース電極は、データ信号Ｖｄａｔａを受信する。第５薄膜トランジスタＴ５のドレイン電極は第１ノードＮ１に電気的に接続されており、第６薄膜トランジスタＴ６のドレイン電極は第２ノードＮ２に電気的に接続されている。第５薄膜トランジスタＴ５のゲート電極は第２制御信号Ｓ２を受信し、第６薄膜トランジスタＴ６のゲート電極は第３制御信号Ｓ３を受信する。
【0102】
第１キャパシタＣ１の一端は第１ノードＮ１に電気的に接続されており、他端は電源の正電圧ＯＶＤＤを受け取る。第２キャパシタＣ２の一端は第２ノードＮ２に電気的に接続されており、他端は電源の正電圧ＯＶＤＤを受け取る。
【0103】
第３薄膜トランジスタＴ３と、第７薄膜トランジスタＴ７と、第９薄膜トランジスタＴ９とを含む第１逆バイアスユニット１０３。
【0104】
第４薄膜トランジスタＴ４と、第８薄膜トランジスタＴ８と、第１０薄膜トランジスタＴ１０とを含む第２逆バイアスユニット１４。
【0105】
第３薄膜トランジスタＴ３のゲート電極及び第４薄膜トランジスタＴ４のゲート電極は、第１制御信号Ｓ１を受信する。第３薄膜トランジスタＴ３のソース電極及び第４薄膜トランジスタＴ４のソース電極は、電源の正電圧ＯＶＤＤを受け取る。第３薄膜トランジスタＴ３のドレイン電極は第１発光ダイオードＯＬＥＤ１のカソードに電気的に接続されており、第４薄膜トランジスタＴ４のドレイン電極は第２発光ダイオードＯＬＥＤ２のカソードに電気的に接続されている。
【0106】
第７薄膜トランジスタＴ７のゲート電極及び第８薄膜トランジスタＴ８のゲート電極は、第１制御信号Ｓ１を受信する。第７薄膜トランジスタＴ７のドレイン電極は第１発光ダイオードＯＬＥＤ１のアノード端子に電気的に接続されており、第８薄膜トランジスタＴ８のドレイン電極は第２発光ダイオードＯＬＥＤ２のアノード端子に電気的に接続されている。第７薄膜トランジスタＴ７のソース電極及び第８薄膜トランジスタＴ８のソース電極は電源の負電圧ＯＶＳＳを受け取る。
【0107】
第９薄膜トランジスタＴ９のゲート電極及び第１０薄膜トランジスタＴ１０のゲート電極は、第１制御信号Ｓ１を受信する。第９薄膜トランジスタＴ９のソース電極及び第１０薄膜トランジスタＴ１０のソース電極は、電源の負電圧ＯＶＳＳを受け取る。第９薄膜トランジスタＴ９のドレイン電極は第１発光ダイオードＯＬＥＤ１のカソードに電気的に接続されており、第１０薄膜トランジスタＴ１０のドレイン電極は第２発光ダイオードＯＬＥＤ２のカソードに電気的に接続されている。
【0108】
ステップ２、第１発光ダイオードの電位記憶段階ｔ１に入る。
【0109】
第１制御信号Ｓ１、第２制御信号Ｓ２及び第３制御信号Ｓ３により、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はオンとなるように制御され、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７及び第１０薄膜トランジスタＴ１０はオフとなるように制御され、第１キャパシタＣ１はデータ信号Ｖｄａｔａの電位を記憶し、且つ第２発光ダイオードＯＬＥＤ２は逆バイアス状態となる。
【0110】
ステップ３、第１発光ダイオードの発光表示段階ｔ２に入る。
【0111】
第１制御信号Ｓ１、第２制御信号Ｓ２及び第３制御信号Ｓ３により、第１薄膜トランジスタＴ１、第４薄膜トランジスタＴ４、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はオンとなるように制御され、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７及び第１０薄膜トランジスタＴ１０はオフとなるように制御され、第１発光ダイオードＯＬＥＤ１は発光し、且つ第２発光ダイオードＯＬＥＤ２は引き続き、逆バイアス状態となる。
【0112】
ステップ４、第２発光ダイオードの電位記憶段階ｔ３に入る。
【0113】
第１制御信号Ｓ１、第２制御信号Ｓ２及び第３制御信号Ｓ３により、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７及び第１０薄膜トランジスタＴ１０はオンとなるように制御され、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はオフとなるように制御され、第２キャパシタＣ２はデータ信号Ｖｄａｔａの電位を記憶し、且つ第１発光ダイオードＯＬＥＤ１は逆バイアス状態となる。
【0114】
ステップ５、第２発光ダイオードの発光表示段階ｔ４に入る。
【0115】
第１制御信号Ｓ１、第２制御信号Ｓ２及び第３制御信号Ｓ３により、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第７薄膜トランジスタＴ７及び第１０薄膜トランジスタＴ１０はオンとなるように制御され、第１薄膜トランジスタＴ１、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はオフとなるように制御され、第２発光ダイオードＯＬＥＤ２は発光し、且つ第１発光ダイオードＯＬＥＤ１は引き続き、逆バイアス状態となる。
【0116】
好ましくは、第１制御信号Ｓ１、第２制御信号Ｓ２及び第３制御信号Ｓ３はいずれも、外部のタイミングコントローラによって供給される。
【0117】
好ましくは、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８、第９薄膜トランジスタＴ９、及び第１０薄膜トランジスタＴ１０はいずれも、低温ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタ又はアモルファスシリコン薄膜トランジスタである。
【0118】
好ましくは、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、及び第１０薄膜トランジスタＴ１０はいずれも、Ｎ型薄膜トランジスタであり、第４薄膜トランジスタＴ４、第８薄膜トランジスタＴ８及び第９薄膜トランジスタＴ９はいずれも、Ｐ型薄膜トランジスタである。
【0119】
第１発光ダイオードの電位記憶段階ｔ１において、第１制御信号Ｓ１は低電位を提供し、第２制御信号Ｓ２は高電位を提供し、第３制御信号Ｓ３は低電位を提供する。
【0120】
第１発光ダイオードの発光表示段階ｔ２において、第１制御信号Ｓ１は低電位を提供し、第２制御信号Ｓ２は低電位を提供し、第３制御信号Ｓ３は低電位を提供する。
【0121】
第２発光ダイオードの電位記憶段階ｔ３において、第１制御信号Ｓ１は高電位を提供し、第２制御信号Ｓ２は低電位を提供し、第３制御信号Ｓ３は高電位を提供する。
【0122】
第２発光ダイオードの発光表示段階ｔ４において、第１制御信号Ｓ１は高電位を提供し、第２制御信号Ｓ２は低電位を提供し、第３制御信号Ｓ３は低電位を提供する。
【0123】
本発明のＯＬＥＤピクセル回路及びＯＬＥＤ素子の劣化を遅延させる方法において、第１サブピクセル駆動ユニットと、第２サブピクセル駆動ユニットと、第１逆バイアスユニットと、第２逆バイアスユニットが設けられ、加えて、簡単な制御シーケンスにより、第１発光ダイオード及び第２発光ダイオードが常に直流バイアス状態にはならず、且つ第１発光ダイオードと第２発光ダイオードが異なるフレームの画像期間で交互に発光するようになり、第１発光ダイオード及び第２発光ダイオードの発光時間が減少し、第１発光ダイオード及び第２発光ダイオードの劣化を遅延させることで、パネルの表示品質が改善される。
【0124】
以上のように、本発明はその好ましい実施形態を通じて上記において開示されたが、上述の好ましい実施形態は本発明を限定するためのものではない。本分野の通常の技術者は、本発明の趣旨及び範囲から逸脱しない限りにおいて、様々な変更及び修整を施すことができる。従って、本発明の保護範囲は、特許請求の範囲で定められた範囲を基準とする。