特許 6859178 発振回路装置およびスイッチングレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6859178

(24)【登録日】2021年3月29日

(45)【発行日】2021年4月14日

(54)【発明の名称】発振回路装置およびスイッチングレギュレータ

(51)【国際特許分類】

   H02M 3/155 20060101AFI20210405BHJP

【ＦＩ】

   H02M3/155 H

【請求項の数】15

【全頁数】33

(21)【出願番号】特願2017-90511(P2017-90511)

(22)【出願日】2017年4月28日

(65)【公開番号】特開2018-191397(P2018-191397A)

(43)【公開日】2018年11月29日

【審査請求日】2020年3月13日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(72)【発明者】

【氏名】渡邊 幸啓

【審査官】 東 昌秋

(56)【参考文献】

【文献】 特開２０１３−１８７７１６（ＪＰ，Ａ）

【文献】 特開平８−１６２９１１（ＪＰ，Ａ）

【文献】 特開２００１−２８２１８９（ＪＰ，Ａ）

【文献】 特開２００９−２６８２９０（ＪＰ，Ａ）

【文献】 特開２００７−３２５３３４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／００−３／４４

Ｈ０３Ｋ ３／００−３／２２

Ｈ０３Ｋ ４／００−４／９４

Ｈ０３Ｋ ６／００−６／０４

(57)【特許請求の範囲】

【請求項1】

クロック信号に同期してスイッチング手段を駆動することにより入力電圧から出力電圧を生成するスイッチングレギュレータの発振回路装置であって、
前記入力電圧を所定の電圧に変換する入力電圧変換部と、
基準電圧を生成する基準電圧部と、
前記所定の電圧を受け、前記入力電圧が通常状態時の所定の範囲の電圧を超える過電圧状態であっても前記入力電圧が前記所定の範囲の電圧を下回る低電圧状態であっても前記所定の範囲から逸脱した場合には前記所定の電圧に応じて前記基準電圧を低下させる基準電圧調整部と、
前記基準電圧が高いほど大きくなる基準電流を受け、前記基準電流の大きさに比例する発振周波数の前記クロック信号を生成するクロック信号生成回路とを備え、
前記入力電圧変換部、前記基準電圧部、前記基準電圧調整部、および前記クロック信号生成回路は半導体集積回路装置に内蔵されており、
前記入力電圧変換部は、前記入力電圧が前記所定の範囲から逸脱した場合に前記入力電圧を前記所定の電圧に変換する検知手段と、前記所定の電圧を第１電流に変換する第１の電圧−電流変換手段を有し、
前記基準電圧部は、所定のバンドギャップ電圧を生成するバンドギャップリファレンス回路と、前記バンドギャップ電圧を分圧する分圧回路と、前記分圧回路で生成される分圧電圧に比例した第２電流を生成する第２の電圧−電流変換手段を有し、前記分圧電圧を前記基準電圧として出力するとともに前記第２電流を前記基準電流として出力し、
前記基準電圧調整部は、前記第１電流と前記第２電流に基づいて、イネーブル状態とディスネーブル状態が制御される発振回路装置。

【請求項2】

前記入力電圧変換部は、前記入力電圧が前記過電圧状態となった場合、前記入力電圧を抵抗回路によって降圧することにより前記所定の電圧を生成する請求項１に記載の発振回路装置。

【請求項3】

前記入力電圧変換部は、前記入力電圧が前記過電圧状態となった場合、前記入力電圧を定電圧素子を介して降圧することにより前記所定の電圧を生成する請求項１に記載の発振回路装置。

【請求項4】

前記第２電流は前記分圧電圧が供給され前記基準電圧部に用意され前記半導体集積回路装置の外部に接続される抵抗によって設定される請求項１〜３のいずれか一項に記載の発振回路装置。

【請求項5】

前記第２電流は前記分圧電圧が供給され前記基準電圧部に用意され前記半導体集積回路装置に内蔵される抵抗によって設定される請求項１〜３のいずれか一項に記載の発振回路装置。

【請求項6】

前記分圧回路は共通接続回路点を介して直列に接続される第１抵抗と第２抵抗を含む抵抗回路を含み、前記第１抵抗の一端はバンドギャップレファレンス回路に前記第１抵抗の他端は前記共通接続回路点にそれぞれ接続され、前記第２抵抗の一端は前記共通接続回路点に前記第２抵抗の他端は接地電位にそれぞれ接続される請求項１〜５のいずれか一項に記載の発振回路装置。

【請求項7】

前記基準電圧調整部の出力は、前記共通接続回路点に接続され、前記基準電圧調整部が前記ディスネーブル状態から前記イネーブル状態に制御されたとき前記基準電圧は前記ディスネーブル状態時よりも低下される請求項６に記載の発振回路装置。

【請求項8】

前記基準電圧調整部は、セット端子およびリセット端子を有するラッチ回路を含み、前記セット端子には前記第２電流に応じたセット入力信号が、前記リセット端子には前記第１電流に応じたリセット入力信号が入力され、前記ラッチ回路はリセット優先型であり、前記ラッチ回路の出力は、前記基準電圧調整部が前記ディスネーブル状態であるか前記イネーブル状態であるかを示す請求項７に記載の発振回路装置。

【請求項9】

前記クロック信号生成回路は、前記第２電流に基づき第３電流を生成するカレントミラー回路と、前記第３電流で充電または放電が繰り返されるキャパシタと、前記キャパシタに生じさせる三角波状電圧の上限値および下限値を設定するコンパレータを有し、前記コンパレータの出力から矩形状の前記クロック信号を出力する請求項１〜８のいずれか一項に記載の発振回路装置。

【請求項10】

クロック信号に同期してスイッチング手段を駆動することにより入力電圧から出力電圧を生成するスイッチングレギュレータの発振回路装置であって、
前記入力電圧を降圧して第１降圧電圧及び前記第１降圧電圧よりも低い第２降圧電圧に変換する入力電圧変換部と、
基準電圧を生成する基準電圧部と、
前記第２降圧電圧を受け、前記入力電圧が通常状態時の所定の範囲の電圧を超える過電圧状態となり前記所定の範囲から逸脱した場合には前記第２降圧電圧に応じて前記基準電圧を低下させる基準電圧調整部と、
前記基準電圧が高いほど大きくなる基準電流を受け、前記基準電流の大きさに比例する発振周波数の前記クロック信号を生成するクロック信号生成回路とを備え、
前記入力電圧変換部、前記基準電圧部、前記基準電圧調整部、および前記クロック信号生成回路は半導体集積回路装置に内蔵されており、
前記基準電圧部は、所定のバンドギャップ電圧を生成するバンドギャップリファレンス回路と、前記バンドギャップ電圧を分圧して前記基準電圧を生成する分圧回路と、前記基準電圧に比例した前記基準電流を生成する電圧−電流変換手段を有し、
前記基準電圧調整部は、前記基準電流と前記第１降圧電圧に基づいて、イネーブル状態とディスネーブル状態が制御される発振回路装置。

【請求項11】

請求項１〜１０のいずれか一項に記載の発振回路装置と、
前記入力電圧から前記出力電圧を生成するためにオン／オフされる前記スイッチング手段と、
前記スイッチング手段のスイッチング動作によりエネルギーの蓄積と放出とを繰り返すインダクタと、
前記インダクタから放出されるエネルギーを受け取り、前記出力電圧を平滑する平滑手段と、
前記出力電圧またはこれに応じた帰還電圧と第１参照電圧との差に応じた誤差信号を生成する誤差増幅回路と、
前記発振回路装置の前記クロック信号生成回路で生成された前記クロック信号に基づき生成される三角波状または鋸歯状のスロープ信号を生成するスロープ信号生成回路と、
前記スロープ信号と前記誤差信号とを比較して、パルス幅が変調されたＰＷＭ信号を出力するＰＷＭコンパレータと、
前記クロック信号と前記ＰＷＭ信号を受け、前記スイッチング手段を制御する駆動制御回路とを備えるスイッチングレギュレータ。

【請求項12】

前記スイッチング手段、前記誤差増幅回路、前記スロープ信号生成回路、前記ＰＷＭコンパレータ、および前記駆動制御回路は、前記入力電圧変換部、前記基準電圧部、前記基準電圧調整部、および前記クロック信号生成回路とともに、１つの前記半導体集積回路装置に内蔵される請求項１１に記載のスイッチングレギュレータ。

【請求項13】

前記入力電圧が前記所定の範囲から逸脱した場合、前記スイッチング手段は前記通常状態時よりも低い周波数のスイッチング電圧でオン／オフ制御される請求項１１または１２に記載のスイッチングレギュレータ。

【請求項14】

入力電圧から出力電圧を生成するためにオン／オフされるスイッチング手段と、
前記スイッチング手段のスイッチング動作によりエネルギーの蓄積と放出とを繰り返すインダクタと、
前記インダクタから放出されるエネルギーを受け取り、前記出力電圧を平滑する平滑手段と、
前記出力電圧またはこれに応じた帰還電圧と第１参照電圧との差に応じた誤差信号を生成する誤差増幅回路と、
クロック信号を生成する発振回路装置と、
前記クロック信号に基づき生成される三角波状または鋸歯状のスロープ信号を生成するスロープ信号生成回路と、
前記スロープ信号と前記誤差信号とを比較して、パルス幅が変調されたＰＷＭ信号を出力するＰＷＭコンパレータと、
前記クロック信号と前記ＰＷＭ信号を受け、前記スイッチング手段を制御する駆動制御回路とを備え、
前記発振回路装置は、
前記入力電圧を所定の電圧に変換する入力電圧変換部と、
基準電圧を生成する基準電圧部と、
前記所定の電圧を受け、前記入力電圧が通常状態時の所定の範囲の電圧を超える過電圧状態であっても前記入力電圧が前記所定の範囲の電圧を下回る低電圧状態であっても前記所定の範囲から逸脱した場合には前記基準電圧を低下させる基準電圧調整部と、
前記基準電圧が高いほど大きくなる基準電流を受け、前記基準電流の大きさに比例する発振周波数の前記クロック信号を生成するクロック信号生成回路とを備え、
前記入力電圧が前記過電圧状態であっても前記低電圧状態であっても、前記スイッチング手段は前記通常状態時よりも低い周波数のスイッチング電圧でオン／オフ制御されるスイッチングレギュレータ。

【請求項15】

前記スイッチング電圧の周波数は、前記過電圧状態における過電圧の大きさ、および前記低電圧状態における低電圧の大きさに比例してリニアに低下する請求項１３または１４に記載のスイッチングレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は発振回路装置およびスイッチングレギュレータに関し、特に発振周波数の調整機能を極めて容易に選択できる発振回路装置と該発振回路装置で制御されるパルス幅変調（ＰＷＭ）方式、またはパルス周波数変調（ＰＦＭ）方式で制御されるスイッチングレギュレータに関する。

【背景技術】

【0002】

ＰＷＭ信号を用いるスイッチングレギュレータは、通常、周波数は所定の値に固定し、パルスのデューティ比を制御してスイッチング素子をオン／オフ駆動する方式である。しかしパルスデューティ比が例えば１０％以下になるとスイッチング素子を十分にオンさせることができなくなり、所定の出力電圧を生成することが難しくなる。特に周波数を高く設定するならばスイッチングレギュレータの高速動作は図れるが、スイッチング素子の駆動能力は低下し、上記の傾向が顕著に表れる。こうした不具合を克服するために従前、いろいろな工夫が提案されている。

【0003】

例えば特許文献１は、入力電圧の増減に応じて周波数を変動させ、安定したスイッチング動作をするスイッチング電源を提案する。特許文献１は、入力電圧が高くなると、発振周波数を低くすることでオン時間を制御することで発振周波数を低くする。つまり、入力電圧が変動してもスイッチング手段を制御することでスイッチング動作を安定させている。

【0004】

スイッチング周波数をむやみに高くすると、スイッチング損失を増加させてしまい、スイッチング周波数を低くすると電流のピーク値が高くなり、入力電圧が低いときにチョークコイルにおいて発生する銅損が大きくなる。この様な課題を解決するために、特許文献２は、入力電圧に応じて周波数を変動することでスイッチング効率を高くできるスイッチング電源を提案する。さらに詳細には、入力電圧に応じた補正信号を出力する周波数補正回路と、補正信号に応じて発振周波数を変化させた基準信号を出力する発振回路装置を設ける。こうした発振回路装置は補正信号に応じて、入力電圧が相対的に高い場合は基準信号の発振周波数を低くし、入力電圧が相対的に低い場合には基準信号の発振周波数を高くするように構成されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許第４９９９３６２号公報

【特許文献2】特開２００１−１９７７３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１では入力電圧のゆらぎなどに応じてスイッチング素子をオン／オフさせると、スイッチング損失を生じさせるという不具合が生じる。

【0007】

特許文献２では、入力電圧が所定の電圧以下である低電圧状態となったとき、発振回路装置の基準信号の周波数を高くすると、発振回路装置の基準信号の周期が小さくなることでパルス抜けといった問題が生じ回路動作に影響を与えるという問題が生じる。

【0008】

本発明は上記のような不具合を克服するためになされたもので、その目的は、入力電圧が所定の電圧範囲を超え過電圧状態に陥ったときでも所定の電圧範囲を下回った低電圧状態に陥ったときでも、入力電圧が所定の範囲にあるときに比べてＰＷＭ信号の周波数を低くして、パルス幅を広げ、スイッチング素子のオン状態を十分に確保できるようにしたスイッチングレギュレータを提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の一態様の発振回路装置は、入力電圧を所定の電圧に変換する入力電圧変換部と、
基準電圧を生成する基準電圧部と、
前記入力電圧を受け、前記入力電圧が通常の範囲の電圧を超える過電圧時または前記入力電圧が前記所定の範囲の電圧を下回る低電圧状態時に前記基準電圧を低下させる基準電圧調整部と、
前記基準電圧に応じる電流を生成し、前記電流の大きさに比例する発振周波数のクロック信号を生成するクロック信号生成回路とを備え、
前記入力電圧変換部、前記基準電圧部、前記基準電圧調整部、および前記クロック信号生成回路は第１の半導体集積回路装置に内蔵されている。

【0010】

本発明の別の態様の発振回路装置においては、前記入力電圧変換部は、前記入力電圧が前記所定の範囲から逸脱した場合、前記入力電圧を抵抗回路によって降圧する。

【0011】

本発明の別の態様の発振回路装置においては、前記入力電圧変換部は、前記入力電圧が前記所定の範囲から逸脱した場合、前記入力電圧を定電圧素子を介して降圧する。

【0012】

本発明の別の態様の発振回路装置においては、前記入力電圧変換部は、前記降圧した電圧を第１電流に変換する第1電圧−電流変換手段を有する。

【0013】

本発明の別の態様の発振回路装置においては、前記基準電圧部は、バンドギャップ電圧を生成するバンドギャップリファレンス回路と、前記バンドギャップ電圧を分圧する分圧回路と、前記分圧回路で生成される分圧電圧に比例した第２電流を生成する第２の電圧−電流変換手段を有する。

【0014】

本発明の別の態様の発振回路装置においては、前記第２電流は前記分圧電圧が供給され前記基準電圧部に用意され前記第１半導体集積回路装置の外部に接続される抵抗によって設定される。

【0015】

本発明の別の態様の発振回路装置は、前記第２電流は前記分圧電圧が供給され前記基準電圧部に用意され前記第１半導体集積回路装置に内蔵される抵抗によって設定される。

【0016】

本発明の別の態様の発振回路装置は、前記分圧回路は共通接続回路点を介して直列に接続される第１抵抗と第２抵抗を含む抵抗回路を含み、前記第１抵抗の一端はバンドギャップレファレンス回路に前記第１抵抗の他端は前記共通接続回路点にそれぞれ接続され、前記第２抵抗の一端は前記共通接続回路点に前記第２抵抗の他端は接地電位にそれぞれ接続される。

【0017】

本発明の別の態様の発振回路装置は、前記基準電圧調整部は前記第１電流および前記第２電流に基づきイネーブル状態が制御される。

【0018】

本発明の別の態様の発振回路装置は、前記基準電圧調整部は、前記第２電流および前記入力電圧を降圧した降圧電圧に基づきイネーブル状態が制御される。

【0019】

本発明の別の態様の発振回路装置は、前記基準電圧調整部の出力は前記共通接続回路点に接続され、前記基準電圧調整部がディスネーブル状態からイネーブル状態に制御されとき前記基準電圧は前記ディスネーブル状態時よりも低下される。

【0020】

本発明の別の態様の発振回路装置は、前記基準電圧調整部は、セット端子およびリセット端子を有するラッチ回路を含み前記セット端子には前記第２電流に応じたセット入力信号が、前記リセット端子には前記第１電流に応じたリセット入力信号が入力され、前記ラッチ回路はリセット優先型である。

【0021】

本発明の別の態様の発振回路装置は、前記クロック信号生成回路は、前記第２電流に基づき第３電流を生成するカレントミラー回路と、前記第３電流で充電または放電が繰り返されるキャパシタと、前記キャパシタに生じさせる三角波状電圧の上限値および下限値を設定するコンパレータを有し、前記コンパレータの出力から矩形状のクロック信号を出力する。

【0022】

本発明の別の発明であるスイッチングレギュレータの一態様は、上記各態様の発振回路装置と、
前記入力電圧から出力電圧を生成するためにオン／オフされるスイッチング手段と、
前記スイッチング手段のスイッチング動作によりエネルギーの蓄積と放出とを繰り返すインダクタと、
前記インダクタから放出されるエネルギーを受け取り、前記出力電圧を平滑する平滑手段と、
前記出力電圧またはこれに応じた帰還電圧と第１参照電圧との差に応じた誤差信号を生成する誤差増幅回路と、
前記発振回路装置のクロック信号生成回路で生成された前記クロック信号に基づき生成される三角波状または鋸歯状のスロープ信号を生成するスロープ信号生成回路と、
前記スロープ信号と前記誤差信号とを比較して、パルス幅が変調されたＰＷＭ信号を出力するＰＷＭコンパレータと、
前記クロック信号と前記ＰＷＭコンパレータからの出力信号を受け、前記スイッチング手段を制御する駆動制御回路とを備える。

【0023】

本発明の別の態様のスイッチングレギュレータは、前記スイッチング手段、前記誤差増幅回路、前記スロープ信号生成回路、前記ＰＷＭコンパレータ、および前記駆動制御回路は、前記発振回路装置が内蔵された前記第１の半導体集積回路装置とは別の第２の半導体集積回路装置に内蔵される。

【0024】

本発明の別の態様のスイッチングレギュレータは、前記スイッチング手段、前記誤差増幅回路、前記スロープ信号生成回路、前記ＰＷＭコンパレータ、および前記駆動制御回路は前記第１の半導体集積回路装置に内蔵されている。

【0025】

本発明の別の態様のスイッチングレギュレータは、前記入力電圧が通常状態時の範囲よりも前記過電圧状態であっても前記低電圧状態であっても、前記スイッチング手段は前記通常状態時よりも低い周波数のスイッチング電圧でオン／オフ制御される。

【0026】

本発明の別の態様のスイッチングレギュレータは、前記スイッチング電圧の周波数は、前記過電圧の大きさ、および前記低電圧の大きさに比例してリニアに低下するものである。

【発明の効果】

【0027】

本発明の構成によれば、発振回路装置に周波数調整機能をもたせるか否かの選択を極めて容易に設定できる。さらにこうした発振回路装置によってスイッチングレギュレータを駆動することで安定した出力を供給することができるスイッチングレギュレータを提供することができる。

【図面の簡単な説明】

【0028】

【図1】本発明に係るスイッチングレギュレータの第１実施形態を示す回路構成図である。

【図2】本発明に係るスイッチングレギュレータの第２実施形態を示す回路構成図である。

【図3】本発明に係るスイッチングレギュレータにおいて発振回路装置の周波数調整機能を無効にする場合の過電圧状態での各部のタイミングチャートである。

【図4】本発明に係るスイッチングレギュレータにおいて発振回路装置の周波数調整機能を有効にする場合の過電圧状態での各部のタイミングチャートである。

【図5】本発明に係るスイッチングレギュレータにおいて発振回路装置の周波数調整機能を無効にする場合の低電圧状態での各部のタイミングチャートである。

【図6】本発明に係るスイッチングレギュレータにおいて発振回路装置の周波数調整機能を有効にする場合の低電圧状態での各部のタイミングチャートである。

【図7】本発明に係るスイッチングレギュレータにおいて過電圧状態を検出するに好適な発振回路装置の一例を示す回路図である。

【図8】図７において発振回路装置の周波数調整機能を無効にした際の各部のタイミングチャートである。

【図9】図７において発振回路装置の周波数調整機能を有効にした際の各部のタイミングチャートである。

【図10】本発明に係るスイッチングレギュレータにおいて過電圧状態を検出するに好適な発振回路装置の別の一例を示す回路図である。

【図11】本発明に係るスイッチングレギュレータにおいて過電圧状態を検出するに好適な発振回路装置のさらに別の一例を示す回路図である

【図12】図１１において発振回路装置の周波数調整機能を有効にした際の各部のタイミングチャートである。

【図13】本発明に係るスイッチングレギュレータにおいて低電圧状態を検出するに好適な発振回路装置の一例を示す回路図である。

【図14】図１３において発振回路装置の周波数調整機能を有効にした際の各部のタイミングチャートである。

【図15】本発明に係るスイッチングレギュレータにおいて、低電圧状態を監視、検出するに好適な発振回路装置の別の一例を示す回路構成図である。

【図16】本発明の基準電圧調整部に用いるラッチ回路図である。

【発明を実施するための形態】

【0029】

（第１実施形態）
図１は、本発明を適用したスイッチングレギュレータの第１実施形態を示す回路構成図である。以下に本発明の実施形態について図面を参照して説明する。本構成例のスイッチングレギュレータ１は、入力端子ＩＮに供給される入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを出力端子ＯＵＴに出力する、よく知られた降圧型のスイッチングレギュレータを構成している。

【0030】

スイッチングレギュレータ１は、スイッチングトランジスタ２ａ、同期整流素子３、ソフトスタート制御回路４、誤差増幅器５、発振回路装置６、スロープ信号生成回路１１、合算手段１２、ＰＷＭコンパレータ１３及び駆動制御回路１４を備える。これらは、半導体集積回路装置１ａに内蔵されている。半導体集積回路装置１ａには、複数の外部端子が用意されている。

【0031】

さらに、半導体集積回路装置１ａの外部に設けた各外部端子を介して、入力電圧Ｖｉｎ、インダクタＬ、キャパシタＣ１〜Ｃ３、抵抗Ｒ１〜Ｒ４及び接地電位ＧＮＤが接続されている。スイッチングレギュレータ１は、半導体集積回路装置１ａと、これに付設した外部端子に接続されるインダクタ、キャパシタ、抵抗等の受動素子の働きによって降圧動作を行う。インダクタＬのインダクタンスは例えば、数μＨに選ばれ、キャパシタＣ１の容量値は十数μＦ〜数十μＦ、キャパシタＣ２のそれは数百ｐＦ〜数千ｐＦに、キャパシタＣ３は、数百ｐＦ〜数千ｐＦにそれぞれ設定する。しかしこれらの値はあくまでも設計事項の１つであり、降圧型、昇圧型、昇降圧型、および反転型等、さらに入力電圧、出力電圧それぞれの大きさ、さらには、所望する周波数特性等に応じてそれらの値は適宜選ばれることになる。

【0032】

入力電圧Ｖｉｎは、例えば１０Ｖ〜１５Ｖに選ばれた直流電圧であり、入力端子ＩＮに印加される。なお、出力電圧Ｖｏｕｔは例えば５Ｖ前後に設定されている。スイッチングトランジスタ２ａのソースは、入力端子ＩＮに接続される。スイッチングトランジスタ２ａのドレインはスイッチング端子ＳＷ及び同期整流素子３のドレインに接続される。同期整流素子３のソースは、接地端子ＰＧＮＤを介して接地電位ＧＮＤに接続されている。接地端子ＡＧＮＤは、接地端子ＰＧＮＤと同様に接地電位ＧＮＤに接続されるが、接地端子ＰＧＮＤとは別に用意されている。これは、比較的小電流が流れ接地端子ＡＧＮＤに接続されているソフトスタート制御回路４、オペアンプ５、発振回路装置６、ＰＷＭコンパレータ１３、および駆動制御回路１４等の回路動作が比較的大きな電流が流れる接地端子ＰＧＮＤの電位の変動の影響を受けないようにするためである。

【0033】

なお、図１にはスイッチングトランジスタ２ａは、ｐチャネル形ＭＯＳトランジスタを、同期整流素子３はｎチャネル形ＭＯＳトランジスタとしたが、これらの組み合わせに限定されない。たとえば、スイッチングトランジスタ２ａはｎＭＯＳトランジスタであってもよいし、同期整流素子３はダイオードに置き換えることもできる。

【0034】

インダクタＬの一端はスイッチング端子ＳＷに接続されている。インダクタＬの他端は出力端子ＯＵＴ及びキャパシタＣ１の一端に、キャパシタＣ１の他端はそれぞれ接地電位ＧＮＤに接続されている。

【0035】

出力端子ＯＵＴと接地電位ＧＮＤとの間に直列接続される抵抗Ｒ１及びＲ２は帰還電圧生成回路として動作する。抵抗Ｒ１及びＲ２は、互いの共通接続ノードに帰還電圧Ｖｆｂを出力する。帰還電圧Ｖｆｂはフィードバック端子ＦＢを介して、誤差増幅器５の反転入力端子（−）に入力される。

【0036】

キャパシタＣ２の一端はソフトスタート端子ＳＳを介してソフトスタート制御回路４と接続されており、その他端は接地電位ＧＮＤに接続されている。ソフトスタート制御回路４は、図示しない例えば抵抗、キャパシタ及びスイッチング素子等で構成されており、ソフトスタート電圧Ｖｓｓを生成する。ソフトスタート電圧Ｖｓｓは、誤差増幅器５の第１非反転入力端子（＋）に入力されている。

【0037】

誤差増幅器５の第１非反転入力端子（＋）にはソフトスタート電圧Ｖｓｓ、第２非反転入力端子（＋）には参照電圧Ｖｒｅｆ、および反転入力端子（−）には帰還電圧Ｖｆｂがそれぞれ入力される。誤差増幅器５はそれぞれの入力端子が受け入れる電圧に応じた誤差信号Ｖｅｒｒを、ＰＷＭコンパレータ１３の反転入力端子（−）に出力する。また、誤差増幅器５の出力端子は位相補償端子ＣＯＭＰを介して抵抗Ｒ４及びキャパシタＣ３が接続されている。

【0038】

発振回路装置６は、入力電圧変換部７、基準電圧部８、基準電圧調整部９及びクロック信号生成部１０により構成されている。発振回路装置６で生成されるクロック信号ＣＬＫの周波数は、基準電圧調整部９によって制御、調整される。基準電圧調整部９の回路機能は、入力電圧変換部７および基準電圧部８が共にイネーブル（有効）状態に置かれたときに有効となり、いずれか一方がディスネーブル（無効）状態に置かれたときは無効となる。したがって、入力電圧変換部７に入力端子ＩＮを介して所定の範囲を超える過電圧または所定の範囲を下回る低電圧が印加されても、基準電圧部８側で、基準電圧調整部９の回路機能をディスネーブルさせることができる。同様に、基準電圧部８がイネーブル状態に置かれたとしても入力電圧変換部７が所定の電圧を出力しなかった場合には基準電圧調整部９の回路機能はディスネーブル状態となり、クロック信号生成部１０で生成されるクロック信号ＣＬＫの周波数の調整、制御は実行されない。

【0039】

ここで少し具体的に述べると、発振回路装置６は、入力電圧Ｖｉｎが一定の電圧以上（例えば２３Ｖ以上）の過電圧状態または、一定の電圧以下（例えば１０Ｖ以下）の低電圧状態に置かれた場合、クロック信号ＣＬＫの周波数を調整するように働く。基準電圧調整部９をイネーブル状態とするか、それともディスネーブル状態にするかの選択は、基準電圧部８に流れる電流の大きさによって決めることができ、その電流の大きさは基準電圧部８側に接続される抵抗Ｒ３の抵抗値によって決められている。したがって、基準電圧調整部９の回路機能を有効とするか、それとも無効とするかを抵抗Ｒ３で設定できることが本発明の大きな特徴の１つとなる。

【0040】

極論すると抵抗Ｒ３が例えば数百ｋΩ以上の場合には基準電圧調整部９はディスネーブルとなり、抵抗Ｒ３が例えば数十ｋΩ以下の場合にはイネーブル状態に設定することができる。いずれにしても、基準電圧調整部９がイネーブル状態に置かれると、入力電圧Ｖｉｎが所定の範囲よりも高くなる方向(過電圧状態)、または低くなる方向（低電圧状態）のいずれに変動したとしてもクロック信号生成部１０で生成するクロック信号ＣＬＫの周波数は増減電圧の大きさに比例して低下させ、後段の駆動制御回路１４に出力する。

【0041】

スロープ信号生成回路１１は、後段の合算手段１２にランプ信号Ｖｒａｍｐを出力する。ランプ信号Ｖｒａｍｐはクロック信号ＣＬＫに追随して周期が変化する例えば三角波または鋸歯状波である。

【0042】

合算手段１２ではランプ信号Ｖｒａｍｐ及びスイッチング電流Ｉｓｗに応じた電圧成分を、信号線ＣＳを介して合算し、スロープ信号Ｖｓｌｏｐｅを生成してＰＷＭコンパレータ１３の非反転入力端子（＋）に出力する。合算手段１２は、スイッチングレギュレータ１を電流帰還形と構成するために用意したものであるので、電圧帰還形で用いる場合には不要となる。

【0043】

ＰＷＭコンパレータ１３は、非反転入力端子（＋）にスロープ信号Ｖｓｌｏｐｅ、反転入力端子（−）に誤差信号Ｖｅｒｒをそれぞれ受け、リセット信号Ｓｒｅｓｅｔを駆動制御回路１４に出力する。駆動制御回路１４は、スイッチングトランジスタ２ａ及び同期整流素子３のゲートに接続されている。

【0044】

このような構成の降圧型のスイッチングレギュレータ１の動作について以下に説明する。降圧モードにおけるスイッチングレギュレータ１は、スイッチングトランジスタ２ａがオン状態で同期整流素子３がオフ状態である場合、入力端子ＩＮからインダクタＬを介してキャパシタＣ１にスイッチング電流Ｉｓｗが流れ、磁気エネルギーが蓄えられる。逆にスイッチングトランジスタ２ａがオフ状態で同期整流素子３がオン状態である場合、同期整流素子３側からインダクタＬを介してキャパシタＣ１に電流が流れることにより、インダクタＬに蓄えられていた磁気エネルギーが放出される。このような動作により、入力電圧Ｖｉｎは降圧され、出力端子ＯＵＴから出力電圧Ｖｏｕｔが出力される。抵抗Ｒ１と抵抗Ｒ２は、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成し、フィードバック端子ＦＢに送出する。

【0045】

ソフトスタート制御回路４は、スイッチングレギュレータ１の起動と共に、ソフトスタート端子ＳＳに接続されるキャパシタＣ２の充電を開始させる。キャパシタＣ２に充電された電圧はソフトスタート端子ＳＳを介してソフトスタート制御回路４に入力され、ソフトスタート電圧Ｖｓｓとして出力される。キャパシタＣ２の容量値は例えば数百ｐＦ〜数千ｐＦに選ぶことができる。このようなソフトスタート制御回路４により、スイッチングレギュレータ１の起動時には、穏やかに上昇するソフトスタート電圧Ｖｓｓと、それに追従するように帰還電圧Ｖｆｂの出力帰還制御が行われるので、出力電圧ＶｏｕｔのオーバーシュートやキャパシタＣ１への突入電流を未然に防止することが可能となる。

【0046】

誤差増幅器５は、ソフトスタート入力電圧Ｖｓｓ又は参照電圧Ｖｒｅｆの低い方とフィードバック電圧Ｖｆｂとを比較し、比較結果に応じた誤差信号Ｖｅｒｒを出力する。フィードバック電圧Ｖｆｂは、例えば、０．６Ｖ〜５Ｖである。

【0047】

位相補償端子ＣＯＭＰと接地電位ＧＮＤ間に直列接続された抵抗Ｒ４及びキャパシタＣ３は位相補償回路として構成されている。抵抗Ｒ４及びキャパシタＣ３は、誤差増幅器５のゲインと周波数特性を設定する。位相補償によってスイッチングレギュレータ１の周波数特性が補正される。なお、位相補償回路は抵抗Ｒ４とキャパシタＣ３との直列回路ではなく、これらに別のキャパシタを例えば並列に接続して、いわゆる２次特性をもたせるようにしてもよい。なお、抵抗Ｒ４およびキャパシタＣ３は誤差増幅器５の電圧利得も設定している。

【0048】

発振回路装置６は、後述でさらに明らかとなるが設定端子ＲＴに接続される抵抗Ｒ３に流れる電流に応じた周波数で発振する。設定端子ＲＴは、半導体集積回路装置１ａの外部端子として用意され、抵抗Ｒ３を外付けすることが好ましい。これによって抵抗Ｒ３の値を自由に選べ、また抵抗の温度特性や抵抗値のばらつき等による影響を排除することができる。抵抗Ｒ３の抵抗値は、設定端子ＲＴの端子電圧や、クロック信号ＣＬＫの周波数の大きさの設定に応じて選ばれる。設定端子ＲＴの設定電圧Ｖｒｔは例えば０．３Ｖ〜０．５Ｖに設定され、抵抗Ｒ３の抵抗値は例えば数十ｋΩ〜数百ｋΩに選ぶことができる。抵抗Ｒ３によって発振回路装置６から出力されるクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）の周波数（周期）を設定する。クロック信号ＣＬＫの周波数は、例えば２００ｋＨｚ〜５ＭＨｚに選ばれる。通常、これらの範囲の中の１つの周波数でスイッチングトランジスタ２ａおよび同期整流素子３がオン／オフ制御される。例えば周波数が１ＭＨｚに設定された場合にはオンデューティ比が９０％のときは、０．９μｓであり、オンデューティ比が１０％のときは０．１μｓとなる。

【0049】

駆動制御回路１４は、発振回路装置６から出力されるセット信号Ｓｓｅｔ及びＰＷＭコンパレータ１３から出力されるリセット信号Ｓｒｅｓｅｔを受け、ゲート信号Ｇｐ及びゲート信号Ｇｎを出力する。ゲート信号Ｇｐ及びゲート信号Ｇｎにより、スイッチングトランジスタ２ａ及び同期整流素子３を相補的にオン／オフされる。駆動制御回路１４の内部には図示しない、例えばＲＳフリップフロップが用意されており、このＲＳフリップフロップのセット端子には発振回路装置６で生成されるセット信号Ｓｓｅｔ（クロック信号ＣＬＫ）が、リセット端子にはＰＷＭコンパレータ１３から出力されるリセット信号Ｓｒｅｓｅｔがそれぞれ印加される。

【0050】

駆動制御回路１４には、図示はしないがスイッチングトランジスタ２ａから同期整流素子３に向かって流れる過大な貫通電流を防止するため、すなわちゲート信号Ｇｐがハイレベル（“Ｈ”）、ゲート信号Ｇｎがローレベル（“Ｌ”）となる区間、いわゆるデッドタイムが設けられている。デッドタイムの区間、スイッチングトランジスタ２ａ及び同期整流素子３は共にオフ状態に置かれ貫通電流の電流経路を阻止する。

【0051】

（第２実施形態）
図２は、本発明を適用したスイッチングレギュレータの第２実施形態を示す回路構成図である。第２実施形態は、図１に示した第１実施形態とは、第１に半導体集積回路装置１００Ａにブートストラップ端子Ｂｏを用意し、ブートストラップ端子Ｂｏに駆動制御回路１４を接続したこと、次にｐＭＯＳトランジスタで構成したスイッチングトランジスタ２ａを、ｎＭＯＳトランジスタであるスイッチングトランジスタ２ｂに置き換えたこと、第３にダイオードｄ１及びキャパシタＣ４でブートストラップ回路を構成し、これらの共通接続点をブートストラップ端子Ｂｏに接続したことである。その他の回路構成は同じである。ここでは、図２が図１と異なるこうした回路構成の違いについて説明する。

【0052】

図２に示す第２実施形態ではスイッチングレギュレータ１００のスイッチングトランジスタ２ｂおよび同期整流素子３として、いずれもｎＭＯＳトランジスタを用いている。特に、ハイサイド側にｎＭＯＳトランジスタを使用するスイッチングレギュレータにおいては、スイッチングトランジスタ２ｂを十分にオンさせるために、そのゲートに印加する駆動電圧をドレインに印加される入力電圧Ｖｉｎ以上に昇圧するブートストラップ回路が採用されることになる。

【0053】

ダイオードｄ１及びキャパシタＣ４は、ブートストラップ回路を構成している。ダイオードｄ１及びキャパシタＣ４の共通接続ノードはブートストラップ端子Ｂｏを介して駆動制御回路１４に接続されている。スイッチングトランジスタ２ｂがオフのとき、即ち同期整流素子３がオンしている期間中に、所定時間（例えば８０ｎｓ）だけキャパシタＣ４を充電する。同期整流素子３がオンしている期間、駆動電源Ｖｄｄからダイオードｄ１、キャパシタＣ４、スイッチング端子ＳＷ、同期整流素子３及び接地端子ＰＧＮＤを介して接地電位ＧＮＤに向かって電流が流れる。その結果、キャパシタＣ４の一端すなわちノードＮｂｏにおける電位Ｖｂｏは、Ｖｄｄ−Ｖｄ１（Ｖｄ１はダイオードｄ１の順方向電圧）まで上昇し、入力電圧Ｖｉｎの電位より高く設定される。この動作によって、スイッチングトランジスタ２ｂを十二分に駆動できるまで持ち上げられる。

【0054】

なお、本発明においては降圧型のスイッチングレギュレータを用いているが、スイッチングレギュレータは降圧型、昇圧型にかかわらず、さらには同期整流方式、非同期整流方式にも限定されない。さらに、ブートストラップ回路は半導体集積回路装置１００ａに内蔵されていてもよい。

【0055】

図３は、図１に示したスイッチングレギュレータ１の主なノードのタイミングチャートを示す。スイッチングレギュレータ１、１００が過電圧状態、すなわち、入力端子ＩＮに印加される入力電圧Ｖｉｎが所定の範囲を超え、かつ、抵抗Ｒ３が数百ｋΩ以上と比較的大きい場合のタイミングチャートである。

【0056】

本発明に係るスイッチングレギュレータ１、１００は、本来、発振回路装置６で生成されるクロック信号ＣＬＫの発振周波数を調整できるようにすることが１つの特徴ではあるが、こうした発振周波数調整機能を極めて容易に無効にできることも大きな特徴の１つとなる。一般的にＰＷＭ制御方式のスイッチングレギュレータに周波数調整機能をもたせるか否かの選択は、ユーザーによって異なってくる。本発明に係るスイッチングレギュレータ１、１００はこうした需要に対して容易に応えようというものである。

【0057】

発振回路装置６の発振周波数調整機能をイネーブル状態とするか、ディスネーブル状態とするかは前に述べたように基準電圧調整部９の回路機能を有効にするか無効にするかによって決定できる。しかも、基準電圧調整部９は基準電圧部８に接続する抵抗Ｒ３の抵抗値によって設定できる。図３は抵抗Ｒ３を例えば、数百ｋΩ以上に選び、基準電圧調整部９の機能を無効にする場合を示している。

【0058】

図３においては、上から順に入力電圧Ｖｉｎ、クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）、ランプ信号Ｖｒａｍｐ、スロープ信号Ｖｓｌｏｐｅ、リセット信号Ｓｒｅｓｅｔ、およびスイッチング電圧Ｖｓｗがそれぞれ描写されている。

【0059】

入力電圧Ｖｉｎは、入力端子ＩＮに印加される。本発明に係るスイッチングレギュレータ１、１００において、入力電圧Ｖｉｎの変動が監視、検出の対象となり、入力電圧Ｖｉｎの増減に応じて発振回路装置６で生成されるクロック信号ＣＬＫの周波数の大きさが変動する。入力電圧Ｖｉｎは時刻ｔ１〜ｔ５までの区間は所定の大きさで一定である。時刻ｔ６〜ｔ９の区間は何らかの原因によって徐々に増加する状態を模式的に示している。

【0060】

クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、クロック信号生成回路１０で生成され、時刻ｔ１〜ｔ９に関わらず一定の周期で発生している状態を示す。クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、基準電圧調整部９が無効状態に置かれている場合には、入力電圧Ｖｉｎが変動する時刻ｔ６以降であっても一定の周波数（周期）で発生することになる。

【0061】

ランプ信号Ｖｒａｍｐは、スロープ信号生成回路１１から出力され、クロック信号ＣＬＫに追随した三角波状または鋸歯状波の信号となる。ランプ信号Ｖｒａｍｐはクロック信号ＣＬＫと同様に時刻ｔ１〜ｔ９の区間、一定の周期で発生する。

【0062】

スロープ信号Ｖｓｌｏｐｅは、合算手段１２から出力されＰＷＭコンパレータ１３の非反転入力端子（＋）に入力される。スロープ信号Ｖｓｌｏｐｅは、ランプ信号Ｖｒａｍｐにスイッチング電流Ｉｓｗに応じた電圧成分を、信号線ＣＳを介して合算した信号となる。スロープ信号Ｖｓｌｏｐｅは、セット信号Ｓｓｅｔ（クロック信号ＣＬＫ）の立下りエッジのタイミングから徐々に増加し始め、誤差信号Ｖｅｒｒに到達すると急峻に所定の電位Ｖ１まで低下する。なお、誤差信号Ｖｅｒｒは入力電圧Ｖｉｎの増加に応じて、徐々に降圧される。

【0063】

リセット信号Ｓｒｅｓｅｔは、ＰＷＭコンパレータ１３から出力され駆動制御回路１４に入力される。リセット信号Ｓｒｅｓｅｔは、スロープ信号ＶｓｌｏｐｅがハイレベルからローレベルＬに遷移するタイミングで生成される。駆動制御回路１４は、リセット信号Ｓｒｅｓｅｔおよびセット信号Ｓｓｅｔで制御される。

【0064】

スイッチング電圧Ｖｓｗは、スイッチング端子ＳＷから出力される。スイッチング電圧Ｖｓｗは、駆動制御回路１４、スイッチングトランジスタ２ａ、および同期整流素子３によって生成、出力されるがその発生タイミングは、セット信号Ｓｓｅｔおよびリセット信号Ｓｒｅｓｅｔに同期する。したがって、時刻ｔ１〜ｔ３の区間はハイレベルＨとなり、区間ｔ３〜ｔ５の区間はローレベルＬとなる。スイッチング電圧ＶｓｗのハイレベルＨのパルス幅は入力電圧Ｖｉｎの増加に応じて狭くなり、時刻ｔ７〜ｔ８の区間で最も狭くなって、スイッチングトランジスタ２ａをオンさせるには不利な状態となるが、こうした状態であってもスイッチングトランジスタ２ａをオンさせる必要な最小オン時間ｔｍｏｎは確保できるように制御される。

【0065】

図４は、図１に示したスイッチングレギュレータ１の主なノードのタイミングチャートを示す。とりわけ、スイッチングレギュレータ１において、過電圧状態、すなわち、入力端子ＩＮに印加される入力電圧Ｖｉｎが所定の範囲を超えた場合に、かつ抵抗Ｒ３が数十ｋΩ以上と比較的小さい抵抗値の場合のタイミングチャートである。前に述べた図３は、発振回路装置６が有する発振周波数の調整機能をディスネーブル状態とするものであったが、 図４は、イネーブル状態に設定する点で両者は相違する。

【0066】

発振回路装置６の発振周波数調整機能をイネーブル状態とするか、それともディスネーブル状態とするかは基準電圧調整部９の機能を有効にするか無効にするかによって決定できる。かつ、基準電圧調整部９は基準電圧部８に接続する抵抗Ｒ３の抵抗値によって設定できることも前に述べたとおりである。図４では抵抗Ｒ３を例えば、数十ｋΩ程度に選び基準電圧調整部９の回路機能を有効にする場合を示す。

【0067】

図４においても図３と同様に、上から順に入力電圧Ｖｉｎ、クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）、ランプ信号Ｖｒａｍｐ、スロープ信号Ｖｓｌｏｐｅ、リセット信号Ｓｒｅｓｅｔ、およびスイッチング電圧Ｖｓｗがそれぞれ描写されている。

【0068】

入力電圧Ｖｉｎは、入力端子ＩＮに印加される。本発明に係るスイッチングレギュレータ１、１００において、入力電圧Ｖｉｎの変動が監視、検出の対象となり、入力電圧Ｖｉｎの増減に応じて発振回路装置６で生成されるクロック信号ＣＬＫの周波数の大きさが制御、調整される。入力電圧Ｖｉｎは時刻ｔ１から時刻ｔ８まで徐々に増加する状態を模式的に示す。入力電圧Ｖｉｎは、時刻ｔ２で所定の電圧の大きさよりも所定電圧Δｖ１だけ高くなったとしている。

【0069】

クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、発振回路装置６に内蔵されるクロック信号生成回路１０で生成されるが、入力電圧Ｖｉｎが通常状態の電圧より所定電圧Δｖ１だけ高くなった時刻ｔ２以降周期が拡がり周波数が低くなるように調整される状態を示す。すなわち、発振周波数調整機能がイネーブル状態に設定されていることを示す。発振周波数調整機能の具体的な回路構成については後述する。

【0070】

ランプ信号Ｖｒａｍｐは、スロープ信号生成回路１１から出力され、クロック信号ＣＬＫに追随した三角波状または鋸歯状波の信号となる。ランプ信号Ｖｒａｍｐはクロック信号ＣＬＫと同様に時刻ｔ１以降徐々に周期は長くなり、周波数が低くなる。

【0071】

スロープ信号Ｖｓｌｏｐｅは、合算手段１２から出力されＰＷＭコンパレータ１３の非反転入力端子（＋）に入力される。スロープ信号Ｖｓｌｏｐｅは、ランプ信号Ｖｒａｍｐにスイッチング電流Ｉｓｗに応じた電圧成分を、信号線ＣＳを介して合算した信号となる。スロープ信号Ｖｓｌｏｐｅは、セット信号Ｓｓｅｔ（クロック信号ＣＬＫ）の立下りエッジのタイミングから徐々に増加し始め、誤差信号Ｖｅｒｒに到達すると急峻に所定の電位Ｖ１まで低下する。なお、誤差信号Ｖｅｒｒは入力電圧Ｖｉｎの増加に応じて、徐々に降圧される。

【0072】

リセット信号Ｓｒｅｓｅｔは、ＰＷＭコンパレータ１３から出力され駆動制御回路１４に入力される。リセット信号Ｓｒｅｓｅｔは、スロープ信号Ｖｓｌｏｐｅがハイレベルからローレベルに遷移するタイミングで生成される。駆動制御回路１４は、リセット信号Ｓｒｅｓｅｔおよびセット信号Ｓｓｅｔで制御される。

【0073】

スイッチング電圧Ｖｓｗは、スイッチング端子ＳＷから出力される。スイッチング電圧Ｖｓｗは、駆動制御回路１４、スイッチングトランジスタ２ａ、および同期整流素子３によって生成、出力されるがその発生タイミングは、セット信号Ｓｓｅｔおよびリセット信号Ｓｒｅｓｅｔの各立ち上がりエッジに同期する。したがって、時刻ｔ２〜ｔ３の区間はハイレベルＨとなり、区間ｔ３〜ｔ４の区間はローレベルＬとなる。スイッチング電圧ＶｓｗのハイレベルＨの時間は入力電圧Ｖｉｎの増加に比例して狭くなり、時刻ｔ７〜ｔ８の区間で最も狭くなって、スイッチングトランジスタ２ａをオンさせるには不利な状態となるが、こうした状態であってもスイッチングトランジスタ２ａをオンさせる必要な最小オン時間ｔｍｏｎは確保できるように制御される。

【0074】

図５は、図１に示したスイッチングレギュレータ１の主なノードのタイミングチャートを示す。とりわけ、スイッチングレギュレータ１において、低電圧状態、すなわち、入力端子ＩＮに印加される入力電圧Ｖｉｎが所定の範囲を下回っており、かつ、抵抗Ｒ３が数百ｋΩと比較的大きい抵抗値の場合のタイミングチャートである。

【0075】

入力電圧Ｖｉｎが低電圧状態においては、過電圧状態と同様に発振回路装置６の発振周波数調整機能をディスネーブル状態とするために、抵抗Ｒ３を例えば、数百ｋΩ以上の比較的高抵抗値に選び基準電圧調整部９の回路機能を無効にすることによって達成できる。

【0076】

図５においても、図３〜図４と同様に、上から順に入力電圧Ｖｉｎ、クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）、ランプ信号Ｖｒａｍｐ、スロープ信号Ｖｓｌｏｐｅ、リセット信号Ｓｒｅｓｅｔ、およびスイッチング電圧Ｖｓｗがそれぞれ描写されている。

【0077】

入力電圧Ｖｉｎは、入力端子ＩＮに印加される。本発明に係るスイッチングレギュレータ１、１００において、入力電圧Ｖｉｎの変動が監視、検出の対象となり、入力電圧Ｖｉｎの減少に応じて発振回路装置６で生成されるクロック信号ＣＬＫの周波数の大きさが低くなるように調整される。入力電圧Ｖｉｎは時刻ｔ１〜ｔ５までの区間は所定の大きさで一定である。時刻ｔ６〜ｔ８の区間は何らかの原因によって低下する状態を模式的に示す。

【0078】

クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、クロック信号生成回路１０で生成され、時刻ｔ１〜ｔ８に関わらず一定の周期で発生している状態を示す。クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、基準電圧調整部９がディスネーブル状態に置かれている場合には、入力電圧Ｖｉｎが変動する時刻ｔ６以降であっても一定の周波数（周期）で発生する。

【0079】

ランプ信号Ｖｒａｍｐは、スロープ信号生成回路１１から出力され、クロック信号ＣＬＫに追随した三角波状または鋸歯状波の信号となる。ランプ信号Ｖｒａｍｐはクロック信号ＣＬＫと同様に時刻ｔ１〜ｔ８の全区間、一定の周期で発生する。

【0080】

スロープ信号Ｖｓｌｏｐｅは、合算手段１２から出力されＰＷＭコンパレータ１３の非反転入力端子（＋）に入力される。スロープ信号Ｖｓｌｏｐｅは、ランプ信号Ｖｒａｍｐにスイッチング電流Ｉｓｗに応じた電圧成分を、信号線ＣＳを介して合算した信号となる。スロープ信号Ｖｓｌｏｐｅは、セット信号Ｓｓｅｔ（クロック信号ＣＬＫ）の立下りエッジのタイミングから徐々に増加し始め、誤差信号Ｖｅｒｒに到達すると急峻に所定の電位Ｖ１まで低下する。なお、誤差信号Ｖｅｒｒは入力電圧Ｖｉｎの増加に応じて、徐々に昇圧される。

【0081】

リセット信号Ｓｒｅｓｅｔは、ＰＷＭコンパレータ１３から出力され駆動制御回路１４に入力される。リセット信号Ｓｒｅｓｅｔは、スロープ信号ＶｓｌｏｐｅがハイレベルからローレベルＬに遷移するタイミングで生成される。駆動制御回路１４は、リセット信号Ｓｒｅｓｅｔおよびセット信号Ｓｓｅｔで制御される。

【0082】

スイッチング電圧Ｖｓｗは、スイッチング端子ＳＷから出力される。スイッチング電圧Ｖｓｗは、駆動制御回路１４、スイッチングトランジスタ２ａ、および同期整流素子３によって生成、出力されるがその発生タイミングは、セット信号Ｓｓｅｔおよびリセット信号Ｓｒｅｓｅｔの各立ち上がりエッジに同期する。したがって、時刻ｔ１〜ｔ３の区間はハイレベルＨとなり、区間ｔ３〜ｔ５の区間はローレベルＬとなる。スイッチング電圧ＶｓｗのローレベルＬの時間は入力電圧Ｖｉｎの低下と共に狭くなり、時刻ｔ７〜ｔ８の区間で最も狭くなる。特に、スイッチングレギュレータ１００のように、スイッチングトランジスタがｎＭＯＳトランジスタの場合、ｎＭＯＳトランジスタをオンさせる必要な最小オン時間ｔｍｏｆｆは確保できるように制御される。

【0083】

図６は、図１に示したスイッチングレギュレータ１の主なノードのタイミングチャートを示す。とりわけ、スイッチングレギュレータ１において、低電圧状態、すなわち、入力端子ＩＮに印加される入力電圧Ｖｉｎが所定の範囲を下回り、かつ、抵抗Ｒ３が数十ｋΩと比較的小さい抵抗値の場合のタイミングチャートである。前に述べた図５は、発振回路装置６が有する発振周波数の調整機能をディスネーブル状態とするものであったが、図６は、イネーブル状態に設定する点で両者は相違する。

【0084】

発振回路装置６の発振周波数調整機能をイネーブル状態とするには基準電圧部８に設けた抵抗Ｒ３を例えば、数十ｋΩ程度の比較的低抵抗値に選び基準電圧調整部９の回路機能を有効とする。

【0085】

図６においても図３〜図５と同様に、上から順に入力電圧Ｖｉｎ、クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）、ランプ信号Ｖｒａｍｐ、スロープ信号Ｖｓｌｏｐｅ、リセット信号Ｓｒｅｓｅｔ、およびスイッチング電圧Ｖｓｗがそれぞれ描写されている。

【0086】

入力電圧Ｖｉｎは、入力端子ＩＮに印加される。本発明に係るスイッチングレギュレータ１,１００において、入力電圧Ｖｉｎの変動が監視、検出の対象となり、入力電圧Ｖｉｎの増減に応じて発振回路装置６で生成されるクロック信号ＣＬＫの周波数の大きさが制御、調整される。入力電圧Ｖｉｎは時刻ｔ１以降に徐々に低下する状態を模式的に示す。そして入力電圧Ｖｉｎは、時刻ｔ２で所定の電圧の大きさよりも所定電圧Δｖ２だけ低くなったとしている。

【0087】

クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、発振回路装置６に内蔵されるクロック信号生成回路１０で生成されるが、入力電圧Ｖｉｎが低下し始める時刻ｔ１以降は周期が広がり周波数が低くなるように調整される状態を示す。すなわち、発振周波数調整機能がイネーブル状態に設定されていることを示す。発振周波数調整機能の具体的な回路構成については後述する。

【0088】

ランプ信号Ｖｒａｍｐは、スロープ信号生成回路１１から出力され、クロック信号ＣＬＫに追随した三角波状または鋸歯状波の信号となる。ランプ信号Ｖｒａｍｐはクロック信号ＣＬＫと同様に時刻ｔ１以降周期は徐々に長くなり、周波数が低くなる。

【0089】

スロープ信号Ｖｓｌｏｐｅは、合算手段１２から出力されＰＷＭコンパレータ１３の非反転入力端子（＋）に入力される。スロープ信号Ｖｓｌｏｐｅは、ランプ信号Ｖｒａｍｐにスイッチング電流Ｉｓｗに応じた電圧成分を、信号線ＣＳを介して合算した信号である。スロープ信号Ｖｓｌｏｐｅは、セット信号Ｓｓｅｔ（クロック信号ＣＬＫ）の立下りエッジのタイミングから徐々に増加し始め、誤差信号Ｖｅｒｒに到達すると急峻に所定の電位Ｖ１まで低下する。なお、誤差信号Ｖｅｒｒは入力電圧Ｖｉｎに応じて徐々に降圧される。

【0090】

リセット信号Ｓｒｅｓｅｔは、ＰＷＭコンパレータ１３から出力され駆動制御回路１４に入力される。リセット信号Ｓｒｅｓｅｔは、スロープ信号ＶｓｌｏｐｅがハイレベルからローレベルＬに遷移するタイミングで生成される。駆動制御回路１４は、リセット信号Ｓｒｅｓｅｔおよびセット信号Ｓｓｅｔで制御される。

【0091】

スイッチング電圧Ｖｓｗは、スイッチング端子ＳＷから出力される。スイッチング電圧Ｖｓｗは、駆動制御回路１４、スイッチングトランジスタ２ａ、および同期整流素子３によって生成、出力されるがその発生タイミングは、セット信号Ｓｓｅｔおよびリセット信号Ｓｒｅｓｅｔに同期する。スイッチング電圧ＶｓｗのローレベルＬの区間のパルス幅は、入力電圧Ｖｉｎの低下と共に狭くなる。時刻ｔ３〜ｔ４の区間であっても、スイッチングトランジスタがｎＭＯＳトランジスタの場合、ｎＭＯＳトランジスタをオンさせる最小オン時間ｔｍｏｆｆが十分に確保できるように制御される。なお、周期Ｔ１,Ｔ２およびＴ３は、時刻ｔ２以降徐々に変化し、Ｔ１＜Ｔ２＜Ｔ３となり、スイッチング電圧Ｖｓｗの周期が長くなり、周波数が徐々に低下していく状態を示している。

【0092】

以上図１〜図６を用いて本発明に係るスイッチングレギュレータ１,１００においては、入力電圧Ｖｉｎが過電圧状態または低電圧状態に陥った際の発振回路装置６の発振周波数調整機能を説明した。いずれの状態においても発振周波数調整機能を有効にするか無効にするかの設定は、基準電圧部８に接続する抵抗Ｒ３の抵抗値を選ぶことにより極めて容易に設定できることが本発明の１つの特徴であることは前述したとおりである。次にこうした回路機能を取捨選択するための発振回路装置６の具体的な回路構成について説明する。

【0093】

図７は、本発明に係るスイッチングレギュレータ１,１００に用いる発振回路装置６の一例を示す。とりわけ入力電圧Ｖｉｎが過電圧状態に陥った際に、その過電圧を監視、検出してクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）の発振周波数を調整するに好適な回路構成を示す。

【0094】

発振回路装置６は、入力電圧変換部７、基準電圧部８、基準電圧調整部９、クロック信号生成回路１０及びカレントミラー回路１５で構成される。

【0095】

入力電圧変換部７は、ツェナーダイオードｚ１〜ｚ４、抵抗ｒ１、ｐＭＯＳトランジスタｐ１，ｐ２及びｎＭＯＳトランジスタｎ１，ｎ２から構成されている。定電圧素子としてのツェナーダイオードｚ１のカソードは、入力端子ＩＮと接続され、そのアノードはツェナーダイオードｚ２のカソードに接続されている。以下同様に、ツェナーダイオードｚ２〜ｚ４が直列に接続されている。入力電圧Ｖｉｎはツェナーダイオードｚ１〜ｚ４の順方向電圧（例えば１個に付き５．０Ｖ）に基づきクランプされる。抵抗ｒ１は、ツェナーダイオードｚ１〜ｚ４に流れる検知電流Ｉｊを決めている。ツェナーダイオードｚ１〜ｚ４の数はこれらに限定されずに異なった数の直列接続、並列接続、または直列と並列接続の組み合わせなど、降圧の方法については種々の形態が当業者には容易に想定できる。例えばツェナーダイオード１個に定電圧素子である一般的なｐｎ接合を順方向で利用する一般的なダイオードを数個直列に接続してもよい。検知電流Ｉｊが流れたときのｎＭＯＳトランジスタｎ１，ｎ２のゲート電圧Ｖｊ２は、ｎＭＯＳトランジスタｎ１,ｎ２のゲート・ソース間の閾値電圧とほぼ等しくなる。ｎＭＯＳトランジスタｎ１，ｎ２はカレントミラー回路を、ｐＭＯＳトランジスタｐ１，ｐ２もそれぞれ別のカレントミラー回路を構成している。そのため、抵抗ｒ１側で生成されｎＭＯＳトランジスタｎ１に流れる検知電流Ｉｊは、ｐＭＯＳトランジスタｐ２に同じ検知電流Ｉｊを生成する。なお、定電圧素子を入力電圧変換部７に用いると定電圧素子が導通するまでは電流が流れないので消費電力の軽減化が図れる。

【0096】

基準電圧部８は、抵抗Ｒ３の抵抗値に応じた基準電流Ｉｒｔを生成する。設定端子ＲＴには、抵抗Ｒ３が外付け可能となっている。基準電圧部８は、バイポーラトランジスタｂ１，ｂ２、バンドギャップリファレンス回路１６、定電流源１７、抵抗ｒ２，ｒ３を備える。バンドギャップリファレンス回路１６は、所定のバンドギャップ電圧Ｖｂｇｒ１（例えば１．２５Ｖ）を生成する。バンドギャップ電圧Ｖｂｇｒ１は、抵抗ｒ１，ｒ２によって分圧され、抵抗ｒ２及び抵抗ｒ３の共通接続ノードに分圧電圧Ｖｂｇｒ２が生成される。

【0097】

ＮＰＮ型のバイポーラトランジスタｂ２のエミッタは、設定端子ＲＴと接続される。定電流源１７はＰＮＰ型のバイポーラトランジスタｂ１のエミッタ及びバイポーラトランジスタｂ２のベースと接続される。バイポーラトランジスタｂ１のベースには分圧された分圧電圧Ｖｂｇｒ２が印加される。バイポーラトランジスタｂ２のエミッタには、バイポーラトランジスタｂ１のエミッタ電流およびバイポーラトランジスタｂ２のベース電流を供給するための回路が接続されるが、その構成は特に限定されないため図示を省略している。

【0098】

バイポーラトランジスタｂ１およびバイポーラトランジスタｂ２のベース・エミッタ間電圧Ｖｂｅが等しいと仮定すると、設定端子ＲＴの設定電圧Ｖｒｔは、分圧電圧Ｖｂｇｒ２と等しくなる。したがって、抵抗Ｒ３には、バイポーラトランジスタｂ２を経由して数式（１）で与えられる基準電流Ｉｒｔが流れる。
Ｉｒｔ＝Ｖｂｇｒ２／Ｒ３ …（１）
基準電圧部８は、バイポーラトランジスタｂ２に流れる電流を、基準電流Ｉｒｔとして出力する。

【0099】

カレントミラー回路１５は、ｐＭＯＳトランジスタｐ３〜ｐ５により構成されている。ｐＭＯＳトランジスタｐ３のドレイン及び、ｐＭＯＳトランジスタｐ３〜ｐ５のゲートはバイポーラトランジスタｂ２のコレクタと接続されており、ｐＭＯＳトランジスタｐ３〜ｐ５のドレインでは、基準電流Ｉｒｔがそれぞれ生成される。ｐＭＯＳトランジスタｐ４のドレインは、キャパシタＣ、ｎＭＯＳトランジスタｎ３のドレイン及びヒステリシスコンパレータ１８の非反転入力端子（＋）に接続されている。ｐＭＯＳトランジスタｐ５のドレインは、抵抗ｒ４の一端に接続され、ノードＮ１においてノード電圧Ｖｎ１を生成する。ノード電圧Ｖｎ１はラッチ回路１９に出力される。

【0100】

クロック信号生成回路１０は、キャパシタＣ、ｎＭＯＳトランジスタｎ３、ヒステリシスコンパレータ１８、第１比較電圧Ｖ１及び第２比較電圧Ｖ２を備える。ヒステリシスコンパレータ１８ではキャパシタＣの両端間電圧と第１比較電圧Ｖ１および第２比較電圧Ｖ２とを比較して、矩形状のクロック信号ＣＬＫおよびセット信号Ｓｓｅｔを出力する。

【0101】

クロック信号生成回路１０の一部を構成するｎＭＯＳトランジスタｎ３がオフのとき、キャパシタＣには基準電流Ｉｒｔが流れ充電され、ｎＭＯＳトランジスタｎ３がオンのとき、キャパシタＣに充電された電荷はｎＭＯＳトランジスタｎ３を介して放電される。キャパシタＣが充電されているとき、特にキャパシタ電圧Ｖｃが第１比較電圧Ｖ１に到達してから第２比較電圧Ｖ２に充電されるまでの期間をオフ期間Ｔｏｆｆとして、ヒステリシスコンパレータ１８ではローレベルのセット信号Ｓｓｅｔを出力する。

【0102】

キャパシタ電圧Ｖｃが第２比較電圧Ｖ２に到達した後、キャパシタＣに蓄積された電荷は放電される。キャパシタＣが放電されているとき、特にキャパシタ電圧Ｖｃが第２比較電圧Ｖ２から第１比較電圧Ｖ１に放電されるまでの期間をオン期間Ｔｏｎとして、ヒステリシスコンパレータ１８ではハイレベルのセット信号Ｓｓｅｔを出力する。即ちこの時、ｎＭＯＳトランジスタｎ３はオンであるためキャパシタＣはｎＭＯＳトランジスタｎ３を介して放電される。以降この動作を繰り返すことで、ヒステリシスコンパレータ１８では一定の周期Ｔでセット信号Ｓｓｅｔを出力し続ける。

【0103】

以上述べたように、基準電圧部８、カレントミラー回路１５及びクロック生成回路１０がセット信号Ｓｓｅｔおよびクロック信号ＣＬＫの生成及び出力を行う構成となっている。上記の数式（１）に示す基準電流Ｉｒｔは抵抗Ｒ３に応じて調整され、クロック信号ＣＬＫおよびセット信号Ｓｓｅｔの周波数を調整する。さらにカレントミラー回路１５から後段の基準電圧調整部９に基準電流Ｉｒｔを伝えるため、ノード電圧Ｖｎ１の大きさは設定抵抗Ｒ３により定まる。

【0104】

次に、抵抗Ｒ３を数十ｋΩ程度の比較的低抵抗に設定して基準電圧調整部９をイネーブル状態とする場合の入力電圧変換部７及び基準電圧調整部９の回路動作について説明する。入力電圧変換部７は、入力端子ＩＮに印加される入力電圧ＶｉｎをツェナーダイオードＺ１〜Ｚ４及び抵抗ｒ１を用いて降圧することで、所定の第２検出電圧Ｖｊ２を生成する。第２検出電圧Ｖｊ２はｎＭＯＳトランジスタｎ１,ｎ２のゲート・ソース間の閾値電圧とほぼ等しくなる。第２検出電圧Ｖｊ２は、ｎＭＯＳトランジスタｎ１，ｎ２の各ゲートのゲート電圧として動作する。ｎＭＯＳトランジスタｎ１，ｎ２及びｐＭＯＳトランジスタｐ１，ｐ２はカレントミラー回路を構成しており、抵抗ｒ１に流れる検知電流Ｉｊをラッチ回路１９側に設けた抵抗ｒ５に伝えることで、ノードＮ２においてノード電圧Ｖｎ２を生成する。ノード電圧Ｖｎ２はラッチ回路１９に出力される。

【0105】

基準電圧調整部９は抵抗ｒ４，ｒ５、ラッチ回路１９、第１検知トランジスタＪＴ１及び第２検知トランジスタＪＴ２で構成されている。ラッチ回路１９では、入力されたノード電圧Ｖｎ１及びＶｎ２に応じて、第１検知トランジスタＪＴ１のオン／オフを行う。通常状態すなわち入力電圧Ｖｉｎが所定の範囲内にある場合には第１検知トランジスタＪＴ１をオンさせ、過電圧状態のとき第１検知トランジスタＪＴ１をオフさせる。なお、ラッチ回路１９の内部にはノード電圧Ｖｎ１,Ｖｎ２をハイレベルＨおよびローレベルＬに変換する図示しないコンパレータを含めることができる。

【0106】

入力電圧Ｖｉｎが通常状態のとき、ラッチ回路１９は第１検知トランジスタＪＴ１のゲートにハイレベルの第１検出電圧Ｖｊ１を出力する。このとき、ノード電圧Ｖｎ１はハイレベル（例えば０．６５Ｖ）、ノード電圧Ｖｎ２はローレベル（例えば０Ｖ）である。第１検知トランジスタＪＴ１がオン状態のとき、第２検知電圧Ｖｊ２はほぼ接地電位ＧＮＤ（ローレベル）と等しくなる。第２検知電圧Ｖｊ２がローレベルであるとき、ｎＭＯＳトランジスタｎ１，ｎ２のゲートには閾値電圧が印加されないため、ｎＭＯＳトランジスタｎ１，ｎ２は全てオフ状態にある。したがって、入力電圧Ｖｉｎが通常状態のときには、基準電圧部８、カレントミラー回路１４及びクロック生成回路１０は周波数調整されない本来のクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）の生成及び出力を行う。

【0107】

一方、入力電圧Ｖｉｎが過電圧状態のとき、ラッチ回路１９は第１検知トランジスタＪＴ１のゲートにハイレベルに相当する第１検知電圧Ｖｊ１を出力する。このとき、ノード電圧Ｖｎ１はハイレベル（例えば０．６５Ｖ）、ノード電圧Ｖｎ２はローレベル（例えば０Ｖ）である。第１検知トランジスタＪＴ１にローレベルのとき、第２検知電圧Ｖｊ２はハイレベルとなる。第２検知電圧Ｖｊ２がハイレベルのとき、ｎＭＯＳトランジスタｎ１，ｎ２のゲートには閾値電圧以上の電圧印加されるため、ｎＭＯＳトランジスタｎ１，ｎ２は全てオン状態になる。

【0108】

第２検知トランジスタＪＴ２がオン状態のとき、第２検知トランジスタＪＴ２には検知電流Ｉｊが流れている。なぜなら、ｎＭＯＳトランジスタｎ１,ｎ２及び第２検知トランジスタＪＴ２はカレントミラー回路を形成しており、各ｎＭＯＳトランジスタのドレインには同じ検知電流Ｉｊが流れているものとみなせるからである。徐々に増加していく入力電圧Ｖｉｎに応じて、検知電流Ｉｊは変化する。このため、分圧電圧Ｖｂｇｒ２は徐々に降圧されていく。

【0109】

設定端子ＲＴの電圧は分圧電圧Ｖｂｇｒ２と等しくなるため、徐々に降圧していく。したがって、抵抗Ｒ３に流れる基準電流Ｉｒｔも徐々に減少していく。このとき、キャパシタＣに流れる基準電流Ｉｒｔも徐々に減少し、充電時間は必然的に延びる。これに応じて、第１比較電圧Ｖ１に到達してから第２比較電圧Ｖ２に充電されるまでのオフ期間Ｔｏｆｆが長くなる。キャパシタ電圧Ｖｃが第２比較電圧Ｖ２から第１比較電圧Ｖ１に放電されるまでのオン期間Ｔｏｎは不変である。以降この動作を繰り返すことで、周期Ｔが徐々に大きくなるセット信号Ｓｓｅｔを出力する。なお、セット信号Ｓｓｅｔの変化については後述する。

【0110】

図８は、入力電圧Ｖｉｎが過電圧状態における図７に示した発振回路装置６の各部のタイミングチャートを示す。図８は前に述べた図３に関連する。すなわち図３は、発振回路装置６が有する発振周波数の調整機能をディスネーブル状態に設定するために抵抗Ｒ３を数百ｋΩ以上に選んだ場合を説明したものであったが、図８は、図７に示した発振回路装置６の主なノードのタイミングチャートである。

【0111】

図８には、上から順に入力電圧Ｖｉｎに応じてセット信号Ｓｓｅｔが出力されるまでの各ノードでの電圧が描写されている。

【0112】

入力電圧Ｖｉｎは時刻ｔ１から増加し始め、時刻ｔ２で所定の電圧をΔｖ１だけ超えたときに過電圧状態として検出されるが、基準電圧調整部９の回路機能はディスネーブルに置かれる。

【0113】

ノード電圧Ｖｎ１はノードＮ１に表われる。ノード電圧Ｖｎ１は、時刻の推移に関わらず、はほぼローレベルＬである。ノード電圧Ｖｎ１の大きさは基準電流Ｉｒｔと抵抗ｒ４との積によって決定される。基準電流Ｉｒｔは抵抗Ｒ３によって決められており、抵抗Ｒ３が数百ｋΩ以上の比較的高抵抗値に選ばれると基準電流Ｉｒｔは無視できる程度に小さくなり、ノード電圧Ｖｎ１はほぼローレベルＬまたはラッチ回路１９を動作させる電位までは至らない電位となる。

【0114】

ノード電圧Ｖｎ２はノードＮ２に表われる。ノード電圧Ｖｎ２は、基準電圧部７に検知電流Ｉｊが流れ始めたとき、すなわちツェナーダイオードｚ１〜ｚ４に検知電流Ｉｊが流れ始める時刻ｔ２でローレベルＬからハイレベルＨとなる。

【0115】

第１検知電圧Ｖｊ１は、ラッチ回路１９から第１検知トランジスタＪＴ１のゲートに出力される。第１検知電圧Ｖｊ１はラッチ回路１９に印加されるノード電圧Ｖｎ１とＶｎ２が共にハイレベルＨの場合にのみローレベルＬとなり、これ以外の組み合わせではハイレベルＨとなりように設定されている。したがって第１検知電圧Ｖｊ１は、時刻の推移に関わらずハイレベルＨとなる。

【0116】

第２検知電圧Ｖｊ２は、第１検知電圧Ｖｊ１が反転されたものであるので時刻の推移に関わらずローレベルＬとなる。

【0117】

分圧電圧Ｖｂｇｒ２は、バイポーラトランジスタｂ１のベースに印加される。分圧電圧Ｖｂｇｒ２は、バンドギャップレファレンス回路１６で生成される電圧と、抵抗ｒ２,ｒ３によって設定される。さらに基準電圧調整部９のオン／オフ状態に追随する。時刻ｔ２まですなわち過電圧状態が検出されるまでの区間は、バンドギャップレファレンス回路１６で生成される電圧と、抵抗ｒ２,ｒ３によって設定された比較的高いハイレベルＨに維持される。

【0118】

設定電圧Ｖｒｔは、バイポーラトランジスタｂ１とｂ２のベース・エミッタ間順方向電圧が等しいときには分圧電圧Ｖｂｇｒ２の変化に追随しかつその大きさも設定端子ＲＴの電圧とほぼ等しくなる。したがって時刻の推移に関わらずハイレベルＨとなる。

【0119】

キャパシタ電圧ＶｃはキャパシタＣに生じる三角波状または鋸歯状波電圧となり、基準電流ＩｒｔによってキャパシタＣが充電され、また、ｎＭＯＳトランジスタｎ３によって急峻に放電を繰り返して生成されるので直線性が高い傾斜電圧となる。キャパシタ電圧Ｖｃは、入力電圧Ｖｉｎが通常状態である時刻ｔ１であっても過電圧状態に入る時刻ｔ２以降においても周期は同じとなる。なぜならば、設定端子ＲＴの設定電圧Ｖｒｔが時刻の推移に関わらず一定であり、キャパシタＣを充電する基準電流Ｉｒｔが変化せずに一定となるからである。

【0120】

クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、ヒステリシスコンパレータ１０から出力されるクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）である。キャパシタ電圧Ｖｃが、第１比較電圧Ｖ１と第２比較電圧Ｖ２にそれぞれ達したときにハイレベル、およびローレベルを繰り返す矩形波信号となる。クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）の周期（周波数）は、キャパシタ電圧Ｖｃの周期と同様に時刻の推移に関わらず、すなわち通常状態、過電圧状態に関わらず同じとなる。

【0121】

図９は、図７において入力電圧Ｖｉｎが過電圧状態に陥ったときの発振回路装置６の各部のタイミングチャートである。図９は前に述べた図４に関連する。すなわち、図４は発振回路装置６が有する発振周波数の調整機能をイネーブル状態に設定するために抵抗Ｒ３を数十ｋΩ程度の比較的低抵抗値に選んだ場合を説明したものであったが、図９は、図７に示した発振回路装置６がイネーブル状態に設定されたときの各部のタイミングチャートを示している。

【0122】

図９には、上から順に入力電圧Ｖｉｎに応じてクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）が出力されるまでの各ノードでの電圧が描写されている。入力電圧Ｖｉｎは時刻ｔ１から増加し始め、時刻ｔ２で所定の電圧をΔｖ１だけ超えたときに過電圧状態と判定され、基準電圧調整部９によって発振回路装置６において発振周波数の調整が実行される。

【0123】

ノード電圧Ｖｎ１は図７に示したノードＮ１に表われる。ノード電圧Ｖｎ１はほぼローレベルＬである。ノード電圧Ｖｎ１の大きさは基準電流Ｉｒｔと抵抗ｒ４との積によって決定される。基準電流Ｉｒｔは抵抗Ｒ３によって決められており、抵抗Ｒ３が数十ｋΩ程度に選ばれると基準電流Ｉｒｔは比較的大きくなるのでノード電圧Ｖｎ１は入力電圧Ｖｉｎが通常状態である時刻ｔ１および過電圧状態が検出される時刻ｔ２においてはハイレベルＨに置かれる。時刻ｔ２からｔ３においては第２検知トランジスタＪＴ２が徐々にオン状態が強くなり、それに伴い設定電圧Ｖｒｔは低くなる。このときカレントミラー回路１５側からノードＮ１に向かって流れる電流も徐々に減少し、時刻ｔ３でハイレベルＨからローレベルＬに遷移する。これによって、ラッチ回路１９から出力される第１検出電圧Ｖｊ１を適正に出力することができる。

【0124】

ノード電圧Ｖｎ２は図７に示したノードＮ２に表われる。ノード電圧Ｖｎ２は、基準電圧部７に検知電流Ｉｊが流れ始めたとき、すなわちツェナーダイオードｚ１〜ｚ４に検知電流Ｉｊが流れ始める時刻ｔ２でハイレベルＨとなる。

【0125】

第１検知電圧Ｖｊ１は、ラッチ回路１９から第１検知トランジスタＪＴ１のゲートに出力される。第１検知電圧Ｖｊ１は、ノード電圧Ｖｎ１とノード電圧Ｖｎ２によって定まり、両者の電位が共にハイレベルＨであるときにローレベルＬとなり、これ以外の組み合わせにおいてはハイレベルＨが出力される。したがって、時刻ｔ２〜ｔ３の区間ローレベルＬとなる。

【0126】

第２検知電圧Ｖｊ２は、ｎＭＯＳトランジスタｎ１,ｎ２のゲートに表われる。第２検知電圧Ｖｊ２は、ツェナーダイオードｚ１〜ｚ４に検知電流Ｉｊが流れるタイミングに追随するが第１検知電圧Ｖｊ１すなわち第１検知トランジスタＪＴ１のオン／オフ状態で決まる。第１検知トランジスタＪＴ１のオン、すなわち第１検知電圧Ｖｊ１がハイレベルＨおよびローレベルＬのとき、それぞれローレベルＬおよびハイレベルＨとなる。したがって、第２検知電圧Ｖｊ２は、第１検知電圧Ｖｊ１とは極性が反転されたものとなる。

【0127】

分圧電圧Ｖｂｇｒ２は、バイポーラトランジスタｂ１のベースに印加される。分圧電圧Ｖｂｇｒ２は、バンドギャップレファレンス回路１６で生成される電圧と、抵抗ｒ２,ｒ３によって設定される。さらに基準電圧調整部９のオン／オフ状態に追随する。時刻ｔ２まですなわち過電圧状態が検出されるまでの区間は、バンドギャップレファレンス回路１６で生成される電圧と、抵抗ｒ２,ｒ３によって設定された比較的高い電位に維持される。しかし、時刻ｔ２以降は、第２検知トランジスタＪＴ２に徐々に電流が始めるので分圧電圧Ｖｂｇｒ２の電圧はリニアに下降していく。

【0128】

設定電圧Ｖｒｔは、バイポーラトランジスタｂ１とｂ２のベース・エミッタ間順方向電圧が等しいときには分圧電圧Ｖｂｇｒ２の変化に追随しかつその大きさも設定端子ＲＴの電圧とほぼ等しくなる。したがって、時刻ｔ２以降徐々に低下していく。

【0129】

キャパシタ電圧ＶｃはキャパシタＣに表われる三角波状電圧となり、基準電流Ｉｒｔによってキャパシタが充電され、また、ｎＭＯＳトランジスタｎ３によって急峻に放電を繰り返して生成されるので直線性に優れた傾斜（スロープ）電圧となる。キャパシタ電圧Ｖｃは、第１比較電圧Ｖ１と第２比較電圧Ｖ２にそれぞれ達したときにハイレベル、およびローレベルを繰り返す三角波状電圧となる。キャパシタ電圧Ｖｃは、入力電圧Ｖｉｎが通常状態である時刻ｔ１であっても過電圧状態に入る直前の時刻ｔ２までは所定の周波数（周期）である。過電圧が検知される時刻ｔ２以降は徐々に周波数は低下し、周期Ｔ１よりも周期Ｔ２は長くなる。

【0130】

クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、ヒステリシスコンパレータ１０から出力されるクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）である。クロック信号ＣＬＫは、キャパシタ電圧Ｖｃを波形整形したものであるので、時刻ｔ２以降の周波数は徐々に低下し、当然のことながら周期Ｔ１よりも周期Ｔ２は長くなる。

【0131】

図１０は、本発明に係る発振回路装置別の一例を示す。図１０の発振回路装置６ａは、図７に示した発振回路装置６とは抵抗Ｒ３に対応する抵抗Ｒ３ａ,Ｒ３ｂが発振回路６ｃの内部に組み込まれているという点、カレントミラー回路１５に設けられたｐＭＯＳトランジスタｐ５を用意していない点、さらにラッチ回路１９をシュミットインバータ回路Ｓｔに置き換えているという点で異なる。その他の回路構成及び低周波数動作は同じである。ここでは、図１０が図７の異なる構成による効果の違いについて説明する。

【0132】

図１０中の抵抗Ｒ３ａ，Ｒ３ｂは、発振回路装置６ａの内部に組み込まれることにより固定抵抗として動作する。この回路構成により、ノード電圧Ｖｎ１を常にハイレベルＨまたはローレベルＬのどちらかに設定され、入力電圧Ｖｉｎの状態のみでクロック信号生成回路１０での周波数調整機能を用いることができる。

【0133】

図１０に示す発振回路装置６ａは、図７の発振回路装置６に設けた抵抗Ｒ３に相当する抵抗が、抵抗Ｒ３ａ、Ｒ３ｂとして内蔵されている。抵抗Ｒ３ｂは抵抗Ｒ３ａに比べて例えば１桁以上大きく例えば数百ｋΩ以上に選ばれている。抵抗Ｒ３ａは例えば数十ｋΩ程度に設定され、これらの抵抗を発振回路装置６ｃに内蔵することにより図７では用意された設定端子ＲＴは不要となり、外部端子の削減を図ることができる。抵抗Ｒ３ａとＲ３ｂとの共通接続点には、第３検知トランジスタＪＴ３が接続され、第３検知トランジスタＪＴ３がオフであるときには抵抗Ｒ３ａと抵抗Ｒ３ｂはバイポーラトランジスタｂ２のエミッタと接地電位ＧＮＤとの間に直列に接続される。

【0134】

クロック信号生成回路１０に周波数調整機能をもたせるには第３検知トランジスタＪＴ３をオンさせて比較的低抵抗のＲ３ａを選択する。周波数調整機能を無効とするには第３検知トランジスタＪＴ３をオフさせて抵抗Ｒ３ａと抵抗Ｒ３ｂとの直列抵抗を選択する。

【0135】

なお、制御電圧Ｖｊｔ３は、ハイレベルまたはローレベルのいずれかに固定せずに、例えば第１検知トランジスタＪＴ１のゲートに印加される第１検知電圧Ｖｊ１を利用し、第１検知電圧Ｖｊ１またはその反転電圧に連動するようにしてもかまわない。

【0136】

もちろん抵抗Ｒ３ａ，Ｒ３ｂの直列抵抗回路や第３検知トランジスタＪＴ３を用意せずに、抵抗Ｒ３ａまたは抵抗Ｒ３ｂのみをバイポーラトランジスタｂ２のエミッタに接続しておいてもよい。

【0137】

図１１は、本発明に係るスイッチングレギュレータにおいて、過電圧状態を監視、検出するに好適な別の発振回路装置６ｂを示す。図１１は図７に示した発振回路装置６、図１０に示した発振回路装置６ａとは、入力電圧変換部７及び基準電圧調整部９の内部構成が異なる。その他の回路構成及び回路動作は同じである。ここでは、図１１が図７と異なる回路構成と効果の違いについて説明する。

【0138】

図１１の発振回路装置６ｂは、入力電圧変換部７に抵抗ｒ６〜ｒ８が直列に接続される抵抗回路を含む。入力電圧Ｖｉｎは抵抗ｒ６、抵抗ｒ７及び抵抗ｒ８でそれぞれ分圧され、ノードＮ３でノード電圧Ｖｎ３、ノードＮ４でノード電圧Ｖｎ４が生成される。

【0139】

図１１において、基準電圧調整部９はラッチ回路１９、第１検知トランジスタＪＴ１、第２検知トランジスタＪＴ２、バッファコンパレータ２２、抵抗ｒ４及び抵抗ｒ９を含む。ラッチ回路１９はノード電圧Ｖｎ１及びＶｎ３の入力に応じて、第１検知トランジスタＪＴ１をオン／オフ制御する。

【0140】

バッファコンパレータ２２は、非反転入力端子にノード電圧Ｖｎ４、反転入力端子に第２検知トランジスタＪＴ２と抵抗ｒ９の接続点が接続されている。バッファコンパレータ２２は、第２検知トランジスタＪＴ２のゲートに第２検出電圧Ｖｊ２を出力する。第１検知トランジスタＪＴ１及び第２検知トランジスタＪＴ２は相補的に動作する。即ち、第１検知トランジスタＪＴ１がオンのとき、バッファコンパレータ２２はローレベルの第２検知電圧Ｖｊ２を出力し、第２検知トランジスタＪＴ２はオフさせる。第１検知トランジスタＪＴ１がオフのとき、バッファコンパレータ２２は第２検知電圧Ｖｊ２を出力し、第２検知トランジスタＪＴ２をオンさせる。

【0141】

図１２は、図１１において入力電圧Ｖｉｎが過電圧状態に陥ったときの発振回路装置６ｂの各部のタイミングチャートである。特に基準電圧部８に設けた抵抗Ｒ３を数十ｋΩ程度の比較的低抵抗値に選び、基準電圧調整部９をイネーブル状態にする場合のタイミングチャートである。図１２は前に述べた図９の大部分と同じとなるが、ノードＮ３およびノードＮ４のタイミングチャートが描写されている点で異なる。

【0142】

図１２には、上から順に入力電圧Ｖｉｎに応じてクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）が出力されるまでの各ノードでの電圧が描写されている。入力電圧Ｖｉｎは時刻ｔ１から増加し始め、時刻ｔ２で所定の電圧をΔｖ１だけ超えたときに過電圧状態と判定され、基準電圧調整部９によって発振回路装置６において発振周波数の調整が実行される。

【0143】

ノード電圧Ｖｎ１は図１１に示したノードＮ１に表われる。ノード電圧Ｖｎ１の大きさは基準電流Ｉｒｔと抵抗ｒ４との積によって決定される。基準電流Ｉｒｔは抵抗Ｒ３によって決められており、抵抗Ｒ３が数十ｋΩ程度に選ばれると基準電流Ｉｒｔは比較的大きくなるのでノード電圧Ｖｎ１は入力電圧Ｖｉｎが通常状態である時刻ｔ１および過電圧状態が検出される時刻ｔ２においてはハイレベルＨに置かれる。時刻ｔ２〜ｔ３においては第２検知トランジスタＪＴ２が徐々にオン状態が強くなり、それに伴い設定電圧Ｖｒｔは低くなる。このときカレントミラー回路１５側からノードＮ１に向かって流れる電流も徐々に減少し、時刻ｔ３でハイレベルＨからローレベルＬにレベルが遷移する。時刻ｔ３は基準電流Ｉｒｔと抵抗ｒ４の大きさで調整、制御できるものであり、他のノードの電圧や電流では決定されないものである。

【0144】

ノード電圧Ｖｎ３は図１１に示したノードＮ３に表われる。ノード電圧Ｖｎ３は、過電圧状態と検知される時刻ｔ１以降徐々に上昇する。ノード電圧Ｖｎ３に基づき、時刻ｔ２でラッチ回路１９側に設けた図示しないコンパレータでハイレベルＨが出力される。

【0145】

第１検知電圧Ｖｊ１は、ラッチ回路１９から第１検知トランジスタＪＴ１のゲートに出力される。第１検知電圧Ｖｊ１は、ノード電圧Ｖｎ１とノード電圧Ｖｎ３のレベル応じて生成される信号によって定まり、両者の電位が共にハイレベルＨであるときにローレベルＬとなり、これ以外の組み合わせにおいてはハイレベルＨが出力される。したがって、時刻ｔ２〜ｔ３の区間ローレベルＬとなる。

【0146】

第２検知電圧Ｖｊ２は、バッファコンパレータ２２に出力される。第２検知電圧Ｖｊ２はノードＮ４に生成されるノード電圧Ｖｎ４と同じである。ノード電圧Ｖｎ４はノード電圧Ｖｎ３と同様に時刻ｔ１以降徐々に増加する。

【0147】

分圧電圧Ｖｂｇｒ２は、バイポーラトランジスタｂ１のベースに印加される。分圧電圧Ｖｂｇｒ２は、バンドギャップレファレンス回路１６で生成される電圧と、抵抗ｒ２,ｒ３によって設定される。さらに基準電圧調整部９のオン／オフ状態に追随する。時刻ｔ２まですなわち過電圧状態が検出されるまでの区間は、バンドギャップレファレンス回路１６で生成される電圧と、抵抗ｒ２,ｒ３によって設定された比較的高い電位に維持される。しかし、時刻ｔ２以降は、第２検知トランジスタＪＴ２に徐々に電流が始めるので分圧電圧Ｖｂｇｒ２の電圧はリニアに下降していく。

【0148】

設定電圧Ｖｒｔは、バイポーラトランジスタｂ１，ｂ２のベース・エミッタ間順方向電圧が等しいときには分圧電圧Ｖｂｇｒ２の振る舞いに追随し、かつその大きさも設定端子ＲＴの電圧とほぼ等しくなる。したがって、時刻ｔ２以降徐々に低下していく。

【0149】

キャパシタ電圧ＶｃはキャパシタＣに表われる三角波状または鋸歯状の電圧となり、基準電流Ｉｒｔによってキャパシタが充電され、また、ｎＭＯＳトランジスタｎ３によって急峻に放電を繰り返して生成されるので直線性に優れた傾斜（スロープ）電圧となる。キャパシタ電圧Ｖｃは、第１比較電圧Ｖ１と第２比較電圧Ｖ２にそれぞれ達したときにハイレベル、およびローレベルを繰り返す三角波状電圧となる。キャパシタ電圧Ｖｃは、入力電圧Ｖｉｎが通常状態である時刻ｔ１であっても過電圧状態に入る直前の時刻ｔ２までは所定の周波数（周期）である。過電圧が検知される時刻ｔ２以降は徐々に周波数は低下し、周期Ｔ１よりも周期Ｔ２は長くなる。

【0150】

クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、ヒステリシスコンパレータ１８から出力されるクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）である。クロック信号ＣＬＫは、キャパシタ電圧Ｖｃを波形整形したものであるので、時刻ｔ２以降の周波数は徐々に低下し、当然のことながら周期Ｔ１よりも周期Ｔ２は長くなる。

【0151】

図１３は、本発明に係る発振回路装置のさらに別の一例を示す。図１３の発振回路装置６ｃは、入力電圧Ｖｉｎが低電圧状態に陥った場合に好適な回路構成である。図７に示した過電圧状態を検出するものとは、入力電圧変換部７の回路構成が異なる。その他の回路構成及び回路動作はほぼ同じである。ここでは、図１３が図７と異なる回路構成とその効果の違いについて説明する。

【0152】

図１３では、入力電圧変換部７に抵抗ｒ１０〜ｒ１２、ｐＭＯＳトランジスタｐＬ、ｎＭＯＳトランジスタｎ１，ｎ２及びｐＭＯＳトランジスタｐ１，ｐ２を含む。入力端子ＩＮと接地電位ＧＮＤとの間に抵抗ｒ１０及び抵抗ｒ１１が直列に接続されている。入力電圧Ｖｉｎは抵抗ｒ１０及び抵抗ｒ１１で分圧され、ノードＮ５においてノード電圧Ｖｎ５を生成し、ｐＭＯＳトランジスタｐＬのゲートに出力する。

【0153】

ｐＭＯＳトランジスタｐＬのソースは抵抗ｒ１２を介して電源電圧Ｖｃｃに、そのドレインはｎＭＯＳトランジスタｎ１のドレインとゲート、およびｎＭＯＳトランジスタｎ２のゲートに接続されている。ｐＭＯＳトランジスタｐＬで生成される検知電流Ｉｊは、ノード電圧Ｖｎ５、ｐＭＯＳトランジスタｐＬのゲート・ソース間の閾値電圧Ｖｇｓ、および抵抗ｒ１２によって決定される。カレントミラー回路を構成するｎＭＯＳトランジスタｎ１，ｎ２及びｐＭＯＳトランジスタｐ１，ｐ２にはｐＭＯＳトランジスタｐＬに流れる電流とほぼ同じ電流または異なる電流を流すことができる。

【0154】

入力電圧Ｖｉｎが、低電圧に陥り通常動作時の電圧と設定電圧Δｖ２以上の電位差となったとき、低電圧状態と判断されｐＭＯＳトランジスタｐＬがオンされる。この時、ゲート・ソース間電圧Ｖｇｓは例えば０．６５Ｖであり、後段のカレントミラー回路を形成しているｎＭＯＳトランジスタｎ１，ｎ２及びｐＭＯＳトランジスタｐ１，ｐ２を介してノードＮ２にハイレベルのノード電圧Ｖｎ２を生成する。

【0155】

ラッチ回路１９は図７に示したものと同様に、ノード電圧Ｖｎ１，Ｖｎ２が共にハイレベルＨのときに第１検知トランジスタＪＴ１をオフさせ、ノード電圧Ｖｎ１，Ｖｎ２の少なくとも一方がローレベルであるとき、第１検知トランジスタＪＴ１をオンさせるように動作する。

【0156】

なお図１３における基準電圧部８、基準電圧調整部９、カレントミラー回路１５及びクロック信号生成部１０は図７に示したものと同じである。

【0157】

図１４は、本発明に係る発振回路装置の第４実施形態の低電圧状態における各部のタイミングチャートである。図１３は、上から順に入力電圧Ｖｉｎに応じてセット信号Ｓｓｅｔが出力されるまでの、各ノードでの電圧が描写されている。図１４は、図１３において入力電圧Ｖｉｎが低電圧状態に陥ったときの発振回路装置６ｃの各部のタイミングチャートである。すなわち、図１４は発振回路装置６ｃが有する発振周波数の調整機能をイネーブル状態に設定するために抵抗Ｒ３を数十ｋΩ程度の比較的低抵抗値に選んだ場合のタイミングチャートである。

【0158】

図１４には、上から順に入力電圧Ｖｉｎに応じてクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）が出力されるまでの各ノードでの電圧が描写されている。入力電圧Ｖｉｎは時刻ｔ１から降圧し始め、時刻ｔ２で所定の電圧をΔｖ２だけ下回ったときに低電圧状態と判定され、基準電圧調整部９によって発振回路装置６において発振周波数の調整が実行される。

【0159】

ノード電圧Ｖｎ１の大きさは基準電流Ｉｒｔと抵抗ｒ４との積によって決定される。基準電流Ｉｒｔは抵抗Ｒ３によって決められている。抵抗Ｒ３が数十ｋΩ程度に選ばれると基準電流Ｉｒｔは比較的大きくなるのでノード電圧Ｖｎ１は入力電圧Ｖｉｎが通常状態である時刻ｔ１および低電圧状態が検出される時刻ｔ２においてはハイレベルＨに置かれる。時刻ｔ２からｔ３においては第２検知トランジスタＪＴ２が徐々にオン状態が強くなり、それに伴い設定電圧Ｖｒｔは低くなる。このときカレントミラー回路１５側からノードＮ１に向かって流れる電流も徐々に減少し、時刻ｔ３でハイレベルＨからローレベルＬに相当するレベルまで遷移する。なお時刻ｔ３のタイミングは基準電流Ｉｒｔと抵抗ｒ４の大きさで調整、制御できるものであり、他のノードの電圧や電流では決定されないものであるが、ノード電圧Ｖｎ２がローレベルからハイレベルに遷移する時刻ｔ２よりは遅れるように調整されている。これによって、ラッチ回路１９から出力される第１検出電圧Ｖｊ１を適正に出力することができる。

【0160】

ノード電圧Ｖｎ５はノードＮ５に表われる。ノード電圧Ｖｎ５は、低電圧状態に入る時刻ｔ１より徐々に低下していく。時刻ｔ２においてノード電圧Ｖｎ５が所定の電圧ΔＶ３だけ低くなり、以降時刻の経過と共に低下していく。

【0161】

第１検知電圧Ｖｊ１は、ラッチ回路１９から第１検知トランジスタＪＴ１のゲートに出力される。第１検知電圧Ｖｊ１は、低電圧が検知される時刻ｔ２まではハイレベルＨに設定され、低電圧状態である時刻ｔ２以降はローレベルＬとなるように設定される。なお、第１検知電圧Ｖｊ１はノード電圧Ｖｎ１と図１４には図示しないノード電圧Ｖｎ２（図９、Ｖｎ２と同じ）とによってラッチ回路で設定されている。

【0162】

第２検知電圧Ｖｊ２は、ｎＭＯＳトランジスタｎ１,ｎ２のゲートに表われる。第２検知電圧Ｖｊ２は、第１検知電圧Ｖｊ１の極性が反転されたものとなる。

【0163】

分圧電圧Ｖｂｇｒ２は、バイポーラトランジスタｂ１のベースに印加される。分圧電圧Ｖｂｇｒ２は、バンドギャップレファレンス回路１６で生成される電圧と、抵抗ｒ２,ｒ３によって設定される。さらに基準電圧調整部９のオン／オフ状態に追随する。時刻ｔ２まですなわち、低電圧状態が検出されるまでの区間は、バンドギャップレファレンス回路１６で生成される電圧と、抵抗ｒ２,ｒ３によって設定された比較的高い電位に維持されているが、時刻ｔ２以降は、第２検知トランジスタＪＴ２に徐々に電流が始めるので分圧電圧Ｖｂｇｒ２の電圧はリニアに下降していく。

【0164】

設定電圧Ｖｒｔは、バイポーラトランジスタｂ１，ｂ２のベース・エミッタ間順方向電圧が等しいときには分圧電圧Ｖｂｇｒ２の変化に追随しかつその大きさも設定端子ＲＴの電圧とほぼ等しくなる。

【0165】

キャパシタ電圧ＶｃはキャパシタＣに生じ三角波状または鋸歯状の電圧となり、基準電流Ｉｒｔによってキャパシタが充電され、また、ｎＭＯＳトランジスタｎ３によって急峻に放電を繰り返して生成されるので直線性に優れた傾斜（スロープ）電圧となる。キャパシタ電圧Ｖｃの周期は、設定電圧Ｖｒｔの低下とともに拡がり、周波数は低下していく。

【0166】

クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）は、ヒステリシスコンパレータ１０から出力されるクロック信号ＣＬＫ（セット信号Ｓｓｅｔ）である。キャパシタ電圧Ｖｃが、第１比較電圧Ｖ１と第２比較電圧Ｖ２にそれぞれ達したときにハイレベル、およびローレベルを繰り返す矩形波信号となる。クロック信号ＣＬＫ（セット信号Ｓｓｅｔ）の周期（周波数）は、時刻の経過と共に拡がり、周波数は低下していく。

【0167】

図１５は、本発明に係る発振回路装置のさらに別の一例を示す。発振回路装置６ｄは、入力電圧Ｖｉｎが低電圧状態に用いることができる回路構成である。図１３とは、入力電圧変換部７の一部及び基準電圧調整部９の構成が異なる。その他の回路構成及び回路動作は同じである。ここでは、図１５が図１３と異なる回路構成について説明する。

【0168】

発振回路装置６ｄは、基準電圧調整部９に抵抗ｒ１３，ｒ１４、第１検知トランジスタＪＴ１及び第２検知トランジスタＪＴ２を含む。抵抗ｒ１３，ｒ１４は、セレクト端子ＳＥＬＥＣＴと接地間に直列に接続されている。抵抗ｒ１３，ｒ１４の共通接続ノードＮ６において、ノード電圧Ｖｎ６が生成され、これが第１検知トランジスタＪＴ１のゲートに入力される。発振回路装置６ｄはセレクト端子ＳＥＬＥＣを外部端子として用意しなければならないが、その分周波数調整機能を有効とするか、それとも無効とするかの設定を、ラッチ回路等を採用せずに行えるので極めて容易にかつ確実に設定することが可能となる。また、外部端子が用意するならば、低電圧時において、クロック信号生成回路１０に周波数調整をもたせるか否かの設定も容易に設定することができる。

【0169】

図１６は、本発明に係るラッチ回路の詳細な構成例である。ラッチ回路１９はシュミットインバータ回路２０，２１、インバータＩｎ１及び否定論理積回路ＮＡＮＤ１，ＮＡＮＤ２で構成したよく知られた２入力ラッチ回路である。セット信号として入力されるノード電圧Ｖｎ１は端子ａに、リセット信号として入力されるノード電圧Ｖｎ２は端子ｂに、及び第１検知電圧Ｖｊ１は端子ｃを介してそれぞれ入力または出力されている。ラッチ回路１９はノード電圧Ｖｎ１の立下りエッジをトリガとして第１検知電圧Ｖｊ１をハイレベルＨにセットし、ノード電圧Ｖｎ２の立ち上りエッジをトリガとして第１検知電圧Ｖｊ１をローレベルＬにリセットする。なお、ラッチ回路１９は否定論理積回路ではなく否定論理和回路とインバータ等で組み合わせて構成してもよい。

【0170】

なお、ノード電圧Ｖｎ１は基準電流Ｉｒｔを抵抗ｒ４で電圧に変換したもの、ノード電圧Ｖｎ２は入力電流Ｉｊを抵抗ｒ５で電圧に変換したものである。過電圧状態において分周動作が行われると、検知電流Ｉｒｔが減少することでノード電圧Ｖｎ１も降圧し、ノード電圧Ｖｎ１がハイレベルからローレベルに立ち下がることで論理演算が反転してしまう。よってラッチ回路１９は図１４で示すような、リセット優先型のものであることが望ましい。

【産業上の利用可能性】

【0171】

以上述べたように本発明に係る発振回路装置は各種様式のスイッチングレギュレータは、もちろんのこと他の電子回路装置にも応用できるのでその産業上の利用価値は極めて高い。またこうした発振回路装置で駆動されるスイッチングレギュレータは、入力電圧の過電圧状態および低電圧状態のいずれにも同様の周波数の調整が実行されるので安定した出力を得ることができる。

【符号の説明】

【0172】

１,１００ スイッチングレギュレータ
１ａ，１００ａ 半導体集積回路装置
２ａ,２ｂ スイッチングトランジスタ
３ 同期整流素子
４ ソフトスタート制御回路
５ 誤差増幅器
６ 発振回路装置
７ 入力電圧変換部
８ 基準電圧部
９ 基準電圧調整部
１０ クロック信号生成回路
１１ スロープ信号生成回路
１２ 合算手段
１３ ＰＷＭコンパレータ
１４ 駆動制御回路
１５ カレントミラー回路
１６ バンドギャップリファレンス回路
１７ 定電流源
１８ ヒステリシスコンパレータ
１９ ラッチ回路
２０，２１ シュミットトリガー回路
２２ バッファコンパレータ
ａ，ｂ，ｃ 端子
ｂ１，ｂ２ バイポーラトランジスタ
Ｃ,Ｃ１,Ｃ２,Ｃ３ キャパシタ
ＣＯＭＰ 位相補償端子
ＣＳ 信号線
ＦＢ フィードバック端子
Ｇｐ、Ｇｎ ゲート電圧
Ｉｊ 検知電流
Ｉｎ１，Ｉｎ２ インバータ
ＩＮ 入力端子
Ｉｒｔ 基準電流
Ｉｓｗ スイッチング電流
ＪＴ１ 第１検知トランジスタ
ＪＴ２ 第２検知トランジスタ
Ｌ インダクタ
ｎ１〜ｎ５ ｎＭＯＳトランジスタ
Ｎ１〜Ｎ４ ノード
ＮＡＮＤ１,ＮＡＮＤ２ 否定論理積回路
ＯＵＴ 出力端子
ｐ１〜ｐ５ ｐＭＯＳトランジスタ
ＰＧＮＤ，ＡＧＮＤ 接地端子
ｒ１〜ｒ８，Ｒ１〜Ｒ４ 抵抗
ＲＴ 設定端子
Ｓｒｅｓｅｔ リセット信号
Ｓｓｅｔ セット信号
ＳＳ ソフトスタート端子
ＳＷ スイッチング端子
Ｖ１ 第１比較電圧
Ｖ２ 第２比較電圧
Ｖｂｇｒ１ バンドギャップ電圧
Ｖｂｇｒ２ 分圧電圧
Ｖｃ キャパシタ電圧
Ｖｃｓ 電流検出信号
Ｖｅｒｒ 誤差信号
Ｖｆｂ フィードバック電圧
Ｖｉｎ 入力電圧
Ｖｊ１ 第１検知電圧
Ｖｊ２ 第２検知電圧
Ｖｎ１〜Ｖｎ３ ノード電圧
Ｖｏｕｔ 出力電圧
Ｖｒｅｆ 閾値電圧
Ｖｓｌｏｐｅ スロープ信号
Ｖｓｓ ソフトスタート電圧
Ｖｓｗ スイッチング電圧
ｚ１〜ｚ４ ツェナーダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】