特許 6859569 半導体デバイスのための高アスペクト比を有する誘電体を通る導電性パス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6859569

(24)【登録日】2021年3月30日

(45)【発行日】2021年4月14日

(54)【発明の名称】半導体デバイスのための高アスペクト比を有する誘電体を通る導電性パス

(51)【国際特許分類】

   H01L 23/12 20060101AFI20210405BHJP

   H05K 3/40 20060101ALI20210405BHJP

【ＦＩ】

   H01L23/12 501P

   H05K3/40 K

【請求項の数】23

【全頁数】18

(21)【出願番号】特願2017-552118(P2017-552118)

(86)(22)【出願日】2016年4月19日

(65)【公表番号】特表2018-517281(P2018-517281A)

(43)【公表日】2018年6月28日

(86)【国際出願番号】US2016028305

(87)【国際公開番号】WO2016186788

(87)【国際公開日】20161124

【審査請求日】2019年4月12日

(31)【優先権主張番号】14/717,169

(32)【優先日】2015年5月20日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】515140897

【氏名又は名称】インテル アイピー コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】メイヤー、トーステン

(72)【発明者】

【氏名】ウォルター、アンドレアス

【審査官】 井上 弘亘

(56)【参考文献】

【文献】 特開２００９−０４３８５７（ＪＰ，Ａ）

【文献】 特開２００９−０４４１６０（ＪＰ，Ａ）

【文献】 特開２００６−２８７２７０（ＪＰ，Ａ）

【文献】 特開２００６−１００７８９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／００６８５７７（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００６／０２２３２９９（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１２

Ｈ０５Ｋ ３／４０

(57)【特許請求の範囲】

【請求項1】

半導体基板上に形成された回路に接続する複数の導電性接続パッドを前記半導体基板上に形成する段階と、
導電性材料から構成されるポストを、前記複数の導電性接続パッドのサブセットの各々の上に形成する段階と、
前記複数の導電性接続パッドおよび前記ポストの上を含む前記半導体基板の上に誘電体層を形成する段階と、
前記ポストの直上の前記誘電体層を除去することにより穴を形成する段階と、
形成された前記穴を導電性材料で充填する段階と、
各々の充填された穴上にコネクタを形成する段階と
を備え、
複数の導電性接続パッドを形成する段階は、第１直径を有する前記複数の導電性接続パッドの第１の前記サブセットと、より大きい第２の直径を有する前記複数の導電性接続パッドの第２のサブセットとを形成する段階を有し、ポストを形成する段階は、前記複数の導電性接続パッドの第１の前記サブセットの前記複数の導電性接続パッド上にのみポストを形成する段階を有する、方法。

【請求項2】

穴を形成する段階は、パターン化されたフォトレジストを用いて穴を形成する段階と、前記複数の導電性接続パッドの上の誘電体層をエッチングする段階とを有する、
請求項１に記載の方法。

【請求項3】

穴を形成する段階は、光構造化可能な誘電体を用いて前記複数の導電性接続パッドの上の誘電体層の一部を露出する段階と、露出されない誘電体層を除去する段階とを有する、
請求項１に記載の方法。

【請求項4】

前記形成された穴を充填する段階は、前記穴へ銅を電気めっきする段階を有する、
請求項３に記載の方法。

【請求項5】

半導体基板上に形成された回路に接続する複数の導電性接続パッドを前記半導体基板上に形成する段階と、
導電性材料から構成されるポストを、前記複数の導電性接続パッドのサブセットの各々の上に形成する段階と、
前記複数の導電性接続パッドおよび前記ポストの上を含む前記半導体基板の上に誘電体層を形成する段階と、
前記ポストの直上の前記誘電体層を除去することにより穴を形成する段階と、
形成された前記穴を導電性材料で充填する段階と、
各々の充填された穴上にコネクタを形成する段階と
を備え、
複数の導電性接続パッドを形成する段階は、第１直径を有する前記複数の導電性接続パッドの第１の前記サブセットと、より大きい第２の直径を有する前記複数の導電性接続パッドの第２のサブセットとを形成する段階を有し、
ポストを形成する段階は、前記複数の導電性接続パッドの第１の前記サブセットおよび前記第２のサブセットの前記複数の導電性接続パッド上にポストを形成する段階を有し、
穴を形成する段階は、レーザーアブレーションにより穴を形成する段階を有する、方法。

【請求項6】

半導体基板上に形成された回路に接続する複数の導電性接続パッドを前記半導体基板上に形成する段階と、
導電性材料から構成されるポストを、前記複数の導電性接続パッドのサブセットの各々の上に形成する段階と、
前記複数の導電性接続パッドおよび前記ポストの上を含む前記半導体基板の上に誘電体層を形成する段階と、
前記ポストの直上の前記誘電体層を除去することにより穴を形成する段階と、
形成された前記穴を導電性材料で充填する段階と、
各々の充填された穴上にコネクタを形成する段階と
を備え、
複数のダイを形成すべく、前記ポストを形成する段階後に半導体基板をダイシングする段階と、
前記複数のダイの少なくとも一部を前記ポストが露出された状態でモールド化合物に埋め込む段階と
をさらに備え、
誘電体層を形成する段階は、埋め込む段階後に実行される、方法。

【請求項7】

埋め込む段階はさらに、
前記ポストが一時的なキャリアに取り付けられたテープに埋め込まれるように、前記テープ上に前記複数のダイの少なくとも一部を配置する段階と、
前記複数のダイおよび前記一時的なキャリアの上に前記モールド化合物を適用する段階と、
前記ポストを露出すべく、前記テープおよび前記一時的なキャリアを除去する段階と
を含む
請求項６に記載の方法。

【請求項8】

半導体基板上に形成された回路に接続する複数の導電性接続パッドを前記半導体基板上に形成する段階と、
導電性材料から構成されるポストを、前記複数の導電性接続パッドのサブセットの各々の上に形成する段階と、
前記複数の導電性接続パッドおよび前記ポストの上を含む前記半導体基板の上に誘電体層を形成する段階と、
前記ポストの直上の前記誘電体層を除去することにより穴を形成する段階と、
形成された前記穴を導電性材料で充填する段階と、
各々の充填された穴上にコネクタを形成する段階と
を備え、
穴を形成する段階は、前記誘電体層の上にシード層をスパッタリングする段階と、前記シード層の上にフォトレジストを堆積しパターン化する段階とを有し、
前記穴を充填する段階は、パターン化された前記フォトレジストにおける開口部の上に電気めっきする段階と、前記フォトレジストを剥離する段階と、前記シード層をエッチングする段階と
を有する、方法。

【請求項9】

半導体基板上に形成された回路に接続する複数の導電性接続パッドを前記半導体基板上に形成する段階と、
導電性材料から構成されるポストを、前記複数の導電性接続パッドのサブセットの各々の上に形成する段階と、
前記複数の導電性接続パッドおよび前記ポストの上を含む前記半導体基板の上に誘電体層を形成する段階と、
前記ポストの直上の前記誘電体層を除去することにより穴を形成する段階と、
形成された前記穴を導電性材料で充填する段階と、
各々の充填された穴上にコネクタを形成する段階と
を備え、
穴を形成する段階は、前記ポストの上の前記ポスト、および前記半導体基板全体の上の前記ポストをも露出すべく、前記誘電体層の高さを低減する段階を有する、方法。

【請求項10】

低減する段階は、グラインディング、ポリッシング、切断およびエッチングのセットから選択される処理を適用する段階を含む
請求項９に記載の方法。

【請求項11】

半導体基板上に形成された回路に接続する複数の導電性接続パッドを前記半導体基板上に形成する段階と、
導電性材料から構成されるポストを、前記複数の導電性接続パッドのサブセットの各々の上に形成する段階と、
前記複数の導電性接続パッドおよび前記ポストの上を含む前記半導体基板の上に誘電体層を形成する段階と、
前記ポストの直上の前記誘電体層を除去することにより穴を形成する段階と、
形成された前記穴を導電性材料で充填する段階と、
各々の充填された穴上にコネクタを形成する段階と
を備え、
ポストを形成する段階は、
前記複数の導電性接続パッドのサブセットの各々の上に保護層を適用する段階と、
前記半導体基板の上にシード層を適用する段階と、
前記半導体基板の上のフォトレジストを前記複数の導電性接続パッドの前記サブセットの上の開口部でパターン化する段階と、
前記ポストを形成すべく、導電性材料で前記開口部を電気めっきする段階と、
前記パターン化されたフォトレジストを除去する段階と
を有する方法。

【請求項12】

前記ポストは、前記半導体基板から前記誘電体層のおよそ半分の高さまで延伸する、
請求項１から１１のいずれか一項に記載の方法。

【請求項13】

前記ポストおよび前記形成された穴は、断面積を有し、前記ポストは、前記穴より大きい断面積を有する、
請求項１から１２のいずれか一項に記載の方法。

【請求項14】

前記ポストの前記導電性材料および前記穴を充填する前記導電性材料は、同じ導電性材料である、
請求項１から１３のいずれか一項に記載の方法。

【請求項15】

前記導電性材料は、銅である、
請求項１から１４のいずれか一項に記載の方法。

【請求項16】

前記穴を充填している間に前記誘電体層の上に再分配層を形成する段階をさらに備え、
コネクタを形成する段階は、半田ボールアレイを形成する段階を有する、
請求項１から１５のいずれか一項に記載の方法。

【請求項17】

半導体基板上に形成された回路に接続する前記半導体基板上の複数の導電性接続パッドと、
前記複数の導電性接続パッドのサブセットの各々の上の、導電性材料から構成されるポストと、
前記複数の導電性接続パッドおよび前記ポストの上を含む前記半導体基板の上の誘電体層と、
前記サブセットではない各々の接続パッドの上、および前記複数の導電性接続パッドの前記サブセットの各ポストの上の充填されたビアと、
各々の充填されたビアの上のコネクタと
を備え、
前記複数の導電性接続パッドの第１の前記サブセットは、第１直径を有し、前記複数の導電性接続パッドの第２のサブセットは、より大きい第２直径を有し、前記ポストは、前記複数の導電性接続パッドの前記第１のサブセットの前記複数の導電性接続パッド上にのみ存在する、半導体デバイスパッケージ。

【請求項18】

前記ポストは、前記半導体基板から前記誘電体層のおよそ半分の高さまで延伸する、
請求項１７に記載の半導体デバイスパッケージ。

【請求項19】

前記ポストおよび前記形成された穴は、断面積を有し、前記ポストは、前記穴より大きい断面積を有する、
請求項１７または１８に記載の半導体デバイスパッケージ。

【請求項20】

前記ポストおよび前記ビアの前記導電性材料は、同じ導電性材料である、
請求項１７から１９のいずれか一項に記載の半導体デバイスパッケージ。

【請求項21】

前記誘電体層の上に再分配層をさらに備え、前記コネクタは、半田ボールアレイを有する、
請求項１７から２０のいずれか一項に記載の半導体デバイスパッケージ。

【請求項22】

システムボードと、
前記システムボードに接続されるメモリと、
前記システムボードに接続され、前記システムボードを介して前記メモリに連結されるプロセッサであって、
前記プロセッサは、
半導体基板上に形成された回路に接続する、前記半導体基板上の複数の導電性接続パッドを有する半導体ダイと、
前記複数の導電性接続パッドのサブセットの各々の上の、導電性材料から構成されるポストと、
前記複数の導電性接続パッドおよび前記ポストの上を含む前記半導体基板の上の誘電体層と、
前記サブセットではない各々の接続パッドの上、および前記複数の導電性接続パッドの前記サブセットの各ポストの上の充填されたビアと、
各々の充填されたビアの上のコネクタと
を有し、
前記複数の導電性接続パッドの第１の前記サブセットは、第１直径を有し、前記複数の導電性接続パッドの第２のサブセットは、より大きい第２直径を有し、前記ポストは、複数の導電性接続パッドの第１の前記サブセットの前記複数の導電性接続パッド上にのみ存在する、システム。

【請求項23】

前記ポストは、前記半導体基板から前記誘電体層のおよそ半分の高さまで延伸する、
請求項２２に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本説明は、半導体デバイス上で誘電体を通る導電性パスの形成に関し、特に、導電性ポストを用いて形成されるそのようなパスに関する。

【背景技術】

【0002】

半導体およびマイクロメカニカルダイまたはチップは、多くの場合、外部環境に対する保護のためにパッケージ化される。パッケージは、パッケージ内部のダイに対して、物理的な保護、安定性、外部接続、および場合によっては、冷却を提供する。一般的には、ダイは、基板に取り付けられ、次に基板に取り付けるカバーがダイの上に配置される。代替的に、ダイはカバーに取り付けられ、次にパッケージ基板または再分配層がダイ上に形成される。場合によっては、ダイカバーはダイ領域を通り越して横方向に延伸し、再分配層がファンアウトパッケージを形成すべく、ダイ領域および横方向の延伸部に適用される。

【0003】

ウェハレベルボールグリッドアレイ（ＷＬＢ）パッケージおよび他のパッケージは、多くの場合、チップ表面と再分配層との間に誘電体層を使用する。誘電体層はダイ表面を機械的に保護し、ストレスバッファとして機能する。これは、プリント回路基板からのストレスがパッケージまたは基板とのパッケージ接続を損傷しないことを確実にするのに役立つ。誘電体層はまた、ダイの機能的な金属構造と、基板と接続する再分配層との間に間隙または距離を画定する。この間隙は、ＲＤＬとダイ表面との間の容量結合を制限することによって電気的性能を改善する。さらに、ＲＤＬとチップ表面との間の画定された間隙により、伝送ラインが、ＲＤＬとチップ表面との間に明確に定義されたラインインピーダンスで築かれるのを可能にする。他のタイプのパッケージは、チップ表面とパッケージ基板との間に誘電体層を使用する。

【図面の簡単な説明】

【0004】

実施形態は、添付の図面における図において、限定としてではなく例として示され、ここでは、同様の参照番号は同様の要素を指す。

【図1】一実施形態によるポストを有する導電性パッドを有するダイの一部の側断面図である。

【図2】一実施形態による誘電体層が適用された図１のダイの一部の側断面図である。

【図3】一実施形態による形成されたビアを有する図２のダイの一部の側断面図である。

【図4】一実施形態によるパターン化された半田停止層が適用された図３のダイの一部の側断面図である。

【図5】一実施形態による半田ボールが適用された状態の図４のダイの一部の側断面図である。

【図6】一実施形態による大きいパッドおよび小さいパッドがポストを有する別のダイの一部の側断面図である。

【図7】一実施形態によるダイシングされた図６のダイの一部の側断面図である。.

【図8】一実施形態による一時的なキャリアに取り付けられた再構成ウェハに埋め込められた図７のダイの一部の側断面図である。

【図9】一実施形態による誘電体層が適用された図８の再構成ウェハの一部の側断面図である。

【図10】一実施形態による形成されたビアを有する図９の再構成ウェハの一部の側断面図である。

【図11】一実施形態によるパッド上に保護層を有する再構成ウェハにおけるダイの側断面図である。

【図12】一実施形態によるポストおよびモールドチェイスを有するダイ上の側断面図である。

【図13】一実施形態によるダイの上でモールドツールが閉じた後の図１２のダイの側断面図である。

【図14】一実施形態によるモールドツールおよびフィルムを除去した後の図１３のダイの側断面図である。

【図15】本発明の一実施形態によるパッケージ化されたダイを組み込んだコンピューティングデバイスのブロック図である。

【発明を実施するための形態】

【0005】

ダイと、ＲＤＬまたはパッケージ基板との間の誘電体層の厚さは、機械的強度およびＲＦ性能に直接関係する。誘電体が薄膜化された場合、パッケージのＲＦ性能は、パッドまたは再分配メタライゼーション層と、ダイとの間の容量結合により低減され得る。低減された厚さを有する誘電体を用いて特定のラインインピーダンスを達成すべく、ライン幅も、低減される必要があるであろう。多くの場合、これは、製造上の制約が理由で可能ではない。また、誘電体の厚さが小さくて、ライン幅が減少すれば、幅、厚さおよびインピーダンスの相対的な許容誤差は、制御することがより困難である。同時に、電源および接地コンタクトのために、より大きな金属構造が求められる。現在の製造方法は、そのような電源および接地コンタクトのために対応するより厚い誘電体層を必要とする。ＷＬＢに対して一般的に使用される誘電体材料において、めっきまたは充填された開口部の直径は、誘電体層の厚さによって決定される。従来、より高い誘電体の厚さは、より大きい開口部を必要とする。これは、開口部の直径とビアの深度との間のアスペクト比は、誘電体の光イメージ可能なコンポーネントによるフォトリソグラフィ、またはレーザの特性によるレーザ掘削に対して制限されるからである。一方、より大きい金属構造は、パッケージのＲＦ性能を低減する容量結合を増大させている。

【0006】

ＲＤＬスタック内部の構造間の容量結合およびそのような構造とダイとの間の容量結合への重要な貢献は、ビアと、ダイパッドおよびこれらのビアにより接続されるＲＤＬパッドとに由来する。非常に小さいビアは、より小さい容量結合を生じさせる。さらにまた、より小さいビアの直径は、ダイ上およびＲＤＬ内部のより小さいパッドの直径を可能にする。より小さいパッドはさらに、容量結合を低減する。低減されたビアおよびパッドの寸法はまた、配線密度の増大を可能にする。信号接続のために、より小さいビアが使用され得る。一方、特定の通電能力が、多くの場合において、電源および接地接続に対して使用される。これらのビアは、より大きくなり得、標準のパッド寸法およびビア直径を有するように本明細書で参照され得る。

【0007】

ビアの深度は、ポストをダイパッドのまたは他のパッドの表面へ適用することにより誘電体層の厚さに影響を与えることなく低減され得る。ポストは、ビアがポストとＲＤＬパッドとの間に延伸するに過ぎないので、ダイ上のパッドからＲＤＬ上のパッドまでの間のビアが非常に小さくなるのを可能にする。これは、ポストの位置にてより浅い深度である。同時に、電源接続および接地接続に対して、ポストがない、またはポストが非常に短い大きいビアは、より高い電流容量のためにより大きいパッド上に作成され得る。厚い誘電体および狭いビアは、ファンインタイプおよびファンアウトタイプの両方のＷＬＢパッケージと、他のパッケージに対するＲＦ性能を改善する。

【0008】

本明細書で説明されるように、ポストは、小さい直径を有することとなるそれらのビアに対してのみ使用され得、あるいは、ポストは、異なるタイプの全てのパッドまたはいくつかのパッドに対して使用され得る。小さいパッド上のポストは、ビアの深度を低減することによりビアが適切なアスペクト比を維持するのを可能にする。より大きい直径およびより厚い誘電体の厚さを有する他のビアは、ポストを省略することにより同じアスペクト比で並列に製造され得る。より大きいビアは、とりわけ、電源および接地接続のために使用され得る。ポストに起因して、ビアに必要とされる深度は、はるかに小さい。ポストは、一定のアスペクト比が小さいおよび大きいビア直径に対して維持されるのを可能にする。これは、製造可能性を改善する。大きいビアはまた、ポストを用いて製造され得る。しかしながら、ダイパッド上に作用するポストの機械的応力がダイパッドを損傷しないことを確実にすべく注意が払われる。

【0009】

図１は、ウェハ上に形成された半導体ダイ１０２の一部の側断面図である。単一ダイの一部が簡潔に示されているに過ぎないが、ウェハは、さらに多くのダイを含むものである。ダイ１０２は、任意の所望のタイプのロジック、ＲＦ、電源または光回路（不図示）、あるいはそれらの任意の組み合わせを含む。ダイの前面１１０は、異なるサイズの接続パッド１０４、１０６を有する。各接続パッドのサイズは、接続パッドが通さなければならない電流量によって決定され得るが、また、例えば、ダイの回路内部の接続などの他の要因によって同様に決定され得る。ダイの裏面は、ウェハの一部である（不図示）。

【0010】

ポスト１０８が、小さいパッドの各々の上に形成される。ポストは、銅またはニッケル等の導電性の材料から構成されるが、任意の他の好適な電気的に導電性の材料が使用され得る。１つの例において、ＴｉＮのような保護層が、チップパッドの表面に適用される。次に、シード層が、ウェハの全面の上に形成される。次に、フォトレジスト層が、小さいパッドを露出すべく、適用されてパターン化され、ポストが電気めっきにより形成される。フォトレジストが除去された後、シード層がエッチング除去され、図１の構造が残る。ポストの直径は、ポストがパッド内部に完全に配置されるほど十分小さくなるように選択され得る。これにより、シード層およびフォトレジストがエッチング除去された場合、パッドが部分的に露出されることとなる。従って、保護層が、パッドに対する損傷を防止すべく適用される。最終的なスタックにおいて、保護層は、ダイパッドからポストを分離する。従って、保護層は、導電性であるように選択される。

【0011】

図２は、誘電体層１１２がパッドおよびポストの上に適用された後の図１のダイの一部の側断面図である。誘電体層は、ダイ表面を機械的に保護し、ダイと基板との間のストレスバッファとして機能する。誘電体層はまた、ダイの機能的な金属構造間の間隙（不図示）を画定し、当該金属構造は、図４に示されるダイおよび再分配層の前面側に形成される回路内部にある。誘電体層はまた、再分配層とダイ基板との間の距離を画定する。従って、誘電体の特定の最小限の厚さが、使用され得る。

【0012】

誘電体層の厚さが低減された場合、パッケージ性能が影響されるであろう。第１に、誘電体層は、ボードレベルの信頼性を低減するであろう機械的応力をバッファすることがあまりできないであろう。ＷＬＢおよびｅＷＬＢパッケージに対して、誘電体層は、構造的コンポーネントとして使用されるので、弱い誘電体層は壊滅的な故障を与える場合がある。第２に、ダイまたはダイ基板の再分配層と金属構造との間の距離が低減されるであろう。そのことは、特により高い周波数でのパッケージに対する電気的性能の低下をもたらすであろう。

【0013】

図３は、ビアが形成された後の図２のダイの一部の側断面図である。ビアは、所望される任意の方法で形成され得る。一例として、誘電体材料は、光構造化可能な材料であり得る。いくつかの光構造化可能な材料は、例えば、エポキシ、ポリイミド、ベンゾシクロブテン、ポリベンゾオクサゾールなどの感光性ポリマー誘電体材料の形態を取る。この誘電体材料は、開口部を形成すべくフォトレジストのように作用するが、ビア開口部が形成され、電気めっきされた後に除去されない。接続パッド１０４、１０６の上のビア開口部は、フォトリソグラフィにより生成され得る。通常、良好なビア画定は、ビアの特定のアスペクト比（高さの直径に対する比）次第で達成され得るに過ぎない。任意の所与の誘電体層の深度に対して、アスペクト比は、最小限のビア直径を必要とすることとなる。特定の最大限のアスペクト比は、使用される材料、開口部を形成するための処理、および開口部を充填またはめっきするための処理に依存する。

【0014】

図示されるように、幅広の接続パッド１０４は、誘電体の上部から誘電体の下部にあるパッドまで延伸する深いビア１１６を可能にする。一方、より小さいパッド１０６のための開口部は、ビア１２０が誘電体の下部に到達するのを可能にするほど十分に広くない。ポストに起因して、より狭いビアは、より小さいパッドに接続すべく、ポストに到達することが必要であるに過ぎない。その結果、大きいビアと小さいビアとのアスペクト比は、およそ等しくなり得る。アスペクト比はまた、各ビアが所望の深度に到達するのに十分広い、または大きいならば、非常に異なる場合がある。

【0015】

ビアが形成された後、導電性配線層１２２が、ビアとパッドとの間に任意の所望の接続をすべく、誘電体およびビアの上に形成される。追加の誘電体および配線層が、多層の再分配層および任意の他の所望の構造を形成すべく、形成され得る。配線層は、所望のように浅いビアにより各誘電体層を通して接続され得る。多層のＲＤＬスタック内部の層間接続はまた、チップとの接続に対して説明されたように、ビアを有するポストから成り得る。穴に充填する導電性材料は、ＲＤＬの層を構成する同じ材料であり得、ポストが形成された同じ方法で適用され得る。代替的に、ポスト、導電性層およびビアは、互いに同じまたは異なり得る様々な異なる処理のいずれかにより生成され得る。いくつかの実施形態において、シード層がダイ上に堆積される。フォトレジスト層が、シード層の上に堆積され、次に露光およびエッチングによりパターン化される。フォトレジストにおける開口部は電気めっきされ、次にフォトレジストおよびシード層がエッチング除去される。

【0016】

図４は、再分配層が形成された後の図３のダイの一部の側断面図である。半田停止層１２４がダイの上に形成され、再分配層におけるパッドを露出する開口部１２６を作り出すべくパターン化される。図５において、半田ボールがこれらの開口部に堆積され、露出されたＲＤＬパッドに取り付けられる。ダイはそれぞれ、ウェハからダイシングされ得、または単体化され得、任意の追加処理または仕上げが各ダイを仕上げるべく適用され得る。

【0017】

図６は、図１のダイと同様の、ウェハ上のダイの一部の断面図である。この例において、ｅＷＬＢ（埋め込みウェハレベルボールグリッドアレイ）処理が示される。ｅＷＬＢ処理において、ダイは、最初に単体化され、次にモールドキャリアに埋め込まれる。ＲＤＬが、ダイと、周囲のモールド化合物領域とに適用される。次に、ダイから構成され、モールド化合物を取り囲むパッケージは、再構成ウェハをソーイングすることにより互いに分離される。これは、次の一連の図面に示される。ｅＷＬＢパッケージ用のＲＤＬは、ＷＬＢパッケージに関して上記に示されるのと同じ方法で導電性ポストの技術から利益を受ける。

【0018】

図６において、シリコン基板（不図示）上に製造されるダイ２０２の一部が示される。ダイは、図１と同様なその前面２１０に形成される内部回路を有する。その回路は、外部接続パッドで取り付けられ、そのいくつかのパッド２０４は幅広である、または直径がより大きく、そのいくつかのパッド２０６は幅狭である、または直径がより小さい。あらゆる図示例に示すように、ダイパッドは丸いものとして述べられているが、使用される回路タイプおよびＲＤＬ設計に応じて、任意の適切な形状を取り得る。ポスト２０８は、小さいパッドの上に形成される。

【0019】

ポストは、パッドより少しだけ小さいサイズを有するように示されるが、ポストは、パッドより小さい、またはより大きくなり得る。ポストは、パッドに似た円形断面または任意の他の好適な断面を有し得る。図示されるポストは、誘電体層の約半分の高さを有する。しかしながら、ポストの高さは、任意の特定の設計に適合するように構成され得る。それは、めっきレジストにおける開口部の最大のアスペクト比により限定される。説明された例において、ポストおよびビアは、同様なアスペクト比で形成されるが、これは必要とされない。図面の例に示されるように、ポストはビアとおよそ同じ高さである。これは、ポストおよびビアの導電性パスがポストか、ビアのどちらか単独のアスペクト比の２倍で形成されるのを可能にする。言い換えれば、これらの例において、ポストを含む最終的な導電性パスは、ビア単独に対する製造処理が許容するくらい高いまたは長い幅の半分または２２倍である。ポストのサイズ、開口部および構造の他のアスペクトは、ビア全体に対して異なるアスペクト比および異なるポスト量を得るべく変更され得る。代替的に、より長いパスに対して、より高いアスペクト比が可能なめっきレジストが使用され得る。ポストはまた、積み重ねられ得、すなわち、第２ポストは、第１ポストの上に形成され得る。これは、第１のフォトレジストが除去される前に行われ得る。

【0020】

図７は、ウェハがソーイングされた図６のダイの一部の断面図である。ウェハは、１つのウェハから多くの小さいダイを形成すべく、ソーイングにより、または任意の他の所望の方法でダイシングされる。これは、ソーイング切り溝線２１２によって示される。

【0021】

図８は、２つの単体化されたダイ２０２、２０３の側断面図である。これらは、前面２１０がテープと接触した状態でリリーステープ２２０へと押圧されている。リリーステープは、ダイを支え、これらの相対位置を互いに維持すべく、一時的なキャリア２２２に取り付けられている。ポストは、リリーステープへと押圧されるが、ポストは、テープ上のダイの接着または位置と干渉を起こすほど長くない。一度テープ上の適所へと保持されたダイは、モールド化合物２２４中に包まれる。この例において、モールド化合物は、ダイを適所に確実に保持すべく、ダイを覆い、ダイの間にも存在する。

【0022】

図９は、モールド化合物が硬化された後の図６のダイの断面図である。リリーステープ２２０がリリースされ、一時的なキャリア２２２が除去される。ダイは、モールド化合物により適所に保持される。１つのダイ２０２のみが示されているが、同時に処理されているさらに多くのダイが存在し得る。図２の処理と同様に、誘電体層２２６が、ダイの露出された前面２１０と、周囲のモールド化合物表面との上に適用される。

【0023】

図１０は、本明細書で説明されるように、 開口部が光構造化可能な誘電体においてリソグラフィにより形成された後の図９のダイの断面図である。代替的に、開口部は、任意の他の所望の方法にて形成され得る。

【0024】

開口部が誘電体に形成された後、誘電体は、上記と同じ方法で処理され得る。ＲＤＬが堆積され、同じステップにおいて、ビアが充填される。ＲＤＬのさらに多くの層が、特定の実装に応じて形成され得る。構成された半田停止層が、図４に示すように堆積およびパターン化され、図５に示すように半田ボールグリッドを形成する。次に、ダイは、個別のダイパッケージを得るべく、ＲＤＬおよびモールド化合物を貫いてソーイングまたは切断により互いに分離される。

【0025】

本明細書で説明されるポストは、図１のファンイン・ウェハレベルパッケージに、および図６のファンアウト・ウェハレベルパッケージ、例えば、ｅＷＬＢパッケージにも適用されるように上記に示されている。ｅＷＬＢパッケージの場合には、ポストは、ＲＤＬ製造処理の第１ステップにおいて、ダイシング前のシリコンウェハ上、または再構成ウェハ上に適用され得る。ポストがシリコンウェハ上に適用された場合、パッドの相対位置は、再構成ウェハ上よりもはるかに正確に制御される。正確なポストの位置決めは、ビアを位置合わせし、ダイ表面上により小さい直径のパッドを可能にするために重要である。

【0026】

図８において、ダイが単体化され、封入された（再構成とも呼ばれる）場合、ダイは位置がシフトし得る。このダイシフトにおいて、ダイは、元のシリコンウェハのその公称位置から再構成されたモールド化合物ウェハの異なる位置まで離れて移動する。これは、パッド上にポストを正確に位置決めするときに問題を引き起こす場合がある。正確度は、小さいパッドに対して、およびパッドが互いに隣接する場合に対して特に重要である。ポストがシリコンウェハレベルで適用された後、再構成のための単体化の前に、ダイはそれゆえ選ばれ得、モールドキャリア上の接着剤上に配置され得る。ポストは、テープの接着剤に埋め込まれ、従って処理により悪影響は及ぼされない。

【0027】

図１１は、ビア開口部を形成するための別の技術がどのように適応され得るのかを示す。図１１は、モールド化合物２２４に封入されたダイ２０２の側断面図である。誘電体層２２６が適用されている。しかしながら、誘電体層が適用される前に、各接続パッドは、保護材料２３０でめっきされる。保護材料は、開口部が形成されている間、パッドを保護する。一例として、レーザーアブレーションは開口部を形成すべく使用され得るが、薄いパッドは、損傷され得る。保護材料層は、誘電体がアブレーションされている間に、レーザに対して特別の犠牲シールドを提供するであろう。

【0028】

保護材料は、図１および図６に示すようにポストを形成するのと同時に適用され得る。材料は、銅などのポストと同じ材料であり得る。これにより、保護材料が、追加の処理ステップを追加することなく形成されるのを可能にする。幅広のパッド上のポストは、電気めっき中により小さいパッドでのより高い電流密度に起因して、通常あまり高くないであろう。幅広のパッド上の短いポストは、ビアを形成するために必要ではない場合があるが、それらも処理を害せず、パッドとビアとの間により良い電気接続を提供し得る。

【0029】

図示されるように、パネルベースの、または他の同様な技術と共に、レーザが、ビアを開口するために使用され得る。この場合、大きいビアパッドはまた、ポストで覆われ得る。ポストは、レーザーアブレーションからチップパッドを保護する。すなわち、ポストは、レーザによるビア開口処理に対して停止部として作用する。これらの大きいポストの高さは、小さいビアパッドのポストに対して低くなり得る。

【0030】

ポストのリリースは、それによりポストの上面が再分配層または他の電気接続に対してアクセス可能にされるが、様々な異なる方法のいずれかにて行われ得る。いくつかの実施形態において、誘電体の全域除去は、ポストが露出されるまでダイまたはウェハの全面の上に適用される。この除去は、プラズマエッチング、グラインディング、カッティング（例えば、ダイヤモンドブレード、フライカットなど）により行われ得る。これらの除去処理は、ビアを開口するためのレーザ処理およびフォトリソグラフィ処理ほど高価ではない場合がある。

【0031】

他の実施形態において、フィルムアシストモールディングが使用され得る。この実施形態において、モールド化合物は、ダイの前面をポストと共に覆う誘電体として使用される。それは、シートとして、液体形態において、または粒状形態において適用され得る。

【0032】

図１２は、モールド化合物を用いてビアを築くべく、ダイの上部にポストを適用する側断面図である。集積回路または他の構造を有するダイが、シリコン基板３０２上に形成されている。集積回路または他の構造は、複数の導電性パッド３０４を介した外部接続を有する。これらのパッドは、接続を容易にすべく、異なるサイズを有し得、配置され得る。パッドの少なくともいくつかに対して、ポスト３０６は、パッドの上に設置されている。さらに、モールド化合物３０８は、ダイの上に適用されている。この例において、モールド化合物は、ダイの上に広げられる液体であるが、他の形態が代わりに使用され得る。上部モールドチェイス３１２が、ダイに面するソフトフィルム３１０で覆われる。

【0033】

図１３は、モールドチェイスがモールド化合物、ポストおよびダイの上部を覆って密閉された後の図１２のダイおよびモールドチェイスの側断面図である。その結果、ポストは、フィルムが下向きに押圧されながらモールド化合物を介してフィルム３１０へと上方に押圧される。

【0034】

図１４は、モールドツールが除去された状態のダイの側断面図である。モールドチェイス３１２を開口し、フィルム３１０を除去した後、ポストは、モールド化合物より上に既に露出される。これは、図１３に示されるように、ポストがフィルム中に押圧されたので、部分的に発生する。フィルムが除去された場合、ポストは露出される。従って、例えば、図９に示されるような別のビア開口ステップは必要ではない。

【0035】

次に、ダイの処理は、再分配層の生成と、他のダイタイプのために上記の他の操作とが継続され得る。再分配層は、一例として、シード層をスパッタリングし、めっきレジストを適用してパターン化し、導電性の再分配ラインを電気めっきし、レジストを剥離し、シード層をエッチングすることにより製造され得る。これは、所望される同数の配線層を構築すべく、複数回数だけ反復され得る。配線層は、短いビアによって接続され得る。

【0036】

本明細書で説明される例は、ＷＬＢパッケージに関係するが、同様な技術は、様々な他のタイプのダイおよびパッケージング技術に対して使用され得る。ポストが、ウェハまたはダイタイプにかかわらず、ウェハレベルまたはダイレベルでダイコンタクトの上に形成され得、次に、厚い誘電体が、本明細書で説明されるようにコンタクトおよびポストの上に形成され得、それによりポストに到達するために必要な程度にだけ深いビアが形成され得る。

【0037】

図１５は、１つの実装によるコンピューティングデバイス１００のブロック図である。コンピューティングデバイス１００は、システムボード２を収容する。ボード２は、プロセッサ４と少なくとも１つの通信パッケージ６とを含むがこれらに限定されない、複数のコンポーネントを含んでもよい。通信パッケージは、１または複数のアンテナ１６に連結される。プロセッサ４は、ボード２に物理的かつ電気的に連結される。少なくとも１つのアンテナ１６は通信パッケージ６と統合され、パッケージを通じてボード２に物理的かつ電気的に連結される。いくつかの実装において、コンポーネント、コントローラ、ハブまたはインタフェースの任意の１または複数は、上記のように貫通シリコンビアを用いてダイ上に形成される。

【0038】

コンピューティングデバイス１００はその用途に応じて、ボード２に物理的および電気的に連結されてもよく、されなくてもよい他のコンポーネントを含んでよい。これら他のコンポーネントは、これらに限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）８、不揮発性メモリ（例えば、ＲＯＭ）９、フラッシュメモリ（不図示）、グラフィクスプロセッサ１２、デジタルシグナルプロセッサ（不図示）、クリプトプロセッサ（不図示）、チップセット１４、アンテナ１６、タッチスクリーンディスプレイのようなディスプレイ１８、タッチスクリーンコントローラ２０、バッテリ２２、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器２４、グローバルポジショニングシステム（ＧＰＳ）デバイス２６、コンパス２８、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカ３０、カメラ３２、および、大容量記憶デバイス（例えば、ハードディスクドライブなど）１０、コンパクトディスク（ＣＤ）（不図示）、デジタル多用途ディスク（ＤＶＤ）（不図示）などを含む。これらのコンポーネントは、システムボード２に接続され、システムボードに搭載され、または、複数の他のコンポーネントのいずれかと組み合わされる。

【0039】

これらのコンポーネントの任意の１または複数は、本明細書で説明されるようにパッケージ化された半導体ダイとして実装され得る。ここで示されるコンポーネントは、単一の集積回路ダイへと組み合わされ得、単一のパッケージへと組み合わされ得る。他のコンポーネントは、１または複数のパッケージにおける複数のダイとして実装され得る。パッケージは、互いに直接またはシステムボードを介して接続し得る。

【0040】

通信パッケージ６は、コンピューティングデバイス１００との間でのデータ転送のための無線および／または有線通信を可能にする。「無線」という用語およびその派生語は、非固体媒体を介して変調電磁放射線を用いたデータ通信を行うことが可能な回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために使用されてよい。当該用語は、関連デバイスが全くワイヤを含まないことを示唆するものではないが、いくつかの実施形態においてはそうではないこともあり得る。通信パッケージ６は、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらのＥｔｈｅｒｎｅｔ（登録商標）派生物、ならびに、３Ｇ、４Ｇ、５Ｇおよび以降に指定された任意の他の無線および有線のプロトコルを含む複数の無線または有線規格またはプロトコルのいずれかを実装してよいが、これらに限定されるものではない。コンピューティングデバイス１００は、複数の通信パッケージ６を含んでよい。例えば、第１通信パッケージ６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）などの近距離無線通信に専用化されてもよく、第２通信通信パッケージ６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯおよびその他などの長距離無線通信に専用化されてもよい。

【0041】

コンピューティングデバイス１００のプロセッサ４は、プロセッサ４内にパッケージ化された集積回路ダイを含む。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データを、レジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部を指してもよい。

【0042】

様々な実装において、コンピューティングデバイス１００はラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテイメント制御ユニット、デジタルカメラ、携帯音楽プレイヤ、またはデジタルビデオレコーダであってよい。さらなる実装において、コンピューティングデバイス１００は、例えば、時計、眼鏡、ヘッドセットまたはフィットネスデバイス等のウェアラブルデバイス、モノのインターネットのためのノード、あるいはデータを処理する任意の他の電子デバイスであってもよい。

【0043】

実施形態は、マザーボード、特定用途向け集積回路（ＡＳＩＣ）、および／または、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を使用して相互接続された、１または複数のメモリチップ、コントローラ、ＣＰＵ（中央処理装置）、マイクロチップ、または、集積回路の一部として実装されてもよい。

【0044】

「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「様々な実施形態」などへの言及は、そのように説明される本発明の実施形態が特定の特徴、構造、または特性を含んでもよいが、全ての実施形態が、必ずしも特定の特徴、構造、または特性を含むわけではないことを示している。さらに、いくつかの実施形態は、他の実施形態に対して説明された特徴のいくつかを有してもよく、全てを有してもよく、または、１つも有さなくてもよい。

【0045】

下記の説明および特許請求の範囲において、「連結」という用語は、その派生語と共に、使用されてもよい。「連結」は、２つまたはそれより多くの要素が、互いに協同するまたはインタラクションを行うけれども、それらの間に介在する物理的または電気的なコンポーネントを有してもよいまたは有さなくてもよい、ということを示すのに使用される。

【0046】

特許請求の範囲において使用されるように、別途指定されない限り、「第１の」、「第２の」、「第３の」などの序数形容詞を使用して共通の要素を説明することは、同様の要素の異なる例が参照されることを単に示すだけであって、そのように説明された要素が、時間的に、空間的に、順番に、または任意の他のやり方のいずれかで、与えられた順序で存在すべきであることを示唆する意図ではない。

【0047】

図面および前述の説明は、実施形態の例を提供している。当業者であれば、説明される要素の１または複数が、単一の機能的要素へと組み合わされてもよいことを理解するであろう。代替的に、特定の要素が複数の機能的要素へと分割されてもよい。１つの実施形態からの要素は、他の実施形態に追加されてもよい。例えば、本明細書で説明される処理の順序は、変更されてもよく、本明細書で説明されるやり方に限定されない。さらに、何れのフロー図の処置も、示される順序で実装されることを必要とせず、機能の全てが必ずしも実行される必要がない。また、他の処置に依存しないこれらの処置は、他の処置と並行してまたはそれと組み合わされて実行されてもよい。実施形態の範囲は、決して、これらの特定の例によって限定されない。明細書において明示的に与えられたかどうかにかかわらず、構造における差異、寸法、および、材料の使用などの様々な変形が可能である。実施形態の範囲は、以下の特許請求の範囲によって与えられたものと、少なくとも同程度に広範である。

【0048】

以下の例は、さらなる実施形態に関する。異なる実施形態の様々な特徴が、様々な異なる用途に適合すべく、包含されたいくつかの特徴、および、除外された他の特徴と多様に組み合わされ得る。いくつかの実施形態は、半導体基板上に形成される回路に接続する、半導体基板上に複数の導電性接続パッドを形成する工程と、
導電性接続パッドのサブセットの各々の上に、導電性材料から構成されるポストを形成する工程と、
接続パッドおよびポストの上を含む半導体基板の上に誘電体層を形成する工程と、
ポストの直上の誘電体層を除去することにより穴を形成する工程と、
形成された穴を導電性材料で充填する工程と、
各々の充填された穴の上にコネクタを形成する工程とを含む方法に関連する。

【0049】

さらなる実施形態において、ポストは、半導体基板から誘電体層のおよそ半分の高さまで延伸する。

【0050】

さらなる実施形態において、ポストおよび形成された穴は、断面積を有し、ポストは、穴より大きい断面積を有する。

【0051】

さらなる実施形態において、ポストの導電性材料および穴を充填する導電性材料は、同じ導電性材料である。さらなる実施形態において、導電性材料は、銅である。

【0052】

さらなる実施形態において、複数の導電性接続パッドを形成する工程は、第１直径を有する接続パッドの第１のサブセットと、より大きい第２の直径を有する接続パッドの第２のサブセットとを形成する工程を有し、ポストを形成する工程は、接続パッドの第１のサブセットのパッド上にのみポストを形成する工程を含む。

【0053】

さらなる実施形態において、穴を形成する工程は、パターン化されたフォトレジストを用いて穴を形成する工程と、導電性接続パッドの上の誘電体層をエッチングする工程とを含む。

【0054】

さらなる実施形態において、穴を形成する工程は、光構造化可能な誘電体を用いて導電性接続パッドの上の誘電体層の一部を露出する工程と、露出されない誘電体層を除去する工程とを含む。さらなる実施形態において、形成された穴を充填する工程は、穴へ銅を電気めっきする工程を含む。

【0055】

さらなる実施形態において、複数の導電性接続パッドを形成する工程は、第１直径を有する接続パッドの第１のサブセットと、より大きい第２の直径を有する接続パッドの第２のサブセットとを形成する工程を含み、ポストを形成する工程は、接続パッドの第１のサブセットおよび第２のサブセットのパッド上にポストを形成する工程を含み、穴を形成する工程は、レーザーアブレーションにより穴を形成する工程を含む。

【0056】

さらなる実施形態は、複数のダイを形成すべく、ポストを形成した後、半導体基板を ダイシングする工程と、複数のダイの少なくとも一部をポストが露出された状態でモールド化合物に埋め込む工程とを含み、誘電体層を形成する工程は、埋め込み後に実行される。

【0057】

さらなる実施形態において、埋め込む工程はさらに、ポストが一時的なキャリアに取り付けられたテープに埋め込まれるように、テープ上にダイの少なくとも一部を配置する工程と、ダイおよび一時的なキャリアの上にモールド化合物を適用する工程と、ポストを露出すべく、テープおよび一時的なキャリアを除去する工程とを含む。

【0058】

さらなる実施形態は、穴を充填している間に誘電体層の上に再分配層を形成する工程を含み、コネクタを形成する工程は、半田ボールアレイを形成する工程を含む。

【0059】

さらなる実施形態において、穴を形成する工程は、誘電体層の上にシード層をスパッタリングする工程と、シード層の上にフォトレジストを堆積しパターン化する工程とを有し、穴を充填する工程は、パターン化されたフォトレジストにおける開口部の上に電気めっきする工程と、フォトレジストを剥離する工程と、シード層をエッチングする工程とを含む。

【0060】

さらなる実施形態において、穴を形成する工程は、ポスト上のポスト、および基板全体の上のポストをも露出すべく、誘電体層の高さを低減する工程を含む。

【0061】

さらなる実施形態において、低減する工程は、グラインディング、ポリッシング、切断およびエッチングのセットから選択される処理を適用する工程を含む。

【0062】

さらなる実施形態において、ポストを形成する工程は、接続パッドのサブセットの各々の上に保護層を適用する工程と、半導体基板の上にシード層を適用する工程と、半導体基板の上のフォトレジストを接続パッドのサブセットの上の開口部でパターン化する工程と、ポストを形成すべく、導電性材料で開口部を電気めっきする工程と、パターン化されたフォトレジストを除去する工程とを含む。

【0063】

いくつかの実施形態は、基板上に形成される回路に接続する、半導体基板上の複数の導電性接続パッドと、導電性の接続パッドのサブセットの各々の上の、導電性材料から構成されるポストと、接続パッドおよびポスト上を含む半導体基板の上の誘電体層と、サブセットではない各々の接続パッドの上、および接続パッドのサブセットの各ポストの上の充填されたビアと、各々の充填されたビアの上のコネクタとを含む半導体デバイスパッケージに関連する。

【0064】

さらなる実施形態において、ポストは、半導体基板から誘電体層のおよそ半分の高さまで延伸する。

【0065】

さらなる実施形態において、ポストおよび形成された穴は、断面積を有し、ポストは、穴より大きい断面積を有する。

【0066】

さらなる実施形態において、ポストおよびビアの導電性材料は、同じ導電性材料である。

【0067】

さらなる実施形態において、接続パッドの第１のサブセットは、第１直径を有し、接続パッドの第２のサブセットは、より大きい第２直径を有し、ポストは、接続パッドの第１セットのパッド上にのみ存在する。

【0068】

さらなる実施形態において、誘電体層の上に再分配層をさらに備え、コネクタは、半田ボールアレイを有する。

【0069】

いくつかの実施形態は、システムボードと、システムボードに接続されるメモリと、システムボードに接続され、システムボードを介してメモリに連結されるプロセッサであって、プロセッサは、基板上に形成される回路に接続する、半導体基板上に複数の導電性接続パッドを有する半導体ダイと、導電性の接続パッドのサブセットの各々の上の、導電性材料から構成されるポストと、接続パッドおよびポスト上を含む半導体基板の上の誘電体層と、サブセットではない各々の接続パッドの上、および接続パッドのサブセットの各ポストの上の充填されたビアと、各々の充填されたビアの上のコネクタとを含むシステムに関連する。

【0070】

さらなる実施形態において、ポストは、半導体基板から誘電体層のおよそ半分の高さまで延伸する。

【0071】

さらなる実施形態において、接続パッドの第１のサブセットは、第１直径を有し、接続パッドの第２のサブセットは、より大きい第２直径を有し、ポストは、接続パッドの第１のサブセットのパッド上にのみ存在する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】