特許第6861171号(P6861171)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ ゼネラル・エレクトリック・カンパニイの特許一覧
特許6861171炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法
<>
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000002
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000003
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000004
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000005
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000006
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000007
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000008
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000009
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000010
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000011
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000012
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000013
  • 特許6861171-炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 図000014
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6861171
(24)【登録日】2021年3月31日
(45)【発行日】2021年4月21日
(54)【発明の名称】炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法
(51)【国際特許分類】
   H01L 29/06 20060101AFI20210412BHJP
   H01L 29/872 20060101ALI20210412BHJP
   H01L 21/329 20060101ALI20210412BHJP
   H01L 29/78 20060101ALI20210412BHJP
   H01L 29/12 20060101ALI20210412BHJP
   H01L 29/739 20060101ALI20210412BHJP
   H01L 21/336 20060101ALI20210412BHJP
【FI】
   H01L29/06 301D
   H01L29/86 301D
   H01L29/86 301F
   H01L29/86 301P
   H01L29/78 652H
   H01L29/78 652T
   H01L29/06 301V
   H01L29/78 655A
   H01L29/78 658E
【請求項の数】16
【全頁数】16
(21)【出願番号】特願2017-564675(P2017-564675)
(86)(22)【出願日】2016年6月24日
(65)【公表番号】特表2018-523301(P2018-523301A)
(43)【公表日】2018年8月16日
(86)【国際出願番号】US2016039242
(87)【国際公開番号】WO2016210261
(87)【国際公開日】20161229
【審査請求日】2019年6月22日
(31)【優先権主張番号】14/752,446
(32)【優先日】2015年6月26日
(33)【優先権主張国】US
【前置審査】
(73)【特許権者】
【識別番号】390041542
【氏名又は名称】ゼネラル・エレクトリック・カンパニイ
(74)【代理人】
【識別番号】100133503
【弁理士】
【氏名又は名称】関口 一哉
(72)【発明者】
【氏名】ロッセ,ピーター・アルメン
(72)【発明者】
【氏名】ボロトニコフ,アレクサンダー・ヴィクトロビッチ
(72)【発明者】
【氏名】ガンディ,レザ
【審査官】 杉山 芳弘
(56)【参考文献】
【文献】 特開2014−017326(JP,A)
【文献】 特開2008−016461(JP,A)
【文献】 特開2004−327824(JP,A)
【文献】 Pu Hong-Bin, Cao Lin, Chen Zhi-Ming, Ren Jie, and Nan Ya-Gong,Modeling of 4H SiC multi-floating-junction Schottky barrier diode,Chin. Phys. B,中国,Chinese Physical Society,2010年10月15日,Vol. 19 Issue 10,107101,DOI: 10.1088/1674-1056/19/10/107101
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/12
H01L 29/78
H01L 29/06
H01L 29/872
H01L 29/47
(57)【特許請求の範囲】
【請求項1】
1以上のチャージバランス(CB)層(24A,24B,24C)を含む活性領域(8)を含む炭化ケイ素(SiC)超接合(SJ)デバイス(10)であって、各CB層(24A,24B,24C)が、
第1の導電型の半導体層と、
前記半導体層の表面に配置された第2導電型の複数のフローティング領域(26)とを備え、逆バイアスが前記SiC−SJデバイス(10)に印加されたときに、前記複数のフローティング領域(26)および前記半導体層の両方が、実質的に空乏化して、イオン化ドーパントからほぼ等しい量の電荷を提供するように構成され、
前記複数のフローティング領域(26)のドーピング濃度が約1.5×1017cm-3〜約1.9×1017cm-3であり
前記フローティング領域(26)の厚さで割った前記複数のフローティング領域(26)のドーピング濃度は、5×1012cm-3以上、かつ5×1018cm-3以下であり、
前記1以上のCB層(24A,24B,24C)のうち、特定のCB層の前記複数のフローティング領域(26)の間隔が、前記特定のCB層の厚さの10%以上であり、前記特定のCB層の厚さ以下である、
SiC−SJデバイス(10)。
【請求項2】
前記複数のフローティング領域(26)の厚さが、1μmである、請求項1に記載のSiC−SJデバイス(10)。
【請求項3】
前記複数のフローティング領域(26)の幅が2μmである、請求項1に記載のSiC−SJデバイス(10)。
【請求項4】
前記複数のフローティング領域(26)の間隔が、約1μm〜約6μmである、請求項1に記載のSiC−SJデバイス(10)。
【請求項5】
前記複数のフローティング領域(26)が、p型ドーピングを有し、前記半導体層が、n型ドーピングを有する、請求項1に記載のSiC−SJデバイス(10)。
【請求項6】
前記複数のフローティング領域(26)の有効シートドーピング濃度が1.1×1013cm-2以下である、請求項に記載のSiC−SJデバイス(10)。
【請求項7】
前記半導体層が、5×1015cm-3以上の第1導電型のドーパント濃度を有する、請求項1に記載のSiC−SJデバイス(10)。
【請求項8】
前記1以上のCB層の各々が、約5μm〜約20μmの厚さを有する、請求項1に記載のSiC−SJデバイス(10)。
【請求項9】
前記1以上のCB層のうち、特定のCB層に関して、前記特定のCB層の厚さと、前記特定のCB層の前記半導体層における前記第1導電型の均一なドーパント濃度との積が、1.1×1013cm-2未満である、請求項1に記載のSiC−SJデバイス(10)。
【請求項10】
前記SiC−SJデバイス(10)の破壊電圧が3kVより大きく、室温でのドリフト層の特性オン抵抗が7mΩ・cm-2未満である、請求項1に記載のSiC−SJデバイス(10)。
【請求項11】
前記SiC−SJデバイス(10)が、金属酸化物半導体電界効果トランジスタ(MOSFET)、接合電界効果トランジスタ(JFET)、バイポーラ接合トランジスタ(BJT)、またはダイオードである、請求項1に記載のSiC−SJデバイス(10)。
【請求項12】
第1チャージバランス(CB)層を製造することを含む、炭化ケイ素(SiC)超接合(SJ)デバイスを製造する方法であって、前記第1CB層を製造することが、
SiC基板層(20)の上部に、第1導電型の第1半導体層を形成することと、
第2導電型の第1の複数のフローティング領域(26)を、前記第1半導体層に注入することであって、前記第1の複数のフローティング領域(26)のドーピング濃度が、約1.5×1017cm-3〜約1.9×1017cm-3であり前記フローティング領域(26)の厚さで割った前記複数のフローティング領域(26)のドーピング濃度は、5×1012cm-3以上、かつ5×1018cm-3以下であり、前記第1の複数のフローティング領域(26)の間隔が、前記第1半導体層の厚さの10%以上であり、前記第1半導体層の厚さ以下である、注入することとを含むSiC−SJデバイス(10)を製造する方法。
【請求項13】
前記第1の複数のフローティング領域(26)を注入することが、約1MeV未満の注入エネルギーを用いて注入することを含む、請求項12に記載の方法。
【請求項14】
前記第1の複数のフローティング領域(26)の厚さが、約1μm以下である、請求項12に記載の方法。
【請求項15】
前記第1半導体層の厚さと、前記第1半導体層における前記第1導電型の均一なドーパント濃度との積が、1.1×1013cm-2未満である、請求項12に記載の方法。
【請求項16】
第2CB層を製造することをさらに含み、前記第2CB層を製造することが、
前記第1CB層の上部に、前記第1導電型の第2半導体層を形成することと、
前記第2導電型の第2の複数のフローティング領域(26)を前記第2半導体層に注入することであって、前記第2の複数のフローティング領域(26)のドーピング濃度が約2×1016cm-3〜約1×1018cm-3であり、前記第2の複数のフローティング領域(26)の間隔が前記第2半導体層の厚さの10%以上であり、前記第2半導体層の厚さ以下である、注入することとを含む、請求項12に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書で開示される主題は、炭化ケイ素(SiC)パワーデバイスに関し、より詳細には、SiC超接合パワーデバイスの活性領域設計に関する。
【背景技術】
【0002】
半導体パワーデバイスに関して、超接合(チャージバランスとも呼ばれる)設計は、いくつかの利点を提供する。例えば、超接合デバイスは、従来のユニポーラデバイス設計と比較して、抵抗が低減し、単位面積あたりの導通損失が低減する。ケイ素(Si)超接合デバイスでは、活性領域は、第1ドーパント型(例えばp型)のいくつかの縦方向ピラーを、第2ドーパント型(例えばn型)のSiデバイス層に注入または拡散させることによって形成することができる。これらのSi超接合デバイスの縦方向ピラーは、Siエピタキシャルデバイス層の厚さ(例えば、数十マイクロメートル)を貫通して延び、これは、既存のSiエピタキシー、注入および/または拡散方法を用いて達成することができる。
【0003】
しかしながら、炭化ケイ素(SiC)では、ドーパントは、Siよりも拡散係数/注入範囲がかなり小さい。その結果、Si処理に典型的な注入エネルギーを用いてフィーチャ(例えば、縦方向チャージバランス領域)をSiCエピタキシャル層に形成すると、ドーパントは、Si層に対して浸透できたであろう深さまで、SiC層に深く浸透することができない。例えば、Siデバイス製造のための典型的な市販のイオン注入システムは、約380keVまでのドーパント注入エネルギーが可能である。このような注入エネルギーでは、SiCエピタキシャル層の表面には、約0.5μm〜約1μmの最大深さまでのドーパント注入のみが可能である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2003−069040号公報
【発明の概要】
【0005】
一実施形態では、SiC−SJデバイスは、1以上のチャージバランス(CB)層を有する活性領域を含む。各CB層は、第1導電型の半導体層と、半導体層の表面に配置された第2導電型の複数のフローティング領域とを含む。複数のフローティング領域および半導体層の両方は、逆バイアスがSiC−SJデバイスに印加されたときに、実質的に空乏化して、イオン化ドーパントからほぼ等しい量の電荷を提供するように構成されている。
【0006】
一実施形態では、炭化ケイ素(SiC)超接合(SJ)デバイスを製造する方法は、SiC基板層の上部に第1導電型の第1半導体層を形成することによって第1チャージバランス(CB)層を製造することと、第2導電型の第1の複数のフローティング領域を第1の半導体層に注入することとを含む。第1の複数のフローティング領域のドーピング濃度は、約2×1016cm-3〜約1×1018cm-3である。さらに、第1の複数のフローティング領域の間隔は、第1の半導体層の厚さの10%以上であり、第1の半導体層の厚さ以下である。
【0007】
本開示のこれらの、ならびに他の特徴、態様および利点は、添付の図面を参照しつつ以下の詳細な説明を読めば、よりよく理解されよう。添付の図面では、図面の全体にわたって、類似する符号は類似する部分を表す。
【図面の簡単な説明】
【0008】
図1】本発明の方法によって、フローティング領域を含むドリフト層を有する多層炭化ケイ素超接合(SiC−SJ)ショットキーダイオードの活性領域の断面図を示す概略図である。
図2A図1のSiC−SJデバイスの実施形態のいくつかの製造ステップを示す概略図である。
図2B図1のSiC−SJデバイスの実施形態のいくつかの製造ステップを示す概略図である。
図2C図1のSiC−SJデバイスの実施形態のいくつかの製造ステップを示す概略図である。
図2D図1のSiC−SJデバイスの実施形態のいくつかの製造ステップを示す概略図である
図2E図1のSiC−SJデバイスの実施形態のいくつかの製造ステップを示す概略図である。。
図3】異なるSiCエピタキシャル層ドーパント濃度を有する、図1のSiC−SJデバイスの複数の実施形態に関する、破壊電圧に対するフローティング領域の間隔の一例を示すグラフである。
図4】異なるSiCエピタキシャル層ドーパント濃度を有する図1のSiC−SJデバイスの様々な実施形態に関する、SiC−SJドリフト層の特性オン抵抗に対するフローティング領域の間隔の一例を示すグラフである。
図5】異なるフローティング領域ドーパント濃度を有する図1のSiC−SJデバイスの2つの実施形態に関する、破壊電圧に対するフローティング領域の接合深さの一例を示すグラフである。
図6】フローティング領域の間隔が2μmである、図1のSiC−SJデバイスの一実施形態に関する、特性オン抵抗に対するドリフト層のドーパント濃度を示すグラフである。
図7図1のSiC−SJデバイスの様々な実施形態に関する、ドリフト層の特性オン抵抗(左)および破壊電圧(右)を示す等高線プロットを示す。
図8】本発明の実施形態に係る、フローティング領域を含む3つのエピタキシャル層を有する多層SiC−SJデバイスの活性領域の断面図を示す概略図である。
図9図8のSiC−SJデバイスの様々な実施形態に関する、ドリフト層の特性オン抵抗(左)および阻止電圧(右)の一例を示す等高線プロットを示す。
【発明を実施するための形態】
【0009】
以下、1以上の具体的な実施形態を説明する。これらの実施形態の簡潔な説明を提供するために、実際の実装のすべての特徴が本明細書で説明されているわけではない。エンジニアリングまたは設計プロジェクトのような実際の実装の開発においては、開発者の特定の目的を達成するために、例えばシステム関連および事業関連の制約条件への対応等実施に特有の決定を数多くしなければならず、また、これらの制約条件は実装ごとに異なる可能性があることが理解されるべきである。さらに、このような開発作業は複雑で時間がかかるかもしれないが、それでも、この開示の利益を得る当業者にとっては、設計、製作、および製造の日常的な仕事であることを理解されたい。
【0010】
本発明の様々な実施形態の要素を紹介するとき、単数の表現は、その要素が1以上あることを意味するものである。「備える(comprising)」、「含む(including)」、および「有する(having)」という用語は、包括的なものであって、列挙された要素以外の付加的な要素があり得ることを意味している。さらに、本開示の「一実施形態」または「実施形態」への言及は、列挙された特徴が組み込まれた、さらなる実施形態の存在を除外すると解釈されることを意図してはいないことを理解されたい。本明細書で使用する「室温」という用語は、約20℃〜約27℃の温度範囲を指す。
【0011】
本実施形態は、SiC超接合(SiC−SJ)デバイスとも呼ばれるSiC縦方向チャージバランスデバイスを製造するための設計および方法を対象とする。開示される設計および方法は、金属酸化物半導体電界効果トランジスタ(MOSFET)、接合電界効果トランジスタ(JFET)、バイポーラ接合トランジスタ(BJT)、ダイオード等のSiC−SJデバイスの製造に有用である。さらに、中電圧(例えば、2kV〜10kV)および高電圧(例えば、10kVより大きい)の電力変換に関連する用途に有用であり得る他のSiC−SJデバイスの製造にも有用である。以下に説明するように、開示されたSiC−SJデバイス設計は、繰り返されるエピタキシャル成長およびドーパント注入ステップを用いて実装される多層活性セル構造を含む。本明細書で使用される場合、用語「多層」および、特定の数の層(例えば、「二層」、「三層」、「四層」)は、SiC超接合デバイスのエピタキシャル層の数に言及するものである。
【0012】
開示された多層SiC−SJ設計および製造技術は、上述したように、Siと比較してSiCにおけるドーパントの拡散係数が小さいにもかかわらず、SiC−SJデバイスの製造を可能にする。開示される多層SiC−SJ設計は、同じ電流/電圧定格を有する既存のSiCまたはSiパワーデバイスと比較して、導通損失およびスイッチング損失が低減される。さらに、開示された多層SiC−SJ設計は、従来のSiC高電圧ユニポーラデバイスよりもかなり高い電流密度、および従来のSiC高圧バイポーラデバイスよりも高いスイッチング周波数での動作を可能にする。開示されたSiC−SJデバイス設計はまた、n型およびp型の両方のドーピング変動に対して概して頑強であり、そのためデバイスの歩留まりおよび性能が改善される。さらに、従来の設計の1次元(1−D)制限によって許容されるよりも高くドーピングされたドリフト層を有するので、開示されたSiC−SJデバイスは、従来の1−D設計と比較して、所与の阻止電圧定格に対する導通損失をより低くすることが可能になる。さらに、ある開示されたSiC−SJデバイスの実施形態は、既存のSi/SiCデバイス製造によって使用されるイオン注入システム等の、汎用の半導体製造装置を使用して製造することができ、付加的にコスト上の利益をもたらす。
【0013】
以下に詳細に説明するように、開示されたSiC−SJ活性セル設計は、n型またはp型ドーピングのフローティング領域(例えば、フローティングチャージバランスブロック)を含み、このフローティング領域は、SiC−SJパワーデバイスの活性領域内の電界を再形成する。これらの領域は、SiC−SJデバイスのドリフト層内に配置され、デバイス端子と接触していないことから、本明細書では、「フローティング」と呼ばれる。開示されたSiC−SJデバイスの実施形態では、後述するように、離散的なフローティング領域を利用するこれらの設計は、比較的簡単な製造プロセスを維持しながら、低減された導通損失、および高い阻止電圧を可能にする。
【0014】
上述したように、現在開示されているSiC−SJデバイス実施形態の製造ステップは、概して、多層デバイス構造を形成するためのエピタキシャルオーバーグロースおよびイオン注入の繰り返しサイクルを含む。図1は、本発明の実施形態に係るSiC−SJデバイス10(すなわち、ショットキーダイオード)の実施形態の、活性領域8の断面図を示す概略図である。図示されているSiC−SJデバイス10は、上側SiCエピタキシャル層14上に配置された上部コンタクト12を含む。上側SiCエピタキシャル層14がエピタキシャル成長中にドーピングされるが、図示されたSiC−SJデバイス10の層14は注入されたドープ領域を含んでいない。他のタイプのSiC−SJデバイス(例えば、MOSFET、JBS、MPS、UMOSFET、JFET)の場合、上側SiCエピタキシャル層14は、本開示に従った、ドープ領域または他の適切なフィーチャを含むことができる。図示されたSiC−SJデバイス10はまた、デバイス10のSiC基板層20の下に配置された下部コンタクト18を含む。
【0015】
エピタキシャル層14に加えて、図1に示すSiC−SJデバイス10の活性領域8は、2つのエピタキシャル層または「チャージバランス」(CB)層24A,24Bを含み、層24A,24Bの各々がフローティング領域26を有する。しかし、ある実施形態では、SiC−SJデバイス10は、任意の適切な数のCB層(例えば、2,3,4,5,6、またはそれ以上)を含み、多層活性セル構造8をもたらすことができる。以下に説明するように、SiC−SJデバイス10の、ある実施形態は、所望の阻止能力(例えば、約2kV〜約10kV)を提供するために、ある数のCB層を含むことができる。CB層24A,24Bの各々は、ある実施形態では、同じドーパント濃度を有しても、異なるドーパント濃度を有してもよい。同様に、ある実施形態では、ドリフト層24Aのフローティング領域26およびドリフト層24Bのフローティング領域26のドーパント濃度は、同じであっても異なってもよい。
【0016】
寸法に関して、CB層24A,24Bのそれぞれの厚さ32A,32Bは、ある実施形態において、同じでも異なってもよい。寸法に関して、図示されたSiC−SJデバイス10のドリフト層24A,24B内のフローティング領域26は、特定の厚さ40、特定の幅42、および特定の間隔44を有する。他の実施形態では、フローティング領域26の寸法(例えば、厚さ40、幅42、および/または間隔44)は、異なるCB層において異なっていてもよい。
【0017】
図1の図示されたSiC−SJデバイス10の場合、フローティング領域26は、SiCのCB層24A,24Bの残りの部分30とは反対にドーピングされる。すなわち、n型SiCのCB層24A,24Bを有するSiC−SJデバイス10では、フローティング領域26がp型であり、p型CB層24A,24Bを有するSiC−SJデバイス10では、フローティング領域26はn型である。異なる実施形態では、これらのフローティング領域26は、異なる断面形状(例えば、円形、長方形、三角形、または不規則な形状)を有することができる。本実施形態では、フローティング領域の形状は、Z軸に沿って実質的に変化しなくてもよい。
【0018】
上述したように、CB層24の残りの部分30(すなわち、CB層24A,24Bのうちの、フローティング領域26の一部ではない部分)は、フローティング領域26とは反対の導電型を有する。フローティング領域26およびCB層24の残りの部分30の各々は、概して、逆バイアス下のイオン化ドーパントから、(例えば、デバイス活性領域に対して正規化された1cm2あたり)同様の量の有効電荷を提供する。したがって、p型半導体部分およびn型半導体部分の両方が公称阻止条件下で完全に空乏化するので、図示されたチャージバランス構造は、SiC−SJデバイス10が高い破壊電圧および低いオン抵抗を達成することを可能にする。
【0019】
SiC−SJデバイス10の活性領域8内のフローティング領域26は、CB層24を貫通して縦方向に接続されていない(すなわち、厚さ32A,32Bの全体を貫通して延びていない)ことに留意されたい。したがって、SiC−SJデバイス10は、より詳細には、部分的な超接合デバイス10であると説明することができる。このフィーチャは、チャージバランス領域が連続的であり(例えば、層24A,24Bの厚さ32A,32B全体を貫通して連続的な縦方向ピラーが延びている)、チャージバランス領域が縦方向に接続されて、より具体的にはフルチャージバランスまたはフル超接合デバイスと説明することができるものを提供するような、他のSJデバイス設計とは対照的であることが理解されるであろう。フルチャージバランスデバイスは、低い導通損失および高い阻止電圧を提供することができる。しかし、前述したように、SiCをドーピングすることが難しいため、層24A,24Bの厚さ32A,32Bを貫通して延びるチャージバランス領域を製造することは困難である。
【0020】
例えば、フルチャージバランスデバイスに存在するような、ドリフト領域の厚さ全体を貫通して延びるチャージバランス領域を形成するために、多数(例えば10+)の薄いエピタキシャル成長/浅いイオン注入ステップが実行されてもよい。あるいは、現在のSi/SiC大量生産プロセスでは一般的ではない高阻止能マスキング(例えば、シリコンオンインシュレータ(SOI)、ポリシリコン、厚い酸化ケイ素、またはプラチナ、モリブデン、金等の高Z金属)と共に、高エネルギー注入を用いてもよい。反対に、SiC−SJデバイス10のフローティング領域26は、既存で、完成しているSi/SiC製造技術およびインフラストラクチャに適している。例えば、上述したように、現在の(大量の)イオン注入ツールは、注入加速エネルギーを1MeVよりかなり小さく(例えば、約380keV)に制限する。これらのエネルギーにおいて、最も一般的に使用されるSiCドーパント(例えば、窒素、リン、アルミニウム)の射影飛程(例えば、浸透深さ)は、約1μm以下であり、以下に説明するようにフローティング領域26の注入に適している。
【0021】
図2A図2Eは、製造方法の一例における様々な段階での図1のSiC−SJデバイス10の断面図を示す。例示的な方法は、エピタキシャルSiC成長技術を用いてSiC基板層20の上部に第1エピタキシャル層24Aが形成されて、図2Aに示す構造をもたらすことから始まる。続いて、図2Bに示すように、イオン注入を用いてエピタキシャル層24A内にフローティング領域26を形成して、CB層24Aをもたらすことができる。様々な実施形態に関するフローティング領域26の寸法および位置は、以下に、より詳細に説明される。
【0022】
次に、図2Cに示すように、第1ドリフト層24Aの上部に第2エピタキシャル層24B(すなわち、別のエピタキシャルSiC層)を形成する。続いて、図2Dに示すように、イオン注入を用いて、エピタキシャル層24B内にフローティング領域26を形成して、CB層24Bをもたらすことができる。その後、図2Eに示すように、最上層であるSiC層24Bの上部に、上側SiCエピタキシャル層14を形成してもよい。図2Cおよび図2Dに示されたステップは、本開示に従った、多層(例えば、3層、4層、5層、またはそれ以上)のSiC−SJデバイスの実施形態をもたらすために、複数(例えば、2,3,4,5またはそれ以上)回繰り返されてもよいことを理解されたい。上側SiCエピタキシャル層14が完成した後、SiC−SJデバイス10をもたらすために、標準的なデバイス処理ステップ(例えば、図1に示す上部コンタクト12および下部コンタクト18の形成を含む)が実行されてもよい。
【0023】
ここで開示されているSiC−SJデバイス10の性能上の利点は、計算シミュレーションによって実証され、図3〜7を参照して以下の電気的データに示されるように、図1に示すSiC−SJデバイス10の様々な実施形態の製造およびテストによって確認された。特に、図3図7に示すデバイス特性は、図1に示すように、2つのn型CB層24A,24B内に配置されたp型フローティング領域26を有する例示的な3kVのSiC−SJデバイス10の実施形態を表すものである。以下のデータに基づいて、SiC−SJデバイス10の特定のパラメータは、SiC−SJデバイス10の望ましい電気性能を可能にすることがわかっている。SiC−SJデバイス10の望ましい電気性能には、層24のドーピング、フローティング領域26のドーピング、層24の厚さ、フローティング領域26の厚さ40、フローティング領域26の幅42、フローティング領域26の間隔44、およびフローティング領域26のドーピングが含まれる。これらのパラメータの範囲は、様々な実施形態について以下で説明する。
【0024】
図1のSiC−SJデバイス10の実施形態では、厚さ40で割ったフローティング領域26のドーピング濃度は、約5×1012cm-3以上約5×1018cm-3以下である。ある実施形態では、フローティング領域26のドーピング濃度は、2×1016cm-3以上1×1018cm-3以下であってもよい。ある実施形態では、フローティング領域26のドーピング濃度は、5×1016cm-3以上5×1017cm-3以下であってもよい。さらに、ある実施形態では、フローティング領域26の有効シートドーピング濃度は、1.1×1013cm-2以下である。フローティング領域26の有効シートドーピングは、SiC−SJデバイスの単位セル領域に対して、これらのフローティング領域26のドーピング濃度を正規化することによって計算できることが理解されるであろう。これらの範囲の上限と下限を設定した理由は、以下で詳しく説明する。
【0025】
図1のSiC−SJデバイス10の実施形態では、p型フローティング領域26のドーピング濃度が低い場合(例えば、約2×1016cm-3未満)、n型層24A,24Bのドーピング濃度は、チャージバランスの取れたSiC−SJデバイス10を提供するために、比例して低くなる。図3は、SiC−SJデバイス10の実施形態に関して、破壊電圧に対するフローティング領域26の間隔44を表すグラフ60である。具体的には、図3は、SiC−SJデバイス10の5つの異なる実施形態に関する破壊電圧を、フローティング領域26の異なる間隔56(すなわち、1μm〜6μmの範囲内)に対して表しており、5つ実施形態の各々が、n型SiCエピタキシャル層24A,24Bのそれぞれに対して異なるドーパント濃度を有している(すなわち、曲線62はドーパント濃度6.5×1015cm-3を表し、曲線64はドーパント濃度6×1015cm-3を表し、曲線66はドーパント濃度5.5×1015cm-3を表し、曲線68はドーパント濃度5×1015cm-3を表し、曲線70はドーパント濃度4.5×1015cm-3を表す)。さらに、図3に示すSiC−SJデバイス10の実施形態では、フローティング領域26のドーパント濃度は3×1016cm-3であり、n型ドリフト層の厚さ32A,32Bは10μmであり、フローティング領域26の幅42は2μmであり、フローティング領域26の厚さ40は1μmである。
【0026】
図4は、図3に表された様々なSiC−SJデバイスの実施形態における、ドリフト層の(100A/cm2に等しい電流密度での)室温の特性オン抵抗に対するフローティング領域26の間隔44を表すグラフ80である。具体的には、5つの曲線が図4のグラフ80に示されており、各々が、n型エピ層24A,24Bの異なるドーピング濃度を表す(すなわち、曲線82は6.5×1015cm-3のドーパント濃度を表し、曲線84は6×1015cm-3のドーパント濃度を表し、曲線86は5.5×1015cm-3のドーパント濃度を表し、曲線88は5×1015cm-3のドーパント濃度を表し、曲線90は4.5×1015cm-3のドーパント濃度を表す)。図4に見られるように、層24において上述したドーパント濃度(すなわち、5.5×1015cm-3)を用いると、SiC−SJデバイス実施形態の結果として得られる特定のドリフトオン抵抗は、フローティング領域26の間隔44が2.5μm〜4μmの範囲にあるとき、約5.5mΩ・cm2〜7mΩ・cm2より大きい値の範囲にわたる。図3および図4に示されるように、開示されたSiC−SJデバイス設計は、ドリフト領域の、3kV以上の阻止電圧および7mΩ・cm2未満の特性オン抵抗を可能にし、これは従来のユニポーラデバイスに勝る性能改善を表す。
【0027】
図1のSiC−SJデバイス10の実施形態では、フローティング領域26のドーピング濃度が高すぎる(例えば、約5×1018cm-3より大きい)場合、最良の性能を提供するフィーチャサイズは、既存のSiC製造プロセスを用いて製造することは困難である。図5は、フローティング領域26において異なるドーピング濃度を有する、SiC−SJデバイス10の2つの異なる実施形態(すなわち、曲線112は、5×1017cm-3のドーピング濃度を表し、曲線114は、1×1018cm-3のドーピング濃度を表す)に関して、破壊電圧に対するフローティング領域26の厚さ40を示すグラフ110である。図5に示すSiC−SJデバイス10の実施形態では、フローティング領域26の間隔44は1μmであり、各ドリフト層の厚さ32A,32Bは10μmであり、フローティング領域26の幅42は0.6μmである。ブロックドーピング濃度を、5×1018cm-3を超えるように増加させる(例えば、1×1019cm-3)ためには、フローティング領域26の厚さ44は1μm未満になるが、これは、注入およびエピタキシャルオーバーグロースのプロセスには実用的ではない。
【0028】
図1のSiC−SJデバイス10の実施形態では、(図5の横線116で示す)3kVの阻止電圧を達成するために、フローティング領域26の厚さ40は約0.2μm未満でなければならず、フローティング領域26の幅42は1μm未満でなければならない。したがって、フローティング領域26に、より適度なドーピングを用いることにより、既存の半導体製造プロセスを用いて管理可能なフィーチャサイズを用いた良好な性能が可能になる。非常に薄い厚さ40および/または非常に狭い幅42を有するフローティング領域26を製造することは、成長前の現場エッチングが典型的に用いられ、成長前の現場エッチングにおいて、注入されたフローティング領域26の一部分が消費され得る、複数のエピタキシャルSiC再成長ステップでは困難であることも理解されるであろう。さらに、高温の(例えば、約1650℃より高い)エピタキシャルSiC成長ステップへの複数回の曝露中に、注入されたドーパントのオートドーピング、アウトディフュージョン、横方向の広がり、および/または有限の拡散が起こる可能性があり、それによって、非常に小さな横方向のフィーチャを用いたときに問題を呈する可能性がある。
【0029】
以下に、より詳細に説明するように、図1のSiC−SJデバイス10の実施形態での、フローティング領域26の間隔44は、CB層の厚さの10%(例えば、層24Aの厚さ32Aの10%)以上であり、間隔44は、CB層の厚さ(例えば、層24Aの厚さ32A)以下であってもよい。ある実施形態では、フローティング領域26の間隔44は、1μm以上約6μm以下であってもよい。これらの範囲の上限と下限を設定した理由は、以下で詳しく説明する。
【0030】
図1のSiC−SJデバイス10の実施形態では、フローティング領域26の間隔44が小さい場合、SiC−SJデバイス10は、プロセスバラツキ(例えば、図4に示されるような、横方向の拡散、パターンフィーチャサイズのバラツキ)、およびドリフト層24A,24B全体にわたるドーピング濃度のバラツキに対して、ますます敏感になる。図6の曲線122によって示されるように、フローティング領域26の間隔44が狭い場合に、電荷のドリフト層の特性オン抵抗を低く維持するために、CB層24A,24Bのn型ドーピング濃度は比較的高く(例えば、1×1016cm-3以上)なければならない。しかしながら、SiC−SJデバイス10の実施形態の阻止電圧を最大にするために、ドーピング濃度は、CB層(例えば、CB層24Aまたは24B)のエピタキシャル層の総合ドーピングが、特定の値を下回るような濃度でなければならない。例えば、SiC−SJデバイス10の、ある実施形態では、厚さ32Aと、エピ層24Aの均一なn型ドーパント濃度との積は、効率的なチャージバランスを提供するために、約1.1×1013cm-2未満であってもよい。フローティング領域26の最小間隔44(例えば、複数のSiCエピタキシャル再成長ステップを含むプロセスでは約1μm)の製造可能な限界に近づくように動かすと、ドリフト層の特性オン抵抗は、ドリフト層24A,24Bのn型ドーパント濃度が、約2×1016cm-3のときに最小化される。
【0031】
前述のことを考慮すると、ある実施形態では、ドリフト層24A,24Bの各々の厚さ32A,32Bは、所望のチャージバランスを提供するために、約5μm〜約20μm(例えば、約5μm〜約6μm)であってもよい。したがって、SiC−SJデバイス10は、ドリフト層24A,24B内のドーピング濃度が2×1016cm-3であるときに、3kVの阻止電圧を提供するために、最大4回のエピタキシャル成長/イオン注入ステップを含む場合がある。SiCエピタキシャル成長/注入サイクルを追加することはコスト、複雑さを増大させ、潜在的にSiC−SJデバイス10の実施形態における歩留まりを低下させるので、エピタキシャル成長ステップの回数を減らし、チャージバランスデバイス性能の利点を可能にするために、フローティング領域26の間隔44はある実施形態においては、上述したように約1μmより大きくてもよい。さらに、フローティング領域26の間隔44も、SiC−SJデバイス構造の実用的な実施および製造を可能にするために、最大値よりも低く維持してもよい。例えば、フローティング領域26の間隔44が非常に大きい場合(例えば、間隔44がドリフト層24Aまたは24Bの厚さ32Aまたは32Bより大きい場合)、SiCエピタキシャル層24A,24Bにおけるn型ドーピング濃度は、BVを維持するために低くてもよいが、これは、デバイスの特性オン抵抗を増加させてしまう可能性がある。
【0032】
図7は、SiC−SJデバイス10の実施形態に関する、(室温での)ドリフト層の特性オン抵抗、およびフローティング領域26のドーピング濃度およびCB層24A,24Bのドーピング濃度の関数としての破壊電圧を表す等高線プロット160を含む。図7に示す実施形態の場合、層14のエピドーピング濃度は、CB層24A,24Bのエピドーピング濃度と実質的に同じであることに留意されたい。図7に表すSiC−SJデバイスの実施例では、n型ドリフト層24A,24Bの各々の厚さ32A、32Bは10μm、フローティング領域26の厚さ40は1μm、フローティング領域26の幅42は2μm、フローティング領域26の間隔44は3μmである。等高線プロット162,164は、縦軸上に、フローティング領域26のドーパント濃度、横軸上に、エピ層24A,24Bのn型ドーパント濃度を含む。図7の左側のグラフ162は、ドリフトの特性オン抵抗等高線を示し、キー166によって示されるように、グラフ162の各等高線は、3mΩ・cm-2〜6Ω・cm-2の範囲内の異なる特性オン抵抗値を表す。図7の右側のグラフ164は、破壊電圧の等高線を示し、キー168によって示されるように、グラフ164の各等高線は、1kV〜4kVの範囲内の異なる破壊電圧を表す。
【0033】
図7のグラフ160で表されるSiC−SJデバイス10の実施形態では、実線の横線170は、フローティング領域26に対する約1.7×1017cm-3の所望のドーパント濃度を示し、これは上述の範囲内である。破線の横線172,174は、それぞれ、フローティング領域26に対する目標ドーパント濃度よりも10%低いドーピング濃度、および10%高いドーピング濃度を表す。したがって、これらの破線の横線172,174は、注入プロセスおよび/または材料特性のバラツキから生じる可能性があるフローティング領域26のドーパント濃度の潜在的バラツキを表す±10%の範囲を画定する。点176,178は、フローティング領域26の所望のドーパント濃度(例えば、約1.7×1017cm-3)と2つのn型SiCエピタキシャル層24A,24Bの所望のドーパント濃度(例えば、約9×1015cm3)との交点に配置されている。
【0034】
さらに、図7の破線の縦線180,182は、それぞれ、CB層24A,24Bの目標ドーパント濃度よりも10%低くいドーピング濃度、および10%高いドーピング濃度を表す。したがって、これらの破線の縦線180,182は、エピタキシャル成長プロセスおよび/または材料特性のバラツキから生じる可能性があるCB層24A,24Bのドーパント濃度のバラツキを表す±10%の範囲を画定する。したがって、横および縦方向の破線172,174,180,182の交点によって形成される領域184,186は、フローティング領域26のドーパント濃度、およびCB層24A,24Bにおけるドーパント濃度の、現実的で、なお望ましいデバイス性能を提供する実用範囲を表す。したがって、性能上の利点を最大限にするために、SiC−SJデバイス10の実施形態は、フローティング領域26およびCB層24A,24Bのドーパント濃度に対して実際的に予測されるバラツキの範囲内(例えば、領域184および186全体の範囲内)で望ましいデバイス性能(例えば、7mΩ・cm-2以下の特性オン抵抗、3kV以上の阻止電圧)を提供する。
【0035】
図7のグラフ162に示されるように、SiC−SJデバイス10の実施形態では、室温でのドリフト層の特性オン抵抗は、3.5mΩ・cm-2〜4.3mΩ・cm-2であり、フローティング領域26およびエピ層24に対するドーパント濃度の、実際的に制御可能な範囲にわたる(例えば、領域184全体にわたる)。さらに、図7のグラフ164に示すように、SiC−SJデバイス10のドリフト層の阻止電圧は3kVより大きく、フローティング領域26およびドリフト層24に対するドーパント濃度の、実際的に制御可能な範囲にわたる(例えば、領域186全体にわたる)。理想的な3kVの1−Dのデバイスドリフト層設計の特性オン抵抗は約7mΩ・cm-2であるので、3層SiC−SJデバイス10の代表的な実施形態は、ドリフト領域の特性オン抵抗を、理想的な3kVの1−Dのデバイスドリフト層設計の特性オン抵抗と比較して40%〜50%低減できることを理解されたい。
【0036】
多層SiC−SJデバイス190の別の実施形態を図8に示す。図8に示す実施形態は、図1に示すSiC−SJ10と同様の構造を有する4.5kVのSiC−SJショットキーデバイス190である。しかしながら、図8に示すSiC−SJデバイス190は、下側層24A、中間層24B、および上側層24Cを含む3つのCB層24を有する。図示されたSiC−SJ190は、フローティング領域26におけるドーピング濃度、およびにフローティング領域26の間隔44が、上述の範囲内にある。
【0037】
図9は、図8に示すSiC−SJデバイス190の実施形態での、室温(グラフ202に示す)および破壊電圧(グラフ204似示す)におけるドリフト層の特性オン抵抗を表す等高線プロットグラフ200である。より具体的には、図9の等高線グラフ200は、グラフ202および204の縦軸上に、フローティング領域26のドーパント濃度、横軸上に、SiCのCB層24のn型ドーパント濃度を示す。図9の左側のグラフ202は、特性オン抵抗等高線を示し、キー206によって示されるように、グラフ202の各等高線は、5mΩ・cm-2〜8.5mΩ・cm-2の範囲内の異なる特性オン抵抗値を表す。図9の右側のグラフ204は、破壊電圧の等高線を示し、キー208によって示されるように、グラフ204の各等高線は、2kV〜5.5kVの範囲内の異なる破壊電圧を表す。さらに、図9に示すSiC−SJデバイス190の実施形態では、フローティング領域26の幅42は2μmであり、3つのn型SiCエピタキシャル層24A,24B,24Cのそれぞれの厚さ32A,32B,32Cは、10μmであり、フローティング領域26の間隔44は3μmであり、フローティング領域26の厚さ44は1μmである。
【0038】
図9の実線の横線210は、図7のグラフ160と同様に、フローティング領域26に対する約1.7×1017cm-3の所望のドーパント濃度を示し、これは上述の範囲内である。図9の破線の横線212,214は、プロセスおよび/または材料のバラツキから生じ得る、フローティング領域26のドーパント濃度の予想されるバラツキを表す±10%の範囲を画定する。点216,218は、フローティング領域26の所望のドーパント濃度(例えば、約1.7×1017cm-3)と、n型CB層24に対する所望のn型ドーパント濃度(例えば、約8×1015cm-3)との交点に配置されている。さらに、破線の縦線220,222は、プロセスおよび/または材料のバラツキから生じ得る、CB層24のドーパント濃度の予想されるバラツキを表す±10%の範囲を画定する。したがって、横および縦方向破線212,214,220,222の交点によって形成される領域224,226は、フローティング領域26およびドリフト層24に対するドーパント濃度の実際的に制御可能な範囲を表す。
【0039】
図9のグラフ202に示すように、4層SiC−SJデバイス190の実施形態の特性オン抵抗は5.5mΩ・cm-2〜7mΩ・cm-2であり、フローティング領域26およびCB層24に対するドーパント濃度の、実際的に制御可能な範囲にわたる(例えば、領域224全体にわたる)。図9のグラフ204に示すように、4層SiC−SJデバイス190の実施形態における阻止電圧は4.5kVより大きく、フローティング領域26およびCB層24のドーパント濃度の、実際的に制御可能な範囲の大部分にわたる(例えば、領域226の大部分にわたる)。理想的な4.5kVの1−Dデバイス設計の特性オン抵抗は約20mΩ・cm-2であるので、4層SiC−SJデバイス190の実施形態は、ドリフト領域の特性オン抵抗を、理想的な1−Dデバイス設計の特性オン抵抗と比較して60%〜70%低減できることを理解されたい。
【0040】
本明細書は、本技術を最良の態様を含めて開示するとともに、あらゆる装置またはシステムの製作および使用ならびにあらゆる関連の方法の実行を含む本技術の実施を当業者にとって可能にするために、いくつかの実施例を使用している。本開示の特許され得る範囲は、特許請求の範囲によって定義され、当業者が想到する他の例を含むことができる。このような他の例が、特許請求の範囲の文言と異ならない構造要素を有する場合、または、特許請求の範囲の文言と実質的には異ならない同等の構造要素を含む場合、このような他の例は特許請求の範囲内であることが意図されている。
【符号の説明】
【0041】
8 活性領域
10 SJデバイス
12 上部コンタクト
14 エピタキシャル層
18 下部コンタクト
20 SiC基板層
24 エピ層
24Aエピタキシャル層
24Bエピタキシャル層
24Cエピタキシャル層
26 フローティング領域
190 SJデバイス
図1
図2A
図2B
図2C
図2D
図2E
図3
図4
図5
図6
図7
図8
図9